JP2020048196A - 周波数検知回路、位相/周波数検知器回路、および周波数検知方法 - Google Patents
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- 238000001514 detection method Methods 0.000 title claims abstract description 40
- 238000005070 sampling Methods 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 20
- 230000007704 transition Effects 0.000 abstract description 5
- 238000011084 recovery Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 8
- 230000014509 gene expression Effects 0.000 description 8
- 230000006870 function Effects 0.000 description 7
- 238000002513 implantation Methods 0.000 description 7
- 101100062780 Mus musculus Dclk1 gene Proteins 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 4
- 238000005259 measurement Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 238000004590 computer program Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000012549 training Methods 0.000 description 2
- 239000003638 chemical reducing agent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L7/00—Arrangements for synchronising receiver with transmitter
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- H03—ELECTRONIC CIRCUITRY
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
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- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
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Abstract
Description
120、820:バンバン位相検知器
130、860:電圧制御発振器
140:チャージポンプ
150:周波数取得回路
200、310:切替検知器
210:d−フリップフロップ
220、632、634、636、638、932、934、936、938、948、950:排他的論理和(XOR)
230:リタイマ
300、600、830:周波数検知器
320、330:遅延回路
340、400、630、930:組合せ論理回路
410:ダウン論理回路
420:アップ論理回路
610、612、614、616:データスライサ
620、622、920、922:データ整列回路
640、642、644、646、940、942、944、946:AND
800:クロックおよびデータ復旧回路
835:位相/周波数選択回路
840:減速器
850:積分器
855:比例制御経路
900:バンバン位相検知器と周波数検知器との組合せ
Claims (20)
- データ入力を受信し、前記データ入力の切替に基づいて第1境界出力(edge output)を提供する切替検知器と、
第2境界出力を生成する第1回路と、
第3境界出力を生成する第2回路と、
組合せ論理回路とを含み、
前記組合せ論理回路は、
前記第1境界出力、前記第2境界出力および前記第3境界出力のうち、2つ以上の境界出力が高い値のとき、アップ出力(UP output)を出力し、
前記第1境界出力、前記第2境界出力および前記第3境界出力がすべて低い値のとき、ダウン出力(DOWN output)を生成する周波数検知回路。 - 前記第1回路は、第1遅延回路を含み、
前記第2回路は、第2遅延回路を含む、請求項1に記載の周波数検知回路。 - 前記組合せ論理回路は、
ダウン論理回路(DOWN logic circuit)と、
アップ論理回路(UP logic circuit)とを含む、請求項1に記載の周波数検知回路。 - 前記ダウン論理回路は、
第1入力、第2入力および第3入力を有するANDゲートと、
前記第1境界出力を受信し、前記第1入力と接続されている第1反転器と、
前記第2境界出力を受信し、前記第2入力と接続されている第2反転器と、
前記第3境界出力を受信し、前記第3入力と接続されている第3反転器とを含む、請求項3に記載の周波数検知回路。 - 前記アップ論理回路は、
第1入力、第2入力および第3入力を有するORゲートと、
前記第1境界出力および前記第2境界出力を受信し、前記ORゲートの第1入力に第1出力を供給する第1ANDゲートと、
前記第1境界出力および前記第3境界出力を受信し、前記ORゲートの第2入力に第2出力を供給する第2ANDゲートと、
前記第2境界出力および前記第3境界出力を受信し、前記ORゲートの第3入力に第3出力を供給する第3ANDゲートとを含む、請求項3に記載の周波数検知回路。 - 前記組合せ論理回路は、選択信号によって、位相検知モードと周波数検知モードとを切替える選択回路をさらに含む、請求項1に記載の周波数検知回路。
- データ入力をサンプリングして前記データ入力の奇数番目データサンプル(Dodd)を生成することと、
前記データ入力をサンプリングして前記データ入力の奇数番目交差サンプル(Xodd)を生成することと、
前記データ入力をサンプリングして前記データ入力の偶数番目データサンプル(Deven)を生成することと、
前記データ入力をサンプリングして前記データ入力の偶数番目交差サンプル(Xeven)を生成することと、
前記奇数番目データサンプル(Dodd)、前記奇数番目交差サンプル(Xodd)および前記偶数番目データサンプル(Deven)によってアップ奇数番目信号(UP odd signal)を生成することと、
前記奇数番目データサンプル(Dodd)、前記奇数番目交差サンプル(Xodd)および前記偶数番目データサンプル(Deven)によってダウン奇数番目信号(DOWN odd signal)を生成することと、
前記偶数番目データサンプル(Deven)、前記偶数番目交差サンプル(Xeven)および前記奇数番目データサンプル(Dodd)によってアップ偶数番目信号(UP even signal)を生成することと、
前記偶数番目データサンプル(Deven)、前記偶数番目交差サンプル(Xeven)および前記奇数番目データサンプル(Dodd)によってダウン偶数番目信号(DOWN even signal)を生成することとを含む周波数検知方法。 - 前記奇数番目データサンプル(Dodd)、前記奇数番目交差サンプル(Xodd)および前記偶数番目データサンプル(Deven)によってアップ奇数番目信号を生成することは、
前記奇数番目データサンプル(Dodd)および前記奇数番目交差サンプル(Xodd)によって奇数番目第1境界信号を決定することを含み、前記奇数番目データサンプル(Dodd)と前記奇数番目交差サンプル(Xodd)とが互いに異なる値を有すると、前記奇数番目第1境界信号が高い値を有するようにすることと、
前記奇数番目交差サンプル(Xodd)および前記偶数番目データサンプル(Deven)によって奇数番目第2境界信号を決定することを含み、前記奇数番目交差サンプル(Xodd)と前記偶数番目データサンプル(Deven)とが互いに異なる値を有すると、前記奇数番目第2境界信号が高い値を有するようにすることと、
前記奇数番目第1境界信号および前記奇数番目第2境界信号がすべて高い値のとき、前記アップ奇数番目信号を出力することとを含む、請求項7に記載の周波数検知方法。 - 前記奇数番目データサンプル(Dodd)、前記奇数番目交差サンプル(Xodd)および前記偶数番目データサンプル(Deven)によってダウン奇数番目信号(DOWN odd signal)を生成することは、
前記奇数番目データサンプル(Dodd)および前記奇数番目交差サンプル(Xodd)によって奇数番目第1境界信号を決定することを含み、前記奇数番目データサンプル(Dodd)と前記奇数番目交差サンプル(Xodd)とが互いに異なる値を有すると、前記奇数番目第1境界信号が高い値を有するようにすることと、
前記奇数番目交差サンプル(Xodd)および前記偶数番目データサンプル(Deven)によって奇数番目第2境界信号を決定することを含み、前記奇数番目交差サンプル(Xodd)と前記偶数番目データサンプル(Deven)とが互いに異なる値を有すると、前記奇数番目第2境界信号が高い値を有するようにすることと、
前記奇数番目第1境界信号および前記奇数番目第2境界信号がすべて低い値のとき、前記ダウン奇数番目信号を出力することとを含む、請求項7に記載の周波数検知方法。 - 前記偶数番目データサンプル(Deven)、前記偶数番目交差サンプル(Xeven)および前記奇数番目データサンプル(Dodd)によってアップ偶数番目信号(UP even signal)を生成することは、
前記偶数番目データサンプル(Deven)および前記偶数番目交差サンプル(Xeven)によって偶数番目第1境界信号を決定することを含み、前記偶数番目データサンプル(Deven)と前記偶数番目交差サンプル(Xeven)とが互いに異なる値を有すると、前記偶数番目第1境界信号が高い値を有するようにすることと、
前記偶数番目交差サンプル(Xeven)および前記奇数番目データサンプル(Dodd)によって偶数番目第2境界信号を決定することを含み、前記偶数番目交差サンプル(Xeven)と前記奇数番目データサンプル(Dodd)とが互いに異なる値を有すると、前記偶数番目第2境界信号が高い値を有するようにすることと、
前記偶数番目第1境界信号および前記偶数番目第2境界信号がすべて高い値のとき、前記アップ偶数番目信号を出力することとを含む、請求項7に記載の周波数検知方法。 - 前記偶数番目データサンプル(Deven)、前記偶数番目交差サンプル(Xeven)および前記奇数番目データサンプル(Dodd)によってダウン偶数番目信号(DOWN even signal)を生成することは、
前記偶数番目データサンプル(Deven)および前記偶数番目交差サンプル(Xeven)によって偶数番目第1境界信号を決定することを含み、前記偶数番目データサンプル(Deven)と前記偶数番目交差サンプル(Xeven)とが互いに異なる値を有すると、前記偶数番目第1境界信号が高い値を有するようにすることと、
前記偶数番目交差サンプル(Xeven)および前記奇数番目データサンプル(Dodd)によって偶数番目第2境界信号を決定することを含み、前記偶数番目交差サンプル(Xeven)と前記奇数番目データサンプル(Dodd)とが互いに異なる値を有すると、前記偶数番目第2境界信号が高い値を有するようにすることと、
前記偶数番目第1境界信号および前記偶数番目第2境界信号がすべて低い値のとき、前記ダウン偶数番目信号を出力することとを含む、請求項7に記載の周波数検知方法。 - 前記奇数番目データサンプル(Dodd)、前記奇数番目交差サンプル(Xodd)および前記偶数番目データサンプル(Deven)を一時的に整列することをさらに含む、請求項7に記載の周波数検知方法。
- 前記偶数番目データサンプル(Deven)、前記偶数番目交差サンプル(Xeven)および前記奇数番目データサンプル(Dodd)を一時的に整列することをさらに含む、請求項12に記載の周波数検知方法。
- 周波数検知モードを適用するためのモード選択信号を提供することをさらに含む、請求項7に記載の周波数検知方法。
- 第1クロックによってデータ入力をサンプリングして奇数番目データサンプル(Dodd)を生成する第1スライサと、
第2クロックによって前記データ入力をサンプリングして奇数番目交差サンプル(Xodd)を生成する第2スライサと、
第3クロックによって前記データ入力をサンプリングして偶数番目データサンプル(Deven)を生成する第3スライサと、
第4クロックによって前記データ入力をサンプリングして偶数番目交差サンプル(Xeven)を生成する第4スライサと、
前記奇数番目データサンプル(Dodd)、前記奇数番目交差サンプル(Xodd)および前記偶数番目データサンプル(Deven)を臨時に整列する第1データ整列回路と、
前記偶数番目データサンプル(Deven)、前記偶数番目交差サンプル(Xeven)および前記奇数番目データサンプル(Dodd)を臨時に整列する第2データ整列回路と、
組合せ論理回路とを含み、
前記組合せ論理回路は、
前記奇数番目データサンプル(Dodd)および前記奇数番目交差サンプル(Xodd)によって第1境界出力を生成し、
前記奇数番目交差サンプル(Xodd)および前記偶数番目データサンプル(Deven)によって第2境界出力を生成し、
前記偶数番目データサンプル(Deven)および前記偶数番目交差サンプル(Xeven)によって第3境界出力を生成し、
前記偶数番目交差サンプル(Xeven)および前記奇数番目データサンプル(Dodd)によって第4境界出力を生成し、
前記第1境界出力および前記第2境界出力がすべて高い値のとき、アップ奇数番目信号(UP odd signal)を生成し、
前記第2境界出力および前記第2境界出力がすべて低い値のとき、ダウン奇数番目信号(DOWN odd signal)を生成し、
前記第3境界出力および前記第4境界出力がすべて高い値のとき、アップ偶数番目信号(UP even signal)を生成し、
前記第3境界出力および前記第4境界出力がすべて低い値のとき、ダウン偶数番目信号(DOWN even signal)を生成する位相/周波数検知器回路。 - 前記組合せ論理回路は、選択信号によって、前記組合せ論理回路の動作が位相検知モードと周波数検知モードとの間を切替える選択回路を含む、請求項15に記載の位相/周波数検知器回路。
- 前記選択信号が前記位相検知モードを示すと、前記選択回路は、前記第2境界出力および前記第4境界出力の値を反転させる、請求項16に記載の位相/周波数検知器回路。
- 前記選択回路は、
前記第2境界出力および前記選択信号を受信する第1XOR(exclusive OR)ゲートと、
前記第4境界出力および前記選択信号を受信する第2XORゲートとを含む、請求項17に記載の位相/周波数検知器回路。 - 前記選択回路は、前記選択信号によって、前記偶数番目データサンプル(Deven)および前記奇数番目データサンプル(Dodd)を反転させる、請求項16に記載の位相/周波数検知器回路。
- 前記選択回路は、
前記偶数番目データサンプル(Deven)および前記選択信号を受信する第1XOR(exclusive OR)ゲートと、
前記奇数番目データサンプル(Dodd)および前記選択信号を受信する第2XORゲートとを含む、請求項19に記載の位相/周波数検知器回路。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201862732942P | 2018-09-18 | 2018-09-18 | |
US62/732,942 | 2018-09-18 | ||
US16/197,252 US10630461B2 (en) | 2018-09-18 | 2018-11-20 | Efficient frequency detectors for clock and data recovery circuits |
US16/197,252 | 2018-11-20 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020048196A true JP2020048196A (ja) | 2020-03-26 |
JP7433006B2 JP7433006B2 (ja) | 2024-02-19 |
Family
ID=67809393
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019169650A Active JP7433006B2 (ja) | 2018-09-18 | 2019-09-18 | 周波数検知回路 |
Country Status (5)
Country | Link |
---|---|
US (4) | US10630461B2 (ja) |
EP (1) | EP3627706B1 (ja) |
JP (1) | JP7433006B2 (ja) |
KR (1) | KR20200033165A (ja) |
CN (1) | CN110912554B (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10749664B1 (en) * | 2019-03-13 | 2020-08-18 | Ambarella International Lp | Clock data recovery for automotive vision system |
JP2021150843A (ja) * | 2020-03-19 | 2021-09-27 | キオクシア株式会社 | 半導体集積回路、受信装置、及び受信装置の制御方法 |
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US8804888B2 (en) | 2010-07-12 | 2014-08-12 | Ensphere Solutions, Inc. | Wide band clock data recovery |
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KR101706196B1 (ko) | 2015-10-22 | 2017-02-15 | (주)자람테크놀로지 | 위상 동기 성능을 개선한 뱅뱅 위상 검출기 |
-
2018
- 2018-11-20 US US16/197,252 patent/US10630461B2/en active Active
-
2019
- 2019-08-16 KR KR1020190100417A patent/KR20200033165A/ko active Search and Examination
- 2019-08-29 EP EP19194481.8A patent/EP3627706B1/en active Active
- 2019-09-18 JP JP2019169650A patent/JP7433006B2/ja active Active
- 2019-09-18 CN CN201910882471.2A patent/CN110912554B/zh active Active
-
2020
- 2020-03-12 US US16/817,372 patent/US10862667B2/en active Active
- 2020-12-01 US US17/108,970 patent/US11206124B2/en active Active
-
2021
- 2021-12-16 US US17/553,546 patent/US11711199B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2016021629A (ja) * | 2014-07-14 | 2016-02-04 | シナプティクス・ディスプレイ・デバイス合同会社 | Cdr回路及び半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
US20200213078A1 (en) | 2020-07-02 |
CN110912554B (zh) | 2024-05-10 |
EP3627706A2 (en) | 2020-03-25 |
US10862667B2 (en) | 2020-12-08 |
CN110912554A (zh) | 2020-03-24 |
US20220109555A1 (en) | 2022-04-07 |
KR20200033165A (ko) | 2020-03-27 |
TW202040944A (zh) | 2020-11-01 |
EP3627706A3 (en) | 2020-07-15 |
US20210083839A1 (en) | 2021-03-18 |
US10630461B2 (en) | 2020-04-21 |
US11711199B2 (en) | 2023-07-25 |
US11206124B2 (en) | 2021-12-21 |
JP7433006B2 (ja) | 2024-02-19 |
EP3627706B1 (en) | 2022-04-20 |
US20200092077A1 (en) | 2020-03-19 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220720 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20230809 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20240109 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20240206 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7433006 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |