KR20200033165A - 주파수 감지 회로 및 방법 - Google Patents

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Abstract

본 발명의 한 실시예에 따른 주파수 감지 회로는 데이터 입력을 수신하고 상기 데이터 입력의 전환에 기초하여 제1 경계 출력(edge output)을 제공하는 전환 감지기, 제2 경계 출력을 생성하는 제1 회로, 제3 경계 출력을 생성하는 제2 회로, 그리고 조합 논리를 포함한다. 본 발명의 실시예에 따른 조합 논리는, 상기 제1 경계 출력, 상기 제2 경계 출력 및 상기 제3 경계 출력 중 둘 이상이 높은 값이면 상승 출력(UP output)을 출력하고, 상기 제1 경계 출력, 상기 제2 경계 출력 및 상기 제3 경계 출력이 모두 낮은 값이면 하강 출력(DOWN output)을 생성한다.

Description

주파수 감지 회로 및 방법 {CIRCUIT AND METHOD OF FREQUENCY DETECTION}
본 발명은 주파수 감지 회로 및 방법에 관한 것으로서, 특히 클록 및 데이터 복구에 사용되는 주파수 감지 회로 및 방법에 관한 것이다.
본 출원은 2018년 9월 18일에 미국 특허청에 출원한 미국 특허출원번호 제62/732,942호를 우선권 주장하며, 여기에 인용함으로써 이 출원의 전체 내용을 본원에 포함한다.
직렬 링크는 채널을 통해서 수신기와 연결된 송신기를 포함한다. 수신기는 일반적으로 입력 데이터의 위상과 정렬된 클록을 생성하는 회로를 포함한다.
도 1은 입력 데이터 신호에 자체 생성 클록(locally generated clock)을 동기시키는 종래의 클록 및 데이터 복구(clock and data recovery: CDR) 회로를 도시한다.
도 1을 참고하면, 종래의 CDR 시스템(100)은 입력 신호를 샘플링하여 뱅뱅 위상 감지기(120)에 전송하는 데이터 및 교차 슬라이서(data and crossing slicers)(110)를 포함한다. 뱅뱅 위상 감지기(120)는 전압 제어 발진기(voltage controlled oscillator: VCO)(130)가 생성하는 클록의 위상이 입력 신호와 동기하는지, 즉 동상(in-phase)인지를 결정한다. 뱅뱅 위상 감지기(120)는 3 개의 상태를 가지고 있는데, 위상이 이르거나(early), 늦거나(late) 유용한 정보가 없는(예를 들면, 위상 동기 여부를 결정하는 데 필요한 데이터 전환이 없는) 상태가 그것이다. 현재의 상태에 기초하여, 뱅뱅 위상 감지기(120)는 상승 값(up value) 또는 하강 값(down value)을 출력한다. 뱅뱅 위상 감지기(120)의 승강 신호(up and down signals)는 전하 펌프(charge pump)(140)에 입력되며, 전하 펌프(140)는 스위치를 동작시켜 전압 제어 발진기(130)의 제어 전압을 높이거나 낮춘다. 예를 들면, 전하 펌프(140)가 받은 신호가 상승 값이면, 전하 펌프(140)는 전압 제어 발진기(130)의 제어 전압을 높이고 이에 따라 생성되는 클록의 주파수가 높아진다. 이와 마찬가지로, 전하 펌프(140)가 받은 신호가 하강 값이면, 전하 펌프(140)는 전압 제어 발진기(130)의 제어 전압을 낮추고 이에 따라 생성되는 클록의 주파수가 낮아진다.
위상을 적절하게 고정하기 위해서, 전압 제어 발진기(130)는 데이터 속도(data rate)에 가까운 주파수를 가지는 클록을 생성할 필요가 있다. 이에 따라, 주파수 취득(frequency acquisition) 회로(150)를 사용하여 초기 클록을 설정한다. 주파수 취득 회로(150)는 전압 제어 발진기(130)에서 출력되는 클록을 수신하고 출력 전압을 제공하여 전압 제어 발진기(130)가 생성하는 클록 주파수를 높이거나 낮춘다.
과거에는 주파수 취득을 위한 여러 가지 방법이 사용되었다. 예를 들면, 주파수 취득은 위상-주파수 감지기(phase-frequency detector: PFD), 회전 주파수 감지기(rotational frequency detector), 또는 계수기 기반 주파수 감지기(counter-based frequency detector) 등을 포함하는 주파수 취득 회로를 사용하여 주파수 취득을 수행하였다. 그러나 이러한 종래의 시스템은 여러 가지 단점이 있다. 예를 들면, PFD는 디지털 CDR에 적합하지 않다. PFD와 회전 주파수 감지기는 모두 송신기에서 전송되는 저주파 신호(low-swing signals)에서 제대로 작동하지 않는다. 계수기 기반 주파수 감지기는 지나치게 큰 공간이 필요하고 지나치게 복잡한 기능을 위한 다중 비트 계수기(multi-bit counter)와 다양한 산술 연산을 필요로 하며, 다중 비트 주파수 오류를 생성할 수도 있어 구현하기가 어렵다.
CMOS(complementary metal-oxide-semiconductor)로 전환된 후(예를 들면 슬라이서 후)에 다중 비트 산술 연산을 사용하지 않고 입력 데이터에 작용하는 정확한 주파수 취득 방법이 필요하다.
앞에서 설명한 내용은 본 발명의 실시예의 배경 기술에 대한 이해를 돕기 위한 것으로서 종래 기술이 아닌 정보를 포함할 수 있다.
본 발명이 해결하고자 하는 과제는 정확한 주파수 취득 방법을 제시하는 것이다.
본 발명의 실시예는 주파수 감지 회로 시스템 및 방법을 제시한다. 본 발명의 한 실시예에 따른 주파수 감지 회로는 데이터 입력을 수신하고 상기 데이터 입력의 전환에 기초하여 제1 경계 출력(edge output)을 제공하는 전환 감지기, 제2 경계 출력을 생성하는 제1 회로, 제3 경계 출력을 생성하는 제2 회로, 그리고 조합 논리를 포함한다. 본 발명의 실시예에 따른 조합 논리는, 상기 제1 경계 출력, 상기 제2 경계 출력 및 상기 제3 경계 출력 중 둘 이상이 높은 값이면 상승 출력(UP output)을 출력하고, 상기 제1 경계 출력, 상기 제2 경계 출력 및 상기 제3 경계 출력이 모두 낮은 값이면 하강 출력(DOWN output)을 생성한다.
본 발명의 실시예에 따르면, 상기 제1 회로는 제1 지연 회로를 포함하고, 상기 제2 회로는 제2 지연 회로를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 조합 논리는, 하강 논리(DOWN logic), 그리고 상승 논리(UP logic)를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 하강 논리는, 제1 입력, 제2 입력 및 제3 입력을 가지는 AND 게이트, 상기 제1 경계 출력을 수신하며 상기 제1 입력과 연결되어 있는 제1 반전기, 상기 제2 경계 출력을 수신하며 상기 제2 입력과 연결되어 있는 제2 반전기, 그리고 상기 제3 경계 출력을 수신하며 상기 제3 입력과 연결되어 있는 제3 반전기를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 상승 논리는, 제1 입력, 제2 입력 및 제3 입력을 가지는 OR 게이트, 상기 제1 경계 출력 및 상기 제2 경계 출력을 수신하고 상기 OR 게이트의 제1 입력에 제1 출력을 공급하는 제1 AND 게이트, 상기 제1 경계 출력 및 상기 제3 경계 출력을 수신하고 상기 OR 게이트의 제2 입력에 제2 출력을 공급하는 제2 AND 게이트, 그리고 상기 제2 경계 출력 및 상기 제3 경계 출력을 수신하고 상기 OR 게이트의 제3 입력에 제3 출력을 공급하는 제3 AND 게이트를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 조합 논리는 선택 신호에 따라 상기 주파수 감지기의 동작을 위상 감지기로 변환하는 선택 회로를 더 포함할 수 있다.
본 발명의 한 실시예에 따른 주파수 감지 방법은, 데이터 입력을 샘플링하여 상기 데이터 입력의 홀수 번째 데이터 샘플(Dodd)을 생성하는 단계, 상기 데이터 입력을 샘플링하여 상기 데이터 입력의 홀수 번째 교차 샘플(Xodd)을 생성하는 단계, 상기 데이터 입력을 샘플링하여 상기 데이터 입력의 짝수 번째 데이터 샘플(Deven)을 생성하는 단계, 상기 데이터 입력을 샘플링하여 상기 데이터 입력의 짝수 번째 교차 샘플(Xeven)을 생성하는 단계, 상기 홀수 번째 데이터 샘플(Dodd), 상기 홀수 번째 교차 샘플(Xodd) 및 상기 짝수 번째 데이터 샘플(Deven)에 따라서 상승 홀수 번째 신호(상기 상승 홀수 번째 신호)를 생성하는 단계, 상기 홀수 번째 데이터 샘플(Dodd), 상기 홀수 번째 교차 샘플(Xodd) 및 상기 짝수 번째 데이터 샘플(Deven)에 따라서 하강 홀수 번째 신호(DOWN odd signal)를 생성하는 단계, 상기 짝수 번째 데이터 샘플(Deven), 상기 짝수 번째 교차 샘플(Xeven) 및 상기 홀수 번째 데이터 샘플(Dodd)에 따라서 상승 짝수 번째 신호(UP even signal)를 생성하는 단계, 그리고 상기 짝수 번째 데이터 샘플(Deven), 상기 짝수 번째 교차 샘플(Xeven) 및 상기 홀수 번째 데이터 샘플(Dodd)에 따라서 하강 짝수 번째 신호(DOWN even signal)를 생성하는 단계를 포함한다.
본 발명의 실시예에 따르면, 상기 홀수 번째 데이터 샘플(Dodd), 상기 홀수 번째 교차 샘플(Xodd) 및 상기 짝수 번째 데이터 샘플(Deven)에 따라서 상승 홀수 번째 신호를 생성하는 단계는, 상기 홀수 번째 데이터 샘플(Dodd) 및 상기 홀수 번째 교차 샘플(Xodd)에 따라 홀수 번째 제1 경계 신호를 결정하는 단계로서, 상기 홀수 번째 데이터 샘플(Dodd)과 상기 홀수 번째 교차 샘플(Xodd)이 서로 다른 값을 가지면 상기 홀수 번째 제1 경계 신호가 높은 값을 가지도록 하는 단계, 상기 홀수 번째 교차 샘플(Xodd) 및 상기 짝수 번째 데이터 샘플(Deven)에 따라 홀수 번째 제2 경계 신호를 결정하는 단계로서, 상기 홀수 번째 교차 샘플(Xodd)과 상기 짝수 번째 데이터 샘플(Deven)이 서로 다른 값을 가지면 상기 홀수 번째 제2 경계 신호가 높은 값을 가지도록 하는 단계, 그리고 상기 홀수 번째 제1 경계 신호 및 상기 홀수 번째 제2 경계 신호가 모두 높은 값이면 상기 상승 홀수 번째 신호를 출력하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 홀수 번째 데이터 샘플(Dodd), 상기 홀수 번째 교차 샘플(Xodd) 및 상기 짝수 번째 데이터 샘플(Deven)에 따라서 하강 홀수 번째 신호(DOWN odd signal)를 생성하는 단계는, 상기 홀수 번째 데이터 샘플(Dodd) 및 상기 홀수 번째 교차 샘플(Xodd)에 따라 홀수 번째 제1 경계 신호를 결정하는 단계로서, 상기 홀수 번째 데이터 샘플(Dodd)과 상기 홀수 번째 교차 샘플(Xodd)이 서로 다른 값을 가지면 상기 홀수 번째 제1 경계 신호가 높은 값을 가지도록 하는 단계, 상기 홀수 번째 교차 샘플(Xodd) 및 상기 짝수 번째 데이터 샘플(Deven)에 따라 홀수 번째 제2 경계 신호를 결정하는 단계로서, 상기 홀수 번째 교차 샘플(Xodd)과 상기 짝수 번째 데이터 샘플(Deven)이 서로 다른 값을 가지면 상기 홀수 번째 제2 경계 신호가 높은 값을 가지도록 하는 단계, 그리고 상기 홀수 번째 제1 경계 신호 및 상기 홀수 번째 제2 경계 신호가 모두 낮은 값이면 상기 하강 홀수 번째 신호를 출력하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 짝수 번째 데이터 샘플(Deven), 상기 짝수 번째 교차 샘플(Xeven) 및 상기 홀수 번째 데이터 샘플(Dodd)에 따라서 상승 짝수 번째 신호(UP even signal)를 생성하는 단계는, 상기 짝수 번째 데이터 샘플(Deven) 및 상기 짝수 번째 교차 샘플(Xeven) 에 따라 짝수 번째 제1 경계 신호를 결정하는 단계로서, 상기 짝수 번째 데이터 샘플(Deven)와 상기 짝수 번째 교차 샘플(Xeven)이 서로 다른 값을 가지면 상기 짝수 번째 제1 경계 신호가 높은 값을 가지도록 하는 단계, 상기 짝수 번째 교차 샘플(Xeven) 및 상기 홀수 번째 데이터 샘플(Dodd) 에 따라 짝수 번째 제2 경계 신호를 결정하는 단계로서, 상기 짝수 번째 교차 샘플(Xeven)과 상기 홀수 번째 데이터 샘플(Dodd)이 서로 다른 값을 가지면 상기 짝수 번째 제2 경계 신호가 높은 값을 가지도록 하는 단계, 그리고 상기 짝수 번째 제1 경계 신호 및 상기 짝수 번째 제2 경계 신호가 모두 높은 값이면 상기 상승 짝수 번째 신호를 출력하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 짝수 번째 데이터 샘플(Deven), 상기 짝수 번째 교차 샘플(Xeven) 및 상기 홀수 번째 데이터 샘플(Dodd)에 따라서 하강 짝수 번째 신호(UP even signal)를 생성하는 단계는, 상기 짝수 번째 데이터 샘플(Deven) 및 상기 짝수 번째 교차 샘플(Xeven) 에 따라 짝수 번째 제1 경계 신호를 결정하는 단계로서, 상기 짝수 번째 데이터 샘플(Deven)와 상기 짝수 번째 교차 샘플(Xeven)이 서로 다른 값을 가지면 상기 짝수 번째 제1 경계 신호가 높은 값을 가지도록 하는 단계, 상기 짝수 번째 교차 샘플(Xeven) 및 상기 홀수 번째 데이터 샘플(Dodd) 에 따라 짝수 번째 제2 경계 신호를 결정하는 단계로서, 상기 짝수 번째 교차 샘플(Xeven)과 상기 홀수 번째 데이터 샘플(Dodd)이 서로 다른 값을 가지면 상기 짝수 번째 제2 경계 신호가 높은 값을 가지도록 하는 단계, 그리고 상기 짝수 번째 제1 경계 신호 및 상기 짝수 번째 제2 경계 신호가 모두 낮은 값이면 상기 하강 짝수 번째 신호를 출력하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 방법은 상기 홀수 번째 데이터 샘플(Dodd), 상기 홀수 번째 교차 샘플(Xodd) 및 상기 짝수 번째 데이터 샘플(Deven)을 일시적으로 정렬하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 방법은 상기 짝수 번째 데이터 샘플(Deven), 상기 짝수 번째 교차 샘플(Xeven) 및 상기 홀수 번째 데이터 샘플(Dodd)을 일시적으로 정렬하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 방법은 주파수 감지 모드를 적용하기 위한 모드 선택 신호를 제공하는 단계를 더 포함할 수 있다.
본 발명의 한 실시예에 따른 위상/주파수 감지기 회로는, 제1 클록에 따라 데이터 입력을 샘플링하여 홀수 번째 데이터 샘플(Dodd)을 생성하는 제1 슬라이서, 제2 클록에 따라 상기 데이터 입력을 샘플링하여 홀수 번째 교차 샘플(Xodd)을 생성하는 제2 슬라이서, 제3 클록에 따라 상기 데이터 입력을 샘플링하여 짝수 번째 데이터 샘플(Deven)을 생성하는 제3 슬라이서, 제4 클록에 따라 상기 데이터 입력을 샘플링하여 짝수 번째 교차 샘플(Xeven)을 생성하는 제4 슬라이서, 상기 홀수 번째 데이터 샘플(Dodd), 상기 홀수 번째 교차 샘플(Xodd) 및 상기 짝수 번째 데이터 샘플(Deven)을 임시로 정렬하는 제1 데이터 정렬 회로, 상기 짝수 번째 데이터 샘플(Deven), 상기 짝수 번째 교차 샘플(Xeven) 및 상기 홀수 번째 데이터 샘플(Dodd)을 임시로 정렬하는 제2 데이터 정렬 회로, 그리고 조합 논리를 포함한다. 본 발명의 실시예에 따른 조합 논리는, 상기 홀수 번째 데이터 샘플(Dodd) 및 상기 홀수 번째 교차 샘플(Xodd)에 따라 제1 경계 출력을 생성하고, 상기 홀수 번째 교차 샘플(Xodd) 및 상기 짝수 번째 데이터 샘플(Deven)에 따라 제2 경계 출력을 생성하고, 상기 짝수 번째 데이터 샘플(Deven) 및 상기 짝수 번째 교차 샘플(Xeven)에 따라 제3 경계 출력을 생성하고, 상기 짝수 번째 교차 샘플(Xeven) 및 상기 홀수 번째 데이터 샘플(Dodd)에 따라 제4 경계 출력을 생성하고, 상기 제1 경계 출력 및 상기 제2 경계 출력이 모두 높은 값이면 상승 홀수 번째 신호(UP odd signal)를 생성하고, 상기 제2 경계 출력 및 상기 제2 경계 출력이 모두 낮은 값이면 하강 홀수 번째 신호(DOWN odd signal)를 생성하고, 상기 제3 경계 출력 및 상기 제4 경계 출력이 모두 높은 값이면 상승 짝수 번째 신호(UP even signal)를 생성하고, 상기 제3 경계 출력 및 상기 제4 경계 출력이 모두 낮은 값이면 하강 짝수 번째 신호(DOWN odd signal)를 생성할 수 있다.
본 발명의 실시예에 따르면, 상기 조합 논리는 선택 신호에 따라 상기 조합 논리의 동작이 위상 감지 모드와 주파수 감지 모드 사이를 전환하는 선택 회로를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 선택 신호가 상기 위상 감지 모드를 나타내면 상기 선택 회로는 상기 제2 경계 출력 및 상기 제4 경계 출력의 값을 반전시킬 수 있다.
본 발명의 실시예에 따르면, 상기 선택 회로는, 상기 제2 경계 출력 및 상기 선택 신호를 수신하는 제1 XOR(exclusive OR) 게이트, 그리고 상기 제4 경계 출력 및 상기 선택 신호를 수신하는 제2 XOR 게이트를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 선택 회로는 상기 선택 신호에 따라 상기 짝수 번째 데이터 샘플(Deven) 및 상기 홀수 번째 데이터 샘플(Dodd)을 반전시킬 수 있다.
본 발명의 실시예에 따르면, 상기 선택 회로는, 상기 짝수 번째 데이터 샘플(Deven) 및 상기 선택 신호를 수신하는 제1 XOR(exclusive OR) 게이트, 그리고 상기 홀수 번째 데이터 샘플(Dodd) 및 상기 선택 신호를 수신하는 제2 XOR 게이트를 포함할 수 있다.
이와 같이 함으로써 정확하게 주파수를 감지 및 취득할 수 있다.
도 1은 종래의 클록 및 데이터 복구(clock and data recovery: CDR) 회로를 도시한다.
도 2a는 본 발명의 한 실시예에 따른 전환 감지기를 도시한다.
도 2b는 본 발명의 한 실시예에 따른 도 2a의 전환 감지기의 타이밍도이다.
도 3은 본 발명의 한 실시예에 따른 주파수 감지기를 도시한다.
도 4a는 본 발명의 한 실시예에 따른 주파수 감지용 조합 논리를 도시한다.
도 4b는 도 4a의 조합 논리가 본 발명의 실시예에 따라 주파수 감지기에 사용될 때의 동작 타이밍도이다.
도 5a는 입력 데이터(Din), 자체 생성 데이터 클록(dclk) 및 자체 생성 교차 클록(xclk)의 예를 도시한다.
도 5b는 주파수 감지기가 사용하는 조합 논리의 실시예를 도시한다.
도 6은 본 발명의 한 실시예에 따른 주파수 감지를 도시한다.
도 7은 본 발명의 한 실시예에 따른 주파수 감지기의 동작과 홀수 번째 슬라이스를 나타내는 타이밍도이다.
도 8은 본 발명의 한 실시예에 따른 뱅뱅 위상 감지기(bang bang phase detector: BBPD)와 통합된 주파수 감지기를 가지는 클록 및 데이터 복구 회로를 도시한다.
도 9는 본 발명의 한 실시예에 따른 뱅뱅 위상 감지기와 주파수 감지기 조합을 도시한다.
도 10은 본 발명의 한 실시예에 따른 뱅뱅 위상 감지기와 주파수 감지기 조합을 도시한다.
도 11은 본 발명의 한 실시예에 따른 뱅뱅 위상 감지기 및 주파수 감지기 조합의 홀수 번째 데이터 출력을 나타내는 진리표이다.
본 발명의 개념과 이를 달성하는 방법의 요지는 상세한 설명과 첨부한 도면을 통하여 용이하게 이해할 수 있다. 첨부한 도면을 참고하여 본 발명의 실시예에 대하여 상세하게 설명하며, 동일한 부분에 대해서는 동일한 도면 부호를 붙였다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 이러한 실시예를 제공함으로써 발명의 상세한 설명이 완전하고 풍부해질 것이며 발명의 여러 측면과 특징을 당업자에게 충분히 보여준다. 따라서, 당업자가 본 발명의 다양한 측면과 특징을 완전하게 이해하는 데 필요하지 않은 과정, 장치, 기술 등은 설명을 생략한다. 별다른 설명이 없는 한, 도면과 명세서 전체를 통틀어 동일한 도면 부호는 동일한 구성요소를 가리키며, 이에 따라 설명을 반복하지 않는다. 도면에서 부분, 층, 영역 등은 명료한 이해를 위하여 과장되게 그려질 수 있다.
본 발명의 실시예는 클록 및 데이터 복구(CDR) 회로의 효과적인 주파수 감지 시스템 및 방법을 포함한다. 본 발명의 실시예에 따른 시스템 및 방법은 입력 기준 주파수(input reference frequency)를 감지하고 자체 클록(local clock)(예를 들면 하나 이상의 발진기 주파수)과 비교한다. 예를 들면, 본 발명의 실시예에 따르면, 송신기는 수신기에 주기적으로 학습 유형(training pattern)을 제공할 수 있다. 학습 유형은 자체 클록에 따라 동작하는 하나 이상의 슬라이서에 의하여 샘플링된다. 본 발명의 실시예에 따른 효율적인 주파수 감지기는, 신호 경계(edge)를 감지하고 조합 논리와 이전 경계를 이용하여 자체 클록 속도를 증감할 필요가 있다는 것을 나타내는 고저 신호 출력을 제공할 수 있다.
도 2a는 본 발명의 실시예에 따른 전환 감지기의 한 예를 도시한다. 도 2b는 본 발명의 실시예에 따른 도 2a의 전환 감지기의 타이밍도이다.
도 2a 및 도 2b를 참고하면, 본 발명의 실시예에 따른 전환 감지기(transition detector)(200)는 입력 데이터 신호가 낮은 값에서 높은 값으로(예를 들면 논리 로에서 논리 하이로), 또는 높은 값에서 낮은 값으로(예를 들면 논리 하이에서 논리 로로) 전환되는 시점을 결정하는 데 사용될 수 있다. 본 발명의 실시예에 따르면, 전환 감지기(200)는 d-플립플롭(d-flip flop)(210), 배타적 논리합(exclusive OR: XOR)(220) 및 리타이머(retimer)(230)를 포함할 수 있다. 본 발명의 실시예에 따르면, d-플립플롭(210)은 데이터 신호(D)를 수신하고 지연된 데이터 신호(Q)를 출력한다. 예를 들면, d-플립플롭(210)의 지연된 데이터 신호(Q)는 한 클록 주기, 반 클록 주기, 사분 클록 주기 등만큼 지연될 수 있다.
본 발명의 실시예에 따르면, 리타이머(230)는 (예를 들면 슬라이서로부터의) 입력 데이터 신호를 수신하고, 수신한 입력 데이터 신호를 자체 클록에 동기화시킬 수 있다. 예를 들면, 리타이머(230) 또한 자체 클록에 따라 동작하는 d-플립플롭을 포함할 수 있다. 전환 감지기(200)도 자체 클록에 따라 동작하고, 자체 클록은 수신한 데이터와 동기되지 않을 수 있으므로, 리타이머(230)는 전환 감지기(200)의 논리가 정확하게 동작할 수 있도록 한다.
본 발명의 실시예에 따르면, 경계(예를 들면 데이터 신호의 전환점)은 현재 데이터 신호(D)와 지연된 데이터 신호(Q)를 비교하는 XOR(220)에 의하여 감지될 수 있다. 예를 들어 도 2b를 참고하면, D가 낮은 값에서 높은 값으로 전환될 때 제1 경계가 감지되고, D가 높은 값에서 낮은 값으로 전환될 때 제2 경계가 감지될 수 있으며, 이와 같이 계속될 수 있다.
도 3은 본 발명의 실시예에 따른 주파수 감지기를 도시한다.
도 3을 참고하면, 본 발명의 실시예에 따른 주파수 감지기(300)는 최근 이력에서 발생한 경계의 수에 기초하여 입력 신호의 주파수를 감지한다. 본 발명의 실시예에 따르면, 주파수 감지기(300)는 전환 감지기(transition detector)(310), 제1 지연 회로(delay circuit)(320), 제2 지연 회로(330) 및 조합 논리(combinational logic)(340)를 포함한다.
본 발명의 실시예에 따르면, 제1 및 제2 지연 회로(320, 330)는 한 클록만큼 지연시키는 지연 회로일 수 있다. 그러나 다른 실시예에 따르면 제1 및 제2 지연 회로(320, 330)는 반 클록 또는 사분 클록만큼 지연시킬 수도 있다. 예를 들면, 본 발명의 실시예에 따르면, 제1 및 제2 지연 회로(320, 330)는 d-플립플롭을 포함할 수 있으나, 다른 실시예에 따르면, 다른 지연 회로를 사용할 수도 있다. 본 발명의 실시예에 따르면, 지연 회로가 필요하지 않을 수 있다. 예를 들면, 뒤에서 설명하겠지만, 본 발명의 실시예에 따르면, 다중 위상-전이 클록에 의하여 샘플링된 신호를 지연 회로 대신 사용할 수 있다.
본 발명의 실시예에 따르면, 조합 논리(340)는 전환 감지기(310)의 출력(edge0), 제1 지연 회로(320)의 제1 지연 경계(edge1) 및 제2 지연 회로(330)의 제2 지연 경계(edge2)를 수신한다. 예를 들면, 제1 지연 회로(320)는 전환 감지기(310)의 현재 출력을 수신하고 전환 감지기(310)의 이전 출력(즉, 1 주기 전의 출력)을 출력한다. 이와 마찬가지로, 제2 지연 회로(330) 제1 지연 회로(320)의 출력[즉, 전환 감지기(310)의 1 주기 전 출력]을 수신하고 제1 지연 회로(320)의 이전 출력[즉, 전환 감지기(310)의 2 주기 전 출력]을 출력한다. 전환 감지기(310), 제1 지연 회로(320) 및 제2 지연 회로(330) 각각은 (예를 들면 전압 제어 발진기로부터의) 자체 클록에 따라 동작할 수 있다.
본 발명의 실시예에 따르면, 조합 논리(340)는 이러한 입력들을 이용할 수 있으며, 단일 비트 논리 함수를 사용하여 현재 생성된 주파수가 목표 값보다 낮은지 높은지를 가리키는 승강(UP and DOWN) 출력을 생성할 수 있다. 본 발명의 실시예에 따르면, 승강 출력은 현재 클록이 정상인지(correct), 데이터 샘플링이 과속인지(too fast), 아니면 데이터 샘플링이 저속인지(too slow)를 나타낼 수 있다. 예를 들면, 현재 클록이 정상이면, 조합 논리(340)가 아무 것도 출력하지 않는다. 현재 클록이 데이터를 너무 빠르게 샘플링하는 경우에는, 조합 논리(340)가 하강(DOWN) 출력을 생성한다. 이와 반대로, 현재 클록이 데이터를 너무 천천히 샘플링하는 경우에는, 조합 논리(340)가 상승(UP) 출력을 생성한다. 따라서 주파수 오류는 1 비트 상승/하강 스트림(1-bit UP/DOWN streams)의 평균으로 부호화될 수 있다.
도 4a는 본 발명의 실시예에 따른 주파수 감지용 조합 논리의 한 예를 도시한다. 도 4b는 도 4a의 조합 논리가 본 발명의 실시예에 따라 주파수 감지기에 사용될 때의 동작 타이밍도이다.
도 4a 및 도 4b를 참고하면, 본 발명의 실시예에 따른 조합 논리(400)는 자체 생성 클록이 정상 속도(correct speed)로 동작하는지를 결정할 수 있다. 예를 들면, 송신기가 자체 클록을 설정하는 데 사용되는 학습 유형을 전송할 수 있다. 본 발명의 실시예에 따르면, 학습 유형은 6 클록 주기 길이일 수 있다. 본 발명의 실시예에 따르면, 학습 유형의 주기는 그보다 더 길거나 짧을 수 있다.
본 발명의 실시예에 따르면, 조합 논리(400)는 전환 감지기 현재 출력 신호(current transition detector output signal)(edge0), 제1 지연 신호(edge1) 및 제2 지연 신호(edge2)를 사용하여 자체 생성 클록이 정상 속도로 동작하는 시점을 결정할 수 있다. 본 발명의 실시예에 따르면, 조합 논리(400)는 자체 생성 클록이 과속(too fast) 및 저속(too slow)으로 동작하는 시점을 결정하는 하강 논리(DOWN logic)(410) 및 상승 논리(UP logic)(420)를 포함한다. 예를 들면, 조합 논리(400)는 자체 클록이 입력 데이터 스트림을 과속으로 샘플링하면(즉, 클록이 너무 빠르면) 하강 출력(DOWN output)을 생성하고, 자체 클록이 입력 데이터 스트림을 저속으로 샘플링하면(즉, 클록이 너무 느리면) 상승 출력(UP output)을 생성한다.
본 발명의 실시예에 따르면, 하강 논리(410)는 예를 들어 입력 값(edge0, edge1, and edge2) 중 높은 값이 하나도 없는 시점을 결정할 수 있다. 이러한 결정은 디지털 논리 게이트의 다양한 조합으로 수행될 수 있다. 예를 들면, 본 발명의 실시예에 따른 하강 논리(410)는 반전 입력(inverted input) AND 게이트를 포함하며, 제1 입력에서 edge0, 제2 입력에서 edge1, 제3 입력에서 edge2를 수신한다. 따라서 edge0, edge1 및 edge2 중 어느 것도 높은 값이 아니면 AND 게이트는 고(high) 출력을 생성한다. 본 발명의 실시예에 따르면, 동일한 출력을 생성하는 등가의 다른 논리 회로가 사용될 수도 있다. 예를 들어 인버터(inverter)와 AND 게이트를 NOR 게이트 또는 등가의 기능을 가지는 다른 논리 게이트로 대체할 수 있다.
본 발명의 실시예에 따르면, 상승 논리(420)는 예를 들면 입력값(edge0, edge1, edge2) 중 적어도 2개가 높은 값인 시점을 결정할 수 있다. 본 발명의 실시예에 따르면, 상승 논리(420)는 제1 AND 게이트, 제2 AND 게이트, 제3 AND 게이트 및 OR 게이트를 포함한다. 이 실시예에서는, 제1 AND 게이트가 edge0 및 edge1을 수신하고, 제2 AND 게이트가 edge1 및 edge2를 수신하며, 제3 AND 게이트가 edge0 및 edge2를 수신한다. 이어 AND 게이트 각각의 출력은 OR 게이트에 공급된다. 따라서, 3개의 입력값 중 두 개가 높은 값이면, 상승 논리(420)는 고 출력(즉, 상승 출력)을 생성할 것이다.
도 4b를 참고하면, 본 발명의 실시예에 따른 조합 논리(400)의 동작을 보여주는 타이밍도가 도시되어 있다. 본 발명의 실시예에 따르면, 주파수 감지기는 학습 신호(training signal)인 데이터 신호를 공급받을 수 있다. 예를 들면, 송신 장치가 주기적으로 학습 신호 또는 학습 유형을 송신하여 수신기에서 클록을 동기화하는 데 도움이 되도록 할 수 있다. 본 발명의 한 실시예에 따르면 학습 신호를 초기화 기간에 보낼 수 있으며, 본 발명의 다른 실시예에 따르면 학습 신호를 주기적으로 보낼 수 있다. 예를 들어 표시 장치의 관점에서 보면, 표시 데이터의 새로운 프레임마다 학습 신호를 송신할 수 있다. 도시한 예에서는, 수신한 학습 신호(D)가 다양한 시간 길이를 가지는 복수의 고저 출력을 가지는 것으로 나타나 있다. 그러나 학습 신호는 주파수 감지를 수행하는 어떤 형태의 신호라도 무방하다. 예를 들면, 학습 유형은 주파수 감지를 위한 0과 1의 주기적인 수열일 수 있다. 본 발명의 실시예에 따르면, 도 4a의 주파수 감지기는 000000111111의 학습 유형을 가질 수 있으며, 다음에 설명할 주파수 감지에 사용되는 학습 유형은 010101010101의 학습 유형을 가질 수 있다.
도 4b에 도시한 바와 같이, 제1 데이터 전환은 edge0의 값을 한 클록 주기 동안 높은 값으로 전환되도록 한다. edge1의 값은 이전 클록 주기의 edge0의 값이다. 따라서, edge0가 높은 값으로 전환하고 한 클록 주기(보기: 자체 클록) 후에 edge1의 값이 높은 값으로 전환한다. 이와 마찬가지로, edge2의 값은 두 주기 전의 edge0의 값(그리고 한 주기 전의 edge1의 값)이다. 따라서, edge1의 값이 높은 값으로 전환하고 한 클록 주기 후(edge0가 높은 값으로 전환하고 두 주기 후)에 edge2의 값은 낮은 값에서 높은 값으로 전환한다. 7번째 클록 주기에는, edge0가 낮은 값, edge1이 낮은 값, edge2도 낮은 값이다. 따라서, 하강 논리(410)는 자체 클록의 데이터 샘플링이 과속이라는 것을 나타내는 하강 출력을 생성한다. 이와 마찬가지로, 11번째 클록 주기에는 edge0, edge1 및 edge2가 모두 낮은 값이다. 따라서, 하강 논리(410)는 다시 하강 출력을 생성한다. 14번째 클록 주기에는 edge0 및 edge2가 둘 다 높은 값이며, 이에 따라 상승 논리(420)는 자체 클록의 데이터 샘플링 속도가 저속이라는 것을 나타내는 상승 출력을 생성한다. 이와 마찬가지로, 16번째 클록 주기에 edge0와 edge2의 값이 모두 높은 값이 되고 상승 논리(420)가 다시 상승 신호를 출력한다.
도 5a는 입력 데이터(Din), 자체 생성 데이터 클록(dclk) 및 자체 생성 교차 클록(xclk)의 예를 도시한다. 도 5b는 주파수 감지기가 사용하는 조합 논리의 실시예를 도시한다.
도 5a를 참고하면, 본 발명의 실시예에 따른 데이터 클록은 교차 클록(crossing clock)을 사분 클록 주기만큼 앞설 수 있다. 본 발명의 실시예에 따른 주파수 감지기는 데이터 클록 및 교차 클록의 홀수 번째 및 짝수 번째 경계(edge)를 이용할 수 있다. 본 발명의 실시예에 따르면, 주파수 감지기는 한 클록 주기와 동일한 주기를 가지는 010101010101 의 학습 유형에 따라 동작할 수 있다. 입력 데이터는 데이터 클록 및 교차 클록의 전환에 맞춰 샘플링될 수 있다. 예를 들면, 데이터 클록(dclk)의 제1 전환점(보기: 상승 또는 양의 전환점)에서 입력 데이터를 샘플링할 수 있으며, 샘플링된 데이터는 Dodd로 표시한다. 교차 클록(xclk)의 제1 전환점(보기: 상승 또는 양의 전환점)에서 샘플링된 입력 데이터는 Xodd로 표시한다. 데이터 클록(dclk)의 제2 전환점(보기: 하강 또는 음의 전환점)에서 샘플링된 입력 데이터는 Deven으로 표시하고, 교차 클록 (xclk)의 제2 전환점(보기: 하강 또는 음의 전환점)에서 샘플링된 입력 데이터는 Xeven으로 표시한다. 달리 말하면, 홀수 번째 경계는 상승 전환이고, 짝수 번째 경계는 하강 전환이다.
도 5b를 참고하면, 본 발명의 실시예에 따른 조합 논리는 edge0 및 edge1 짝수 번째 및 홀수 번째 전환을 이용하여 edge0 및 edge1을 결정하고 논리를 더 적용함으로써 자체 클록 주파수가 정상인지를 결정할 수 있다. 예를 들면, edge1은 Dodd XOR Xodd 과 동일할 수 있고, edge0는 Xodd XOR Deven 과 동일할 수 있다. 경계 신호(edge0 및 edge1)를 사용하여 상승 및 하강 값(UP and DOWN values)을 생성할 수 있다. 예를 들어 본 발명의 실시예에 따르면, 경계 신호의 값이 동일할 때 상승 또는 하강 출력이 제공될 수 있다. 예를 들면, edge0와 edge1 둘 다 논리적으로 0이라면, 자체 생성 클록은 과속(즉, 고속)으로 동작하는 것이고, 하강 신호가 생성된다. 이와 마찬가지로, edge0와 edge1이 모두 논리적으로 1이라면, 자체 생성 클록은 저속으로 동작하는 것이고 상승 신호가 생성된다.
도 6은 본 발명의 실시예에 따른 주파수 감지를 도시한다.
도 6을 참고하면, 본 발명의 실시예에 따른 주파수 감지기(600)는 한 시스템 클록 주기와 동일한 주기를 가지는 학습 유형을 사용할 수 있다. 본 발명의 실시예에 따르면, 입력 데이터(Din)는 제1 데이터 클록(dclkp), 제2 데이터 클록(dclkn), 제1 교차 클록(xclkp) 및 제2 교차 클록(xclkn) 등 4개의 클록을 사용하여 샘플링될 수 있다. 본 발명의 실시예에 따르면, 각 클록은 90도만큼 떨어질 수 있다. 예를 들어 본 발명의 한 실시예에 따르면, 제1 데이터 클록(dclkp)은 dclk의 양의 전환에 해당하고 제2 데이터 클록(dclkn)은 dclk의 음의 전환에 해당할 수 있다. 이와 마찬가지로, 제1 교차 클록(xclkp)은 xclk의 양의 전환에 해당하고 제2 교차 클록(xclkn)은 xclk의 음의 전환에 해당할 수 있다. 본 발명의 실시예에 따르면, 주파수 감지기(600)는 입력 데이터 신호(Din)를 샘플링하기 위한 하나 이상의 데이터 슬라이서(610-616)와 연결될 수 있다. 예를 들면, 데이터 슬라이서(610-616)는 입력 데이터 스트림을 수신하고 자체 클록 중 하나에 따라 동작한다. 예를 들면, 제1 데이터 슬라이서(610)는 제1 데이터 클록(dclkp)에 따라 동작할 수 있고, 제2 데이터 슬라이서(612)는 제1 교차 클록(xclkp)에 따라 동작할 수 있고, 제3 데이터 슬라이서(614)는 제2 데이터 클록(dclkn)에 따라 동작할 수 있고, 제4 데이터 슬라이서(616)는 제2 교차 클록(xclkn)에 따라 동작할 수 있다. 본 발명의 실시예에 따르면, 제1 데이터 슬라이서(610)는 제1 데이터 클록(dclkp)의 상승점에 따라 데이터를 샘플링하고 Dodd를 출력할 수 있고, 제2 데이터 슬라이서(612)는 제1 교차 클록(xclkp)의 상승점에 따라 데이터를 샘플링하고 Xodd를 출력할 수 있고, 제3 데이터 슬라이서(614)는 제2 데이터 클록(dclkn)의 상승점에 따라 데이터를 샘플링하고 Deven를 출력할 수 있으며, 제4 데이터 슬라이서(616)는 제2 교차 클록(xclkn)의 상승점에 따라 데이터를 샘플링하고 Xeven를 출력할 수 있다.
앞서 설명한 것처럼, 클록들은 90도만큼 떨어져 있다. 예를 들어 본 발명의 실시예에 따르면, Dodd는 Xodd보다 사분주기(즉 90도) 앞설 수 있으며, Xodd는 Deven보다 사분주기 앞설 수 있다. 따라서, 데이터 정렬 회로(620)는 Dodd를 반주기만큼 지연시키고, Xodd를 사분주기만큼 지연시켜 Deven와 정렬되도록 할 수 있다. 이와 마찬가지로, 정렬 회로(622)는 Deven를 반주기만큼 지연시키고, Xeven를 사분주기만큼 지연시켜 Dodd와 정렬되도록 할 수 있다.
본 발명의 실시예에 따르면, 샘플링 및 정렬된 데이터(Dodd, Xodd, Deven, Xeven)는 조합 논리(630)에 공급된다. 본 발명의 실시예에 따르면, 조합 논리(630)는 짝수 번째 및 홀수 번째 승강 신호(UP and DOWN signals)를 생성한다. 예를 들면, 도 5a 및 도 5b에 도시한 실시예와 마찬가지로, 조합 논리(630)는 두 개의 인접한 데이터 샘플링이 동일한 시점을 결정할 수 있다. 예를 들면, 조합 논리(630)는 입력 데이터 스트림(Din)의 값이 두 개의 연속 경계에 대해서 동일한 시점을 결정하여 경계 신호(예를 들면, edge0_even/odd 및 edge1_even/odd)를 생성하고 경계를 비교하여 자체 클록을 조정해야 하는지를 결정할 수 있다.
본 발명의 실시예에 따르면, 조합 논리(630)는 제1 XOR(632), 제2 XOR(634), 제3 XOR(636), 제4 XOR(638), 제1 AND(640), 제2 AND(642), 제3 AND(644) 및 제4 AND(646)를 포함한다. 본 발명의 실시예에 따르면, 제1 XOR(632)은 Dodd1 및 Xodd1을 수신하고 edge1_odd를 출력하며, 제2 XOR(634)은 Xodd1 및 Deven1 을 수신하고 edge0_odd를 출력하며, 제3 XOR(636)은 Deven2 및 Xeven2를 수신하고 edge1_even을 출력하며, 제4 XOR(638)은 Xeven2 및 Dodd2를 수신하고 edge0_even을 출력한다. 본 발명의 실시예에 따르면, AND 게이트(640-646)는 edge0와 edge1이 둘 다 논리값이 높거나 낮은 시점을 결정한다. 예를 들어 edge0와 edge1이 둘 다 높으면, 상승 출력(UP output)을 생성한다. 이와 반대로, edge0와 edge1 둘 다가 낮으면, 하강 출력(DOWN output)을 생성한다. 본 발명의 실시예에 따르면, 제1 AND(640)는 edge1_odd 및 edge0_odd를 수신하고 UP_odd를 출력하며, 제2 AND(642)는 반전된 edge1_odd 및 반전된 edge0_odd를 수신하고 DOWN_odd를 출력한다. 이와 마찬가지로, 제3 AND(644)는 edge1_even 및 edge0_even을 수신하고 UP_even을 출력하며, 제4 AND(646)는 반전된 edge1_even 및 반전된 edge0_even을 수신하고 DOWN_even을 출력한다. 앞서 설명한 것처럼, XOR 및 AND 게이트(630-636, 640-646)는 기능적으로 등가인 다른 논리 게이트로 대체될 수 있다.
도 7은 본 발명의 실시예에 따른 주파수 감지기의 동작과 홀수 번째 슬라이스를 나타내는 타이밍도이다.
도 7을 참고하면, 본 발명의 실시예에 따른 주파수 감지기는 학습 유형을 포함하는 데이터 신호(Din)를 수신할 수 있다. 본 실시예에서는 홀수 번째 슬라이스의 값을 도시한다. 따라서, edge1_odd 및 edge0_odd, 이어서 UP_odd 및 DOWN_odd를 결정하기 위한 입력으로서 Dodd, Xodd 및 Deven을 사용한다. 본 발명의 실시예에 따르면, 제1 데이터 클록(dclkp)에 따라서 Dodd가 샘플링되고, 제1 교차 클록(xclkp)에 따라서 Xodd가 샘플링되며, 제2 데이터 클록(dclkn)에 따라서 Deven이 샘플링된다. 앞서 설명한 것처럼, 제1 데이터 클록(dclkp), 제1 교차 클록(xclkp) 및 제2 데이터 클록(dclkn)[그리고 도시하지 않은 제2 교차 클록(xclkn)]는 90도의 위상 차가 있다. 본 실시예에서, 제1 데이터 클록(dclkp)은 먼저 제1 데이터 슬라이서(610)가 입력 데이터 스트림(Din)을 샘플링하도록 하고, 제1 교차 클록(xclkp)은 다음으로 제2 데이터 슬라이서(612)가 입력 데이터 스트림(Din)을 샘플링하도록 하고, 제2 데이터 클록(dclkn)은 세 번째로 제3 데이터 슬라이서(614)가 입력 데이터 스트림(Din)을 샘플링하도록 한다. 이어 데이터 정렬 회로(620)를 사용하여 Dodd1, Xodd1 및 Deven1을 정렬시킴으로써 다음 처리에 대비한다.
본 실시예에서, 제1 시각(t0)에 Dodd는 낮은 값으로 떨어지는데, 이는 데이터 스트림(Din)이 낮은 값일 때 제1 데이터 클록(dclkp)이 제1 데이터 슬라이서(610)로 하여금 데이터 스트림(Din)을 샘플링하도록 하기 때문이다. 이와 반대로, 제1 시각(t0)에 Xodd 및 Deven은 둘 다 높은 값으로 전환하는데, 이는 데이터 스트림(Din)이 높은 값일 때 제1 교차 클록(xclkp)이 제2 데이터 슬라이서(612)로 하여금 데이터 스트림(Din)을 샘플링하도록 하고, 이와 마찬가지로 데이터 스트림(Din)이 높은 값일 때 제2 데이터 클록(dclkn)이 제3 데이터 슬라이서(614)로 하여금 데이터 스트림(Din)을 샘플링하도록 하기 때문이다. 따라서, edge1_odd는 높은 값으로 전환하고, edge0_odd는 낮은 값으로 전환한다(예를 들어, 이는 edge1_odd이 Dodd XOR Xodd와 동일하고 edge0_odd는 Xodd XOR Deven과 동일하기 때문이다). edge1_odd가 높은 값이고 edge0_odd가 낮은 값이므로, 주파수 오류가 감지되지 않고 출력(UP_odd, DOWN_odd)은 모두 낮은 값이 되며, 이는 자체 클록이 입력 데이터 스트림(Din)의 정상 주파수를 가지고 있음을 나타낸다.
본 발명의 실시예에 따르면, 자체 클록이 너무 느려서 입력 데이터 스트림(Din)의 샘플링이 저속으로(too slowly) 진행될 수 있다. 예를 들면, 시각(t1)에 Dodd는 낮은 값일 수 있는데, 이는 데이터 스트림(Din)이 낮은 값일 때 제1 데이터 클록(dclkp)이 제1 데이터 슬라이서(610)로 하여금 데이터 스트림(Din)을 샘플링하도록 하기 때문이다. 이와 반대로, Xodd는 높은 값일 수 있으며 이는 데이터 스트림(Din)이 높은 값일 때 제1 교차 클록(xclkp)이 제2 데이터 슬라이서(612)로 하여금 데이터 스트림(Din)을 샘플링하도록 하기 때문이다. 이 경우, Deven은 낮은 값으로 전환하며 이는 데이터 스트림(Din)이 낮은 값일 때 제2 데이터 클록(dclkn)이 제3 데이터 슬라이서(614)로 하여금 데이터 스트림(Din)을 샘플링하도록 하기 때문이다. 따라서, 본 발명의 실시예에 따르면, edge1_odd와 edge0_odd의 값이 모두 높을 수 있으며, UP_odd 신호를 출력하여 자체 클록 속도를 높일 수 있다. 이와는 반대로, 본 발명의 실시예에 따르면, 자체 클록이 너무 빨라서 입력 데이터 스트림의 샘플링이 과속으로(too quickly) 진행될 수 있다. 예를 들면, 시각(t2)에 edge1_odd와 edge0_odd가 모두 낮은 값일 수 있는데, 이는 Dodd, Xodd 및 Deven이 모두 낮은 값이어서 하강 신호가 생성되기 때문이다. 이와 마찬가지로, 시각(t3)에 DOWN_odd는 다시 높은 값이 될 수 있으며 이는 edge1_odd와 edge0_odd가 다시 낮은 값이 되기 때문이다. 시각(t2, t3)에 데이터 전환이 없다는 것은 입력 데이터 스트림(Din)의 학습 유형에 비하여 클록 주파수가 과속이라는 것을 뜻한다.
도 8은 본 발명의 한 실시예에 따른 뱅뱅 위상 감지기(bang bang phase detector: BBPD)와 통합된 주파수 감지기를 가지는 클록 및 데이터 복구 회로를 도시한다.
도 8을 참고하면, 본 발명의 실시예에 따른 클록 및 데이터 복구 회로(clock and data recovery circuit)(800)는 뱅뱅 위상 감지기(820)와 통합된 주파수 감지기(830)를 포함할 수 있다. 본 발명의 실시예에 따른 주파수 감지기(830)는 뱅뱅 위상 감지기(820)와 유사하게 동작할 수 있다. 예를 들면, 뱅뱅 위상 감지기(820) 및 주파수 감지기(830)는 자체 클록에 따라 동작하는 하나 이상의 슬라이서[예를 들면 도 6을 참고하여 앞에서 설명한 슬라이서(610-616)]와 연결될 수 있다. 본 발명의 실시예에 따르면, 뱅뱅 위상 감지기(820) 및 주파수 감지기(830)는 edge0와 edge1에 따라 동작할 수 있다.
본 발명의 실시예에 따르면, 뱅뱅 위상 감지기(820)는 edge0와 edge1가 모두 낮은 값이면 뱅뱅 위상 감지기(820)의 출력이 없어지는 방식으로 동작한다. 뱅뱅 위상 감지기(820)는 edge1이 낮은 값이고 edge0가 높은 값이면 하강(DOWN)을 출력한다. 반대로, edge1이 높은 값이고 edge0가 낮은 값이면 뱅뱅 위상 감지기(820)는 상승(UP)을 출력한다. 따라서, 본 발명의 실시예에 따른 주파수 감지기(830)는 edge0가 반전되면 뱅뱅 위상 감지기(820)와 동일한 방식으로 동작한다.
본 발명의 실시예에 따르면, 클록 및 데이터 복구 회로(800)는 위상/주파수 선택 회로(835)를 포함할 수 있다. 예를 들어 본 발명의 실시예에 따르면, 위상/주파수 선택 회로(835)는 모드 선택 신호를 수신하는 AND 게이트를 포함할 수 있다. 모드 선택 신호는 주파수 취득 모드의 비례 제어 경로(855)를 불능 상태로 만든다. 예를 들면, 모드 선택 신호가 (주파수 취득 모드를 나타내는) 낮은 값(LOW)이면, 주파수 감지기(830)의 출력은 적분기(850)만을 구동하며, 모드 선택 신호가 (위상 취득/추적 모드를 나타내는) 높은 값(HIGH)이면, 위상/주파수 선택 회로(835)의 출력이 뱅뱅 위상 감지기(820)의 출력을 추적함으로써 비례 제어 경로(855)를 동작시킨다. 이와 같이 함으로써 클록 및 데이터 복구 회로(800)는 [예를 들어 주파수 감지기(830)를 사용하여 동작하는] 주파수 취득 모드, 또는 [예를 들어 뱅뱅 위상 감지기(820)를 사용하여 동작하는] 위상 취득/추적 모드에서 동작하도록 설정될 수 있다.
본 발명의 실시예에 따르면, 클록 및 데이터 복구 회로(800)는 적분기(850)(예를 들면 전하 펌프)와 함께 사용되어 뱅뱅 위상 감지 동작 중에 전압 제어 발진기(860)에 조정 전압을 제공하는 감속기(decimator)(840)를 포함할 수 있다.
도 9는 본 발명의 실시예에 따른 뱅뱅 위상 감지기와 주파수 감지기 조합을 도시한다.
도 9를 참고하면, 본 발명의 실시예에 따른 뱅뱅 위상 감지기와 주파수 감지기 조합(앞으로 "감지기 조합"이라 한다)(900)은 모드 선택 신호에 따라서 주파수 감지 모드와 위상 감지 모드 사이를 전환할 수 있다. 본 발명의 실시예에 따르면, 모드 선택 신호는 XOR 게이트를 토글(toggle)하여 감지기 조합(900)이 뱅뱅 위상 감지기 또는 주파수 감지기로서 동작하는 시간을 선택할 수 있다. 예를 들면, 뱅뱅 위상 감지기와 주파수 감지기 조합(900)은 앞서 설명한 주파수 감지기(600)와 동일하거나 유사한 부분을 많이 포함한다. 예를 들면, 뱅뱅 위상 감지기와 주파수 감지기 조합(900)은 제1 데이터 클록(dclkp), 제1 교차 클록(xclkp), 제2 데이터 클록(dclkn) 및 제2 교차 클록(xclkn) 등의 클록에 따라 동작하는 슬라이서(910-916)를 포함한다. 본 발명의 실시예에 따르면, 데이터 정렬 회로(920, 922)는 슬라이서(910-916) 출력의 위상을 정렬한다.
본 발명의 실시예에 따르면, 조합 논리(930)는 위상 감지 모드 및 주파수 감지 모드 둘 다에서 짝수 번째 및 홀수 번째 승강 신호(UP and DOWN signals)를 생성한다. 예를 들면, 도 6을 참고하여 설명한 실시예와 비슷하게, 조합 논리(930)는 두 개의 인접한 Din 샘플이 동일한 때를 결정하여, edge1_odd/edge1_even 및 edge0_odd/edge0_even 신호를 생성할 수 있다. 그러나 모드에 따라서 edge0의 값이 반전될 수 있다. 예를 들면, BBPD 모드가 인에이블이면, (예를 들면, XOR 게이트를 사용하여) edge0의 값을 반전시킬 수 있다. 본 발명의 실시예에 따르면, 도 6의 실시예와 마찬가지로, 조합 논리(930)는 제1 XOR(932), 제2 XOR(934), 제3 XOR(936), 제4 XOR(938), 제1 AND(940), 제2 AND(942), 제3 AND(944), 제4 AND(946)를 포함한다. 본 발명의 실시예에 따르면, 조합 논리(930)는 또한 모드 선택 신호에 따라서 BBPD와 주파수 감지 모드 사이를 전환하기 위한 하나 이상의 선택 회로(948, 950)를 포함한다. 예를 들어 본 발명의 실시예에 따르면, 선택 회로(948, 950)는 제5 XOR(948) 및 제6 XOR(950)을 포함할 수 있으며, 제5 XOR(948) 및 제6 XOR(950) 각각은 모드 선택 신호를 수신하고 그에 따라 edge0_even/odd 값을 반전시킨다.
예를 들어 본 발명의 실시예에 따르면, 제5 XOR(948)은 edge0_odd 신호 및 모드 선택 신호를 수신하고 제1 AND(940) 및 제2 AND(942)에 출력을 제공할 수 있다. 이와 마찬가지로, 제6 XOR(950)은 edge0_even 신호 및 모드 선택 신호를 수신하고 제3 AND(944) 및 제4 AND(946)에 출력을 제공할 수 있다. 따라서, 모드 선택 신호를 사용하여 감지기 조합(900)의 동작을 뱅뱅 위상 감지기 또는 주파수 감지기 사이에서 토글하도록 할 수 있다.
도 10은 본 발명의 실시예에 따른 뱅뱅 위상 감지기와 주파수 감지기 조합을 도시한다.
도 10을 참고하면, 본 발명의 실시예에 따른 뱅뱅 위상 감지기와 주파수 감지기 조합(앞으로 "감지기 조합"이라 한다)(1000)은 모드 선택 신호에 따라서 주파수 감지 모드와 위상 감지 모드 사이를 전환할 수 있다. 본 발명의 실시예에 따르면, 모드 선택 신호는 XOR 게이트를 토글(toggle)하여 감지기 조합(1000)이 뱅뱅 위상 감지기 또는 주파수 감지기로서 동작하는 시간을 선택할 수 있다. 예를 들면, 감지기 조합(1000)은 앞서 설명한 주파수 감지기(600) 및 뱅뱅 위상 감지기와 주파수 감지기 조합(900)과 동일하거나 유사한 부분을 많이 포함한다. 예를 들면, 뱅뱅 위상 감지기와 주파수 감지기 조합(1000)은 제1 데이터 클록(dclkp), 제1 교차 클록(xclkp), 제2 데이터 클록(dclkn) 및 제2 교차 클록(xclkn) 등의 클록에 따라 동작하는 슬라이서(1010-1016)를 포함한다. 본 발명의 실시예에 따르면, 데이터 정렬 회로(1020, 1022)는 슬라이서(1010-1016) 출력의 위상을 정렬한다.
본 발명의 실시예에 따르면, 조합 논리(1030)는 짝수 번째 및 홀수 번째 승강 신호(UP and DOWN signals)를 생성한다. 예를 들면, 도 6을 참고하여 설명한 실시예와 비슷하게, 조합 논리(1030)는 두 개의 인접한 Din 샘플이 동일한 시점을 결정할 수 있다. 그러나 모드에 따라서 XOR 게이트(1040, 1042, 1034, 1036)를 사용하기 전에 Deven 및 Dodd 값을 반전시킬 수 있다. 제7 XOR(1052) 및 제8 XOR(1054)는 BBPD 모드에서 Deven1 및 Dodd2의 값을 통과시키고 주파수 감지 모드에서 Deven1 및 Dodd2의 값을 반전시킨다.
본 발명의 실시예에 따르면, 조합 논리(1030)는 제1 XOR(1032), 제2 XOR(1034), 제3 XOR(1036), 제4 XOR(1038), 제5 XOR(1040), 제6 XOR(1042), 제1 AND(1044), 제2 AND(1046), 제3 AND(1048), 제4 AND(1050)를 포함한다. 앞서 설명한 바와 같이, 본 발명의 실시예에 따르면, 조합 논리(1030)는 또한 모드 선택 신호에 따라서 BBPD와 주파수 감지 모드 사이를 전환하기 위한 제7 XOR(1052) 및 제8 XOR(1054)를 포함한다.
예를 들어 본 발명의 실시예에 따르면, 제7 XOR(1052)는 Deven1 신호 및 모드 선택 신호(예를 들면 반전된 모드 선택 신호)를 수신하고 제2 XOR(1034) 및 제3 XOR(1036)에 출력을 제공할 수 있다. 이와 마찬가지로, 제8 XOR(1054)는 Dodd2 신호 및 모드 선택 신호(예를 들면 반전된 모드 선택 신호)를 수신하고 제5 XOR(1040) 및 제6 XOR(1042)에 출력을 제공할 수 있다. 본 발명의 실시예에 따르면, 제1 AND(1044)는 제1 XOR(1032) 및 제3 XOR(1036)의 출력을 수신하고, 제2 AND(1046)는 제2 XOR(1034) 및 제3 XOR(1036)의 출력을 수신하고, 제3 AND(1048)는 the third AND 1048 receives 제4 XOR(1038) 및 제6 XOR(1042)의 출력을 수신하며, 제4 AND(1050)는 제5 XOR(1040) 및 제6 XOR(1042) 의 출력을 수신한다.
본 발명의 실시예에 따르면, 제3 XOR(1036)은 Dodd1 신호 및 제7 XOR(1052)의 출력을 수신한다. 제6 XOR(1042)은 Deven2 신호 및 제8 XOR(1054)의 출력을 수신한다.
도 11은 본 발명의 실시예에 따른 뱅뱅 위상 감지기 및 주파수 감지기 조합의 홀수 번째 데이터 출력을 나타내는 진리표이다. 짝수 번째 데이터에 대한 진리표도 마찬가지로 생성할 수 있음은 당업자에게 자명하다.
도 11을 참고하면, 본 발명의 실시예에 따르면, 뱅뱅 위상 감지기 및 주파수 감지기는 뱅뱅 위상 감지기(BBPD) 모드 또는 주파수 감지기 모드에서 동작할 수 있다. 본 실시예에서, "1"은 논리 고(logic HIGH) 출력을 나타내고 "0"는 논리 저(logic LOW) 출력을 나타낸다. 예를 들면, 주파수 감지기 모드에서 동작할 때에는, Dodd, Xodd, Deven가 모두 0이면, edge0와 edge1 또한 0이 될 것이고, DN 출력은 1이 될 것, 즉 어서트(asserted)될 것이다. 그러나 BBPD로서 동작할 때에는, 동일한 입력이라도 DN 출력은 0이 될 것이다.
앞에서 다양한 실시예에 대한 충분한 설명을 제공하기 위하여 여러 가지 조건을 특정한다. 그러나 이러한 특정 조건 또는 이와 동등한 조건 없이도 실시예를 구현할 수 있다는 것은 자명하다. 또한, 당업자라면 본 발명의 취지와 범위를 벗어나지 않고 여기에서 설명한 둘 이상의 실시예의 다양한 특징들을 적절하게 결합할 수 있다. 이와는 달리 이미 알려져 있는 구조 및 장치는 다양한 실시예가 불필요하게 모호해지는 것을 피하기 위하여 블록도로 나타낸다.
부분, 층, 영역, 성분 등이 다른 부분, 층, 영역, 성분의 "위에" 있거나 "연결되어" 있는 것으로 기재하는 경우 "바로" 위에 있거나 또는 "직접" 연결되어 있는 경우뿐 아니라 중간에 다른 부분, 층, 영역, 성분 등이 더 끼어 있는 경우도 포함한다. 그러나 "바로 위에" 있거나 "직접 연결"되어 있는 것으로 기재하면 중간에 다른 부분이 없다는 것을 뜻한다. 한편, 성분 사이의 관계를 나타내는 다른 표현, 예를 들면 "사이", "사이에 바로", "인접", "바로 인접" 등 또한 마찬가지로 해석될 수 있다. 또한, 어떤 부분 또는 층이 다른 두 부분 또는 층 "사이"에 있다고 표현했을 때, 두 층 사이에 해당 층만 있을 수도 있지만 하나 이상의 다른 층이 더 있을 수 있다.
여기에서 사용된 용어는 특정 실시예를 설명할 목적으로 사용할 뿐이며 본 발명을 제한하고자 하는 것은 아니다. 여기에서 수를 특별히 언급하지 않으면 단수 또는 복수의 경우를 모두 포함한다. 어떤 특징, 단계, 동작, 부분, 성분 등을 "포함"한다는 표현은 해당 부분 외에 다른 특징, 단계, 동작, 부분, 성분 등도 포함할 수 있다는 것을 의미한다. "및/또는"이라는 표현은 나열된 것들 중 하나 또는 그 이상의 모든 조합을 포함한다.
여기에서 "실질적으로", "약", "대체로" 및 이와 유사한 표현은 근사를 나타내는 표현일 뿐 "정도"를 나타내는 것이 아니며, 당업자가 알 수 있는 측정값 또는 계산값의 고유 오차를 설명하는 데 사용한다. "약"이나 "대체로"라는 표현은 언급한 값과 그 값에 대한 허용가능한 오차 범위 내의 평균을 포함하는 것으로서, 해당 측정값과 특정 양의 측정과 관련된 오차(보기: 측정 시스템의 한계)를 고려하여 당업자가 결정할 수 있다. 예를 들면, "약"은 하나 이상의 표준 편차 또는 해당 값의 ± 30%, 20%, 10%, 5% 이내를 의미할 수 있다. 본 발명의 실시예를 설명할 때 사용하는 "수 있다"는 표현은 "본 발명의 하나 이상의 실시예"에 적용 가능하다는 것을 뜻한다. "사용", "이용" 등은 이와 유사한 다른 표현과 함께 비슷한 의미로 사용될 수 있다.
특정 실시예를 다르게 구현하는 경우, 특정한 프로세스 순서가 설명한 순서와 달라질 수 있다. 예를 들면, 연속해서 실행하는 것으로 설명한 두 개의 프로세스를 동시에 또는 설명한 순서와 반대로 실행할 수도 있다.
여기에서는 실시예의 도식적인 구조 및/또는 중간 구조를 나타내는 단면도를 참고로 하여 여러 실시예에 대하여 설명한다. 도시한 모양은 예를 들면, 제조 기술 및/또는 허용 오차로 인하여 다양하게 변경 또는 변화될 수 있다. 또한, 여기에 기재한 특정 구조 또는 기능에 대한 설명은 본 발명의 개념에 따른 실시예에 대하여 설명하기 위한 예시일 뿐이다. 따라서, 여기에 기재한 실시예는 예시한 영역의 특정 모양에 한정되는 것이 아니고, 예를 들어 제조 방법으로 인한 모양의 변화도 포함하는 것으로 해석하여야 한다. 예를 들면, 주입 영역을 직사각형으로 예시하였더라도 일반적으로 둥글거나 휠 수도 있으며 주입 농도는 주입 영역과 비주입 영역의 경계에서 이진적으로 급격하게 변화하는 것이 아니라 농도 경사를 이루면서 서서히 변화할 수 있다.　 이와 마찬가지로, 주입으로 매몰 영역을 형성하는 경우 주입이 일어나는 표면과 매몰 영역 사이의 영역에도 입자 또는 이온이 주입될 수 있다.　 그러므로 도면에 도시한 영역의 모양은 본질적으로 개략적인 것으로서 장치에서 영역의 실제 모양을 나타내고자 하는 것이 아니며 그 모양으로 한정하고자 하는 것도 아니다.
본 발명의 실시예에 따라 설명한 전자, 전기 장치 및/또는 다른 관련 장치 또는 부분은 적절한 하드웨어, 펌웨어(보기: 응용 주문형 집적 회로), 소프트웨어 또는 이들의 조합을 사용하여 구현할 수 있다. 예를 들면, 이들 장치의 다양한 구성 요소를 하나의 집적 회로 칩에 형성될 수도 있고 서로 다른 집적 회로 칩에 구현할 수도 있다. 또한, 이들 장치의 다양한 구성 요소를 가요성 인쇄 회로 필름, 테이프 캐리어 패키지(TCP: tape carrier package), 인쇄 회로 기판 등에 구현하거나 하나의 기판 위에 형성할 수 있다. 또한, 이들 장치의 다양한 구성 요소를 여기에서 설명한 다양한 기능을 수행하기 위하여 컴퓨터 프로그램 명령을 실행하고 다른 시스템 요소와 상호 작용하는 하나 이상의 컴퓨터 장치 내에 있는 하나 이상의 프로세서에서 실행될 수 프로세스 또는 스레드(thread)일 수 있다. 컴퓨터 프로그램 명령은 램(RAM: random access memory) 등의 표준 메모리 장치를 사용하는 컴퓨터 장치에 구현된 메모리에 저장될 수 있다. 뿐만 아니라, 당업자는 본 발명의 실시예의 개념과 범위를 벗어나지 않고도 다양한 컴퓨터 장치의 기능들을 하나의 컴퓨터 장치에 결합 또는 통합하거나, 특정 컴퓨터 장치의 기능을 하나 이상의 다른 컴퓨터 장치에 분산할 수도 있다.
별다른 언급이 없는 한 여기에서 사용하는 (기술적, 과학적 용어를 포함하는) 모든 용어들은 이 발명이 속하는 기술 분야의 당업자가 일반적으로 알고 있는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의된 용어 등의 용어들은 관련 기술 분야 및/또는 본 명세서에서의 의미와 일치하는 의미를 가지고 있는 것으로 해석하며, 여기에서 명시하지 않는 한 이상적인 또는 지나치게 엄격한 의미로 해석해서는 아니 된다.
이상에서 설명한 것은 실시예이며 여기에 한정되지 않는다. 몇몇 실시예에 대하여 설명하였지만, 당업자라면 실시예에서 제시한 새로운 내용과 효과에서 실질적으로 벗어나지 않고 실시예를 변화시킬 수 있다. 따라서 이러한 모든 변형 또는 변화는 청구범위에서 정의하는 실시예의 범위에 포함된다. 청구범위의 기능적인 표현들은 여기에서 언급한 기능을 수행하는 구조와 그 구조적 등가물 및 등가 구조물을 포함하기 위한 것이다. 그러므로 이상의 설명은 실시예에 관한 것이고 특정한 실시예에만 한정되지 않으며, 이 실시예의 변형 및 다른 실시예 또한 청구범위의 권리범위에 속하는 것이다. 발명의 핵심은 다음의 청구범위에 의하여 정의되며, 정구범위의 등가물 또한 여기에 포함된다.
110: 데이터 및 교차 슬라이서
120, 820: 뱅뱅 위상 감지기
130, 860: 전압 제어 발진기
140: 전하 펌프
150: 주파수 취득 회로
200, 310: 전환 감지기
210: d-플립플롭
220, 632, 634, 636, 638, 932, 934, 936, 938, 948, 950: 배타적 논리합(XOR)
230: 리타이머
300, 600, 830: 주파수 감지기
320, 330: 지연 회로
340, 400, 630, 930: 조합 논리
410: 하강 논리
420: 상승 논리
610, 612, 614, 616: 데이터 슬라이서
620, 622, 920, 922: 데이터 정렬 회로
640, 642, 644, 646, 940, 942, 944, 946: AND
800: 클록 및 데이터 복구 회로
835: 위상/주파수 선택 회로
840: 감속기
850: 적분기
855: 비례 제어 경로
900: 뱅뱅 위상 감지기와 주파수 감지기 조합

Claims (20)

  1. 데이터 입력을 수신하고 상기 데이터 입력의 전환에 기초하여 제1 경계 출력(edge output)을 제공하는 전환 감지기,
    제2 경계 출력을 생성하는 제1 회로,
    제3 경계 출력을 생성하는 제2 회로, 그리고
    조합 논리
    를 포함하며,
    상기 조합 논리는,
    상기 제1 경계 출력, 상기 제2 경계 출력 및 상기 제3 경계 출력 중 둘 이상이 높은 값이면 상승 출력(UP output)을 출력하고,
    상기 제1 경계 출력, 상기 제2 경계 출력 및 상기 제3 경계 출력이 모두 낮은 값이면 하강 출력(DOWN output)을 생성하는
    주파수 감지 회로.
  2. 제1항에서,
    상기 제1 회로는 제1 지연 회로를 포함하고,
    상기 제2 회로는 제2 지연 회로를 포함하는
    주파수 감지 회로.
  3. 제1항에서,
    상기 조합 논리는,
    하강 논리(DOWN logic), 그리고
    상승 논리(UP logic)를 포함하는
    주파수 감지 회로.
  4. 제3항에서,
    상기 하강 논리는,
    제1 입력, 제2 입력 및 제3 입력을 가지는 AND 게이트,
    상기 제1 경계 출력을 수신하며 상기 제1 입력과 연결되어 있는 제1 반전기,
    상기 제2 경계 출력을 수신하며 상기 제2 입력과 연결되어 있는 제2 반전기, 그리고
    상기 제3 경계 출력을 수신하며 상기 제3 입력과 연결되어 있는 제3 반전기
    를 포함하는
    주파수 감지 회로.
  5. 제3항에서,
    상기 상승 논리는,
    제1 입력, 제2 입력 및 제3 입력을 가지는 OR 게이트,
    상기 제1 경계 출력 및 상기 제2 경계 출력을 수신하고 상기 OR 게이트의 제1 입력에 제1 출력을 공급하는 제1 AND 게이트,
    상기 제1 경계 출력 및 상기 제3 경계 출력을 수신하고 상기 OR 게이트의 제2 입력에 제2 출력을 공급하는 제2 AND 게이트, 그리고
    상기 제2 경계 출력 및 상기 제3 경계 출력을 수신하고 상기 OR 게이트의 제3 입력에 제3 출력을 공급하는 제3 AND 게이트
    를 포함하는
    주파수 감지 회로.
  6. 제1항에서,
    상기 조합 논리는 선택 신호에 따라 상기 주파수 감지기의 동작을 위상 감지기로 변환하는 선택 회로를 더 포함하는 주파수 감지 회로.
  7. 데이터 입력을 샘플링하여 상기 데이터 입력의 홀수 번째 데이터 샘플(Dodd)을 생성하는 단계,
    상기 데이터 입력을 샘플링하여 상기 데이터 입력의 홀수 번째 교차 샘플(Xodd)을 생성하는 단계,
    상기 데이터 입력을 샘플링하여 상기 데이터 입력의 짝수 번째 데이터 샘플(Deven)을 생성하는 단계,
    상기 데이터 입력을 샘플링하여 상기 데이터 입력의 짝수 번째 교차 샘플(Xeven)을 생성하는 단계,
    상기 홀수 번째 데이터 샘플(Dodd), 상기 홀수 번째 교차 샘플(Xodd) 및 상기 짝수 번째 데이터 샘플(Deven)에 따라서 상승 홀수 번째 신호(상기 상승 홀수 번째 신호)를 생성하는 단계,
    상기 홀수 번째 데이터 샘플(Dodd), 상기 홀수 번째 교차 샘플(Xodd) 및 상기 짝수 번째 데이터 샘플(Deven)에 따라서 하강 홀수 번째 신호(DOWN odd signal)를 생성하는 단계,
    상기 짝수 번째 데이터 샘플(Deven), 상기 짝수 번째 교차 샘플(Xeven) 및 상기 홀수 번째 데이터 샘플(Dodd)에 따라서 상승 짝수 번째 신호(UP even signal)를 생성하는 단계, 그리고
    상기 짝수 번째 데이터 샘플(Deven), 상기 짝수 번째 교차 샘플(Xeven) 및 상기 홀수 번째 데이터 샘플(Dodd)에 따라서 하강 짝수 번째 신호(DOWN even signal)를 생성하는 단계
    를 포함하는 주파수 감지 방법.
  8. 제7항에서,
    상기 홀수 번째 데이터 샘플(Dodd), 상기 홀수 번째 교차 샘플(Xodd) 및 상기 짝수 번째 데이터 샘플(Deven)에 따라서 상승 홀수 번째 신호를 생성하는 단계는,
    상기 홀수 번째 데이터 샘플(Dodd) 및 상기 홀수 번째 교차 샘플(Xodd)에 따라 홀수 번째 제1 경계 신호를 결정하는 단계로서, 상기 홀수 번째 데이터 샘플(Dodd)과 상기 홀수 번째 교차 샘플(Xodd)이 서로 다른 값을 가지면 상기 홀수 번째 제1 경계 신호가 높은 값을 가지도록 하는 단계,
    상기 홀수 번째 교차 샘플(Xodd) 및 상기 짝수 번째 데이터 샘플(Deven)에 따라 홀수 번째 제2 경계 신호를 결정하는 단계로서, 상기 홀수 번째 교차 샘플(Xodd)과 상기 짝수 번째 데이터 샘플(Deven)이 서로 다른 값을 가지면 상기 홀수 번째 제2 경계 신호가 높은 값을 가지도록 하는 단계, 그리고
    상기 홀수 번째 제1 경계 신호 및 상기 홀수 번째 제2 경계 신호가 모두 높은 값이면 상기 상승 홀수 번째 신호를 출력하는 단계
    를 포함하는
    주파수 감지 방법.
  9. 제7항에서,
    상기 홀수 번째 데이터 샘플(Dodd), 상기 홀수 번째 교차 샘플(Xodd) 및 상기 짝수 번째 데이터 샘플(Deven)에 따라서 하강 홀수 번째 신호(DOWN odd signal)를 생성하는 단계는,
    상기 홀수 번째 데이터 샘플(Dodd) 및 상기 홀수 번째 교차 샘플(Xodd)에 따라 홀수 번째 제1 경계 신호를 결정하는 단계로서, 상기 홀수 번째 데이터 샘플(Dodd)과 상기 홀수 번째 교차 샘플(Xodd)이 서로 다른 값을 가지면 상기 홀수 번째 제1 경계 신호가 높은 값을 가지도록 하는 단계,
    상기 홀수 번째 교차 샘플(Xodd) 및 상기 짝수 번째 데이터 샘플(Deven)에 따라 홀수 번째 제2 경계 신호를 결정하는 단계로서, 상기 홀수 번째 교차 샘플(Xodd)과 상기 짝수 번째 데이터 샘플(Deven)이 서로 다른 값을 가지면 상기 홀수 번째 제2 경계 신호가 높은 값을 가지도록 하는 단계, 그리고
    상기 홀수 번째 제1 경계 신호 및 상기 홀수 번째 제2 경계 신호가 모두 낮은 값이면 상기 하강 홀수 번째 신호를 출력하는 단계
    를 포함하는
    주파수 감지 방법.
  10. 제7항에서,
    상기 짝수 번째 데이터 샘플(Deven), 상기 짝수 번째 교차 샘플(Xeven) 및 상기 홀수 번째 데이터 샘플(Dodd)에 따라서 상승 짝수 번째 신호(UP even signal)를 생성하는 단계는,
    상기 짝수 번째 데이터 샘플(Deven) 및 상기 짝수 번째 교차 샘플(Xeven) 에 따라 짝수 번째 제1 경계 신호를 결정하는 단계로서, 상기 짝수 번째 데이터 샘플(Deven)와 상기 짝수 번째 교차 샘플(Xeven)이 서로 다른 값을 가지면 상기 짝수 번째 제1 경계 신호가 높은 값을 가지도록 하는 단계,
    상기 짝수 번째 교차 샘플(Xeven) 및 상기 홀수 번째 데이터 샘플(Dodd) 에 따라 짝수 번째 제2 경계 신호를 결정하는 단계로서, 상기 짝수 번째 교차 샘플(Xeven)과 상기 홀수 번째 데이터 샘플(Dodd)이 서로 다른 값을 가지면 상기 짝수 번째 제2 경계 신호가 높은 값을 가지도록 하는 단계, 그리고
    상기 짝수 번째 제1 경계 신호 및 상기 짝수 번째 제2 경계 신호가 모두 높은 값이면 상기 상승 짝수 번째 신호를 출력하는 단계
    를 포함하는
    주파수 감지 방법.
  11. 제7항에서,
    상기 짝수 번째 데이터 샘플(Deven), 상기 짝수 번째 교차 샘플(Xeven) 및 상기 홀수 번째 데이터 샘플(Dodd)에 따라서 하강 짝수 번째 신호(UP even signal)를 생성하는 단계는,
    상기 짝수 번째 데이터 샘플(Deven) 및 상기 짝수 번째 교차 샘플(Xeven) 에 따라 짝수 번째 제1 경계 신호를 결정하는 단계로서, 상기 짝수 번째 데이터 샘플(Deven)와 상기 짝수 번째 교차 샘플(Xeven)이 서로 다른 값을 가지면 상기 짝수 번째 제1 경계 신호가 높은 값을 가지도록 하는 단계,
    상기 짝수 번째 교차 샘플(Xeven) 및 상기 홀수 번째 데이터 샘플(Dodd) 에 따라 짝수 번째 제2 경계 신호를 결정하는 단계로서, 상기 짝수 번째 교차 샘플(Xeven)과 상기 홀수 번째 데이터 샘플(Dodd)이 서로 다른 값을 가지면 상기 짝수 번째 제2 경계 신호가 높은 값을 가지도록 하는 단계, 그리고
    상기 짝수 번째 제1 경계 신호 및 상기 짝수 번째 제2 경계 신호가 모두 낮은 값이면 상기 하강 짝수 번째 신호를 출력하는 단계
    를 포함하는
    주파수 감지 방법.
  12. 제7항에서,
    상기 홀수 번째 데이터 샘플(Dodd), 상기 홀수 번째 교차 샘플(Xodd) 및 상기 짝수 번째 데이터 샘플(Deven)을 일시적으로 정렬하는 단계를 더 포함하는 주파수 감지 방법.
  13. 제12항에서,
    상기 짝수 번째 데이터 샘플(Deven), 상기 짝수 번째 교차 샘플(Xeven) 및 상기 홀수 번째 데이터 샘플(Dodd)을 일시적으로 정렬하는 단계를 더 포함하는 주파수 감지 방법.
  14. 제7항에서,
    주파수 감지 모드를 적용하기 위한 모드 선택 신호를 제공하는 단계를 더 포함하는 주파수 감지 방법.
  15. 제1 클록에 따라 데이터 입력을 샘플링하여 홀수 번째 데이터 샘플(Dodd)을 생성하는 제1 슬라이서,
    제2 클록에 따라 상기 데이터 입력을 샘플링하여 홀수 번째 교차 샘플(Xodd)을 생성하는 제2 슬라이서,
    제3 클록에 따라 상기 데이터 입력을 샘플링하여 짝수 번째 데이터 샘플(Deven)을 생성하는 제3 슬라이서,
    제4 클록에 따라 상기 데이터 입력을 샘플링하여 짝수 번째 교차 샘플(Xeven)을 생성하는 제4 슬라이서,
    상기 홀수 번째 데이터 샘플(Dodd), 상기 홀수 번째 교차 샘플(Xodd) 및 상기 짝수 번째 데이터 샘플(Deven)을 임시로 정렬하는 제1 데이터 정렬 회로,
    상기 짝수 번째 데이터 샘플(Deven), 상기 짝수 번째 교차 샘플(Xeven) 및 상기 홀수 번째 데이터 샘플(Dodd)을 임시로 정렬하는 제2 데이터 정렬 회로, 그리고
    조합 논리
    를 포함하며,
    상기 조합 논리는,
    상기 홀수 번째 데이터 샘플(Dodd) 및 상기 홀수 번째 교차 샘플(Xodd)에 따라 제1 경계 출력을 생성하고,
    상기 홀수 번째 교차 샘플(Xodd) 및 상기 짝수 번째 데이터 샘플(Deven)에 따라 제2 경계 출력을 생성하고,
    상기 짝수 번째 데이터 샘플(Deven) 및 상기 짝수 번째 교차 샘플(Xeven)에 따라 제3 경계 출력을 생성하고,
    상기 짝수 번째 교차 샘플(Xeven) 및 상기 홀수 번째 데이터 샘플(Dodd)에 따라 제4 경계 출력을 생성하고,
    상기 제1 경계 출력 및 상기 제2 경계 출력이 모두 높은 값이면 상승 홀수 번째 신호(UP odd signal)를 생성하고,
    상기 제2 경계 출력 및 상기 제2 경계 출력이 모두 낮은 값이면 하강 홀수 번째 신호(DOWN odd signal)를 생성하고,
    상기 제3 경계 출력 및 상기 제4 경계 출력이 모두 높은 값이면 상승 짝수 번째 신호(UP even signal)를 생성하고,
    상기 제3 경계 출력 및 상기 제4 경계 출력이 모두 낮은 값이면 하강 짝수 번째 신호(DOWN odd signal)를 생성하는
    위상/주파수 감지기 회로.
  16. 제15항에서,
    상기 조합 논리는 선택 신호에 따라 상기 조합 논리의 동작이 위상 감지 모드와 주파수 감지 모드 사이를 전환하는 선택 회로를 포함하는 위상/주파수 감지기 회로.
  17. 제16항에서,
    상기 선택 신호가 상기 위상 감지 모드를 나타내면 상기 선택 회로는 상기 제2 경계 출력 및 상기 제4 경계 출력의 값을 반전시키는 위상/주파수 감지기 회로.
  18. 제17항에서,
    상기 선택 회로는,
    상기 제2 경계 출력 및 상기 선택 신호를 수신하는 제1 XOR(exclusive OR) 게이트, 그리고
    상기 제4 경계 출력 및 상기 선택 신호를 수신하는 제2 XOR 게이트
    를 포함하는
    위상/주파수 감지기 회로.
  19. 제16항에서,
    상기 선택 회로는 상기 선택 신호에 따라 상기 짝수 번째 데이터 샘플(Deven) 및 상기 홀수 번째 데이터 샘플(Dodd)을 반전시키는 위상/주파수 감지기 회로.
  20. 제19항에서,
    상기 선택 회로는,
    상기 짝수 번째 데이터 샘플(Deven) 및 상기 선택 신호를 수신하는 제1 XOR(exclusive OR) 게이트, 그리고
    상기 홀수 번째 데이터 샘플(Dodd) 및 상기 선택 신호를 수신하는 제2 XOR 게이트
    를 포함하는
    위상/주파수 감지기 회로.
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