TW201910567A - 單晶矽半導體晶圓及製造半導體晶圓的方法 - Google Patents

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Abstract

一種經磊晶塗覆的單晶矽半導體晶圓及一種製造經p/p+磊晶塗覆的半導體晶圓的方法。所述經磊晶塗覆的單晶矽半導體晶圓包含： p+-摻雜的基材晶圓； p-摻雜的單晶矽磊晶層，其覆蓋基材晶圓的上側面； 基材晶圓的氧濃度為不小於5.3 × 1017個原子／立方公分且不大於6.0 × 1017個原子／立方公分； 基材晶圓的電阻率為不小於5毫歐姆公分且不大於10毫歐姆公分；及 由於對經磊晶塗覆的半導體晶圓的熱處理，基材晶圓具有形成BMDs的潛力，其中BMDs密度具有特定的性質。

Description

單晶矽半導體晶圓及製造半導體晶圓的方法
本發明提供一種經磊晶塗覆（epitaxially coated）的單晶矽半導體晶圓及一種製造半導體晶圓的方法。所述半導體晶圓是一種經p/p+ 磊晶塗覆的半導體晶圓，且包含一覆蓋有單晶矽磊晶層的單晶矽基材晶圓（substrate wafer）。基材晶圓與磊晶層已經用硼摻雜，在基材晶圓中的摻雜劑濃度係明顯更高。
從根據柴可斯基（Czochralski）法（CZ法）提拉的單晶體（single crystal）分割成基材晶圓。CZ法包含從置於坩堝中的熔體提拉單晶體。一般以機械方式加工基材晶圓、蝕刻及拋光，然後借助氣相沉積（化學氣相沉積（chemical vapor deposition），CVD）在基材晶圓的經拋光的上側面（upper side face）上沉積磊晶層。
現有技術／問題
例如，US 2011/0300371 A1提及一種經p/p+ 磊晶塗覆的半導體晶圓係特別適合作為製造固態影像感測器的基體材料（base material）。在基材晶圓中高的摻雜劑濃度係促進氧析出物的形成，氧析出物係作為所謂的內部吸除劑（internal getter）用於與金屬雜質結合並使其遠離磊晶層而所需。
US 6,565,822 B1描述一種根據CZ法從具有高的硼濃度的矽製造單晶體的方法，以及從所述單晶體所獲得的基材晶圓起始而製造經磊晶塗覆的半導體晶圓。在提拉單晶體時，對熔體施加水平磁場。
氧析出物，即所謂的BMDs（多個塊體微缺陷，bulk microdefects），係從BMD核心生長。該等BMD核心若過小則不能承受在高溫下對基材晶圓的熱處理。因此，在沉積磊晶層時，BMD核心可能消失。為了由BMD核心生長BMDs，同樣需要一種熱處理，該熱處理係有利地在將經磊晶塗覆的半導體晶圓進一步加工形成電子元件的過程中實施。存在有一種趨勢，該趨勢係在所述進一步加工的過程中在較低溫度下且以比之前更低的熱預算（thermal budget）實施熱過程，因此存在有更大的挑戰，該挑戰係在該等情況下提供自元件製造開始時起就已經具有足夠高的吸除效應（getter efficiency）的經磊晶塗覆的半導體晶圓。
為了實現足夠高的BMDs密度，US 2011/0300371 A1提議有意地（deliberately）用碳及視需要用氮摻雜基材晶圓，且對經磊晶塗覆的半導體晶圓實施熱處理。用碳及／或用氮的額外摻雜係使得單晶體的製造複雜化，且招致藉由額外的摻雜劑所引起的形成疊積缺層缺陷（stacking fault defect）的風險。對經磊晶塗覆的半導體晶圓實施在其進一步加工成電子元件的過程中為非預想的熱處理是不經濟的，如同在沉積磊晶層之前對基材晶圓的熱處理。
DE 10 2014 221 421 B3建議免除用氮對熔體的有意摻雜以及省略在沉積磊晶層之前對基材晶圓的任何熱處理。然而，須特別注意單晶體的提拉，其中特別注意確保在單晶體中的氧濃度為不小於5 × 1017 個原子／立方公分（atoms/cm3 ）且不大於6 × 1017 個原子／立方公分，且單晶體的電阻率為不小於10毫歐姆公分（mOhmcm，mΩcm）且不大於20毫歐姆公分，且單晶體在1000°C至800°C的溫度範圍內以不小於0.5°C／分鐘（°C/min）且不大於1.2°C／分鐘的速率冷卻。
但是，發現根據在DE 10 2014 221 421 B3中所述的方法製得的經磊晶塗覆的半導體晶圓係不再滿足目前的要求。
因此，本發明的目的是提供一種滿足該等要求的經磊晶塗覆的半導體晶圓，並且展示如何製造此類半導體晶圓。
本發明的目的係藉由一種經磊晶塗覆的單晶矽半導體晶圓來實現，所述經磊晶塗覆的單晶矽半導體晶圓包含： p+ -摻雜的基材晶圓； p-摻雜的單晶矽磊晶層，其覆蓋基材晶圓的上側面； 基材晶圓的氧濃度為不小於5.3 × 1017 個原子／立方公分且不大於6.0 × 1017 個原子／立方公分； 基材晶圓的電阻率為不小於5毫歐姆公分且不大於10毫歐姆公分；及 由於對經磊晶塗覆的半導體晶圓的熱處理，基材晶圓具有形成BMDs的潛力，其中BMDs密度具有不小於2 × 1010 ／立方公分的最大值，該最大值相對於經磊晶塗覆的半導體晶圓的正面之距離係不大於20微米，且在相對於經磊晶塗覆的半導體晶圓的正面之距離為20微米處與距離為60微米處的BMDs密度的比例為不小於5。
所述基材晶圓包含硼，硼的量足以將電阻率（比電阻（specific electrical resistance））調節至不小於5毫歐姆公分且不大於10毫歐姆公分。電阻率較佳為不小於6毫歐姆公分且小於10毫歐姆公分。
基材晶圓的氧濃度為不小於5.3 × 1017 個原子／立方公分且不大於6.0 × 1017 個原子／立方公分（新ASTM）。
基材晶圓並未有意地用碳摻雜，因此較佳包含不大於1 × 1016 個原子／立方公分的此元素，更佳不大於1 × 1015 個原子／立方公分。基材晶圓亦並未有意地用氮摻雜，因此較佳包含不大於1 × 1012 個原子／立方公分的此元素。
磊晶層的厚度較佳為不小於1微米且不大於5微米，更佳為2微米至3微米。
經磊晶塗覆的半導體晶圓具有潔淨區（denuded zone），即由正面延伸進入內部且其中無BMDs形成的區域。潔淨區的厚度較佳為不小於3微米且不大於7微米。
經磊晶塗覆的半導體晶圓的直徑為不小於200毫米，較佳為不小於300毫米。
基材晶圓包含BMD核心，其可藉由熱處理而發展成為BMDs。熱處理係較佳在爐中及較佳在將經磊晶塗覆的半導體晶圓進一步加工成電子元件的過程中實施。
熱處理係例如在850°C的溫度下在氧氣中歷時1小時執行，或者例如在900°C的溫度下在氬氣中歷時30分鐘執行，或者例如是由以下步驟組成的二階段熱處理（two-stage heat treatment）：在氧氣中歷時1小時將經磊晶塗覆的半導體晶圓加熱至850°C的溫度，隨後歷時1小時加熱至1000°C的溫度。
無論實施這三種可選方案中的哪一種，經磊晶塗覆的半導體晶圓的基材晶圓在所實施的熱處理或具有可比較的熱預算的熱處理之後具有以下性質：BMDs密度具有不小於2 × 1010 ／立方公分的最大值，該最大值相對於經磊晶塗覆的半導體晶圓的正面之距離係不大於20微米。此外，在相對於正面的距離為20微米處的BMDs密度與在相對於正面的距離為60微米處的BMDs密度的商數（quotient）為不小於5，其中背離基材晶圓的磊晶層表面係形成經塗覆的半導體晶圓的正面。
BMDs密度從經磊晶塗覆的半導體晶圓的正面進入內部的變化曲線（profile）係較佳藉由利用光學顯微鏡對缺陷進行計數而確定，具體為藉由RIE（反應離子蝕刻，reactive ion etching）對BMDs進行準備（描繪（delineation））之後在經磊晶塗覆的半導體晶圓的斷裂邊緣（fracture edge）處。例如由中嶋（Nakashima）等人在電化學學會期刊2000年第147卷第11期第4294至4296頁（Journal of The Electrochemical Society, 147 (11), 4294-4296 (2000)）中所描述的借助RIE的準備方法。
本發明亦提供一種製造經p/p+ 磊晶塗覆的單晶矽半導體晶圓的方法，其包含： 從置於坩堝中的用硼摻雜的熔體以一提拉速率提拉矽的單晶體，其中在單晶體的預想區段（envisaged section）中的氧濃度為不小於5.3 × 1017 個原子／立方公分且不大於6.0 × 1017 個原子／立方公分，且單晶體的電阻率為不小於5毫歐姆公分且不大於10毫歐姆公分； 在600°C至500°C的第一溫度範圍內冷卻單晶體，其中在第一溫度範圍內的停留時間（dwell time）為不少於353分鐘且不多於642分鐘，以及在500°C至400°C的第二溫度範圍內冷卻單晶體，其中在第二溫度範圍內的停留時間為不少於493分鐘且不多於948分鐘； 從經冷卻的單晶體的預想區段分割基材晶圓；以及 在基材晶圓的經拋光的上側面上沉積p-摻雜的單晶矽磊晶層。
在第一溫度範圍內的停留時間較佳為不少於353分鐘且不多於514分鐘。在第二溫度範圍內的停留時間較佳為不少於493分鐘且不多於759分鐘。
在1000°C至800°C的第三溫度範圍內，停留時間較佳為不少於105分鐘且不多於157分鐘。
本發明與在DE 10 2014 221 421 B3中所述的方法存在有重要區別。用更大量的硼摻雜熔體，使得單晶體的電阻率為不小於5毫歐姆公分且不大於10毫歐姆公分，較佳為不小於6毫歐姆公分且小於10毫歐姆公分。
此外，在冷卻單晶體時，注意確保單晶體在600°C至500°C的溫度範圍內以及在小於500°C至400°C的溫度範圍內係相對緩慢地進行冷卻。
例如可在存在有水冷式冷卻器（water-cooled cooler）的情況下冷卻單晶體。尤其可藉由冷卻器的排列方式與功率（power）及藉由從熔體提拉單晶體的提拉速率來設置預想的停留時間。例如可藉由模擬計算（simulation calculation）找出排列方式、功率與提拉速率的有利組合。亦可免除冷卻器。在此情況下，需要確定對提拉單晶體的裝置的給定構造而言關於所期望的停留時間所需要的提拉速率。
提拉速率較佳為不小於0.4毫米／分鐘（mm/min）且不大於1.8毫米／分鐘，此範圍尤其對於提拉直徑為200毫米、300毫米或更大的單晶體而言是決定性的。
較佳係對熔體施加磁場。所述磁場較佳為水平磁場。
省略對熔體用碳或用氮或用碳與氮的有意摻雜。
如例如在DE 10 2014 221 421 B3中所述，將所提拉的單晶體進一步加工成單晶矽基材晶圓，且將基材晶圓進一步加工成經磊晶塗覆的半導體晶圓。操作步驟較佳包括基材晶圓之機械加工，例如精磨（lapping）及／或研磨（grinding）基材晶圓的側面，及對基材晶圓的邊緣進行倒角（rounding）。較佳更對基材晶圓實施化學蝕刻及化學機械拋光。因此其具有經拋光的邊緣與至少一個經拋光的側面。較佳對上側面與下側面均進行拋光。在經拋光的側面上沉積矽磊晶層。該步驟較佳在單晶圓反應器（single-wafer reactor）中，例如在由應用材料（Applied Materials）供應的Centura® 型反應器中執行。沉積氣體較佳包含含氫的矽烷，例如三氯矽烷（trichlorosilane，TCS），及含有摻雜劑的氣體。在使用TCS的情況下，沉積溫度係在較佳不小於1000°C且不大於1250°C的溫度範圍內。
沉積磊晶層是在大於700°C的溫度下實施的基材晶圓的第一熱處理。
以下參照圖式與實施例進一步描述本發明。
實施例：
根據CZ法在0.57毫米／分鐘的提拉速率下提拉單晶矽單晶體。使用水冷式冷卻器來冷卻單晶體。熔體僅用硼摻雜，並施加有水平磁場。在決定性溫度區間內冷卻單晶體的停留時間（dwell time，dt）的細節可見於下表中。從單晶體所分割的基材晶圓具有直徑為300毫米及厚度為775微米、氧濃度為5.7 × 1017 ／立方公分及電阻率為9毫歐姆公分，該基材晶圓被進一步加工成經p/p+ 磊晶塗覆的矽半導體晶圓。磊晶層的厚度為3微米。
在對經磊晶塗覆的半導體晶圓實施二階段熱處理（850°C、1小時，及1000°C、1小時，各自在氧氣中）之後，借助RIE以及在光學顯微鏡中對缺陷進行計數來確定該經磊晶塗覆的半導體晶圓能夠形成BMDs的潛力。使用來自製造商牛津儀器（OXFORD INSTRUMENTS）的Plasmalab System 133型RIE系統，連同使用HBr、O2 、Cl2 與Ar作為蝕刻氣體。在2帕（Pa）的壓力下以及用350瓦特（W）的rf（射頻，radio frequency）功率，利用在1:100（SiO2 :Si）的範圍內的選擇性（selectivity）來實行蝕刻。
第1圖所示為BMDs密度（NBMD ）作為相對於經磊晶塗覆的半導體晶圓的正面的距離（D）的函數之變化曲線。因此，BMDs密度即使在距正面相對較小的距離處已經升高至略小於1 × 1011 ／立方公分的最大值，從而然後在相對較短的距離內降低至在5 × 109 ／立方公分的範圍內的數值。
比較例：
根據CZ法在0.57毫米／分鐘的提拉速率下提拉單晶矽單晶體。在特定的溫度區間內冷卻單晶體的停留時間（dt）的細節可見於下表中。從單晶體所分割的基材晶圓具有直徑為300毫米及厚度為775微米、氧濃度為5.5 × 1017 ／立方公分及電阻率為8毫歐姆公分，該基材晶圓被進一步加工成經p/p+ 磊晶塗覆的矽半導體晶圓。磊晶層的厚度為3微米。
在對經磊晶塗覆的半導體晶圓實施二階段熱處理（850°C、1小時，及1000°C、1小時，各自在氧氣中）之後，借助RIE以及在光學顯微鏡中對缺陷進行計數來確定該經磊晶塗覆的半導體晶圓能夠形成BMDs的潛力。
第2圖所示為BMDs密度（NBMD ）作為相對於經磊晶塗覆的半導體晶圓的正面的距離（D）的函數之變化曲線。因此，在正面附近並未獲得具有所需性質的BMDs的最大值，且BMDs密度保持明顯低於1 × 1010 ／立方公分。
表：
資料顯示，在由600°C起的溫度範圍內的停留時間是特別有意義的。其必須相對較長，由此可清楚地發展出所期望的BMD變化曲線。
當代替二階段熱處理而執行前述熱處理之一者時也獲得相似的BMD密度變化曲線。
第3圖所示為BMDs密度（NBMD ）作為相對於根據實施例在爐中在850°C的溫度下在氧氣中歷時1小時熱處理之後經磊晶塗覆的半導體晶圓的正面的距離（D）的函數之變化曲線。
第4圖所示為BMDs密度（NBMD ）作為相對於根據實施例在爐中在900°C的溫度下在氬氣中歷時30分鐘熱處理之後經磊晶塗覆的半導體晶圓的正面的距離（D）的函數之變化曲線。
以上示例性實施態樣的描述應當被視為舉例說明。所揭露的內容一方面使本領域技藝人士能夠理解本發明及其相關優點，另一方面亦涵蓋在本領域技藝人士的理解範圍內對所述結構及方法的明顯改變與修改。因此，所有該等改變與修改以及等價物均應當被申請專利範圍的保護範圍所覆蓋。
無
第1、3及4圖各自顯示BMDs密度（NBMD ）作為相對於經磊晶塗覆的半導體晶圓的正面的距離（D）的函數之變化曲線，其代表一個實施例。 第2圖所示為BMDs密度（NBMD ）作為相對於經磊晶塗覆的半導體晶圓的正面的距離（D）的函數之變化曲線，其代表一個比較例。

Claims (9)

  1. 一種經磊晶塗覆（epitaxially coated）的單晶矽（monocrystalline silicon）半導體晶圓，其包含 p+ -摻雜的基材晶圓（p+ -doped substrate wafer）； p-摻雜的單晶矽磊晶層，覆蓋基材晶圓的上側面（upper side face）； 不小於5.3 × 1017 個原子／立方公分（atoms/cm3 ）且不大於6.0 × 1017 個原子／立方公分之基材晶圓的氧濃度； 不小於5 毫歐姆公分（mOhmcm）且不大於10毫歐姆公分之基材晶圓的電阻率；及 透過對經磊晶塗覆之半導體晶圓熱處理所產生之基材晶圓形成BMDs（塊體微缺陷，bulk microdefects）的潛力（potential），其中BMDs密度之最大值為不小於2 × 1010 ／立方公分（/cm3 ），該最大值相對於經磊晶塗覆的半導體晶圓的正面之距離係不大於20微米，且在相對於經磊晶塗覆的半導體晶圓的正面之距離為20微米處及距離為60微米處的BMDs密度的比值為不小於5。
  2. 如請求項1的經磊晶塗覆的半導體晶圓，其中，該磊晶層的厚度為不小於1微米且不大於5微米。
  3. 如請求項1或2的經磊晶塗覆的半導體晶圓，其中有一厚度為不小於3微米且不大於7微米的潔淨區（denuded zone）。
  4. 一種製造經p/p+ 磊晶塗覆的單晶矽半導體晶圓的方法，其包含： 以一提拉速率從置於坩堝中且用硼摻雜的熔體提拉矽的單晶體（single crystal），其中在單晶體的預想區段（envisaged section）中的氧濃度為不小於5.3 × 1017 個原子／立方公分且不大於6.0 × 1017 個原子／立方公分，且單晶體的電阻率為不小於5毫歐姆公分且不大於10毫歐姆公分； 在600°C至500°C的第一溫度範圍內冷卻單晶體，其中在第一溫度範圍內的停留時間（dwell time）為不少於353分鐘且不多於642分鐘，以及在500°C至400°C的第二溫度範圍內冷卻單晶體，其中在第二溫度範圍內的停留時間為不少於493分鐘且不多於948分鐘； 從經冷卻的單晶體的預想區段分割基材晶圓；以及 在基材晶圓的經拋光的上側面上沉積p-摻雜的單晶矽磊晶層。
  5. 如請求項4的方法，其包含以不小於0.4 毫米／分鐘（mm/min）且不大於1.8毫米／分鐘的提拉速率提拉單晶體。
  6. 如請求項4或5的方法，其包含對熔體施加磁場。
  7. 如請求項4或5的方法，其包含省略對熔體有意地添加碳或氮或碳與氮。
  8. 如請求項4或5的方法，其包含在存在有水冷式冷卻器（water-cooled cooler）的情況下冷卻單晶體。
  9. 如請求項4或5的方法，其中磊晶層的沉積是在大於700°C的溫度下實施的基材晶圓的第一熱處理。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW331017B (en) * 1996-02-15 1998-05-01 Toshiba Co Ltd Manufacturing and checking method of semiconductor substrate
EP0959154B1 (en) * 1998-05-22 2010-04-21 Shin-Etsu Handotai Co., Ltd A method for producing an epitaxial silicon single crystal wafer and the epitaxial single crystal wafer
JP3601340B2 (ja) 1999-02-01 2004-12-15 信越半導体株式会社 エピタキシャルシリコンウエーハおよびその製造方法並びにエピタキシャルシリコンウエーハ用基板
JP2003124219A (ja) * 2001-10-10 2003-04-25 Sumitomo Mitsubishi Silicon Corp シリコンウエーハおよびエピタキシャルシリコンウエーハ
KR20070032336A (ko) * 2004-07-22 2007-03-21 신에쯔 한도타이 가부시키가이샤 실리콘 에피택셜 웨이퍼 및 그 제조방법
JP4711167B2 (ja) * 2004-08-25 2011-06-29 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法
DE102005013831B4 (de) * 2005-03-24 2008-10-16 Siltronic Ag Siliciumscheibe und Verfahren zur thermischen Behandlung einer Siliciumscheibe
SG142208A1 (en) * 2006-10-18 2008-05-28 Siltronic Ag Process for producing p»-doped and epitaxially coated semiconductor wafers from silicon
JP4853237B2 (ja) 2006-11-06 2012-01-11 株式会社Ｓｕｍｃｏ エピタキシャルウェーハの製造方法
JP5276863B2 (ja) * 2008-03-21 2013-08-28 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハ
KR101184380B1 (ko) 2008-08-28 2012-09-20 매그나칩 반도체 유한회사 에피택셜 웨이퍼 제조 방법, 이를 적용한 에피택셜 웨이퍼,및 반도체 소자
DE102008046617B4 (de) * 2008-09-10 2016-02-04 Siltronic Ag Halbleiterscheibe aus einkristallinem Silizium und Verfahren für deren Herstellung
JP2011253978A (ja) 2010-06-03 2011-12-15 Sumco Corp エピタキシャル基板およびその製造方法
TWI614808B (zh) * 2012-11-19 2018-02-11 太陽愛迪生公司 藉由活化非活性氧沉澱核製造高沉澱密度晶圓之方法
JP6020342B2 (ja) * 2013-05-10 2016-11-02 信越半導体株式会社 シリコンエピタキシャルウェーハ及びシリコンエピタキシャルウェーハの製造方法
DE102014221421B3 (de) 2014-10-22 2015-12-24 Siltronic Ag Verfahren zur Herstellung einer epitaktischen Halbleiterscheibe aus einkristallinem Silizium
DE102015200890A1 (de) * 2015-01-21 2016-07-21 Siltronic Ag Epitaktisch beschichtete Halbleiterscheibe und Verfahren zur Herstellung einer epitaktisch beschichteten Halbleiterscheibe
DE102015226399A1 (de) * 2015-12-22 2017-06-22 Siltronic Ag Siliciumscheibe mit homogener radialer Sauerstoffvariation
DE102017213587A1 (de) * 2017-08-04 2019-02-07 Siltronic Ag Halbleiterscheibe aus einkristallinem Silizium und Verfahren zur Herstellung der Halbleiterscheibe

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