JP2020529958A - 単結晶シリコンの半導体ウェハおよび半導体ウェハの製造方法 - Google Patents

単結晶シリコンの半導体ウェハおよび半導体ウェハの製造方法 Download PDF

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Abstract

単結晶シリコンのエピタキシャル被覆された半導体ウェハ、およびｐ／ｐ+エピタキシャル被覆された半導体ウェハの製造方法。単結晶シリコンのエピタキシャル被覆された半導体ウェハは、ｐ+ドープされた基板ウェハと、基板ウェハの上側面を覆う単結晶シリコンのｐドープされたエピタキシャル層と、５．３×１０17原子／ｃｍ3以上６．０×１０17原子／ｃｍ3以下の基板ウェハの酸素濃度と、５ｍΩｃｍ以上１０ｍΩｃｍ以下の基板ウェハの抵抗率と、エピタキシャル被覆された半導体ウェハの熱処理の結果として、基板ウェハがＢＭＤを形成する可能性とを含み、ＢＭＤの密度は特定の特性を有する。

Description

本発明は、単結晶シリコンのエピタキシャル被覆された半導体ウェハ、および半導体ウェハの製造方法を提供する。半導体ウェハはｐ／ｐ+エピタキシャル被覆された半導体ウェハであり、単結晶シリコンのエピタキシャル層で被覆された単結晶シリコンの基板ウェハを含む。基板ウェハおよびエピタキシャル層はホウ素でドープされており、基板ウェハ中のドーパント濃度は非常に高い。
基板ウェハは、チョクラルスキー法（ＣＺ法）によって引上げられた単結晶から分割される。ＣＺ法は、坩堝内に存在する融液から単結晶を引上げることを含む。基板ウェハは一般に機械的に処理され、エッチングおよび研磨されてから、基板ウェハの研磨された上側面に気相成長（化学蒸着、ＣＶＤ）によってエピタキシャル層が堆積される。
先行技術／課題
ＵＳ ２０１１／０３００３７１ Ａ１には、たとえば、ｐ／ｐ+エピタキシャル被覆された半導体ウェハが固体撮像素子を製造するための母材として特に好適であることが記載されている。基板ウェハ中の高いドーパント濃度によって、酸素析出物の形成が促進される。酸素析出物は、金属不純物と結合し、かつその金属不純物をエピタキシャル層から遠ざけるためのいわゆる内部ゲッターとして必要である。
ＵＳ ６，５６５，８２２ Ｂ１には、ＣＺ法によって高いホウ素濃度を有する単結晶をシリコンから製造する方法と、そのような単結晶から得られる基板ウェハから進行するエピタキシャル被覆された半導体ウェハの製造とが記載されている。単結晶を引上げる際、融液は水平磁場を受ける。
酸素析出物はＢＭＤ（バルク微小欠陥）と称され、ＢＭＤ核から発生する。そのようなＢＭＤ核は、小さ過ぎる場合、高温での基板ウェハの熱処理に対する耐性がない。したがって、エピタキシャル層を堆積すると、ＢＭＤ核は消滅し得る。ＢＭＤ核からＢＭＤを成長させるためには熱処理が同様に必要であり、熱処理は有利には、エピタキシャル被覆された半導体ウェハをさらに処理して電子部品を形成する過程で行なわれる。このさらなる処理の過程における熱処理は、以前よりも低温かつ低いサーマルバジェットで進行する傾向がある。このため、このような状況下で、部品製造の最初から十分に高いゲッター効率を既に有するエピタキシャル被覆された半導体ウェハを提供することはさらに困難である。
十分に高いＢＭＤの密度を達成するために、ＵＳ ２０１１／０３００３７１ Ａ１は、基板ウェハを炭素で、かつ任意に窒素で意図的にドープし、エピタキシャル被覆された半導体ウェハに対して熱処理を行なうことを提案している。炭素および／または窒素を用いる追加のドーピングは、単結晶の製造を複雑にし、追加のドーパントによって引起される積層欠陥が形成される危険を伴う。エピタキシャル被覆された半導体ウェハに対して、当該半導体ウェハをさらに処理して電子部品を提供する過程で想定されていない熱処理を行なうことは、エピタキシャル層の堆積前の基板ウェハの熱処理と同様に不経済である。
ＤＥ １０ ２０１４ ２２１ ４２１ Ｂ３は、融液を窒素で意図的にドープすることをなくし、エピタキシャル層の堆積前の基板ウェハの熱処理をすべて省略することを提案している。しかし、とりわけ、単結晶中の酸素の濃度が５×１０17原子／ｃｍ3以上６×１０17原子／ｃｍ3以下であり、単結晶の抵抗率が１０ｍΩｃｍ以上２０ｍΩｃｍ以下であることが保証されるように、単結晶の引上げに特別な注意が払われ、単結晶は０．５℃／分以上１．２℃／分以下の速度で１０００℃から８００℃の温度範囲内で冷却される。
しかし、ＤＥ １０ ２０１４ ２２１ ４２１ Ｂ３に記載のプロセスによって製造されるエピタキシャル被覆された半導体ウェハは、現在の要求をもはや満たしていないことが分かった。
したがって本発明の目的は、これらの要求を満たすエピタキシャル被覆された半導体ウェハを提供すること、およびそのような半導体ウェハを製造可能な方法を示すことである。
本発明の目的は、単結晶シリコンのエピタキシャル被覆された半導体ウェハであって、
ｐ+ドープされた基板ウェハと、
基板ウェハの上側面を覆う単結晶シリコンのｐドープされたエピタキシャル層と、
５．３×１０17原子／ｃｍ3以上６．０×１０17原子／ｃｍ3以下の基板ウェハの酸素濃度と、
５ｍΩｃｍ以上１０ｍΩｃｍ以下の基板ウェハの抵抗率と、
エピタキシャル被覆された半導体ウェハの熱処理の結果として、基板ウェハがＢＭＤを形成する可能性とを含み、ＢＭＤの密度は最大で２×１０10／ｃｍ3以上であり、エピタキシャル被覆された半導体ウェハの前側からの最大の距離は２０μｍ以下であり、エピタキシャル被覆された半導体ウェハの前側から２０μｍの距離および６０μｍの距離におけるＢＭＤの密度の比は５以上であるエピタキシャル被覆された半導体ウェハによって達成される。
基板ウェハは、抵抗率（電気比抵抗）を５ｍΩｃｍ以上１０ｍΩｃｍ以下に調整するのに十分な量のホウ素を含む。好ましくは、抵抗率は６ｍΩｃｍ以上１０ｍΩｃｍ以下である。
基板ウェハの酸素濃度は５．３×１０17原子／ｃｍ3以上６．０×１０17原子／ｃｍ3以下（新たなＡＳＴＭ）である。
基板ウェハは炭素で意図的にドープされていないため、好ましくは１×１０16原子／ｃｍ3以下の、より好ましくは１×１０15原子／ｃｍ3以下のこの元素を含む。基板ウェハは窒素でも意図的にドープされていないため、好ましくは１×１０12原子／ｃｍ3以下のこの元素を含む。
エピタキシャル層の厚みは好ましくは１μｍ以上５μｍ以下であり、より好ましくは２μｍから３μｍである。
エピタキシャル被覆された半導体ウェハは、無欠陥層（denuded zone）、すなわち、前側から内部に延在し、かつＢＭＤが形成されない領域を有する。無欠陥層の厚みは好ましくは３μｍ以上７μｍ以下である。
エピタキシャル被覆された半導体ウェハの直径は２００ｍｍ以上であり、好ましくは３００ｍｍ以上である。
基板ウェハは、ＢＭＤを提供するための熱処理によって発展可能なＢＭＤ核を含む。熱処理は好ましくは炉内で、かつ好ましくはエピタキシャル被覆された半導体ウェハをさらに処理して電子部品を提供する過程で行なわれる。
熱処理は、たとえば酸素中で１時間にわたって８５０℃の温度で、もしくはたとえばアルゴン中で３０分にわたって９００℃の温度で実施され、または、たとえば、エピタキシャル被覆された半導体ウェハを１時間にわたって８５０℃の温度まで加熱し、続いて酸素中で１時間にわたって１０００℃の温度まで加熱することからなる二段階の熱処理である。
これら３つの選択肢のうちのどれが実行されるかにかかわらず、実行された熱処理の後の、または同等のサーマルバジェットでの熱処理の後のエピタキシャル被覆された半導体ウェハの基板ウェハは以下の特性を有する。すなわち、ＢＭＤの密度は最大で２×１０10／ｃｍ3以上であり、エピタキシャル被覆された半導体ウェハの前側からの最大の距離は２０μｍ以下である。さらに、前側から２０μｍの距離におけるＢＭＤの密度と、前側から６０μｍの距離におけるＢＭＤの密度との商は５以上であり、基板ウェハと反対側を向いているエピタキシャル層の表面が、被覆された半導体ウェハの前側を形成する。
エピタキシャル被覆された半導体ウェハの前側から内部へのＢＭＤの密度のプロファイルは好ましくは、特にＲＩＥ（反応性イオンエッチング）によってＢＭＤを準備（デリニエーション（delineation））した後のエピタキシャル被覆された半導体ウェハの破断エッジにおいて、光学顕微鏡で欠陥を数えることによって求められる。ＲＩＥによる準備方法は、たとえば、the Journal of The Electrochemical Society, 147(11), 4294-4296 (2000)においてNakashimらによって記載されている。
本発明はさらに、単結晶シリコンのｐ／ｐ+エピタキシャル被覆された半導体ウェハを製造する方法であって、
シリコンの単結晶を、ホウ素でドープされており坩堝内に存在する融液から引上げ速度で引上げることを含み、単結晶の想定部分における酸素の濃度は５．３×１０17原子／ｃｍ3以上６．０×１０17原子／ｃｍ3以下であり、単結晶の抵抗率は５ｍΩｃｍ以上１０ｍΩｃｍ以下であり、方法はさらに、
６００℃から５００℃の第１の温度範囲内で単結晶を冷却することを含み、第１の温度範囲内のドエルタイムは３５３分以上６４２分以下であり、方法はさらに、５００℃から４００℃の第２の温度範囲内で単結晶を冷却することを含み、第２の温度範囲内のドエルタイムは４９３分以上９４８分以下であり、方法はさらに、
冷却した単結晶の想定部分から基板ウェハを分割することと、
単結晶シリコンのｐドープされたエピタキシャル層を、基板ウェハの研磨された上側面に堆積することとを含む方法を提供する。
第１の温度範囲内のドエルタイムは好ましくは３５３分以上５１４分以下である。第２の温度範囲内のドエルタイムは好ましくは４９３分以上７５９分以下である。
１０００℃から８００℃の第３の温度範囲内では、ドエルタイムは好ましくは１０５分以上１５７分以下である。
ＤＥ １０ ２０１４ ２２１ ４２１ Ｂ３に記載のプロセスとは重要な相違点がある。融液は、単結晶の抵抗率が５ｍΩｃｍ以上１０ｍΩｃｍ以下、好ましくは６ｍΩｃｍ以上１０ｍΩｃｍ以下であるように、より大量のホウ素でドープされる。
さらに、単結晶の冷却時には、単結晶は、６００℃から５００℃の温度範囲内で、かつ５００℃未満から４００℃の温度範囲内で、比較的ゆっくりと冷却されることが保証される。
単結晶は、たとえば水冷クーラーの存在下で冷却され得る。想定されるドエルタイムは特に、クーラーの配置および性能によって、かつ単結晶が融液から引上げられる引上げ速度によって定められ得る。配置、パワーおよび引上げ速度の好ましい組合せは、たとえばシミュレーション計算によって見出すことができる。クーラーなしで済ますこともできる。この場合、所望のドエルタイムに必要な引上げ速度は、単結晶を引上げるための装置の所与の構成について決定する必要がある。
引上げ速度は好ましくは０．４ｍｍ／分以上１．８ｍｍ／分以下であり、この範囲は特に、直径が２００ｍｍ、３００ｍｍまたはそれ以上の単結晶の引上げに極めて重要である。
融液は好ましくは磁場を受ける。磁場は好ましくは水平磁場である。
融液を炭素で、または窒素で、または炭素および窒素で意図的にドープすることは省略される。
上述のように、たとえば、ＤＥ １０ ２０１４ ２２１ ４２１ Ｂ３では、引上げた単結晶がさらに処理されて単結晶シリコンの基板ウェハが提供され、基板ウェハがさらに処理されてエピタキシャル被覆された半導体ウェハが提供される。これらの操作工程は好ましくは、たとえば基板ウェハの側面のラッピングおよび／または研削、ならびに基板ウェハのエッジの丸み付けなど、基板ウェハの機械的処理を含む。基板ウェハは好ましくは、化学エッチングおよび化学機械研磨も受ける。基板ウェハはしたがって、研磨されたエッジと、研磨された少なくとも１つの側面とを有する。好ましくは、上下側面が研磨される。シリコンのエピタキシャル層は研磨された側面に堆積される。この工程は好ましくは単一ウェハ反応炉内で、たとえばアプライド・マテリアルズ社（Applied Materials）が供給するCentura（登録商標）型の反応炉内で行なわれる。堆積ガスは好ましくは、たとえばトリクロロシラン（ＴＣＳ）などの水素含有シランと、ドーパント含有ガスとを含む。ＴＣＳを使用する場合の堆積温度は、好ましくは１０００℃以上１２５０℃以下の温度範囲内である。
エピタキシャル層の堆積は基板ウェハの第１の熱処理であり、７００℃よりも高い温度で行なわれる。
図面および実施例を参照して本発明を以下にさらに説明する。
実施例を表わすエピタキシャル被覆された半導体ウェハの前側からの距離（Ｄ）の関数としてＢＭＤの密度（ＮBMD）のプロファイルを示す図である。 比較例を表わすエピタキシャル被覆された半導体ウェハの前側からの距離（Ｄ）の関数としてＢＭＤの密度（ＮBMD）のプロファイルを示す図である。 実施例を表わすエピタキシャル被覆された半導体ウェハの前側からの距離（Ｄ）の関数としてＢＭＤの密度（ＮBMD）のプロファイルを示す図である。 実施例を表わすエピタキシャル被覆された半導体ウェハの前側からの距離（Ｄ）の関数としてＢＭＤの密度（ＮBMD）のプロファイルを示す図である。
実施例：
単結晶シリコンの単結晶を、０．５７ｍｍ／分の引上げ速度でＣＺ法によって引上げた。単結晶を水冷クーラーを用いて冷却した。融液は、ホウ素のみがドープされており、水平磁場を受けていた。単結晶を極めて重要な温度間隔内で冷却したドエルタイム（ｄｔ）の詳細は以下の表に見ることができる。直径が３００ｍｍ、厚みが７７５μｍ、酸素濃度が５．７×１０17／ｃｍ3で抵抗率が９ｍΩｃｍの単結晶から分割した基板ウェハをさらに処理して、シリコンのｐ／ｐ+エピタキシャル被覆された半導体ウェハを提供した。エピタキシャル層の厚みは３μｍであった。
そのようなエピタキシャル被覆された半導体ウェハがＢＭＤを形成することができる可能性を、ＲＩＥおよび光学顕微鏡で欠陥を数えることによって、エピタキシャル被覆された半導体ウェハの二段階の熱処理（８５０℃で１時間および１０００℃で１時間、各場合において酸素）の後に確認した。オックスフォード・インストゥルメンツ社（OXFORD INSTRUMENTS）のPlasmalab System 133型のＲＩＥシステムを、エッチング用ガスとしてのＨＢｒ、Ｏ2、Ｃｌ2およびＡｒとともに用いた。２Ｐａの圧力および３５０Ｗのｒｆパワーで、１：１００（ＳｉＯ2：Ｓｉ）の領域内の選択率でエッチングを行なった。
図１は、エピタキシャル被覆された半導体ウェハの前側からの距離（Ｄ）の関数としてＢＭＤの密度（ＮBMD）のプロファイルを示す。したがって、前側からの比較的小さい距離においても、ＢＭＤの密度は最大で１×１０11／ｃｍ3未満のあたりまで順に上昇してから、比較的短い距離内で５×１０9／ｃｍ3の領域内の値に低下している。
比較例：
単結晶シリコンの単結晶を、０．５７ｍｍ／分の引上げ速度でＣＺ法によって引上げた。単結晶を特定の温度間隔内で冷却したドエルタイム（ｄｔ）の詳細は以下の表に見ることができる。直径が３００ｍｍ、厚みが７７５μｍ、酸素濃度が５．５×１０17／ｃｍ3で抵抗率が８ｍΩｃｍの単結晶から分割した基板ウェハをさらに処理して、シリコンのｐ／ｐ+エピタキシャル被覆された半導体ウェハを提供した。エピタキシャル層の厚みは３μｍであった。
そのようなエピタキシャル被覆された半導体ウェハがＢＭＤを形成することができる可能性を、ＲＩＥおよび光学顕微鏡で欠陥を数えることによって、エピタキシャル被覆された半導体ウェハの二段階の熱処理（８５０℃で１時間および１０００℃で１時間、各場合において酸素）の後に確認した。
図２は、エピタキシャル被覆された半導体ウェハの前側からの距離（Ｄ）の関数としてＢＭＤの密度（ＮBMD）のプロファイルを示す。したがって、必要な特性を有する最大のＢＭＤは前側の近くでは得られず、ＢＭＤの密度は明らかに１×１０10／ｃｍ3未満のままである。
Figure 2020529958
当該データは、６００℃以降の温度範囲におけるドエルタイムが特に重要であることを示している。ドエルタイムは、所望のＢＭＤプロファイルが展開可能であるためには比較的長くなければならない。
二段階の熱処理の代わりに、上述の熱処理の一方を行なった場合にも、ＢＭＤ密度の同様のプロファイルが得られる。
図３は、１時間にわたる酸素中の８５０℃の温度での炉内の熱処理の後の、実施例に従ってエピタキシャル被覆された半導体ウェハの前側からの距離（Ｄ）の関数としてＢＭＤの密度（ＮBMD）のプロファイルを示す。
図４は、３０分にわたるアルゴン中の９００℃の温度での炉内の熱処理の後の、実施例に従ってエピタキシャル被覆された半導体ウェハの前側からの距離（Ｄ）の関数としてＢＭＤの密度（ＮBMD）のプロファイルを示す。
上記の例示的な実施形態の説明は例示とみなされるべきである。このようにしてなされた開示によって、当業者は第１に本発明および関連の利点を理解することができ、第２に当業者の理解の範囲内で、記載された構造および方法の明白な変更例および変形例も達成することができる。したがって、そのような変更例および変形例ならびに均等物はすべて請求項の保護範囲に含まれるものとする。

Claims (9)

  1. 単結晶シリコンのエピタキシャル被覆された半導体ウェハであって、
    ｐ+ドープされた基板ウェハと、
    前記基板ウェハの上側面を覆う単結晶シリコンのｐドープされたエピタキシャル層と、
    ５．３×１０17原子／ｃｍ3以上６．０×１０17原子／ｃｍ3以下の前記基板ウェハの酸素濃度と、
    ５ｍΩｃｍ以上１０ｍΩｃｍ以下の前記基板ウェハの抵抗率と、
    前記エピタキシャル被覆された半導体ウェハの熱処理の結果として、前記基板ウェハがＢＭＤを形成する可能性とを備え、ＢＭＤの密度は最大で２×１０10／ｃｍ3以上であり、前記エピタキシャル被覆された半導体ウェハの前側からの最大の距離は２０μｍ以下であり、前記エピタキシャル被覆された半導体ウェハの前記前側から２０μｍの距離および６０μｍの距離におけるＢＭＤの密度の比は５以上である、エピタキシャル被覆された半導体ウェハ。
  2. 前記エピタキシャル層の厚みは１μｍ以上５μｍ以下である、請求項１に記載のエピタキシャル被覆された半導体ウェハ。
  3. 厚みが３μｍ以上７μｍ以下の無欠陥層を特徴とする、請求項１または２に記載のエピタキシャル被覆された半導体ウェハ。
  4. 単結晶シリコンのｐ／ｐ+エピタキシャル被覆された半導体ウェハを製造する方法であって、
    シリコンの単結晶を、ホウ素でドープされており坩堝内に存在する融液から引上げ速度で引上げることを備え、前記単結晶の想定部分における酸素の濃度は５．３×１０17原子／ｃｍ3以上６．０×１０17原子／ｃｍ3以下であり、前記単結晶の抵抗率は５ｍΩｃｍ以上１０ｍΩｃｍ以下であり、前記方法はさらに、
    ６００℃から５００℃の第１の温度範囲内で前記単結晶を冷却することを備え、前記第１の温度範囲内のドエルタイムは３５３分以上６４２分以下であり、前記方法はさらに、５００℃から４００℃の第２の温度範囲内で前記単結晶を冷却することを備え、前記第２の温度範囲内のドエルタイムは４９３分以上９４８分以下であり、前記方法はさらに、
    冷却した前記単結晶の前記想定部分から基板ウェハを分割することと、
    単結晶シリコンのｐドープされたエピタキシャル層を、前記基板ウェハの研磨された上側面に堆積することとを備える、方法。
  5. ０．４ｍｍ／分以上１．８ｍｍ／分以下の引上げ速度で前記単結晶を引上げることを備える、請求項４に記載の方法。
  6. 前記融液を磁場にかけることを備える、請求項４または５に記載の方法。
  7. 前記融液への炭素の、または窒素の、または炭素および窒素の意図的な添加を省略することを備える、請求項４から６のいずれか１項に記載の方法。
  8. 水冷クーラーの存在下で前記単結晶を冷却することを備える、請求項４から７のいずれか１項に記載の方法。
  9. 前記エピタキシャル層の前記堆積は前記基板ウェハの第１の熱処理であり、７００℃よりも高い温度で行なわれる、請求項４から８のいずれか１項に記載の方法。
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