JP2020529958A - 単結晶シリコンの半導体ウェハおよび半導体ウェハの製造方法 - Google Patents

単結晶シリコンの半導体ウェハおよび半導体ウェハの製造方法 Download PDF

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Abstract

単結晶シリコンのエピタキシャル被覆された半導体ウェハ、およびp/p+エピタキシャル被覆された半導体ウェハの製造方法。単結晶シリコンのエピタキシャル被覆された半導体ウェハは、p+ドープされた基板ウェハと、基板ウェハの上側面を覆う単結晶シリコンのpドープされたエピタキシャル層と、5.3×1017原子/cm3以上6.0×1017原子/cm3以下の基板ウェハの酸素濃度と、5mΩcm以上10mΩcm以下の基板ウェハの抵抗率と、エピタキシャル被覆された半導体ウェハの熱処理の結果として、基板ウェハがBMDを形成する可能性とを含み、BMDの密度は特定の特性を有する。

Description

本発明は、単結晶シリコンのエピタキシャル被覆された半導体ウェハ、および半導体ウェハの製造方法を提供する。半導体ウェハはp/p+エピタキシャル被覆された半導体ウェハであり、単結晶シリコンのエピタキシャル層で被覆された単結晶シリコンの基板ウェハを含む。基板ウェハおよびエピタキシャル層はホウ素でドープされており、基板ウェハ中のドーパント濃度は非常に高い。
基板ウェハは、チョクラルスキー法(CZ法)によって引上げられた単結晶から分割される。CZ法は、坩堝内に存在する融液から単結晶を引上げることを含む。基板ウェハは一般に機械的に処理され、エッチングおよび研磨されてから、基板ウェハの研磨された上側面に気相成長(化学蒸着、CVD)によってエピタキシャル層が堆積される。
先行技術/課題
US 2011/0300371 A1には、たとえば、p/p+エピタキシャル被覆された半導体ウェハが固体撮像素子を製造するための母材として特に好適であることが記載されている。基板ウェハ中の高いドーパント濃度によって、酸素析出物の形成が促進される。酸素析出物は、金属不純物と結合し、かつその金属不純物をエピタキシャル層から遠ざけるためのいわゆる内部ゲッターとして必要である。
US 6,565,822 B1には、CZ法によって高いホウ素濃度を有する単結晶をシリコンから製造する方法と、そのような単結晶から得られる基板ウェハから進行するエピタキシャル被覆された半導体ウェハの製造とが記載されている。単結晶を引上げる際、融液は水平磁場を受ける。
酸素析出物はBMD(バルク微小欠陥)と称され、BMD核から発生する。そのようなBMD核は、小さ過ぎる場合、高温での基板ウェハの熱処理に対する耐性がない。したがって、エピタキシャル層を堆積すると、BMD核は消滅し得る。BMD核からBMDを成長させるためには熱処理が同様に必要であり、熱処理は有利には、エピタキシャル被覆された半導体ウェハをさらに処理して電子部品を形成する過程で行なわれる。このさらなる処理の過程における熱処理は、以前よりも低温かつ低いサーマルバジェットで進行する傾向がある。このため、このような状況下で、部品製造の最初から十分に高いゲッター効率を既に有するエピタキシャル被覆された半導体ウェハを提供することはさらに困難である。
十分に高いBMDの密度を達成するために、US 2011/0300371 A1は、基板ウェハを炭素で、かつ任意に窒素で意図的にドープし、エピタキシャル被覆された半導体ウェハに対して熱処理を行なうことを提案している。炭素および/または窒素を用いる追加のドーピングは、単結晶の製造を複雑にし、追加のドーパントによって引起される積層欠陥が形成される危険を伴う。エピタキシャル被覆された半導体ウェハに対して、当該半導体ウェハをさらに処理して電子部品を提供する過程で想定されていない熱処理を行なうことは、エピタキシャル層の堆積前の基板ウェハの熱処理と同様に不経済である。
DE 10 2014 221 421 B3は、融液を窒素で意図的にドープすることをなくし、エピタキシャル層の堆積前の基板ウェハの熱処理をすべて省略することを提案している。しかし、とりわけ、単結晶中の酸素の濃度が5×1017原子/cm3以上6×1017原子/cm3以下であり、単結晶の抵抗率が10mΩcm以上20mΩcm以下であることが保証されるように、単結晶の引上げに特別な注意が払われ、単結晶は0.5℃/分以上1.2℃/分以下の速度で1000℃から800℃の温度範囲内で冷却される。
しかし、DE 10 2014 221 421 B3に記載のプロセスによって製造されるエピタキシャル被覆された半導体ウェハは、現在の要求をもはや満たしていないことが分かった。
したがって本発明の目的は、これらの要求を満たすエピタキシャル被覆された半導体ウェハを提供すること、およびそのような半導体ウェハを製造可能な方法を示すことである。
本発明の目的は、単結晶シリコンのエピタキシャル被覆された半導体ウェハであって、
+ドープされた基板ウェハと、
基板ウェハの上側面を覆う単結晶シリコンのpドープされたエピタキシャル層と、
5.3×1017原子/cm3以上6.0×1017原子/cm3以下の基板ウェハの酸素濃度と、
5mΩcm以上10mΩcm以下の基板ウェハの抵抗率と、
エピタキシャル被覆された半導体ウェハの熱処理の結果として、基板ウェハがBMDを形成する可能性とを含み、BMDの密度は最大で2×1010/cm3以上であり、エピタキシャル被覆された半導体ウェハの前側からの最大の距離は20μm以下であり、エピタキシャル被覆された半導体ウェハの前側から20μmの距離および60μmの距離におけるBMDの密度の比は5以上であるエピタキシャル被覆された半導体ウェハによって達成される。
基板ウェハは、抵抗率(電気比抵抗)を5mΩcm以上10mΩcm以下に調整するのに十分な量のホウ素を含む。好ましくは、抵抗率は6mΩcm以上10mΩcm以下である。
基板ウェハの酸素濃度は5.3×1017原子/cm3以上6.0×1017原子/cm3以下(新たなASTM)である。
基板ウェハは炭素で意図的にドープされていないため、好ましくは1×1016原子/cm3以下の、より好ましくは1×1015原子/cm3以下のこの元素を含む。基板ウェハは窒素でも意図的にドープされていないため、好ましくは1×1012原子/cm3以下のこの元素を含む。
エピタキシャル層の厚みは好ましくは1μm以上5μm以下であり、より好ましくは2μmから3μmである。
エピタキシャル被覆された半導体ウェハは、無欠陥層(denuded zone)、すなわち、前側から内部に延在し、かつBMDが形成されない領域を有する。無欠陥層の厚みは好ましくは3μm以上7μm以下である。
エピタキシャル被覆された半導体ウェハの直径は200mm以上であり、好ましくは300mm以上である。
基板ウェハは、BMDを提供するための熱処理によって発展可能なBMD核を含む。熱処理は好ましくは炉内で、かつ好ましくはエピタキシャル被覆された半導体ウェハをさらに処理して電子部品を提供する過程で行なわれる。
熱処理は、たとえば酸素中で1時間にわたって850℃の温度で、もしくはたとえばアルゴン中で30分にわたって900℃の温度で実施され、または、たとえば、エピタキシャル被覆された半導体ウェハを1時間にわたって850℃の温度まで加熱し、続いて酸素中で1時間にわたって1000℃の温度まで加熱することからなる二段階の熱処理である。
これら3つの選択肢のうちのどれが実行されるかにかかわらず、実行された熱処理の後の、または同等のサーマルバジェットでの熱処理の後のエピタキシャル被覆された半導体ウェハの基板ウェハは以下の特性を有する。すなわち、BMDの密度は最大で2×1010/cm3以上であり、エピタキシャル被覆された半導体ウェハの前側からの最大の距離は20μm以下である。さらに、前側から20μmの距離におけるBMDの密度と、前側から60μmの距離におけるBMDの密度との商は5以上であり、基板ウェハと反対側を向いているエピタキシャル層の表面が、被覆された半導体ウェハの前側を形成する。
エピタキシャル被覆された半導体ウェハの前側から内部へのBMDの密度のプロファイルは好ましくは、特にRIE(反応性イオンエッチング)によってBMDを準備(デリニエーション(delineation))した後のエピタキシャル被覆された半導体ウェハの破断エッジにおいて、光学顕微鏡で欠陥を数えることによって求められる。RIEによる準備方法は、たとえば、the Journal of The Electrochemical Society, 147(11), 4294-4296 (2000)においてNakashimらによって記載されている。
本発明はさらに、単結晶シリコンのp/p+エピタキシャル被覆された半導体ウェハを製造する方法であって、
シリコンの単結晶を、ホウ素でドープされており坩堝内に存在する融液から引上げ速度で引上げることを含み、単結晶の想定部分における酸素の濃度は5.3×1017原子/cm3以上6.0×1017原子/cm3以下であり、単結晶の抵抗率は5mΩcm以上10mΩcm以下であり、方法はさらに、
600℃から500℃の第1の温度範囲内で単結晶を冷却することを含み、第1の温度範囲内のドエルタイムは353分以上642分以下であり、方法はさらに、500℃から400℃の第2の温度範囲内で単結晶を冷却することを含み、第2の温度範囲内のドエルタイムは493分以上948分以下であり、方法はさらに、
冷却した単結晶の想定部分から基板ウェハを分割することと、
単結晶シリコンのpドープされたエピタキシャル層を、基板ウェハの研磨された上側面に堆積することとを含む方法を提供する。
第1の温度範囲内のドエルタイムは好ましくは353分以上514分以下である。第2の温度範囲内のドエルタイムは好ましくは493分以上759分以下である。
1000℃から800℃の第3の温度範囲内では、ドエルタイムは好ましくは105分以上157分以下である。
DE 10 2014 221 421 B3に記載のプロセスとは重要な相違点がある。融液は、単結晶の抵抗率が5mΩcm以上10mΩcm以下、好ましくは6mΩcm以上10mΩcm以下であるように、より大量のホウ素でドープされる。
さらに、単結晶の冷却時には、単結晶は、600℃から500℃の温度範囲内で、かつ500℃未満から400℃の温度範囲内で、比較的ゆっくりと冷却されることが保証される。
単結晶は、たとえば水冷クーラーの存在下で冷却され得る。想定されるドエルタイムは特に、クーラーの配置および性能によって、かつ単結晶が融液から引上げられる引上げ速度によって定められ得る。配置、パワーおよび引上げ速度の好ましい組合せは、たとえばシミュレーション計算によって見出すことができる。クーラーなしで済ますこともできる。この場合、所望のドエルタイムに必要な引上げ速度は、単結晶を引上げるための装置の所与の構成について決定する必要がある。
引上げ速度は好ましくは0.4mm/分以上1.8mm/分以下であり、この範囲は特に、直径が200mm、300mmまたはそれ以上の単結晶の引上げに極めて重要である。
融液は好ましくは磁場を受ける。磁場は好ましくは水平磁場である。
融液を炭素で、または窒素で、または炭素および窒素で意図的にドープすることは省略される。
上述のように、たとえば、DE 10 2014 221 421 B3では、引上げた単結晶がさらに処理されて単結晶シリコンの基板ウェハが提供され、基板ウェハがさらに処理されてエピタキシャル被覆された半導体ウェハが提供される。これらの操作工程は好ましくは、たとえば基板ウェハの側面のラッピングおよび/または研削、ならびに基板ウェハのエッジの丸み付けなど、基板ウェハの機械的処理を含む。基板ウェハは好ましくは、化学エッチングおよび化学機械研磨も受ける。基板ウェハはしたがって、研磨されたエッジと、研磨された少なくとも1つの側面とを有する。好ましくは、上下側面が研磨される。シリコンのエピタキシャル層は研磨された側面に堆積される。この工程は好ましくは単一ウェハ反応炉内で、たとえばアプライド・マテリアルズ社(Applied Materials)が供給するCentura(登録商標)型の反応炉内で行なわれる。堆積ガスは好ましくは、たとえばトリクロロシラン(TCS)などの水素含有シランと、ドーパント含有ガスとを含む。TCSを使用する場合の堆積温度は、好ましくは1000℃以上1250℃以下の温度範囲内である。
エピタキシャル層の堆積は基板ウェハの第1の熱処理であり、700℃よりも高い温度で行なわれる。
図面および実施例を参照して本発明を以下にさらに説明する。
実施例を表わすエピタキシャル被覆された半導体ウェハの前側からの距離(D)の関数としてBMDの密度(NBMD)のプロファイルを示す図である。 比較例を表わすエピタキシャル被覆された半導体ウェハの前側からの距離(D)の関数としてBMDの密度(NBMD)のプロファイルを示す図である。 実施例を表わすエピタキシャル被覆された半導体ウェハの前側からの距離(D)の関数としてBMDの密度(NBMD)のプロファイルを示す図である。 実施例を表わすエピタキシャル被覆された半導体ウェハの前側からの距離(D)の関数としてBMDの密度(NBMD)のプロファイルを示す図である。
実施例:
単結晶シリコンの単結晶を、0.57mm/分の引上げ速度でCZ法によって引上げた。単結晶を水冷クーラーを用いて冷却した。融液は、ホウ素のみがドープされており、水平磁場を受けていた。単結晶を極めて重要な温度間隔内で冷却したドエルタイム(dt)の詳細は以下の表に見ることができる。直径が300mm、厚みが775μm、酸素濃度が5.7×1017/cm3で抵抗率が9mΩcmの単結晶から分割した基板ウェハをさらに処理して、シリコンのp/p+エピタキシャル被覆された半導体ウェハを提供した。エピタキシャル層の厚みは3μmであった。
そのようなエピタキシャル被覆された半導体ウェハがBMDを形成することができる可能性を、RIEおよび光学顕微鏡で欠陥を数えることによって、エピタキシャル被覆された半導体ウェハの二段階の熱処理(850℃で1時間および1000℃で1時間、各場合において酸素)の後に確認した。オックスフォード・インストゥルメンツ社(OXFORD INSTRUMENTS)のPlasmalab System 133型のRIEシステムを、エッチング用ガスとしてのHBr、O2、Cl2およびArとともに用いた。2Paの圧力および350Wのrfパワーで、1:100(SiO2:Si)の領域内の選択率でエッチングを行なった。
図1は、エピタキシャル被覆された半導体ウェハの前側からの距離(D)の関数としてBMDの密度(NBMD)のプロファイルを示す。したがって、前側からの比較的小さい距離においても、BMDの密度は最大で1×1011/cm3未満のあたりまで順に上昇してから、比較的短い距離内で5×109/cm3の領域内の値に低下している。
比較例:
単結晶シリコンの単結晶を、0.57mm/分の引上げ速度でCZ法によって引上げた。単結晶を特定の温度間隔内で冷却したドエルタイム(dt)の詳細は以下の表に見ることができる。直径が300mm、厚みが775μm、酸素濃度が5.5×1017/cm3で抵抗率が8mΩcmの単結晶から分割した基板ウェハをさらに処理して、シリコンのp/p+エピタキシャル被覆された半導体ウェハを提供した。エピタキシャル層の厚みは3μmであった。
そのようなエピタキシャル被覆された半導体ウェハがBMDを形成することができる可能性を、RIEおよび光学顕微鏡で欠陥を数えることによって、エピタキシャル被覆された半導体ウェハの二段階の熱処理(850℃で1時間および1000℃で1時間、各場合において酸素)の後に確認した。
図2は、エピタキシャル被覆された半導体ウェハの前側からの距離(D)の関数としてBMDの密度(NBMD)のプロファイルを示す。したがって、必要な特性を有する最大のBMDは前側の近くでは得られず、BMDの密度は明らかに1×1010/cm3未満のままである。
Figure 2020529958
当該データは、600℃以降の温度範囲におけるドエルタイムが特に重要であることを示している。ドエルタイムは、所望のBMDプロファイルが展開可能であるためには比較的長くなければならない。
二段階の熱処理の代わりに、上述の熱処理の一方を行なった場合にも、BMD密度の同様のプロファイルが得られる。
図3は、1時間にわたる酸素中の850℃の温度での炉内の熱処理の後の、実施例に従ってエピタキシャル被覆された半導体ウェハの前側からの距離(D)の関数としてBMDの密度(NBMD)のプロファイルを示す。
図4は、30分にわたるアルゴン中の900℃の温度での炉内の熱処理の後の、実施例に従ってエピタキシャル被覆された半導体ウェハの前側からの距離(D)の関数としてBMDの密度(NBMD)のプロファイルを示す。
上記の例示的な実施形態の説明は例示とみなされるべきである。このようにしてなされた開示によって、当業者は第1に本発明および関連の利点を理解することができ、第2に当業者の理解の範囲内で、記載された構造および方法の明白な変更例および変形例も達成することができる。したがって、そのような変更例および変形例ならびに均等物はすべて請求項の保護範囲に含まれるものとする。

Claims (9)

  1. 単結晶シリコンのエピタキシャル被覆された半導体ウェハであって、
    +ドープされた基板ウェハと、
    前記基板ウェハの上側面を覆う単結晶シリコンのpドープされたエピタキシャル層と、
    5.3×1017原子/cm3以上6.0×1017原子/cm3以下の前記基板ウェハの酸素濃度と、
    5mΩcm以上10mΩcm以下の前記基板ウェハの抵抗率と、
    前記エピタキシャル被覆された半導体ウェハの熱処理の結果として、前記基板ウェハがBMDを形成する可能性とを備え、BMDの密度は最大で2×1010/cm3以上であり、前記エピタキシャル被覆された半導体ウェハの前側からの最大の距離は20μm以下であり、前記エピタキシャル被覆された半導体ウェハの前記前側から20μmの距離および60μmの距離におけるBMDの密度の比は5以上である、エピタキシャル被覆された半導体ウェハ。
  2. 前記エピタキシャル層の厚みは1μm以上5μm以下である、請求項1に記載のエピタキシャル被覆された半導体ウェハ。
  3. 厚みが3μm以上7μm以下の無欠陥層を特徴とする、請求項1または2に記載のエピタキシャル被覆された半導体ウェハ。
  4. 単結晶シリコンのp/p+エピタキシャル被覆された半導体ウェハを製造する方法であって、
    シリコンの単結晶を、ホウ素でドープされており坩堝内に存在する融液から引上げ速度で引上げることを備え、前記単結晶の想定部分における酸素の濃度は5.3×1017原子/cm3以上6.0×1017原子/cm3以下であり、前記単結晶の抵抗率は5mΩcm以上10mΩcm以下であり、前記方法はさらに、
    600℃から500℃の第1の温度範囲内で前記単結晶を冷却することを備え、前記第1の温度範囲内のドエルタイムは353分以上642分以下であり、前記方法はさらに、500℃から400℃の第2の温度範囲内で前記単結晶を冷却することを備え、前記第2の温度範囲内のドエルタイムは493分以上948分以下であり、前記方法はさらに、
    冷却した前記単結晶の前記想定部分から基板ウェハを分割することと、
    単結晶シリコンのpドープされたエピタキシャル層を、前記基板ウェハの研磨された上側面に堆積することとを備える、方法。
  5. 0.4mm/分以上1.8mm/分以下の引上げ速度で前記単結晶を引上げることを備える、請求項4に記載の方法。
  6. 前記融液を磁場にかけることを備える、請求項4または5に記載の方法。
  7. 前記融液への炭素の、または窒素の、または炭素および窒素の意図的な添加を省略することを備える、請求項4から6のいずれか1項に記載の方法。
  8. 水冷クーラーの存在下で前記単結晶を冷却することを備える、請求項4から7のいずれか1項に記載の方法。
  9. 前記エピタキシャル層の前記堆積は前記基板ウェハの第1の熱処理であり、700℃よりも高い温度で行なわれる、請求項4から8のいずれか1項に記載の方法。
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