KR20200028439A - 단결정질 실리콘의 반도체 웨이퍼 및 반도체 웨이퍼를 제조하는 방법 - Google Patents

단결정질 실리콘의 반도체 웨이퍼 및 반도체 웨이퍼를 제조하는 방법 Download PDF

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Abstract

단결정질 실리콘의 에피텍셜 코팅된 반도체 웨이퍼 및 p/p+ 에피텍셜 코팅된 반도체 웨이퍼를 제조하는 방법. 단결정질 실리콘의 에피텍셜 코팅된 반도체 웨이퍼는, p+-도핑된 기판 웨이퍼; 기판 웨이퍼의 상부 측면을 덮는 단결정질 실리콘의 p-도핑된 에피텍셜 층; 5.3×1017 atoms/cm3 이상 및 6.0×1017 atoms/cm3 이하인 기판 웨이퍼의 산소 농도; 5 mΩcm 이상 및 10 mΩcm 이하인 반도체 웨이퍼의 저항률; 및 에피텍셜 코팅된 반도체 웨이퍼의 열 처리(heat treatment)의 결과로서 BMD를 형성할 수 있는 반도체 웨이퍼의 가능성(potential)을 포함하며, BMD의 밀도는 특정 특성을 갖는다.

Description

단결정질 실리콘으로 제조된 반도체 웨이퍼 및 반도체 웨이퍼를 제조하는 방법
본 발명은 단결정질 실리콘의 에피텍셜 코팅된 반도체 웨이퍼 및 반도체 웨이퍼를 제조하는 방법을 제공한다. 반도체 웨이퍼는 p/p+ 에피텍셜 코팅된 반도체 웨이퍼이며, 단결정질 실리콘의 에피텍셜 층으로 코팅된 단결정질 실리콘의 기판 웨이퍼를 포함한다. 기판 웨이퍼 및 에피텍셜 층은 붕소로 도핑되었으며, 기판 웨이퍼 내의 도펀트 농도가 상당히 더 크다.
기판 웨이퍼는 초크랄스키(Czochralski) 방법(CZ 방법)에 의해 인상된(pulled) 단결정으로부터 분리된다. CZ 방법은 도가니에 존재하는 용융물로부터 단결정의 인상(pulling)을 포함한다. 기판 웨이퍼는 일반적으로, 에피텍셜 층이 기상 증착(화학적 기상 증착, CVD)에 의해 기판 웨이퍼의 연마된 상부 측면 상에 증착되기 전에, 기계적으로 처리되고, 에칭 및 연마된다.
US 2011/0300371 A1은, 예를 들어 p/p+ 에피텍셜 코팅된 반도체 웨이퍼가 고체 상태 이미지 센서의 제조를 위한 베이스 재료로서 특히 적합하다고 언급한다. 기판 웨이퍼 내의 높은 도펀트 농도는, 금속성 불순물의 결합 및 그들을 에피텍셜 층으로부터 멀리 유지시키기 위한 내부 게터라 불리는 것으로서 요구되는 산소 침전물(precipitates)의 형성을 용이하게 한다.
US 6,565,822 B1은, CZ 방법에 의해 높은 붕소 농도를 갖는 실리콘으로부터 단결정을 제조하는 방법 및 이러한 단결정으로부터 얻어지는 기판 웨이퍼로부터 이어지는 에피텍셜 코팅된 반도체 웨이퍼의 제조에 대해 기재한다. 단결정의 인상시, 수평 자기장이 용융물에 가해진다.
BMD(벌크 마이크로결함, bulk microdefects)라 불리는 산소 침전물은 BMD 핵으로부터 발전한다. 이러한 BMD 핵은, 너무 작다면, 고온에서의 기판 웨이퍼의 열 처리를 견디지 못한다. 따라서, 에피텍셜 층의 증착시, BMD 핵이 소멸될 수 있다. BMD 핵으로부터 BMD를 성장시키기 위해서는 열 처리가 마찬가지로 필요하며, 이는 전자 컴포넌트를 형성하기 위한 에피텍셜 코팅된 반도체 웨이퍼의 부가의 프로세싱 중에 유리하게 수행된다. 이 부가의 프로세싱 중의 열 프로세스는 이전보다 더 낮은 온도에서 그리고 더 낮은 열 예산(thermal budget)으로 진행되는 경향이 있으며, 이러한 이유로 이러한 상황 하에 이미 컴포넌트 생산 시작에서부터 충분히 높은 게터 효율을 갖는 에피택셜 코팅된 반도체 웨이퍼를 제공하는 데에는 더 큰 난제가 존재한다.
충분히 높은 밀도의 BMD를 달성하기 위하여, US 2011/0300371 A1은 기판 웨이퍼를 탄소 및 선택적으로는 질소로 의도적으로 도핑하고 에피텍셜 코팅된 반도체 웨이퍼에 열 처리를 가하는 것을 제안한다. 탄소로 그리고/또는 질소로의 추가적 도핑은 단결정의 제조를 복잡하게 하며, 추가적인 도펀트에 의해 유발되는, 적층 장애 결함이 형성될 위험을 갖는다. 에피텍셜 층의 증착 전의 반도체 웨이퍼의 열 처리와 마찬가지로, 전자 컴포넌트를 제공하도록 에피텍셜 코팅된 반도체 웨이퍼에 그의 부가의 프로세싱 중에 예상되지 않는 열 처리를 가하는 것은, 비경제적이다.
DE 10 2014 221 421 B3은, 의도적으로 용융물을 질소로 도핑하는 것을 없애고 에피텍셜 층의 증착 전의 반도체 웨이퍼의 임의의 열 처리를 생략하는 것을 제안한다. 그러나, 특히 단결정 내의 산소 농도가 5×1017 atoms/cm3 이상 및 6×1017　atoms/cm3 이하이고, 단결정의 저항률이 10 mΩcm 이상 및 20　mΩcm 이하이며, 단결정이 1000 ℃에서 800 ℃까지의 온도 범위 내에서 0.5 ℃/min 이상 및 1.2 ℃/min 이하의 속도로 냉각됨을 보장하며, 단결정의 인상에 특히 주의를 기울인다.
그러나, DE 10 2014 221 421 B3에 기재된 프로세스에 의해 제조되는 에피텍셜 코팅된 반도체 웨이퍼가 더 이상 현재 요구를 충족시키지 못한다는 것이 밝혀졌다.
그러므로, 본 발명의 목적은, 이들 요구를 충족시키는 에피텍셜 코팅된 반도체 웨이퍼를 제공하고 이러한 반도체 웨이퍼가 어떻게 제조될 수 있는지 보여주기 위한 것이다.
본 발명의 목적은, 단결정질 실리콘의 에피텍셜 코팅된 반도체 웨이퍼로서,
p+-도핑된 기판 웨이퍼;
상기 기판 웨이퍼의 상부 측면을 덮는 단결정질 실리콘의 p-도핑된 에피텍셜 층;
5.3×1017 atoms/cm3 이상 및 6.0×1017 atoms/cm3 이하인 상기 기판 웨이퍼의 산소 농도;
5 mΩcm 이상 및 10 mΩcm 이하인 상기 반도체 웨이퍼의 저항률; 및
상기 에피텍셜 코팅된 반도체 웨이퍼의 열 처리(heat treatment)의 결과로서 BMD를 형성할 수 있는 상기 반도체 웨이퍼의 가능성(potential)을 포함하며,
상기 BMD의 밀도는 2×1010 /cm3 이상의 최대치를 가지며, 상기 에피텍셜 코팅된 반도체 웨이퍼의 전면(front side)으로부터의 상기 최대치의 거리는 20 ㎛ 이하이고, 상기 에피텍셜 코팅된 반도체 웨이퍼의 전면으로부터 20 ㎛의 거리에서 그리고 60 ㎛의 거리에서 BMD의 밀도의 비(ratio)는 5 이상인 것인, 단결정질 실리콘의 에피텍셜 코팅된 반도체 웨이퍼에 의해 달성된다.
상기 기판 웨이퍼는 저항률(특정 전기 저항)을 5 mΩ 이상 및 10 mΩ 이하로 조정하기에 충분한 붕소의 양을 포함한다. 바람직하게는, 저항률은 6 mΩ 이상이고 10 mΩ 미만이다.
상기 기판 웨이퍼의 산소 농도는 5.3×1017 atoms/cm3 이상이고 6.0×1017 atoms/cm3 이하이다(new ASTM).
상기 기판 웨이퍼는 의도적으로 탄소로 도핑되지 않았으며, 따라서 바람직하게는 이 원소의 1×1016 atoms/cm3 이하, 더 바람직하게는 1×1015 atoms/cm3 이하를 함유한다. 상기 기판 웨이퍼는 또한 의도적으로 질소로 도핑되지 않았으며, 따라서 바람직하게는 이 원소의 1×1012　atoms/cm3 이하를 함유한다.
상기 에피텍셜 층의 두께는 바람직하게는 1 ㎛ 이상 및 5 ㎛ 이하이고, 더 바람직하게는 2 ㎛ 내지 3 ㎛이다.
상기 에피텍셜 코팅된 반도체 웨이퍼는 무결함 영역(denuded zone), 즉 전면으로부터 내부로 연장하며 BMD가 형성되지 않는 영역을 갖는다. 상기 무결함 영역은 바람직하게는 3 ㎛ 이상 및 7 ㎛ 이하의 두께를 갖는다.
상기 에피텍셜 코팅된 반도체 웨이퍼의 직경은 200 mm 이상, 바람직하게는 300 mm 이상이다.
상기 반도체 웨이퍼는, BMD를 제공하도록 열 처리에 의해 발전될 수 있는 BMD 핵을 함유한다. 상기 열 처리는 바람직하게는 노(furnace)에서 실시되고, 바람직하게는 전자 컴포넌트를 제공하기 위한 상기 에피텍셜 코팅된 반도체 웨이퍼의 부가의 프로세싱 중에 실시된다.
상기 열 처리는, 예를 들어 산소 중에 1시간의 기간 동안 850 ℃의 온도에서, 또는 예를 들어 아르곤 중에 30분의 기간 동안 900 ℃의 온도에서 수행되고, 또는 예를 들어 1시간의 기간 동안 850 ℃의 온도로 에피텍셜 코팅된 반도체 웨이퍼를 가열하고 그 후에 산소 중에 1시간의 기간 동안 1000 ℃의 온도로 가열하는 것으로 구성된 2단계 열 처리이다.
이들 3가지 옵션 중의 어느 것이 구현되는지에 관계없이, 에피텍셜 코팅된 반도체 웨이퍼의 기판 웨이퍼는 상기 구현된 열 처리 또는 비슷한 열 예산으로의 열 처리 후에 다음 특성을 갖는다: BMD의 밀도는 2×1010/cm3 이상의 최대치를 갖고, 에피텍셜 코팅된 반도체 웨이퍼의 전면으로부터의 최대치의 거리는 20 ㎛ 이하이다. 또한, 전면으로부터 20 ㎛의 거리에서 BMD의 밀도 및 전면으로부터 60 ㎛의 거리에서의 BMD의 밀도의 몫(quotient)은 5 이상이며, 기판 웨이퍼로부터 멀어지는 방향을 향한 에피텍셜 층의 표면이 상기 코팅된 반도체 웨이퍼의 전면을 형성한다.
상기 에피텍셜 코팅된 반도체 웨이퍼의 전면으로부터 내부로의 BMD의 밀도의 프로파일은 바람직하게는 광학 현미경으로, 구체적으로 RIE(반응성 이온 에칭)에 의한 BMD의 준비(묘사) 후에 에피텍셜 코팅된 반도체 웨이퍼의 파괴 에지(fracture edge)에서, 결함을 카운팅함으로써 결정된다. RIE에 의한 준비 방법은 예를 들어, Nakashima 등의 Journal of The Electrochemical Society, 147 (11), 4294-4296 (2000)에 기재되어 있다.
본 발명은 단결정질 실리콘의 p/p+ 에피텍셜 코팅된 반도체 웨이퍼를 제조하는 방법을 더 제공하며, 상기 방법은,
붕소로 도핑되며 도가니에 존재하는 용융물로부터 인상 속도로 실리콘의 단결정을 인상하는 단계 - 상기 단결정의 지정된 부분(envisaged section)에서의 산소 농도가 5.3×1017 atoms/cm3 이상 및 6.0×1017 atoms/cm3 이하이고 상기 단결정의 저항률이 5 mΩcm 이상 및 10 mΩcm 이하임 - ;
600 ℃에서 500 ℃까지의 제1 온도 범위 내에서 상기 단결정을 냉각시키고, 500 ℃에서 400 ℃까지의 제2 온도 범위 내에서 상기 단결정을 냉각시키는 단계 - 상기 제1 온도 범위 내의 체류 시간(dwell time)은 353분 이상 및 642분 이하이고, 상기 제2 온도 범위 내의 체류 시간은 493분 이상 및 948분 이하임 - ;
냉각된 단결정의 지정된 부분으로부터 기판 웨이퍼를 분리하는 단계; 및
상기 기판 웨이퍼의 연마된 상부 측면 상에 단결정질 실리콘의 p-도핑된 에피텍셜 층을 증착시키는 단계
를 포함한다.
상기 제1 온도 범위 내에서의 체류 시간은 바람직하게 353분 이상이고 514분 이하이다. 상기 제2 온도 범위 내에서의 체류 시간은 바람직하게 493분 이상이고 759분 이하이다.
1000 ℃에서 800 ℃까지의 제3 온도 범위 내에서, 체류 시간은 바람직하게는 105분 이상이고 157분 이하이다.
DE 10 2014 221 421 B3에 기재된 프로세스와는 중요한 차이점이 있다. 용융물이 더 큰 양의 붕소로 도핑되며, 그리하여 단결정의 저항률은 5 mΩcm 이상 및 10 mΩcm 이하, 바람직하게는 6 mΩcm 이상 및 10 mΩcm 미만이다.
또한, 단결정의 냉각에 있어서, 단결정이 600 ℃에서 500 ℃까지의 온도 범위 내에서 그리고 500 ℃ 미만에서 400 ℃까지의 온도 범위 내에서 비교적 느리게 냉각되는 것이 보장된다.
단결정은 예를 들어 수냉식 냉각기의 존재 하에 냉각될 수 있다. 의도된 체류 시간은 특히, 냉각기의 배열 및 성능을 통해 그리고 단결정이 용융물로부터 당겨지는 인상 속도를 통해 확립될 수 있다. 배열, 전력 및 인상 속도의 유리한 조합을, 예를 들어 시뮬레이션 계산을 통해 찾을 수 있다. 냉각기를 생략하는 것도 가능하다. 이 경우, 원하는 체류 시간 동안 필요한 인상 속도는, 단결정을 인상하기 위한 장치의 소정의 구성에 대하여 결정될 필요가 있다.
인상 속도는 바람직하게는 0.4 mm/min 이상 및 1.8　mm/min 이하이며, 이 범위는 특히 200 mm, 300 mm 이상의 직경을 갖는 단결정의 인상에 중요하다.
용융물에는 바람직하게 자기장이 가해진다. 자기장은 바람직하게 수평 자기장이다.
용융물의, 탄소로 또는 질소로 또는 탄소 및 질소로의 의도적 도핑이 생략된다.
예를 들어 DE 10 2014 221 421 B3에 기재된 바와 같이, 인상된 단결정은 단결정질 실리콘의 기판 웨이퍼 및 에피텍셜 코팅된 반도체 웨이퍼를 제공하기 위한 기판 웨이퍼를 제공하도록 더 처리된다. 동작 단계들은 바람직하게, 기판 웨이퍼의 기계적 프로세싱, 예를 들어 기판 웨이퍼의 측면의 랩핑 및/또는 그라인딩, 및 기판 웨이퍼의 에지의 라운딩을 포함한다. 기판 웨이퍼에는 바람직하게 또한 화학적 에칭 및 화학 기계적 연마가 가해진다. 따라서 연마된 에지 및 적어도 하나의 연마된 측면을 갖는다. 바람직하게, 상부 및 하부 측면이 연마된다. 실리콘의 에피텍셜 층이 연마된 측면 상에 증착된다. 이 단계는 바람직하게 단일 웨이퍼 리액터에서, 예를 들어 Applied Materials에 의해 공급되는 Centura®type의 리액터에서 수행된다. 증착 가스는 바람직하게, 수소-함유 실란, 예를 들어 TCS(trichlorosilane) 및 도펀트 함유 가스를 포함한다. TCS 사용의 경우 증착 온도는 바람직하게 1000 ℃ 이상 및 1250 ℃ 이하의 온도 범위 내에 있다.
에피텍셜 층의 증착은, 700 ℃보다 높은 온도에서 실시되는 기판 웨이퍼의 제1 열 처리이다.
이하, 본 발명은 도면 및 예를 참조하여 더 기재된다.
도 1, 도 3 및 도 4는 각각, 예를 나타내는 에피텍셜 코팅된 반도체 웨이퍼의 전면으로부터의 거리(D)의 함수로서 BMD의 밀도(NBMD)의 프로파일을 보여준다.
도 2는 비교예를 나타내는 에피텍셜 코팅된 반도체 웨이퍼의 전면으로부터의 거리(D)의 함수로서 BMD의 밀도(NBMD)의 프로파일을 보여준다.
단결정질 실리콘의 단결정이 CZ 방법에 의해 0.57 mm/min의 인상 속도로 인상되었다. 단결정은 수냉식 냉각기를 사용하여 냉각되었다. 용융물은 붕소로만 도핑되었고, 수평 자기장이 가해졌다. 도가니 온도 구간 내에서 단결정이 냉각된 체류 시간(dt)의 세부사항은 아래 표에서 찾아볼 수 있다. 300 mm의 직경 및 775 ㎛의 두께, 5.7×1017/cm3의 산소 농도 및 9　mΩcm의 저항률을 갖는 단결정으로부터 분리된 기판 웨이퍼는 실리콘의 p/p+ 에피텍셜 코팅된 반도체 웨이퍼를 제공하도록 더 처리되었다. 에피텍셜 층의 두께는 3 ㎛이었다.
이러한 에피텍셜 코팅된 반도체 웨이퍼의, BMD를 형성할 수 있는 가능성은, RIE 및 광학 현미경에서의 결함 카운트에 의해 에피텍셜 코팅된 반도체 웨이퍼의 2단계 열 처리(각각 산소 중에, 850 ℃, 1시간 및 1000 ℃, 1시간) 후에 확인되었다. 제조자 OXFORD INSTRUMENTS로부터의 Plasmalab System 133 type의 RIE 시스템이 에칭을 위한 가스로서 HBr, O2, Cl2 및 Ar과 함께 사용되었다. 2 Pa의 압력에서 그리고 350 W의 rf 전력으로, 1:100(SiO2:Si)의 범위 내의 선택도를 가지고 에칭이 실시되었다.
도 1은 에피텍셜 코팅된 반도체 웨이퍼의 전면으로부터의 거리(D)의 함수로서 BMD의 밀도(NBMD)의 프로파일을 보여준다. 따라서, 비교적 짧은 거리 내에서 5×109/cm3의 범위 내의 값으로 그 다음 떨어지기 위하여, 전면으로부터 1×1011/cm3보다 다소 작은 최대치로 비교적 작은 거리에서도 BMD의 밀도의 상승이 존재한다.
비교예:
단결정질 실리콘의 단결정이 CZ 방법에 의해 0.57 mm/min의 인상 속도로 인상되었다. 특정 온도 구간에서 단결정이 냉각된 체류 시간(dt)의 세부사항은 아래 표에서 찾아볼 수 있다. 300 mm의 직경 및 775 ㎛의 두께, 5.5×1017/cm3의 산소 농도 및 8　mΩcm의 저항률을 갖는 단결정으로부터 분리된 기판 웨이퍼는 실리콘의 p/p+ 에피텍셜 코팅된 반도체 웨이퍼를 제공하도록 더 처리되었다. 에피텍셜 층의 두께는 3 ㎛이었다.
이러한 에피텍셜 코팅된 반도체 웨이퍼의, BMD를 형성할 수 있는 가능성은, RIE 및 광학 현미경에서의 결함 카운트에 의해 에피텍셜 코팅된 반도체 웨이퍼의 2단계 열 처리(각각 산소 중에, 850 ℃, 1시간 및 1000 ℃, 1시간) 후에 확인되었다.
도 2는 에피텍셜 코팅된 반도체 웨이퍼의 전면으로부터의 거리(D)의 함수로서 BMD의 밀도(NBMD)의 프로파일을 보여준다. 따라서, 요구되는 특성을 갖는 BMD의 어떠한 최대치도 전면 가까이에 획득되지 않으며, BMD의 밀도는 명백하게 1×1010/cm3 미만으로 유지된다.
Figure pct00001
데이터는, 600 ℃ 이상의 온도 범위에서의 체류 시간이 특히 중요하다는 것을 보여준다. 원하는 BMD 프로파일이 전개될 수 있도록 비교적 길어야 한다.
2단계 열 처리 대신에, 상기 기재된 열 처리 중의 하나가 수행될 때, BMD 밀도의 유사한 프로파일이 또한 얻어진다.
도 3은, 1시간의 기간 동안 산소 중에 850 ℃의 온도에서 노에서의 열 처리 후에, 예에 따라 에피텍셜 코팅된 반도체 웨이퍼의 전면으로부터의 거리(D)의 함수로서 BMD의 밀도(NBMD)의 프로파일을 보여준다.
도 4는, 30분의 기간 동안 아르곤 중에 900 ℃의 온도에서 노에서의 열 처리 후에, 예에 따라 에피텍셜 코팅된 반도체 웨이퍼의 전면으로부터의 거리(D)의 함수로서 BMD의 밀도(NBMD)의 프로파일을 보여준다.
예시적인 실시예의 상기 설명은 예시로서 간주되어야 한다. 따라서 이루어진 본 개시는, 당해 기술 분야에서의 숙련자가 먼저 본 발명 및 관련 이점을 이해할 수 있게 하고, 다음으로는 당해 기술 분야에서의 숙련자의 이해 내에서 기재된 구조물 및 방법에 대한 명백한 변경 및 수정도 포함한다. 그러므로, 모든 이러한 변경 및 수정 그리고 등가물은 청구항의 보호 범위에 의해 커버되어야 할 것이다.

Claims (9)

  1. 단결정질 실리콘의 에피텍셜 코팅된 반도체 웨이퍼에 있어서,
    p+-도핑된 기판 웨이퍼;
    상기 기판 웨이퍼의 상부 측면을 덮는 단결정질 실리콘의 p-도핑된 에피텍셜 층;
    5.3×1017 atoms/cm3 이상 및 6.0×1017 atoms/cm3 이하인 상기 기판 웨이퍼의 산소 농도;
    5 mΩcm 이상 및 10 mΩcm 이하인 상기 반도체 웨이퍼의 저항률; 및
    상기 에피텍셜 코팅된 반도체 웨이퍼의 열 처리(heat treatment)의 결과로서 BMD를 형성할 수 있는 상기 반도체 웨이퍼의 가능성(potential)을 포함하며,
    상기 BMD의 밀도는 2×1010 /cm3 이상의 최대치를 가지며, 상기 에피텍셜 코팅된 반도체 웨이퍼의 전면(front side)으로부터의 상기 최대치의 거리는 20 ㎛ 이하이고, 상기 에피텍셜 코팅된 반도체 웨이퍼의 전면으로부터 20 ㎛의 거리에서 그리고 60 ㎛의 거리에서 BMD의 밀도의 비(ratio)는 5 이상인 것인, 단결정질 실리콘의 에피텍셜 코팅된 반도체 웨이퍼.
  2. 청구항 1에 있어서, 상기 에피텍셜 층은 1 ㎛ 이상 및 5 ㎛ 이하인 두께를 갖는 것인, 단결정질 실리콘의 에피텍셜 코팅된 반도체 웨이퍼.
  3. 청구항 1 또는 청구항 2에 있어서, 3 ㎛ 이상 및 7 ㎛ 이하인 두께를 갖는 무결함 영역(denuded zone)을 특징으로 하는, 단결정질 실리콘의 에피텍셜 코팅된 반도체 웨이퍼.
  4. 단결정질 실리콘의 p/p+ 에피텍셜 코팅된 반도체 웨이퍼를 제조하는 방법에 있어서,
    붕소로 도핑되며 도가니에 존재하는 용융물로부터 인상 속도(pulling rate)로 실리콘의 단결정을 인상하는 단계 - 상기 단결정의 지정된 부분(envisaged section)에서의 산소 농도가 5.3×1017 atoms/cm3 이상 및 6.0×1017 atoms/cm3 이하이고 상기 단결정의 저항률이 5 mΩcm 이상 및 10 mΩcm 이하임 - ;
    600 ℃에서 500 ℃까지의 제1 온도 범위 내에서 상기 단결정을 냉각시키고, 500 ℃에서 400 ℃까지의 제2 온도 범위 내에서 상기 단결정을 냉각시키는 단계 - 상기 제1 온도 범위 내의 체류 시간(dwell time)은 353분 이상 및 642분 이하이고, 상기 제2 온도 범위 내의 체류 시간은 493분 이상 및 948분 이하임 - ;
    냉각된 단결정의 지정된 부분으로부터 기판 웨이퍼를 분리하는 단계; 및
    상기 기판 웨이퍼의 연마된 상부 측면 상에 단결정질 실리콘의 p-도핑된 에피텍셜 층을 증착시키는 단계
    를 포함하는, 단결정질 실리콘의 p/p+ 에피텍셜 코팅된 반도체 웨이퍼를 제조하는 방법.
  5. 청구항 4에 있어서, 0.4 mm/min 이상 및 1.8 mm/min 이하의 인상 속도로 상기 단결정을 인상하는 단계를 포함하는, 단결정질 실리콘의 p/p+ 에피텍셜 코팅된 반도체 웨이퍼를 제조하는 방법.
  6. 청구항 4 또는 청구항 5에 있어서, 상기 용융물에 자기장을 가하는 단계를 포함하는, 단결정질 실리콘의 p/p+ 에피텍셜 코팅된 반도체 웨이퍼를 제조하는 방법.
  7. 청구항 4 내지 청구항 6 중 어느 한 항에 있어서, 상기 용융물에, 탄소의 또는 질소의 또는 탄소 및 질소의 의도적 첨가를 생략하는 단계를 포함하는, 단결정질 실리콘의 p/p+ 에피텍셜 코팅된 반도체 웨이퍼를 제조하는 방법.
  8. 청구항 4 내지 청구항 7 중 어느 한 항에 있어서, 수냉식 냉각기의 존재 하에 상기 단결정을 냉각시키는 단계를 포함하는, 단결정질 실리콘의 p/p+ 에피텍셜 코팅된 반도체 웨이퍼를 제조하는 방법.
  9. 청구항 4 내지 청구항 8 중 어느 한 항에 있어서, 상기 에피텍셜 층의 증착은, 700 ℃보다 높은 온도에서 실시되는 상기 기판 웨이퍼의 제1 열 처리인 것인, 단결정질 실리콘의 p/p+ 에피텍셜 코팅된 반도체 웨이퍼를 제조하는 방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017213587A1 (de) * 2017-08-04 2019-02-07 Siltronic Ag Halbleiterscheibe aus einkristallinem Silizium und Verfahren zur Herstellung der Halbleiterscheibe

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990088462A (ko) * 1998-05-22 1999-12-27 와다 다다시 에피텍셜실리콘단결정웨이퍼의제조방법및에피텍셜실리콘단결정웨이퍼
KR20070032336A (ko) * 2004-07-22 2007-03-21 신에쯔 한도타이 가부시키가이샤 실리콘 에피택셜 웨이퍼 및 그 제조방법
KR20070049666A (ko) * 2004-08-25 2007-05-11 신에쯔 한도타이 가부시키가이샤 실리콘 에피택셜 웨이퍼의 제조방법
KR20080041128A (ko) * 2006-11-06 2008-05-09 가부시키가이샤 섬코 에피택셜 웨이퍼의 제조 방법
KR20090101097A (ko) * 2008-03-21 2009-09-24 코바렌트 마테리얼 가부시키가이샤 실리콘웨이퍼
KR20100025728A (ko) * 2008-08-28 2010-03-10 매그나칩 반도체 유한회사 에피택셜 웨이퍼 제조 방법, 이를 적용한 에피택셜 웨이퍼,및 반도체 소자
JP2016504759A (ja) * 2012-11-19 2016-02-12 サンエディソン・セミコンダクター・リミテッドＳｕｎＥｄｉｓｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｌｉｍｉｔｅｄ 熱処理により不活性な酸素析出核を活性化する高析出密度ウエハの製造

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW331017B (en) * 1996-02-15 1998-05-01 Toshiba Co Ltd Manufacturing and checking method of semiconductor substrate
JP3601340B2 (ja) 1999-02-01 2004-12-15 信越半導体株式会社 エピタキシャルシリコンウエーハおよびその製造方法並びにエピタキシャルシリコンウエーハ用基板
JP2003124219A (ja) * 2001-10-10 2003-04-25 Sumitomo Mitsubishi Silicon Corp シリコンウエーハおよびエピタキシャルシリコンウエーハ
DE102005013831B4 (de) * 2005-03-24 2008-10-16 Siltronic Ag Siliciumscheibe und Verfahren zur thermischen Behandlung einer Siliciumscheibe
SG142208A1 (en) * 2006-10-18 2008-05-28 Siltronic Ag Process for producing p»-doped and epitaxially coated semiconductor wafers from silicon
DE102008046617B4 (de) * 2008-09-10 2016-02-04 Siltronic Ag Halbleiterscheibe aus einkristallinem Silizium und Verfahren für deren Herstellung
JP2011253978A (ja) 2010-06-03 2011-12-15 Sumco Corp エピタキシャル基板およびその製造方法
JP6020342B2 (ja) * 2013-05-10 2016-11-02 信越半導体株式会社 シリコンエピタキシャルウェーハ及びシリコンエピタキシャルウェーハの製造方法
DE102014221421B3 (de) 2014-10-22 2015-12-24 Siltronic Ag Verfahren zur Herstellung einer epitaktischen Halbleiterscheibe aus einkristallinem Silizium
DE102015200890A1 (de) * 2015-01-21 2016-07-21 Siltronic Ag Epitaktisch beschichtete Halbleiterscheibe und Verfahren zur Herstellung einer epitaktisch beschichteten Halbleiterscheibe
DE102015226399A1 (de) * 2015-12-22 2017-06-22 Siltronic Ag Siliciumscheibe mit homogener radialer Sauerstoffvariation
DE102017213587A1 (de) * 2017-08-04 2019-02-07 Siltronic Ag Halbleiterscheibe aus einkristallinem Silizium und Verfahren zur Herstellung der Halbleiterscheibe

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990088462A (ko) * 1998-05-22 1999-12-27 와다 다다시 에피텍셜실리콘단결정웨이퍼의제조방법및에피텍셜실리콘단결정웨이퍼
KR20070032336A (ko) * 2004-07-22 2007-03-21 신에쯔 한도타이 가부시키가이샤 실리콘 에피택셜 웨이퍼 및 그 제조방법
KR20070049666A (ko) * 2004-08-25 2007-05-11 신에쯔 한도타이 가부시키가이샤 실리콘 에피택셜 웨이퍼의 제조방법
KR20080041128A (ko) * 2006-11-06 2008-05-09 가부시키가이샤 섬코 에피택셜 웨이퍼의 제조 방법
KR20090101097A (ko) * 2008-03-21 2009-09-24 코바렌트 마테리얼 가부시키가이샤 실리콘웨이퍼
KR20100025728A (ko) * 2008-08-28 2010-03-10 매그나칩 반도체 유한회사 에피택셜 웨이퍼 제조 방법, 이를 적용한 에피택셜 웨이퍼,및 반도체 소자
JP2016504759A (ja) * 2012-11-19 2016-02-12 サンエディソン・セミコンダクター・リミテッドＳｕｎＥｄｉｓｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｌｉｍｉｔｅｄ 熱処理により不活性な酸素析出核を活性化する高析出密度ウエハの製造

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