TW201906173A - 包含氧化物半導體層的薄膜電晶體、製造該薄膜電晶體的方法、及包含該薄膜電晶體的顯示裝置 - Google Patents

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Abstract

本發明揭示一種薄膜電晶體(TFT)。該薄膜電晶體包括：一閘電極，設置在一基板上；一氧化物半導體層，被設置以在與該閘電極隔離的狀態下與該閘電極的至少一部分重疊；一閘極絕緣膜，設置在該閘電極與該氧化物半導體層之間；一源電極，連接到該氧化物半導體層；以及一汲電極，在與該源電極隔開的狀態下，連接到該氧化物半導體層，其中，該氧化物半導體層包含銦(In)、鎵(Ga)、鋅(Zn)、錫(Sn)和氧(O)；該氧化物半導體層中的銦(In)的含量大於鎵(Ga)的含量；銦(In)的含量實質上等於鋅(Zn)的含量；以及錫(Sn)與銦(In)的含量比(Sn/In)為0.1至0.25。

Description

包含氧化物半導體層的薄膜電晶體、製造該薄膜電晶體的方法、及包含該薄膜電晶體的顯示裝置
本發明係關於一種包含氧化物半導體層的薄膜電晶體、一種製造該薄膜電晶體的方法、以及一種包括該薄膜電晶體的顯示裝置。
在電子設備領域中，薄膜電晶體已被廣泛地使用為開關裝置或是驅動裝置。特別是，由於薄膜電晶體可製造在玻璃基板或是塑料基板上，因此薄膜電晶體已被廣泛地使用為例如液晶顯示裝置或有機發光顯示裝置的顯示裝置的開關裝置。
基於構成主動層的材質，薄膜電晶體可被歸類為：非晶矽薄膜電晶體，其中使用非晶矽作為主動層；多晶矽薄膜電晶體，其中使用多晶矽作為主動層，或為氧化物半導體薄膜電晶體，其中使用氧化物半導體作為主動層。
非晶矽薄膜電晶體(一矽TFT)優點在於製造時間縮短且製造成本低，因為非晶矽於短時間內沉積以形成主動層。然而，非晶矽薄膜電晶體的缺點在於非晶矽薄膜電晶體具有低遷移率，例如霍耳遷移率(Hall mobility)，從而非晶矽薄膜電晶體的電流驅動能力不佳，且非晶矽薄膜電晶體的臨界電壓發生變化，因此主動矩陣有機發光二極體(AMOLED)中的非晶矽薄膜電晶體的使用受到限制。
多晶矽薄膜電晶體(多矽的TFT)藉由沉積和結晶化非晶矽製成。由於需要結晶非晶矽的製程以製造多晶矽薄膜電晶體，因此製程的數量增加，結果增加了製造成本。此外，由於結晶過程是在高處理溫度下進行，因此 難以將多晶矽薄膜電晶體應用於大型設備。再者，由於其多晶性質，難以確保多晶矽薄膜電晶體的均勻性。
就氧化物半導體薄膜電晶體(氧化物半導體TFT)而言，可以在相對低的溫度下沉積構成主動層的氧化物，氧化物半導體薄膜電晶體的遷移率高，並且根據氧的含量，氧化物的電阻變化很大，從而容易獲得氧化物半導體薄膜電晶體之所需的物理性質。另外，氧化物半導體薄膜電晶體在實現透明顯示器方面是有利的，因為氧化物半導體由於氧化物的性質是透明的。氧化物半導體由氧化鋅(ZnO)、氧化銦鋅(InZnO)或銦鎵鋅氧化物(InGaZnO4)製成。
[相關技術文件] [專利文獻]
專利文獻0001：韓國專利申請公開第10-2015-0027164號，發明名稱：薄膜電晶體。
專利文獻0002：韓國專利申請公開第10-2016-0098360號，發明名稱：薄膜電晶體。
本發明是鑒於上述問題而完成的，其目的在於提供一種包含氧化物半導體層的薄膜電晶體，該氧化物半導體層包含錫(Sn)，並且呈現優異的遷移率和可靠性。
本發明的另一個目的是提供一種薄膜電晶體，包括具有預定厚度的氧化物半導體層，並且在預定溫度下透過沉積和熱處理而形成，由此薄膜電晶體呈現出色的耐熱和耐光能力。
本發明的另一個目的是提供一種製造上述薄膜電晶體的方法及一種包含上述薄膜電晶體的顯示裝置。
根據本發明的一態樣，上述和其他目的可以透過薄膜電晶體的設置來完成，該薄膜電晶體包括：一閘電極，設置在一基板上；一氧化物半導體層，被設置以在與該閘電極隔離的狀態下與閘電極的至少一部分重疊；一閘極絕緣膜，設置在該閘電極與該氧化物半導體層之間；一源電極，連接到該氧化物半導體層；以及一汲電極，在與該源電極間隔開的狀態下，連接到該氧化物半導體層半導體層，其中該氧化物半導體層包含銦(In)、鎵(Ga)、鋅(Zn)、錫(Sn)、和氧(O)，在該氧化物半導體層中的銦(In)的含量大於鎵(Ga) 的含量，銦(In)的含量實質上等於鋅(Zn)的含量，以及錫(Sn)與銦(In)的含量比(Sn/In)為0.1至0.25。
該氧化物半導體層可以具有20nm或更高的厚度。
該氧化物半導體層可以具有C軸取向的結晶度。
該氧化物半導體層可以具有18cm2/V．s或更高的遷移率。
該氧化物半導體層可以具有5 x 1017EA/cm3或更高的載子濃度。
該氧化物半導體層可以具有6.5g/cm3或更高的填充密度。
該氧化物半導體層可以具有2.0 x 1017spins/cm3或更低的自旋密度。
該氧化物半導體層可以具有1.5 x 1017spins/cm3或更高的自旋密度。
該氧化物半導體層可以具有依序堆疊的一第一層和一第二層，並且該第二層的氧(O)含量可以大於該第一層的氧(O)含量。
該第二層可以具有相當於該氧化物半導體層的厚度的5%至20%。
該第二層可以具有相當於該第一層的氧含量1.2至2.5倍的氧含量。
不與該源電極和該汲電極重疊的該第二層的區域的厚度可以大於與該源電極或該汲電極中的至少一個重疊的該第二層的區域的厚度。
根據本發明的另一態樣，提供一種製造薄膜電晶體的方法，包括：在一基板上形成一閘電極；形成一氧化物半導體層，該氧化物半導體層在與該閘電極隔離的狀態下與該閘電極的至少一部分重疊；形成一閘極絕緣膜，用於將該閘電極和該氧化物半導體層彼此隔離；以及形成連接到該氧化物半導體層的一源電極和一汲電極，該源電極和該汲電極設置成彼此間隔開，其中該氧化物半導體層包含銦(In)、鎵(Ga)、鋅(Zn)、錫(Sn)、和氧(O)，在該氧化物半導體層中的銦(In)的含量大於鎵(Ga)的含量，銦(In)的含量實質上等於鋅(Zn)的含量，以及錫(Sn)與銦(In)的含量比(Sn/In)為0.1至0.25。
該氧化物半導體層可透過沉積而形成，且該沉積可於150℃或是更高的溫度下進行。
該氧化物半導體層可以具有20nm或更高的厚度。
該方法可以進一步包括電漿處理該氧化物半導體層。
在電漿處理該氧化物半導體層的步驟可以使用N2O。
在電漿處理該氧化物半導體層的步驟中可以施加2.0至2.5kW/m2範圍的能量。
該方法可以進一步包括在執行形成該氧化物半導體層的步驟之後，在300℃或更高的溫度下對該氧化物半導體層進行熱處理。
該閘電極、該閘極絕緣膜、以及該氧化物半導體層可以依序地形成在該基板上。
該氧化物半導體層、該閘極絕緣膜、以及該閘電極可以依序地形成在該基板上。
根據本發明的進一步態樣，提供一種顯示裝置，包括：一基板；一薄膜電晶體，設置在該基板上；以及一第一電極，連接到該薄膜電晶體，其中該薄膜薄膜電晶體包含：一閘電極，設置在該基板上；一氧化物半導體層，被設置以在與該閘電極隔離的狀態下與該閘電極的至少一部分重疊；一閘極絕緣膜，設置在該閘電極與該氧化物半導體層之間；一源電極，連接到該氧化物半導體層；以及一汲電極，在與該源電極間隔開的狀態下，連接到該氧化物半導體層，其中該氧化物半導體層包含銦(In)、鎵(Ga)、鋅(Zn)、錫(Sn)、和氧(O)，該氧化物半導體層中銦(In)的含量大於鎵(Ga)的含量，銦的含量(In)實質上等於鋅(Zn)的含量，以及錫(Sn)與銦(In)的含量比(Sn/In)為0.1至0.25。
該顯示裝置可以進一步包括一有機層，設置在該第一電極上；該有機層包含一有機發光層；以及一第二電極，設置在該有機層上。
該顯示裝置可以進一步包括一液晶層，設置在該第一電極上；以及一第二電極，設置在該液晶層上。
100‧‧‧薄膜電晶體
101‧‧‧基板
102‧‧‧相對基板
110‧‧‧閘電極
120‧‧‧氧化物半導體層
121‧‧‧第一層
122‧‧‧第二層
130‧‧‧源電極
140‧‧‧汲電極
150‧‧‧閘極絕緣膜
151‧‧‧第一閘極絕緣膜
152‧‧‧第二閘極絕緣膜
160‧‧‧緩衝層
170‧‧‧層間絕緣膜
180‧‧‧蝕刻阻擋層
190‧‧‧平坦化膜
191‧‧‧緩衝層
200‧‧‧薄膜電晶體
201‧‧‧薄膜電晶體
250‧‧‧堤岸層
270‧‧‧有機發光裝置
271‧‧‧第一電極
272‧‧‧有機層
273‧‧‧第二電極
300‧‧‧薄膜電晶體
320‧‧‧阻障層
341‧‧‧濾色器
342‧‧‧濾色器
350‧‧‧擋光單元
381‧‧‧第一電極
382‧‧‧液晶層
383‧‧‧第二電極
400‧‧‧薄膜電晶體
500‧‧‧薄膜電晶體
600‧‧‧薄膜電晶體
700‧‧‧顯示裝置
800‧‧‧顯示裝置
CH‧‧‧接觸孔
S11~S16‧‧‧氧化物半導體層樣品
通過以下結合附圖的詳細描述，將更清楚地理解本發明的上述和其他目的、特徵和其他優點，其中：圖1係根據本發明一實施例之薄膜電晶體的剖面圖； 圖2A和圖2B係根據本發明其他實施例之薄膜電晶體的剖面圖；圖3係根據本發明另一實施例之薄膜電晶體的剖面圖；圖4係根據本發明另一實施例之薄膜電晶體的剖面圖；圖5係根據本發明另一實施例之薄膜電晶體的剖面圖；圖6係根據本發明另一實施例之薄膜電晶體的剖面圖；圖7A至圖7F係顯示根據本發明另一實施例之製造薄膜電晶體的流程的視圖；圖8係根據本發明另一實施例之顯示裝置的示意性剖面圖；圖9係根據本發明再一實施例之顯示裝置的示意性剖面圖；圖10、圖11、和圖12係分別顯示根據比較例1、2和3之薄膜電晶體的臨界電壓的測量結果的視圖；圖13、圖14，和圖15係分別顯示根據比較例4和比較例1和2之薄膜電晶體的臨界電壓的測量結果的視圖；圖16係顯示氧化物半導體層樣品之自旋密度的測量結果的視圖；圖17係顯示氧化物半導體層樣品之填充密度的測量結果的視圖；圖18A至圖18E係氧化物半導體層樣品的透射電子顯微鏡(TEM)圖片；圖19係顯示氧化物半導體層之X光繞射(XRD)的分析結果的視圖；圖20和圖21係顯示使用氧化物半導體層樣品所製造之薄膜電晶體的臨界電壓的測量結果的視圖；圖22係顯示氧化物半導體層樣品之遷移率和載子濃度的測量結果的視圖；圖23係顯示氧化物半導體層樣品之填充密度和自旋密度的測量結果的視圖；圖24係顯示薄膜電晶體之遷移率和臨界電壓的測量結果的視圖；圖25係顯示薄膜電晶體之正偏壓溫度應力(PBTS)和負偏壓溫度照度應力(NBTIS)的測量結果的視圖；圖26、圖27、圖28、圖29和圖30係顯示根據表4中所示之組成所製造之包含氧化物半導體層的薄膜電晶體的臨界電壓的測量結果的視圖；以及圖31、圖32，和圖33係顯示薄膜電晶體之臨界電壓的測量結果的視圖。
通過參考附圖描述的以下實施例，將闡明本發明的優點和特徵及其實施方法。然而，本發明可以以不同的形式實施，並且不應該被解釋為限於這裡闡述的實施例。相反地，提供這些實施例是為了使本發明徹底和完整，並且向本領域技術人員充分傳達本發明的範圍。此外，本發明僅由本申請專利範圍的範疇限定。
用於描述本發明的實施例的附圖中揭露的形狀、尺寸、比例、角度和數量僅僅是示例，因此本發明不限於所示的細節。相同的參考編號始終表示相同的元件。在以下描述中，當確定相關已知功能或配置的詳細描述不必要地模糊本發明的重點時，將省略詳細描述。
在使用本說明書中描述之“包括”、“具有”和“包含”的情況下，除非使用“僅”，否則也可以存在另一部分。除非另有說明，否則單數形式的術語可包括複數形式。
在解釋一元件時，該元件應理解為包括一誤差區域，即便其中並未明確描述。
描述位置關係時，例如，當位置依序被描述為“上”、“上方”、“下方”和“下一個”時，可以包括其間沒有接觸的情況，除非“僅”或“直接”被使用。如果提到第一元件位於第二元件“上”，則並不意味著第一元件實質上位於圖中第二元件的上方。可以根據物體的方向改變相關物體的上部和下部。因此，第一元件位於第二元件“上”的情況包括圖中或實際配置中第一元件位於第二元件“下方”的情況，以及第一元件位於的第二元件“上方”的情況。
在描述時間關係時，例如，當時間依序被描述為“之後”，“後續”、“下一個”和“之前”時，可以包括不連續的情況，除非“僅僅”或“直接”被使用。
應當理解，儘管這裡可以使用術語“第一”、“第二”等來描述各種元件，但是這些元件不應受這些術語的限制。這些術語僅用於區分一個元件與另一個元件。例如，在不脫離本發明的範圍下，第一元件可以被稱為第二元件，並且類似地，第二元件可以被稱為第一元件。
術語“第一水平軸方向”、“第二水平軸方向”以及“垂直軸方向”不應僅基於各個方向彼此垂直的幾何關係來解釋，並且可以意味著在本發明的組件可以在功能上操作的範圍內具有更寬方向性的方向。
應理解，術語“至少一個”包括與任何一個項目相關的所有組合。例如，“第一元件，第二元件和第三元件中的至少一個”可以包括從第一、第二、和第三元件以及第一、第二和第三元件中的每個元件中選擇的兩個或更多個元件的所有組合。
本發明各種實施例的特徵可以部分地或整體地彼此耦合或組合，並且可以彼此不同地相互操作並且技術上驅動，如本領域技術人員可以充分理解的。本發明的實施例可以彼此獨立地執行，或者可以以相互依賴的關係一起執行。
在下文中，將參照附圖詳細描述根據本發明實施例的薄膜電晶體、製造該薄膜電晶體的方法以及包含該薄膜電晶體的顯示裝置。在附圖中，相同或相似的元件由相同的參考標記表示，即使它們在不同的圖式中示出。
圖1係根據本發明一實施例之薄膜電晶體100的示意性剖面圖。
根據本發明實施例的薄膜電晶體100包括：閘電極110，設置在基板101上；氧化物半導體層120，被設置以與閘電極110隔離的狀態下與閘電極110的至少一部分重疊；閘極絕緣膜150，設置在閘電極110與氧化物半導體層120之間；源電極130，連接到氧化物半導體層120；以及汲電極140，在與源電極130隔開的狀態下連接到氧化物半導體層120。
可以使用玻璃或塑料作為基板101。呈現撓性的透明塑料，像是聚醯亞胺，可以用作塑料。
在使用聚酰亞胺作為基板101的情況下，考慮到在基板101上進行高溫沉積製程的事實，可以使用耐高溫的耐熱聚酰亞胺。在這種情況下，諸如沉積和蝕刻的製程可以在聚酰亞胺基板設置在由諸如玻璃的高耐用材料構成的載體基板上的狀態下進行，以形成薄膜電晶體100。
緩衝層(圖未顯示)可以設置在基板101上。該緩衝層可形成為具有單層，或者可以堆疊由不同材料製成的複數層以構成緩衝層。設置在基板101上的緩衝層也可以稱為鈍化膜。該緩衝層可以省略。
閘電極110設置在基板101上。閘電極110可以包括：鋁基金屬(例如鋁(Al)或鋁合金)、銀基金屬(例如銀(Ag)或銀合金)、銅基金屬(例如銅(Cu)或銅合金)、鉬基金屬(例如鉬(Mo)或鉬合金)、鉻(Cr)、鉭 (Ta)、釹(Nd)或鈦(Ti)中的至少一者。閘電極110可以具有包括具有不同物理特性之至少兩個導電膜的多層膜結構。
閘極絕緣膜150設置在閘電極110上。閘極絕緣膜150作為在氧化物半導體層120與閘電極110之間的絕緣膜。
閘極絕緣膜150可以包括氧化矽或氮化矽中的至少一種。閘極絕緣膜150可以包括氧化鋁(Al2O3)。
閘極絕緣膜150可以具有單膜結構或多膜結構。例如，氧化鋁層、氧化矽層、和氮化矽層中的任何一個可以單獨地形成閘極絕緣膜150。或者，可以堆疊氧化鋁層、氧化矽層、和氮化矽層以形成閘極絕緣膜150。
參照圖1，閘極絕緣膜150包括兩個絕緣膜151和152。該兩個絕緣膜151和152可以分別稱為第一閘極絕緣膜151和第二閘極絕緣膜152。然而，根據本發明實施例的閘極絕緣膜150的結構不限於此。例如，閘極絕緣膜150可以由單膜組成，或者可以由三膜或多膜組成。
根據本發明的一實施例，氧化物半導體層120設置在閘極絕緣膜150上。氧化物半導體層120與閘電極110隔離，並與閘電極110的至少一部份重疊。
氧化物半導體層120包含銦(In)、鎵(Ga)、鋅(Zn)、錫(Sn)、和氧(O)。銦(In)、鎵(Ga)、鋅(Zn)、錫(Sn)為基於5s軌域的金屬，其中每一個可以與氧結合，以呈現半導體特性。
根據本發明一實施例之包含銦(In)、鎵(Ga)、鋅(Zn)、錫(Sn)的氧化物半導體層120亦可以稱為IGZTO半導體層。
根據本發明的一實施例，氧化物半導體層120中的銦(In)的含量大於氧化物半導體層120中的鎵(Ga)的含量，且氧化物半導體層120中的銦(In)的含量實質上等於氧化物半導體層120中的鋅(Zn)的含量。此處，每種成分的含量基於原子數設定，並且可以表示為原子百分比(at%)。以下情況也是如此。
銦(In)的含量可以為鎵(Ga)的含量的1.5倍至5倍。當銦(In)的量小於鎵(Ga)的含量的1.5倍時，氧化物半導體層120的電特性可能劣化。當銦(In)的量高於鎵(Ga)的含量的5倍時，氧化物半導體層120的層穩定性可能劣化。特別是，銦(In)的含量可以為鎵(Ga)的含量的2倍至4倍。
銦(In)的含量和鋅(Zn)的含量基於原子數實質上是相同的。這裡，“實質上相同的含量”表示誤差範圍內的相同含量。例如，銦(In)的含量和鋅(Zn)的含量在±10%的誤差範圍內可以是實質上相同的。更具體地，銦(In)的含量可以是鋅(Zn)的含量的0.9至1.1倍。
根據本發明實施例的氧化物半導體層120包含相對少量的錫(Sn)。根據本發明的實施例，錫(Sn)的含量與銦(In)的含量的比例(Sn/In)為0.1至0.25。基於原子數，銦(In)的含量可以是錫(Sn)的含量的4至10倍。
例如，基於原子數，銦(In)的含量可以是銦(In)、鎵(Ga)、鋅(Zn)和錫(Sn)的總含量的30至50%。鎵(Ga)的含量可以是其總含量的10至20%，鋅(Zn)的含量可以是其總含量的20至50%，而錫(Sn)的含量可以是其總含量的3至12.5%。
在錫(Sn)的含量與銦(In)的含量的比例(Sn/In)小於0.1的情況下，氧化物半導體層120的遷移率、載流子濃度、填充積密度和負偏壓溫度照度應力(NBTIS)可以減小，並且氧化物半導體層120的自旋密度可以增加，由此，可以增加氧化物半導體層120中缺陷的發生率，並且可以增加氧化物半導體層120的臨界電壓的變化△Vth和氧化物半導體層120的正偏置溫度應力(PBTS)。
此處，NBTIS為光照射情況下的應力，如負(-)偏電壓、預設溫度、和預定照度。NBTIS通常具有負(-)值。在NBTIS減少的情況下，這意味著NBTIS的負(-)絕對值增加。在NBTIS減小(或NBTIS的絕對值增加)的情況下，氧化物半導體層120或薄膜電晶體100對溫度和光的應力可以增加，由此可以降低氧化物半導體層120或薄膜電晶體100的可靠性。
PBTS是在施加正(+)偏壓和預定溫度的條件下的應力。PBTS通常具有正(+)值。在增加PBTS的情況下，可以增加氧化物半導體層120或薄膜電晶體100的應力，並且可以增加氧化物半導體層120或薄膜電晶體100的臨界電壓的變化△Vth。
另一方面，即使在錫(Sn)的含量與銦(In)的含量的比例(Sn/In)大於0.25的情況下，氧化物半導體層120的遷移率和載流子濃度不再進一步增加，而是保持飽和，由此不會出現由於錫(Sn)的含量增加而產生的影響。 而是，在錫(Sn)的含量與銦(In)的含量的比例(Sn/In)大於0.25的情況下，氧化物半導體層120的填充密度減小，且氧化物半導體層120的自旋密度增加，由此氧化物半導體層120中缺陷的發生率增加。另外，NBTIS減小(即，NBTIS的絕對值增加)並且PBTS增加，由此氧化物半導體層120和薄膜電晶體100的應力增加，氧化物半導體層120和薄膜電晶體100的臨界電壓的變化△Vth增加，並且其s因子(s-factor)增加。
該S因子(次臨界擺幅)係表示在顯示汲極電流與閘極電壓的特性的曲線圖中，薄膜電晶體作為開關裝置操作的時段內的斜率的倒數。在s因子增加的情況下，在顯示汲極電流與閘極電壓的特性的曲線圖中斜率減小，由此薄膜電晶體100的開關特性劣化。
在根據本發明實施例的氧化物半導體層120中，錫(Sn)的含量為銦(In)(0.1Sn/In0.25)的含量的10%至25%，由此氧化物半導體層120可以表現出優異的遷移率、臨界電壓(Vth)特性和可靠性。另外，包含根據本發明實施例的氧化物半導體層120的薄膜電晶體100表現出優異的遷移率和臨界電壓特性。此外，薄膜電晶體100具有低PBTS和NBTIS(絕對值)，由此薄膜電晶體100的可靠性係優異的。
根據本發明的一實施例，氧化物半導體層120具有20nm或更高的厚度。在氧化物半導體層120的厚度低於20nm的情況下，其臨界電壓Vth增加，其PBTS增加，其NBTIS減小，然後其s因子增加，並且其臨界電壓Vth的分佈增加。臨界電壓Vth的分佈表示臨界電壓Vth的變化程度。在臨界電壓Vth的分佈高的情況下，臨界電壓Vth的均勻性低，由此薄膜電晶體的臨界電壓Vth不具有特定值而被改變。結果，減小了薄膜電晶體100的開關特性，從而降低了薄膜電晶體100的可靠性。
氧化物半導體層120的厚度可以調整至50nm或更低。更精確來說，氧化物半導體層120的厚度可以調整至40nm或更低。再更精確地說，氧化物半導體層120的厚度可以調整至30nm或更低。然而，本發明並不限於此。氧化物半導體層120的厚度可以依照需求來改變。
根據本發明的一實施例，氧化物半導體層120具有C軸取向的結晶度。更精確來說，根據本發明實施例的氧化物半導體層120可以具有複數個結 晶部分。結晶部分是具有結晶度的區域。C軸面向與氧化物半導體層120的表面大致垂直的方向(法線)。
氧化物半導體層120的結晶度可以在氧化物半導體層120的沉積過程中執行熱處理來形成。包含由於可見光或紫外線的照射而顯示出結晶度的氧化物半導體層120的薄膜電晶體100的特性的波動是很小的。呈現結晶度的氧化物半導體層120具有比非結晶度的氧化物半導體層更低的缺陷密度，並且氧化物半導體層120的遷移率的降低受到限制。可以使用透射電子顯微鏡(TEM)觀察氧化物半導體層120的結晶度。
在根據本發明實施例的氧化物半導體層120上進行X射線繞射(XRD)分析的情況下，峰值出現在32度繞射角(2 θ)附近(參見圖19)。在32度繞射角(2 θ)處的峰值對應於C軸取向的結晶度。
根據本發明的一實施例，氧化物半導體層120具有18cm2/V．s或更高的遷移率。在氧化物半導體層120具有18cm2/V．s或更高遷移率的情況下，薄膜電晶體100可以具備絕佳的電流特性。根據本發明的一實施例，可以調整銦(In)、鎵(Ga)、鋅(Zn)和錫(Sn)的含量，並且可以控制製程條件，使得氧化物半導體層120具有18cm2/V．s或更高的遷移率。更具體地，氧化物半導體層120可以具有20cm2/V．s或更高的遷移率。
由於根據本發明實施例的氧化物半導體層120具有絕佳的遷移率，薄膜電晶體100可以呈現絕佳的電流特性。因此，根據本發明實施例的薄膜電晶體100可以應用於大面積顯示裝置或高解析度的顯示裝置，使得顯示裝置表現出優異的顯示特性。
此外，氧化物半導體層120可以具有5 x 1017EA/cm3或更高的載子濃度。更精確來說，氧化物半導體層120可以具有範圍從5 x 1017EA/cm3至1 x 1019EA/cm3的載子濃度。可以調整銦(In)、鎵(Ga)、鋅(Zn)、錫(Sn)的含量、沉積溫度，以及熱處理溫度，以控制載子濃度。
根據本發明實施例的氧化物半導體層120具有6.5g/cm3或更高的填充密度。精確來說，根據本發明實施例的氧化物半導體層120可以具從6.5至7.0g/cm3範圍的填充密度。更精確來說，氧化物半導體層120可以具有從6.5至6.8g/cm3範圍的填充密度。
常用作氧化物半導體的IGZO基氧化物半導體具有約6.3g/cm3的填充密度。相反地，根據本發明實施例的氧化物半導體層120可以具有6.5g/cm3或更高的填充密度。因此，根據本發明實施例的氧化物半導體層120可以是結晶的，並且包含氧化物半導體層120的薄膜電晶體100可以能夠承受可見光或紫外線。結果，減少了由於可見光或紫外線照射引起的薄膜電晶體100的特性波動，從而提高了薄膜電晶體100的可靠性。
根據本發明實施例的氧化物半導體層120具有2.0 x 1017spins/cm3或更高的自旋密度。該自旋密度是基於其可以確定氧化物半導體層120的缺陷密度的準則。這裡，缺陷密度是氧化物半導體層120中原子缺陷程度的量度。更具體地，缺陷密度可以對應於氧(O)原子的缺陷程度。在氧化物半導體層120的自旋密度為2.0×1017spins/cm3或更低的情況下，例如氧空位(O-空位)的氧缺陷得以防止，從而防止氧化物半導體層120變成導體。
更精確來說，根據本發明實施例的氧化物半導體層120具有1.5 x 1017spins/cm3或更高的自旋密度。即，氧化物半導體層120可以具有從1.5x1017spins/cm3至2.0x1017spins/cm3範圍的自旋密度。
具有上述特性之根據本發明實施例的氧化物半導體層120可以形成通道長度為4μm或更小的短通道。這裡，通道長度可以定義為源電極130與汲電極140之間的距離。因此，在使用根據本發明實施例的氧化物半導體層120的情況下，薄膜電晶體100的區域可以減少。因此，薄膜電晶體100可以用於製造超高密度或超高解析度的顯示裝置。
源電極130被設置以連接到氧化物半導體層120。汲電極140在與源電極130間隔開的狀態下連接到氧化物半導體層120。參照圖1，源電極130和汲電極140設置在閘極絕緣膜150上，並且與氧化物半導體層120的至少一部分重疊。
源電極130和汲電極140中的每一個皆可以包含鉬(Mo)、鋁(Al)、鉻(Cr)、金(Au)、鈦(Ti)、鎳(Ni)、釹(Nd)、和銅(Cu)中的至少一種，或其合金。源電極130和汲電極140中的每一個皆可以形成為具有由金屬或金屬合金製成的單層，或者可以形成為具有複數層，例如二層或是更多層。
其中閘電極110設置在如圖1所示之氧化物半導體層120下方的結構被稱為底閘極結構。這裡，氧化物半導體層120、閘電極110、源電極130和汲電極140形成薄膜電晶體100。
圖2A是根據本發明另一實施例之薄膜電晶體200的剖面圖。在下文中，將省略對已經在上面描述的組件的描述，以避免重複描述。
根據本發明另一個實施例的氧化物半導體層120具有堆疊複數層的結構。參照圖2A，氧化物半導體層120具有依序堆疊的第一層121和第二層122。第二層122的氧(O)含量大於第一層121的氧(O)含量。例如，第二層122的氧含量可以是第一層的氧含量的1.2至2.5倍。因此，即使當第二層122中的氧氣損失時，第二層122的氧含量也可以保持足以實現第二層122的半導體特性。然而，基於銦(In)、鎵(Ga)、鋅(Zn)和錫(Sn)的總量，銦(In)、鎵(Ga)、鋅(Zn)、和錫(Sn)各自的含量在第一層和第二層中實質上是相同的。
參考圖2A，第二層122的上部的至少一部分可以從源電極130和汲電極140暴露，以便接觸另外形成的絕緣層。此時，氧可能在第二層122中損失。由於第二層122的氧(O)含量大於第一層121的氧(O)含量，因此，即使氧在第二層122中損失，也可以保持第二層122的優異半導體特性。
根據本發明另一實施例，通道區域可以形成在氧化物半導體層120的第二層122中。該通道區域可以形成在氧化物半導體層120的第一層121中。
第二層122的厚度沒有特別限制。考量到製程的特性和通道區的穩定性，第二層122的厚度可以是氧化物半導體層120的厚度的5%至20%。然而，本發明不限於此。第二層122的厚度可以小於氧化物半導體層120的厚度的5%，或者可以大於氧化物半導體層120的厚度的20%。
圖2B是根據本發明另一實施例之薄膜電晶體201的剖面圖。參考圖2B，不與源電極130和汲電極140重疊的第二層122的區域的厚度大於與源電極130或汲電極中的至少一者重疊的第二層122的區域的厚度。可以通過電漿處理等藉由注入氧來形成第二層122。此時，源電極130和汲電極140中的每一個用作屏蔽層。結果，與源電極130或汲電極140重疊的第二層122的區域的厚度可以小於不與源電極130或汲電極140重疊的第二層122的區域的厚度。
圖3係根據本發明另一實施例之薄膜電晶體300的剖面圖。
圖3所示的薄膜電晶體300包括：緩衝層160，設置在基板101上；氧化物半導體層120，設置在緩衝層160上；閘電極110，被設置以在與氧化物半導體層120隔離的狀態下與氧化物半導體層120的至少一部分重疊；閘極絕緣膜150，設置在閘電極110與氧化物半導體層120之間；層間絕緣膜170，設置在閘電極110上；源電極130，連接到氧化物半導體層120；以及汲電極140，在與源電極130間隔開的狀態下連接到氧化物半導體層120。
緩衝層160可以包括氧化矽或氮化矽中的至少一種。緩衝層160表現出高絕緣性、高濕氣和氧阻擋性以及平面性。緩衝層160保護氧化物半導體層120。
緩衝層160可以由單膜構成，或者可以具有其中堆疊兩個或更多個膜的結構。光阻擋層(圖未示出)可以設置在基板101與緩衝層160之間或緩衝層160上。該光阻擋層保護氧化物半導體層120免受光照。
氧化物半導體層120包含銦(In)、鎵(Ga)、鋅(Zn)、錫(Sn)，和氧(O)。銦(In)的含量大於鎵(Ga)的含量，且銦(In)的含量實質上等於鋅(Zn)的含量。錫(Sn)的含量與銦(In)的含量比(Sn/In)為0.1至0.25。
閘極絕緣膜150設置在氧化物半導體層120上，且閘電極110設置在閘極絕緣膜150上。閘電極110透過閘極絕緣膜150與氧化物半導體層120隔離。由單層組成的閘極絕緣膜150顯示在圖3中。
層間絕緣膜170設置在閘電極110上。層間絕緣膜170由絕緣材質組成。具體來說，層間絕緣膜170可以由有機材質、無機材質或包含有機材質層和無機材質層的堆疊組成。
源電極130和汲電極140可以設置在層間絕緣層170上。源電極130和汲電極140在彼此間隔開的狀態下連接到氧化物半導體層120。參考圖3，源電極130和汲電極140經由穿過層間絕緣膜170所形成的接觸孔連接到氧化物半導體層120。
如圖3中所示，閘電極110設置在氧化物半導體層120上方的結構稱作頂閘極結構。氧化物半導體層120、閘電極110、源電極130、以及汲電極140形成薄膜電晶體300。
圖4係根據本發明另一實施例之薄膜電晶體400的剖面圖；與圖3所示的薄膜電晶體300不同，圖4所示的薄膜電晶體400具有氧化物半導體層120，其形成具有複數層堆疊的結構。
根據圖4，氧化物半導體層120具有依序堆疊的第一層121和第二層122。此處，第二層122的氧(O)含量大於第一層121的氧(O)含量。第二層122上部接觸層間絕緣膜170。由於第二層122包含相當大量的氧(O)，即便第二層122中的氧由於接觸層間絕緣膜170而損失，仍可以維持第二層122絕佳的半導體層特性。
圖5係根據本發明另一實施例之薄膜電晶體500的剖面圖。
與圖1所示的薄膜電晶體100相比，顯示於圖5中的薄膜電晶體500進一步包含設置在氧化物半導體層120上的蝕刻阻擋層180。蝕刻阻擋層180可以由例如氧化矽的絕緣材料製成。蝕刻阻擋層180可以保護氧化物半導體層120的通道區域。因此，根據本發明一實施例的氧化物半導體層120可以應用於具有蝕刻阻擋層結構的薄膜電晶體500。
圖6係根據本發明另一實施例之薄膜電晶體600的剖面圖。
與圖2A所示的薄膜電晶體200相比，圖6所示的薄膜電晶體600進一步包括設置在氧化物半導體層120上的蝕刻阻擋層180。更精確來說，蝕刻阻擋層180設置在氧化物半導體層120的第二層122上。蝕刻阻擋層180可以由例如氧化矽的絕緣材質製成。蝕刻阻擋層180可以保護氧化物半導體層120的通道區域。
以下，將參照圖7A至圖7F說明製造薄膜電晶體201的方法。
圖7A至圖7F係顯示根據本發明一實施例之製造薄膜電晶體201的方法的視圖。
參照圖7A，閘電極110形成在基板101上。
即便圖未顯示，在閘極電極110形成在基板101上之前，緩衝層(圖未顯示)可以形成在基板101上。閘電極110可以形成在緩衝層300上。
可以使用玻璃作為基板101。或者，可以使用可彎曲或可撓性的透明塑料作為基板101。用作基板101的塑料的示例是聚酰亞胺。在使用塑料作為基板101的情況下，可以在基板101設置在由高耐用材料構成的載體基板上的狀態下進行製程。
閘極電極110可以包括：鋁基金屬(例如鋁(Al)或鋁合金)、銀基金屬(例如銀(Ag)或銀合金)、銅基金屬(例如銅(Cu)或銅合金)、鉬基金屬(例如鉬(Mo)或鉬合金)、鉻(Cr)、鉭(Ta)、釹(Nd)、或鈦(Ti)中的至少一種。
參考圖7B，閘極絕緣膜150形成在閘電極110上。
圖7B中所示的閘極絕緣膜150包括兩個絕緣膜151和152。該兩個絕緣膜150和152可以分別稱為第一閘極絕緣膜151和第二閘極絕緣膜152。然而，閘極絕緣膜150結構不限於此。例如，閘極絕緣膜150可以由單膜組成，或者可以由三個或多膜組成。
閘極絕緣膜150可以包括氧化矽、氮化矽或氧化鋁(Al2O3)中的至少一種。例如，第一閘極絕緣膜151可以由氧化矽、氮化矽或氧化鋁(Al2O3)中的至少一種形成，且第二閘極絕緣膜152可以透過氧化矽、氮化矽或氧化鋁(Al2O3)中的至少一種形成在第一閘極絕緣膜151上。
參照圖7C，氧化半導體層120形成在閘極絕緣膜150上。氧化物半導體層120包含銦(In)、鎵(Ga)、鋅(Zn)、錫(Sn)、和氧(O)。
第二氧化物半導體層120可以透過沉積而形成。包含銦(In)、鎵(Ga)、鋅(Zn)、錫(Sn)和氧(O)的沉積源可以用於沉積來使用。例如，氧化銦、氧化鎵、氧化鋅、和二氧化錫可以用於沉積來使用。或者，氧化銦鋅、氧化錫銦、氧化鎵、和氧化鋅鎵可以用於沉積來使用。
可調整沉積源的組成以形成氧化物半導體層120，該氧化物半導體層120被配置為使得銦(In)的含量大於鎵(Ga)的含量，銦(In)的含量和鋅(Zn)的含量實質上是相同的，且錫(Sn)的含量與銦(In)的含量的比例(Sn/In)為0.1~0.25。
沉積可以在150℃或是更高溫度下進行。更精確來說，沉積可以在150℃至250℃的溫度範圍內進行。根據本發明的一實施例，氧化物半導體層120可以具有6.5g/cm3或更高的填充密度、C軸取向的結晶度、以及2.0×1017spins/cm3或更高的自旋密度，由此氧化物半導體層120可以具有低缺陷密度，因為氧化物半導體層120藉由在150℃或更高的溫度下執行的高溫沉積而形成。
在低於150℃的溫度下進行沉積的情況下，氧化物半導體層120可以具有低於6.5g/cm3的填充密度、無C軸取向的結晶度，或者自旋密度高於2.0 x 1017spins/cm3。由此氧化物半導體層120可以具有高缺陷密度。結果，可以減少氧化物半導體層120的PBTS和NBTIS特性。
氧化物半導體層120形成為具有20nm或更高的厚度。在氧化物半導體層120的厚度低於20nm的情況下，可以增加臨界電壓Vth、PBTS、s因子(s-factor)和其臨界電壓Vth的分佈。氧化物半導體層120可以形成為具有20nm至50nm的厚度。更具體地，氧化物半導體層120可以形成為具有20nm至40nm的厚度。或者，氧化物半導體層120可以形成為具有20nm至30nm的厚度。
參照圖7D，在氧化物半導體層120上形成源電極130和汲電極140。源電極130和汲電極140在彼此間隔開的狀態下連接到氧化物半導體層120。
參照圖7E，氧化物半導體層120被電漿處理。電漿處理可以使用N2O進行。在電漿處理步驟，可以施加2.0至2.5kW/m2範圍的能量。更精確來說，將2.0至2.5kW/m2範圍的能量施加到N2O以對氧化物半導體層120進行電漿處理。具有如上述電漿處理的氧化物半導體層120的薄膜電晶體201，即便是在諸如缺氧的不利條件下，也可以呈現出絕佳的驅動特性。
在電漿處理能量的量值小於2.0kW/m2的情況下，薄膜電晶體的驅動特性可能在不利的條件下降低。另一方面，在使用大於2.5kW/m2的能量進行電漿處理的情況下，PBTS增加，從而可以降低薄膜電晶體的可靠性。
參照圖7F，第二層122透過電漿處理形成在氧化物半導體層120中。具體而言，透過電漿處理將氧注入氧化物半導體層120的上部中，由此氧化物半導體層120的一部分變成第二層122。此時，氧化物半導體層120的不受電漿處理影響或受電漿處理影響很小的區域成為第一層121。第一層121具有與電漿處理之前的氧化物半導體層120的組成相同或相似的組成。
第二層122包含比第一層121更大量的氧(O)。例如，第二層122的氧含量可以是第一層121的氧含量的1.2至2.5倍。
透過電漿處理形成的第二層122可以具有相當於氧化物半導體層120的總厚度的5%至20%的厚度。
參照圖7F，不與源電極130和汲電極140重疊的第二層122的區域的厚度大於與源電極130或汲電極的至少一者重疊的第二層122的區域的厚度。當通過電漿處理注入氧來形成第二層122時，源電極130和汲電極140中的每一者 用作阻擋氧注入的屏蔽層。結果，與源電極130或汲電極140重疊的第二層122的區域的厚度小於不與源電極130或汲電極重疊的第二層122的區域的厚度。
電漿處理製程可以省略。在省略電漿處理製程的情況下，可以製造圖1中所示的薄膜電晶體100。
隨後，氧化物半導體層120可以被熱處理。在未對氧化物半導體層120進行電漿處理的情況下，熱處理製程可以在氧化物半導體層120形成之後進行。
熱處理在300℃或是更高溫度下進行。具體來說，熱處理可以在300℃至400℃的溫度範圍內進行。更具體來說，熱處理可以在350℃至400℃的溫度範圍內進行。
在300℃或更高的溫度下進行熱處理的情況下，氧化物半導體層120可以具有6.5g/cm3或更高的填充密度、C軸取向的結晶度、以及2.0×1017spins/cm3或更低的自旋密度。由此，氧化物半導體層120可以具有低缺陷密度。
在熱處理溫度低於300℃的情況下，氧化物半導體層120可以具有低於6.5g/cm3的填充密度、無C軸取向的結晶度，或者高於2.0×1017spins/cm3的自旋密度。由此，氧化物半導體層120可以具有高缺陷密度。結果，可以減少氧化物半導體層120的PBTS和NBTIS特性。
在熱處理溫度高於400℃的情況下，氧化物半導體層120或是薄膜電晶體201可能被熱損壞，且熱處理可能造成過度的成本。
作為上述熱處理的結果，可以製造出圖2B中所示的薄膜電晶體201。雖然圖未示出，可以在氧化物半導體層120上形成蝕刻阻擋層180(參見圖5和圖6)。
圖7A至圖7F顯示製造具有底閘極結構的薄膜電晶體201的製程，其中閘電極110、閘極絕緣膜150、和氧化物半導體層120依序地形成在基板101上。然而，本發明不限於此。
氧化物半導體層120、閘極絕緣膜150、和閘電極110可以依序地形成在基板101上。在這種情況下，可以製造如圖3或圖4中所示之具有頂閘極結構的薄膜電晶體300或是400。
圖8係根據本發明另一實施例之顯示裝置700的示意性剖面圖。
根據本發明實施例的顯示裝置700包括：基版101、薄膜電晶體100、以及連接到薄膜電晶體100的有機發光裝置270。
雖然包括圖1的薄膜電晶體100的顯示裝置700已在圖8中顯示，但是除了圖1中的薄膜電晶體100之外，圖2A、圖2B、圖3、圖4、圖5和圖6中所示的薄膜電晶體200、201、300、400、500和600還可以應用於圖8中的顯示裝置700。
參照圖8，根據本發明實施例的顯示裝置700包括：基板101；薄膜電晶體100，設置在基板101上；以及第一電極271，連接到薄膜電晶體100。此外，顯示裝置700包括：有機層272，設置在第一電極271上；以及第二電極273，設置在有機層272上。
具體來說，基板101可以由玻璃或塑料製成。緩衝層191設置在基板101上。緩衝層191可以省略。
薄膜電晶體100設置在緩衝層191上，緩衝層191設置在基板101上。薄膜電晶體100包括：閘電極110，設置在基板101上；氧化物半導體層120，被設置以在與閘電極110隔離的狀態下與閘電極110的至少一部分重疊；閘極絕緣膜150，設置在閘電極110與氧化物半導體層120之間；源電極130，連接到氧化物半導體層120；以及汲電極140，在與源電極130間隔開的狀態下連接到氧化物半導體層120。
平坦化膜190設置在薄膜電晶體100上，以平坦化基板101的上部。平坦化膜190可以由呈現光敏性的有機絕緣材料組成，例如丙烯酸樹脂。然而，本發明不限於此。
第一電極271設置在平坦化膜190上。第一電極271經由穿過平坦化膜190形成的接觸孔連接到薄膜電晶體100的汲電極140。
堤岸層250設置在第一電極271和平坦化膜190上，以界定像素區域或發光區域。例如，堤岸層250可以以矩陣形式設置在像素之間的介面處，使得像素區域可以由堤岸層250界定。
第一電極272設置在第一電極271上。有機層272可以設置在堤岸層250上。亦即，有機層272可以不針對每個像素劃分，而是可以在相鄰像素之間連續。
有機層272包括有機發光層。有機層272可以包括單一有機發光層或者在垂直方向上堆疊的兩個或更多個有機發光層。有機層272可以發出紅、綠、藍光中的任何一種。或者是，有機層272可以發出白光。
第二電極273設置在有機層272上。
第一電極271、有機層272、以及第二電極273可以堆疊以形成有機發光裝置270。有機發光裝置270可以作為顯示裝置700中的光量調節層。
儘管圖未顯示，但是在有機層272發射白光的情況下，每個像素可以包括濾色器，用於對每個波長過濾從有機層272發射的白光。濾色器設置在光移動路徑中。在所謂從有機層272發射的光朝向設置在有機層272下方的基板101移動的底部發射型結構中，濾色器設置在有機層272下方。在所謂從有機層272發射的光朝向設置在有機層272上方的第二電極273移動的頂部發射型結構中，濾色器設置在有機層272上方。
圖9係根據本發明再一實施例之顯示裝置800的示意性剖面圖。
參照圖9，根據本發明的實施例，顯示裝置800包括：基版101；薄膜電晶體100，設置在基板101上；以及第一電極381，連接到薄膜電晶體100。此外，顯示裝置800包括：液晶層382，設置在第一電極381上；以及第二電極383，設置在液晶層382上。
液晶層382作為光量調節層。如上所述，在圖9中所示的顯示器800為包括液晶層382的液晶顯示裝置。
具體來說，圖9的顯示裝置800包括基板101、薄膜電晶體100、平坦化膜190、第一電極381、液晶層382、第二電極383、阻障層320、濾色器341和342、擋光單元350、以及相對基板102。
基板101可以由玻璃或塑料製成。
薄膜電晶體100設置在基板101上。
參照圖9，緩衝層191設置在基板101上；閘極電極110設置在緩衝層191上；包含第一閘極絕緣膜151和第二閘極絕緣膜152的閘極絕緣膜150設置在閘電極110上；氧化物半導體層120設置在閘極絕緣膜150上；源電極130和汲電極140設置在氧化物半導體層120上；以及平坦化膜190設置在源電極和130和汲電極140上。
圖9顯示具有底閘極結構的薄膜電晶體100，其中閘電極110設置在氧化物半導體層120下方。然而，本發明並不限於此。或者，可以使用具有頂閘極結構的薄膜電晶體，其中閘電極110設置在氧化物半導體層120上方。更具體來說，除了圖1中的薄膜電晶體100之外，圖2A、圖2B、圖3、圖4、圖5和圖6中所示的薄膜電晶體200、201、300、400、500和600還可以應用於圖9中的顯示裝置800。
平坦化膜190設置在薄膜電晶體100上，以將基板101的上部平坦化。平坦化膜190可以由呈現光敏性的有機絕緣材料組成，例如丙烯酸樹脂。然而，本發明不限於此。
第一電極381設置在平坦化膜190上。第一電極381經由穿過平坦化膜190形成的接觸孔CH，連接到薄膜電晶體100的汲極電極140。
相對基板102被設置以與基板101相對。
擋光單元350設置在相對基板102上。擋光單元350具有複數個開口。該等開口設置為對應於作為像素電極的第一電極381。擋光單元350阻擋光通過除開口之外的其餘部分的透射。擋光單元350不是必需的，因此可以省略。
濾色器341和342設置在相對基板102上，且選擇性地阻擋從背光單元(圖未示出)入射的光的波長。具體而言，濾色器341和342可以設置在由擋光單元350界定的開口中。
濾色器341和342的每一個可以表示紅色、綠色和藍色中的任何一者。濾色器341和342中的每一個可以表示除紅色，綠色或藍色之外的顏色。
阻障層320可以設置在濾色器341和濾色器342以及擋光單元350上。阻障層320可以省略。
第二電極383設置在阻障層320上。例如，第二電極383可以設置在相對基板102的前面。第二電極383可以由透明導體材料構成，例如ITO或IZO。
第一電極381和第二電極383設置為彼此相對，並且液晶層382設置在第一電極381與第二電極383之間。第二電極383與第一電極381一起向液晶層382施加電場。
假設在基板101與相對基板102之間彼此面對之基板101和相對基板102的表面被定義為基板101和相對基板102的上表面，並且基板101和相對基 板102之與其上表面相對的表面被定義為基板101和相對基板102的下表面，則偏振板可以設置在基板101與相對基板102的每一個的下表面上。
在下文中，將參考實施例、對比較例和實驗例更詳細地描述本發明。
比較例1至3
製造出根據具有圖1所示的結構的比較例1至3的薄膜電晶體。
具體來說，閘電極110形成在由玻璃製成的基板101上，第一閘極絕緣膜151和第二閘極絕緣膜152形成在閘電極110上，且根據表1中所示的組成比例形成具有30nm厚度的氧化物半導體層120。隨後，形成源電極130和汲電極140。
測量如上所述製造之根據比較例1至3的薄膜電晶體的臨界電壓Vth、遷移率和NBTIS。
為了測量根據比較例1至3的薄膜電晶體的臨界電壓Vth，測量汲極電流Ids，同時向其施加範圍從-20V至+20V的閘極電壓Vgs。在源電極130和汲電極140兩端施加10V的電壓。圖10、圖11和圖12顯示出根據比較例1、2和3的薄膜電晶體的臨界電壓Vth的測量結果。
此外，依據霍爾測量(Hall measurement)測量根據比較例1、2和3的薄膜電晶體的遷移率。這裡，遷移率是霍爾遷移率。此外，將負(-)偏壓施加到根據比較例1、2和3的薄膜電晶體，同時在60℃的溫度下，對根據比較例1、2和3的薄膜電晶體照射亮度為4500尼特(nit)的可見光(白光)，以測量根據比較例1、2和3的薄膜電晶體的NBTIS。結果顯示在以下表1中。
在圖10、圖11和圖12中，術語“初始”表示電流的初始變化，術語“應力之前”表示在向薄膜電晶體施加溫度和光之前的電流變化，術語“應力之後” 表示溫度為60℃後的電流變化，且具有4500尼特的亮度的可見光(白光)被施加到薄膜電晶體。
參考圖10、圖11和圖12及表1，可以看出根據比較例1的薄膜電晶體表現出良好的NBTIS特性但是低遷移率，並且根據比較例2和3的薄膜電晶體表現出差的NBTIS。因此，根據比較例2和3的薄膜電晶體的可靠性是很低的。
比較例4和實施例1和2
為了確認基於氧化物半導體層120(比較例4和實施例1和2)的厚度的薄膜電晶體的特性，製造了具有圖1中所示結構的薄膜電晶體。除了改變氧化物半導體層120的組成之外，使用與用於製造根據比較例1的薄膜電晶體的方法相同的方法來製造薄膜電晶體。在下文中，每個薄膜電晶體具有圖1中所示的結構，且除非另有說明，否則可以使用與用於製造根據比較例1的薄膜電晶體的方法相同的方法製造。
精確而言，根據比較例4和實施例1和2的薄膜電晶體，製造每個都具有由銦(In)、鎵(Ga)、鋅(Zn)、和錫(Sn)以4：1：4：1的比例(基於原子數)混合所組成的氧化物半導體層120。此時，在比較例4和實施例1和2中，氧化物半導體層120的厚度分別為10nm、20nm、和30nm。
為了測量根據比較例4和實施例1至2的薄膜電晶體的臨界電壓Vth，測量薄膜電晶體的汲極電流Ids，同時施加從-20V到+20V範圍內的閘極電壓Vgs。在源電極130和汲電極140兩端施加10V的電壓。測量薄膜電晶體的臨界電壓Vth九次。圖13、圖14和圖15顯示根據比較例4和實施例1和2的薄膜電晶體的臨界電壓Vth的測量結果。
為了測量臨界電壓Vth的分佈，測量薄膜電晶體的閘極電壓Vth。此時，所測量的閘極電壓Vgs的最大值與最小值之間的差被定義為“臨界電壓Vth的分佈”。此外，測量根據比較例4和實施例1和2的薄膜電晶體的PBTS，同時在60℃的溫度應力下對薄膜電晶體施加正(+)偏壓。結果如表2所示。
參照圖13、圖14和圖15及表2，根據比較例4的薄膜電晶體的臨界電壓Vth的分佈很大，從而薄膜電晶體的臨界電壓Vth的均勻性低。因此，根據比較例4的薄膜電晶體的驅動特性不好。另外，根據比較例4的薄膜電晶體的PBTS很大，因此薄膜電晶體的可靠性不好。
相反地，根據實施例1和2的每個薄膜電晶體的臨界電壓Vth的分佈很小，由此每個薄膜電晶體具有優異的驅動特性。另外，根據實施例1和2的每個薄膜電晶體的PBTS很小，從而每個薄膜電晶體的可靠性都很優異。
[沉積溫度和熱處理溫度的評估]
為了確認基於沉積溫度和熱處理溫度的氧化物半導體層120的特性，製造氧化物半導體層樣品，每一個氧化物半導體層樣品由銦(In)、鎵(Ga)、鋅(Zn)和錫(Sn)以4：1：4：1的比例(基於原子數)混合組成，且具有30nm的厚度。此時，如表3所示，調整用於形成氧化物半導體層120的沉積溫度和沉積後的熱處理溫度，以製造氧化物半導體層樣品S11、S12、S13、S14、S15和S16。
測量氧化物半導體層樣品S11、S12、S13、S14和S15的自旋密度，並測量氧化物半導體層樣品S11、S12、S13、S14、S15和S16的填充密度(或體積密度)。圖16是顯示氧化物半導體層樣品的自旋密度的測量結果的視圖。圖17是顯示氧化物半導體層樣品的填充密度的測量結果的視圖。在圖16和圖17中，術語“沉積(℃)”表示沉積溫度，以及術語“後熱處理(℃)”表示沉積後的熱處理溫度。
參考圖16，透過在室溫(30℃±20℃)下沉積所形成的氧化物半導體層樣品S11在300℃或更高的溫度下進行熱處理，更具體地，在350℃的溫度下進行熱處理，其具有超過2.0 x 1017spins/cm3的自旋密度。自旋密度是基於其可以確定氧化物半導體層120的缺陷密度的準則。缺陷密度是氧化物半導體層120中原子缺陷程度的量度。例如，缺陷密度可以對應於氧(O)原子的缺陷程度。由於氧原子的缺陷，具有自旋密度高於2.0×1017spins/cm3的氧化物半導體層樣品S11可能成為導體。
參考圖17，透過在低於150℃的溫度下沉積所形成的每個氧化物半導體層樣品S11、S12和S13具有低於6.5g/cm3的填充密度。在氧化物半導體層120的填充密度低於6.5g/cm3的情況下，可能引起原子缺陷，由此氧化物半導體層120的通道區域可能成為導體。
相比之下，可以看出每個氧化物半導體層樣品S14、S15和S16具有2.0×1017spins/cm3或更低的自旋密度、以及6.5g/cm3或更高的填充密度，各個氧化物半導體層樣品透過在150℃或更高的溫度下沉積而形成並且在400℃的溫度下進行熱處理。
圖18A至圖18E為各個氧化物半導體層樣品的透射電子顯微鏡(TEM)圖片。更具體地說，圖18A、圖18B、圖18C、圖18D和圖18E分別是氧化物半導體層樣品S12、S13、S14、S15和S16的透射電子顯微鏡(TEM)圖片。可以使用透射電子顯微鏡(TEM)圖片確認氧化物半導體層樣品的結晶度。
參照圖18D和圖18E，可以看出氧化物半導體層樣品S15和S16中的每一個具有C軸取向的結晶度。另外，參見圖18C，可以看出結晶度沿著C軸方向開始出現在氧化物半導體層樣品S14中。即，透過在150℃或更高的溫度下沉積並在400℃的溫度下熱處理所形成的氧化物半導體層120可以具有C軸取向的結晶度。相反地，可以看出氧化物半導體層樣品S12和S13中的每一個都沒有C軸取向的結晶度。
具體來說，根據本發明實施例之氧化物半導體層樣品S14，S15和S16中的每一個具有C軸取向的結晶度。這裡，C軸面向與氧化物半導體層120的表面大致垂直的方向(法線)。具有結晶度的氧化物半導體層120具有比不具有結晶度的氧化物半導體層更低的缺陷密度，由此抑制了氧化物半導體層120的遷移率的降低。
圖19為氧化物半導體層120的X光繞射(XRD)的分析結果。
更具體來說，圖19為顯示氧化物半導體層樣品S15的X光繞射(XRD)的分析結果。參考圖19，峰值出現在32度繞射角(2 θ)附近。在32度繞射角(2 θ)附近的峰值對應於C軸取向的結晶度。防止或抑制了在包含由於可見光或紫外線的照射而呈現出這樣的結晶度的氧化物半導體層120的薄膜電晶體100的驅動特性中的波動。
圖20和圖21為顯示使用氧化物半導體層樣品所製造之薄膜電晶體的臨界電壓Vth的測量結果的視圖。具體來說，圖20是顯示使用氧化物半導體層樣品S12所製造之薄膜電晶體的臨界電壓Vth的圖表；圖21是顯示使用氧化物半導體層樣品S15所製造之薄膜電晶體的臨界電壓Vth的圖表。
在根據比較例1中所揭露的方法使用氧化物半導體層樣品S12和S15製造各自具有圖1之結構的薄膜電晶體之後，測量薄膜電晶體的汲極電流Ids，同時施加-20V至+20V範圍內的閘極電壓Vgs，以測量薄膜電晶體的臨界電壓Vth。此時，源電極130與汲電極140之間的電壓保持在10V。測量薄膜電晶體的臨界電壓Vth九次。
參照圖20，使用氧化物半導體層樣品S12所製造的薄膜電晶體的臨界電壓Vth分佈很大，從而難以使用薄膜電晶體作為裝置。相反地，參照圖21，可以看出使用氧化物半導體層樣本S15所製造的薄膜電晶體呈現良好的電晶體特性。
[基於錫(Sn)含量之氧化物半導體層特性的評估]
為了確認基於錫(Sn)含量之氧化物半導體層120的特性，製造氧化物半導體層樣品S21、S22、S23、S24和S25，各自包含以4：1：4(基於原子數)的比例混合的銦(In)、鎵(Ga)和鋅(Zn)，並且具有表4中所示之錫(Sn)與銦(In)的比例(Sn/In)。在表4中，錫(Sn)與銦(In)的比例(Sn/In)表示為百分比(%)。表示為百分比(%)的比例可以從下面的方程式1獲得。
[方程式1]Sn/In比例(%)=[(Sn中的原子數量)/(In中的原子數量)]x100
[表4]
圖22係顯示氧化物半導體層樣品的遷移率和載子濃度的測量結果的視圖。具體來說，測量了氧化物半導體層樣品S21、S22、S23、S24和S25的遷移率和載子濃度。結果顯示於圖22中。
參照圖22，在錫(Sn)與銦(In)的比例(Sn/In)小於10%的情況下，氧化物半導體層120的遷移率低於18cm2/V．s，且氧化物半導體層120的載子濃度低於5 x 1017EA/cm3。此外，可以看出錫(Sn)與銦(In)的比例(Sn/In)大於25%，而氧化物半導體層120的遷移率和載子濃度不再進一步增加。
圖23係顯示氧化物半導體層樣品的填充密度和自旋密度的測量結果的視圖。具體來說，測量了氧化物半導體層樣品S21、S22、S23、S24和S25的填充密度和自旋密度。結果顯示於圖23。
參考圖23，氧化物半導體層樣品S22和S23中的每一個的填充密度在錫(Sn)與銦(In)的比例(Sn/In)於10%至25%的範圍內，為6.5g/cm3，或者更高。在錫(Sn)與銦(In)的比例(Sn/In)降低至小於10%(S21)的情況下，氧化物半導體層120的填充密度降低且氧化物半導體層120的自旋密度增加。此外，可以看出當錫(Sn)與銦(In)的比例(Sn/In)增加至大於25%(S24和S25)時，氧化物半導體層120的填充密度降低並且氧化物半導體層120的自旋密度增加。
圖24係顯示薄膜電晶體的遷移率和臨界電壓Vth的測量結果的視圖。具體來說，圖24是顯示根據表4中所示之組成所製造之包含氧化物半導體層樣品的薄膜電晶體的遷移率和臨界電壓Vth的測量結果的視圖。
參照圖24，在錫(Sn)與銦(In)的比例(Sn/In)小於10%的情況下，氧化物半導體層120的遷移率降低至小於18cm2/V．s，且氧化物半導體層120的臨界電壓Vth增加。此外，即使當錫(Sn)與銦(In)的比例(Sn/In)大於25%時，氧化物半導體層120的遷移率也不會增加，而氧化物半導體層120的臨界電壓Vth下降至負(-)值。
圖25係顯示薄膜電晶體的PBTS和NBTIS的測量結果的視圖。
參照圖25，包含氧化物半導體層的薄膜電晶體的PBTS增加，並且薄膜電晶體的NBTIS的絕對值也增加，該氧化物半導體層被配置為使得錫(Sn)與銦(In)的比例(Sn/In)小於10%。另外，在薄膜電晶體包含氧化物半導體層而該氧化物半導體層被配置為使得錫(Sn)與銦(In)的比例(Sn/In)大於25%的情況下，薄膜電晶體的PBTS增加，且薄膜電晶體的NBTIS的絕對值也再次增加。在薄膜電晶體包含氧化物半導體層而該氧化物半導體層被配置為使得錫(Sn)與銦(In)的比例(Sn/In)為56.8%的情況下(其對應氧化物半導體層樣品S24)，薄膜電晶體的NBTIS出現了異常衰退，因此無法測量薄膜電晶體(X區域)的NBTIS。
圖26、圖27、圖28、圖29和圖30係顯示根據表4中所示之組成所製造之包含氧化物半導體層120的薄膜電晶體的臨界電壓Vth的測量結果的視圖。
同時，表5顯示根據表4中所示之組成所製造之包含氧化物半導體層120的薄膜電晶體的臨界電壓Vth、遷移率、s因子、PBTS和NBTIS的測量結果。
該S因子(次臨界擺幅)表示在示出汲極電流與閘極電壓的特性的圖表中薄膜電晶體作為開關裝置操作的時段內的斜率的倒數。使用圖26、圖27、圖28、圖29、和圖30所測量的s因子顯示在表5中。參見表5，可以看出在錫(Sn)與銦(In)的比例(Sn/In)大於25%的情況下，薄膜電晶體的s因子增加，從而降低了薄膜電晶體的開關特性。
為了測試由電漿處理引起的氧化物半導體層120的穩定性的改善，製造出三個薄膜電晶體(S31、S32和S33)，每個薄膜電晶體包含具有表4所示之氧化物半導體層樣品S23的組成的氧化物半導體層120，然後使用N2O對氧化物半導體層120進行電漿處理。電漿處理的強度顯示在下表6中。另外，在電 漿處理的氧化物半導體層120上形成由具有過多的氧空位的氧化矽(SiO2-xHx，其中x為0.5或更大)製成的絕緣層，以確認在不利條件下薄膜電晶體的驅動特性。
隨後，測量了每個薄膜電晶體S31、S32和S33的臨界電壓Vth、遷移率、s因子、PBTS和NBTIS的分佈。結果顯示於表6中。
圖31、圖32，和圖33係分別顯示薄膜電晶體S31、S32和S33的臨界電壓的測量結果的視圖。
在氧化物半導體層120上形成具有過多的氧空位的氧化矽的不利條件測試的結果表明了在使用N2O對氧化物半導體層120進行電漿處理的同時，施加小於2.0kW/m2的能量、增加薄膜電晶體的臨界電壓Vth的分佈、增加薄膜電晶體的s因子，且薄膜電晶體的行為是不穩定的，因此不可能測量薄膜電晶體的PBTS或NBTIS。
相反地，在使用N2O對氧化物半導體層120進行電漿處理同時施加2.0kW/m2或更大的能量的情況下，可以看出即使在不利條件下具有過多氧空位的氧化矽形成在氧化物半導體層120上時，也能保持薄膜電晶體的良好驅動特性。眾所周知，當使用N2O進行電漿處理時，薄膜電晶體的s因子降低。然而，對於根據本發明一實施例的薄膜電晶體而言，可以看出當使用N2O進行電漿處理時，也可以保持薄膜電晶體的良好s因子。
然而，在施加大於2.5kW/m2的能量的同時使用N2O進行電漿處理的情況下，薄膜電晶體的PBTS增加，由此降低了薄膜電晶體的可靠性。
因此，可以將電漿處理能量調節到2.0至2.5kW/m2的範圍內。
從上面說明中顯而易見的，根據本發明一實施例的薄膜電晶體包括氧化物半導體層，該氧化物半導體層包含以預定的比例混合的銦(In)、鎵(Ga)、鋅(Zn)和錫(Sn)且具有預定的厚度，由此薄膜電晶體表現出優異的遷移率、優異的驅動性能和優異的耐熱或耐光能力。另外，根據本發明一實施例，透過在預定溫度下的沉積和熱處理來形成氧化物半導體層，由此氧化物半導體層表現出優異的遷移率和結晶度。因此，防止了氧化物半導體層的可靠性降低。
根據本發明另一實施例的顯示裝置包括上述薄膜電晶體，由此顯示裝置表現出優異的驅動特性。
除了如上所述之本發明的效果之外，本領域技術人員從以上對本發明的描述中將清楚地理解本發明的其他優點和特徵。
對於本領域技術人員而言顯而易見的是，本發明並不限於上述實施例及附圖，並且在不脫離本發明的精神或範圍的情況下，可以在本發明中進行各種替換、修改和變化。因此，本發明的範圍由所附的申請專利範圍限定，並且旨在從請專利範圍的含義、範圍和等同概念得出的所有變化或修改都落入本發明的範圍內。

Claims (23)

  1. 一種薄膜電晶體，包括：一氧化物半導體層，包含銦(In)、鎵(Ga)、鋅(Zn)、錫(Sn)、和氧(O)，其中該氧化物半導體層中的銦(In)的含量大於鎵(Ga)的含量，以及該氧化物半導體層中的銦(In)的含量大於錫(Sn)的含量。
  2. 根據申請專利範圍第1項所述的薄膜電晶體，其中錫(Sn)與銦(In)的含量比(Sn/In)為0.1至0.25。
  3. 根據申請專利範圍第1項所述的薄膜電晶體，其中銦(In)的含量量實質上等於鋅(Zn)的含量。
  4. 根據申請專利範圍第1項所述的薄膜電晶體，其中該氧化物半導體層具有20nm或更高的厚度。
  5. 根據申請專利範圍第1項所述的薄膜電晶體，其中該氧化物半導體層具有18cm 2/V．s或更高的遷移率。
  6. 根據申請專利範圍第1項所述的薄膜電晶體，其中該氧化物半導體層具有5 x 10 17EA/cm 3或更高的載子濃度。
  7. 根據申請專利範圍第1項所述的薄膜電晶體，其中該氧化物半導體層具有6.5g/cm 3或更高的填充密度。
  8. 根據申請專利範圍第1項所述的薄膜電晶體，其中該氧化物半導體層具有2.0 x 10 17spins/cm 3或更低的自旋密度。
  9. 根據申請專利範圍第1項所述的薄膜電晶體，其中該氧化物半導體層具有依序堆疊的一第一層和一第二層，以及該第二層的氧(O)含量大於該第一層的氧(O)含量。
  10. 根據申請專利範圍第9項所述的薄膜電晶體，進一步包括一閘電極，其中，該第一層設置為比該第二層更靠近該閘電極。
  11. 根據申請專利範圍第9項所述的薄膜電晶體，其中，基於銦(In)、鎵(Ga)、鋅(Zn)、和錫(Sn)的總量，銦(In)、鎵(Ga)、鋅(Zn)、和錫(Sn)各自的含量在該第一層和該第二層中實質上是相同的。
  12. 根據申請專利範圍第9項所述的薄膜電晶體，其中該第二層具有相當於該氧化物半導體層的厚度的5%至20%。
  13. 根據申請專利範圍第9項所述的薄膜電晶體，進一步包括連接到該氧化物半導體層的一源電極和一汲電極，該源電極和該汲電極被設置為彼此間隔開，其中，不與該源電極和該汲電極重疊的該第二層的區域的厚度大於與該源電極或該汲電極中的至少一者重疊的該第二層的區域的厚度。
  14. 根據申請專利範圍第1項所述的薄膜電晶體，其中銦(In)的含量為鎵(Ga)的含量的1.5至5倍。
  15. 一種製造薄膜電晶體的方法，包括：在一基板上形成一氧化物半導體層，該氧化物半導體層包含銦(In)、鎵(Ga)、鋅(Zn)、錫(Sn)、和氧(O)，其中該氧化物半導體層中的銦(In)的含量大於鎵(Ga)的含量，以及該氧化物半導體層中的銦(In)的含量大於錫(Sn)的含量。
  16. 根據申請專利範圍第15項所述之製造薄膜電晶體的方法，其中該氧化物半導體層透過沉積而形成，以及該沉積在150℃或是更高溫度下進行。
  17. 根據申請專利範圍第15項所述之製造薄膜電晶體的方法，其中該氧化半導體層具有20nm或更高的厚度。
  18. 根據申請專利範圍第15項所述之製造薄膜電晶體的方法，進一步包括電漿處理該氧化物半導體層。
  19. 根據申請專利範圍第18項所述之製造薄膜電晶體的方法，其中在電漿處理該氧化物半導體層的步驟中施加2.0至2.5kW/m 2範圍的能量。
  20. 根據申請專利範圍第18項所述之製造薄膜電晶體的方法，其中在電漿處理該氧化物半導體層的步驟中使用N 2O。
  21. 根據申請專利範圍第18項所述之製造薄膜電晶體的方法，進一步包括形成連接到該氧化物半導體層的一源電極和一汲電極，該源電極和該汲電極被設置為彼此間隔開，其中，該源電極和該汲電極作為一屏蔽層，用於在電漿處理該氧化物半導體層的步驟中阻擋電漿。
  22. 根據申請專利範圍第15項所述之製造薄膜電晶體的方法，進一步包括在執行形成該氧化物半導體層的步驟之後，在300℃或更高的溫度下對該氧化物半導體層進行熱處理。
  23. 一種顯示裝置，包括：一基板：一薄膜電晶體，設置在該基板上；以及一第一電極，連接到該薄膜電晶體，其中該薄膜電晶體包含一氧化物半導體層，該氧化物半導體層包含銦(In)、鎵(Ga)、鋅(Zn)、錫(Sn)、和氧(O)，其中該氧化物半導體層中的銦(In)的含量大於鎵(Ga)的含量，以及該氧化物半導體層中的銦(In)的含量大於錫(Sn)的含量。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112242406A (zh) * 2020-10-09 2021-01-19 Tcl华星光电技术有限公司 阵列基板及其制作方法、显示装置
TWI755792B (zh) * 2019-07-24 2022-02-21 台灣積體電路製造股份有限公司 顯示器件及其製造方法
US11515429B2 (en) 2018-05-09 2022-11-29 Kobe Steel, Ltd. Thin film transistor including oxide semiconductor layer

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6706638B2 (ja) * 2018-03-07 2020-06-10 シャープ株式会社 半導体装置およびその製造方法
KR20200034889A (ko) * 2018-09-21 2020-04-01 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
CN110310985A (zh) * 2019-07-05 2019-10-08 山东大学 一种基于双有源层的铟铝锌氧化物薄膜晶体管及其制备方法
JP7461129B2 (ja) * 2019-10-17 2024-04-03 株式会社ジャパンディスプレイ 半導体装置及び半導体装置の製造方法
KR20210148548A (ko) * 2020-05-29 2021-12-08 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5006598B2 (ja) 2005-09-16 2012-08-22 キヤノン株式会社 電界効果型トランジスタ
JP5244331B2 (ja) 2007-03-26 2013-07-24 出光興産株式会社 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
JP5345349B2 (ja) 2008-07-24 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP2010040552A (ja) 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
US8247276B2 (en) * 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
JP5760298B2 (ja) 2009-05-21 2015-08-05 ソニー株式会社 薄膜トランジスタ、表示装置、および電子機器
JP5690063B2 (ja) * 2009-11-18 2015-03-25 出光興産株式会社 Ｉｎ−Ｇａ−Ｚｎ系酸化物焼結体スパッタリングターゲット及び薄膜トランジスタ
KR102117506B1 (ko) 2009-12-04 2020-06-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
JP5224073B2 (ja) 2010-03-26 2013-07-03 住友金属鉱山株式会社 酸化物蒸着材とその製造方法
JP2011222767A (ja) 2010-04-09 2011-11-04 Sony Corp 薄膜トランジスタならびに表示装置および電子機器
US8912537B2 (en) 2010-04-23 2014-12-16 Hitachi, Ltd. Semiconductor device, RFID tag using the same and display device
KR101058880B1 (ko) 2010-05-07 2011-08-25 서울대학교산학협력단 액티브 소자를 구비한 ｌｅｄ 디스플레이 장치 및 그 제조방법
US9214474B2 (en) * 2011-07-08 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8952377B2 (en) 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8796683B2 (en) 2011-12-23 2014-08-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9735280B2 (en) * 2012-03-02 2017-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing semiconductor device, and method for forming oxide film
CN104272463B (zh) 2012-05-09 2017-08-15 株式会社神户制钢所 薄膜晶体管和显示装置
JP6068232B2 (ja) * 2012-05-30 2017-01-25 株式会社神戸製鋼所 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタ、表示装置およびスパッタリングターゲット
US9202926B2 (en) * 2012-06-06 2015-12-01 Kobe Steel, Ltd. Thin film transistor
JP6002088B2 (ja) * 2012-06-06 2016-10-05 株式会社神戸製鋼所 薄膜トランジスタ
JP2014111818A (ja) * 2012-11-09 2014-06-19 Idemitsu Kosan Co Ltd スパッタリングターゲット、酸化物半導体薄膜及びそれらの製造方法
TWI600157B (zh) 2012-11-16 2017-09-21 半導體能源研究所股份有限公司 半導體裝置
JP6077978B2 (ja) 2012-12-28 2017-02-08 株式会社神戸製鋼所 薄膜トランジスタおよびその製造方法
US20150295058A1 (en) 2012-12-28 2015-10-15 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) Thin-film transistor and manufacturing method therefor
TWI635613B (zh) 2013-04-03 2018-09-11 半導體能源研究所股份有限公司 半導體裝置
US10304859B2 (en) 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
JP2014214359A (ja) 2013-04-26 2014-11-17 出光興産株式会社 スパッタリングターゲット、酸化物半導体薄膜及び当該酸化物半導体薄膜を備える薄膜トランジスタ
KR102222344B1 (ko) 2013-05-02 2021-03-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2014229638A (ja) * 2013-05-17 2014-12-08 出光興産株式会社 酸化物半導体薄膜
JP2014229666A (ja) * 2013-05-20 2014-12-08 出光興産株式会社 薄膜トランジスタ
JP6326270B2 (ja) * 2013-06-28 2018-05-16 株式会社神戸製鋼所 薄膜トランジスタおよびその製造方法
JP6097653B2 (ja) 2013-08-05 2017-03-15 株式会社ジャパンディスプレイ 薄膜トランジスタ回路およびそれを用いた表示装置
KR20150025621A (ko) * 2013-08-29 2015-03-11 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
JP6142200B2 (ja) * 2013-09-30 2017-06-07 株式会社Ｊｏｌｅｄ 薄膜半導体装置及びその製造方法
KR102077506B1 (ko) 2013-10-30 2020-02-14 미쯔비시 가스 케미칼 컴파니, 인코포레이티드 아연, 주석 및 산소로 실질적으로 이루어진 산화물의 에칭액 및 에칭방법
TWI545777B (zh) 2014-01-15 2016-08-11 Kobe Steel Ltd Thin film transistor
TWI577032B (zh) * 2015-04-24 2017-04-01 群創光電股份有限公司 顯示裝置
JP6366828B2 (ja) 2015-04-28 2018-08-01 三菱電機株式会社 トランジスタ、薄膜トランジスタ基板および液晶表示装置
KR102609932B1 (ko) 2015-09-09 2023-12-04 이노럭스 코포레이션 디스플레이 디바이스
KR102423436B1 (ko) 2015-12-16 2022-07-20 엘지디스플레이 주식회사 산화물 박막 트랜지스터 기판 및 그를 이용한 디스플레이 장치
JP6875088B2 (ja) 2016-02-26 2021-05-19 株式会社神戸製鋼所 酸化物半導体層を含む薄膜トランジスタ
KR102329159B1 (ko) 2016-10-31 2021-11-23 엘지디스플레이 주식회사 이중층 산화물 반도체 물질을 구비한 박막 트랜지스터 기판
CN108735762B (zh) * 2017-04-24 2021-06-15 瀚宇彩晶股份有限公司 画素结构
CN108987482B (zh) * 2017-05-31 2022-05-17 乐金显示有限公司 薄膜晶体管、包括其的栅极驱动器、以及包括该栅极驱动器的显示装置
KR102418493B1 (ko) * 2017-10-24 2022-07-06 엘지디스플레이 주식회사 이차원 반도체를 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치
KR102393552B1 (ko) * 2017-11-09 2022-05-02 엘지디스플레이 주식회사 수소 차단막을 갖는 박막 트랜지스터 및 이를 포함하는 표시장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11515429B2 (en) 2018-05-09 2022-11-29 Kobe Steel, Ltd. Thin film transistor including oxide semiconductor layer
TWI755792B (zh) * 2019-07-24 2022-02-21 台灣積體電路製造股份有限公司 顯示器件及其製造方法
CN112242406A (zh) * 2020-10-09 2021-01-19 Tcl华星光电技术有限公司 阵列基板及其制作方法、显示装置

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