TW201826454A - 貫通電極基板的製造方法、貫通電極基板及半導體裝置 - Google Patents

貫通電極基板的製造方法、貫通電極基板及半導體裝置 Download PDF

Info

Publication number
TW201826454A
TW201826454A TW106128939A TW106128939A TW201826454A TW 201826454 A TW201826454 A TW 201826454A TW 106128939 A TW106128939 A TW 106128939A TW 106128939 A TW106128939 A TW 106128939A TW 201826454 A TW201826454 A TW 201826454A
Authority
TW
Taiwan
Prior art keywords
hole
substrate
metal layer
shape
electrode substrate
Prior art date
Application number
TW106128939A
Other languages
English (en)
Other versions
TWI763702B (zh
Inventor
倉持悟
Original Assignee
大日本印刷股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大日本印刷股份有限公司 filed Critical 大日本印刷股份有限公司
Publication of TW201826454A publication Critical patent/TW201826454A/zh
Application granted granted Critical
Publication of TWI763702B publication Critical patent/TWI763702B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/36—Removing material
    • B23K26/38—Removing material by boring or cutting
    • B23K26/382—Removing material by boring or cutting by boring
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/36—Removing material
    • B23K26/38—Removing material by boring or cutting
    • B23K26/382—Removing material by boring or cutting by boring
    • B23K26/384—Removing material by boring or cutting by boring of specially shaped holes
    • C—CHEMISTRY; METALLURGY
    • C03—GLASS; MINERAL OR SLAG WOOL
    • C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C17/00—Surface treatment of glass, not in the form of fibres or filaments, by coating
    • C03C17/34—Surface treatment of glass, not in the form of fibres or filaments, by coating with at least two coatings having different compositions
    • C03C17/36—Surface treatment of glass, not in the form of fibres or filaments, by coating with at least two coatings having different compositions at least one coating being a metal
    • C03C17/3602—Surface treatment of glass, not in the form of fibres or filaments, by coating with at least two coatings having different compositions at least one coating being a metal the metal being present as a layer
    • C03C17/3668—Surface treatment of glass, not in the form of fibres or filaments, by coating with at least two coatings having different compositions at least one coating being a metal the metal being present as a layer the multilayer coating having electrical properties
    • C03C17/3671—Surface treatment of glass, not in the form of fibres or filaments, by coating with at least two coatings having different compositions at least one coating being a metal the metal being present as a layer the multilayer coating having electrical properties specially adapted for use as electrodes
    • C—CHEMISTRY; METALLURGY
    • C03—GLASS; MINERAL OR SLAG WOOL
    • C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C17/00—Surface treatment of glass, not in the form of fibres or filaments, by coating
    • C03C17/34—Surface treatment of glass, not in the form of fibres or filaments, by coating with at least two coatings having different compositions
    • C03C17/36—Surface treatment of glass, not in the form of fibres or filaments, by coating with at least two coatings having different compositions at least one coating being a metal
    • C03C17/40—Surface treatment of glass, not in the form of fibres or filaments, by coating with at least two coatings having different compositions at least one coating being a metal all coatings being metal coatings
    • C—CHEMISTRY; METALLURGY
    • C03—GLASS; MINERAL OR SLAG WOOL
    • C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C23/00—Other surface treatment of glass not in the form of fibres or filaments
    • C03C23/0005—Other surface treatment of glass not in the form of fibres or filaments by irradiation
    • C03C23/0025—Other surface treatment of glass not in the form of fibres or filaments by irradiation by a laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/32—Holders for supporting the complete device in operation, i.e. detachable fixtures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K2103/00—Materials to be soldered, welded or cut
    • B23K2103/50—Inorganic material, e.g. metals, not provided for in B23K2103/02 – B23K2103/26
    • B23K2103/54—Glass
    • C—CHEMISTRY; METALLURGY
    • C03—GLASS; MINERAL OR SLAG WOOL
    • C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C15/00—Surface treatment of glass, not in the form of fibres or filaments, by etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13109—Indium [In] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Geochemistry & Mineralogy (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Optics & Photonics (AREA)
  • Toxicology (AREA)
  • Plasma & Fusion (AREA)
  • Mechanical Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Laser Beam Processing (AREA)
  • Re-Forming, After-Treatment, Cutting And Transporting Of Glass Products (AREA)
  • Photovoltaic Devices (AREA)

Abstract

在本開示的實施形態中之貫通電極基板（through electrode substrate）具備基板與導電體，此基板包含自第一面往第二面貫通且孔內部的徑無極小値之貫通孔，此導電體配置於前述貫通孔的內部，且前述貫通孔滿足以下條件。於前述第一面起至前述第二面為止的區間之中，在從前述第一面起6.25％、18.75％、31.25％、43.75％、56.25％、68.75％、81.25％、93.75％的距離之位置上，內側面相對於前述貫通孔的中心軸之傾斜角度（將前述第一面側所展開的角度設為正的傾斜角度）的合計値為8.0°以上。

Description

貫通電極基板的製造方法、貫通電極基板及半導體裝置
本開示係關於貫通電極基板（through electrode substrate）。
近年來使用垂直堆疊半導體電路基板的三維封裝技術，其中此半導體電路基板形成有積體電路。在此種封裝技術中，使用形成有貫通電極的基板。此種基板亦被稱為中介層（interposer）。藉由將導電體配置在形成於基板之貫通孔而形成貫通電極。為了高積體化，必須將貫通孔細微化。舉例而言，在專利文獻1（國際公開第2010/087483號）、專利文獻2（日本特表2014-501686號公報）中，開示一種為了形成細微的貫通孔而對玻璃基板照射雷射的技術。
根據上述專利文獻1、2所開示的技術，可將貫通孔細微化，但另一方面，貫通孔的縱橫比會變大。當縱橫比變大時，會變得難以往貫通孔內部形成導電體。
本開示的實施形態之目的在於容易地在貫通孔內部形成導電體。
根據本開示的一實施形態，可提供一種貫通電極基板的製造方法，其包含：對具有第一面及第二面的基板形成貫通孔，此貫通孔自前述第一面往前述第二面貫通且孔內部的徑無極小値；對前述貫通孔的內側面形成第一金屬層；藉由電鍍處理，從前述第一金屬層成長第二金屬層；其中，前述貫通孔滿足以下條件：於前述第一面起至前述第二面為止的區間之中，在從前述第一面起6.25％、18.75％、31.25％、43.75％、56.25％、68.75％、81.25％、93.75％的距離之位置上，內側面相對於前述貫通孔的中心軸之傾斜角度（將前述第一面側所展開的角度設為正的傾斜角度）的合計値為8.0°以上。
根據本開示的一實施形態，可提供一種貫通電極基板的製造方法，其包含：對具有第一面及第二面的基板形成貫通孔，此貫通孔自前述第一面往前述第二面貫通且孔內部的徑有極小値；對前述貫通孔的內側面形成第一金屬層；藉由電鍍處理，從前述第一金屬層成長第二金屬層；其中，前述貫通孔滿足以下條件：於前述第一面起至前述第二面為止的區間之中，在從前述第一面起6.25％、18.75％、31.25％、43.75％的距離之位置上，內側面相對於前述貫通孔的中心軸之傾斜角度（將前述第一面側所展開的角度設為正的傾斜角度）的合計値為4.0°以上，以及在從前述第一面起56.25％、68.75％、81.25％、93.75％的距離之位置上，內側面相對於前述貫通孔的中心軸之傾斜角度的合計値為-4.0°以下。
前述基板可為玻璃基板。
形成前述貫通孔的處理可包含對前述基板照射雷射的處理。
形成前述第一金屬層的處理，可在從前述第一面側堆積前述第一金屬層的處理之後，包含從前述第二面側堆積前述第一金屬層的處理。
前述貫通孔的縱橫比可為4以上。
根據本開示的一實施形態，可提供一種貫通電極基板，其具備基板與導電體，此基板包含從第一面往第二面貫通且孔內部的徑無極小値之貫通孔，此導電體配置於前述貫通孔的內部，其中，前述貫通孔滿足以下條件：於前述第一面起至前述第二面為止的區間之中，在從前述第一面起6.25％、18.75％、31.25％、43.75％、56.25％、68.75％、81.25％、93.75％的距離之位置上，內側面相對於前述貫通孔的中心軸之傾斜角度（將前述第一面側所展開的角度設為正的傾斜角度）的合計値為8.0°以上。
根據本開示的一實施形態，可提供一種貫通電極基板，其具備基板與導電體，此基板包含從第一面往第二面貫通且孔內部的徑有極小値之貫通孔，此導電體配置於前述貫通孔的內部，其中，前述貫通孔滿足以下條件：於前述第一面起至前述第二面為止的區間之中，在從前述第一面起6.25％、18.75％、31.25％、43.75％的距離之位置上，內側面相對於前述貫通孔的中心軸之傾斜角度（將前述第一面側所展開的角度設為正的傾斜角度）的合計値為4.0°以上，以及從在前述第一面起56.25％、68.75％、81.25％、93.75％的距離之位置上，內側面相對於前述貫通孔的中心軸之傾斜角度的合計値為-4.0°以下。
前述基板可為玻璃基板。
前述導電體可包含配置於前述基板上的第一金屬層以及配置於前述第一金屬層上的第二金屬層。
前述貫通孔的縱橫比可為4以上。
根據本開示的一實施形態，可提供一種半導體裝置，其具有上述記載的貫通電極基板以及半導體電路基板，此半導體電路基板與前述貫通電極基板之前述導電體電性連接。
根據本開示的實施形態，可容易地在貫通孔的內部形成導電體。
以下參照圖式並同時針對本開示之各實施形態的貫通電極基板進行詳細說明。此外，以下所示之各實施形態為本發明之實施形態的一例，本發明並不被限定解釋為此等實施形態。此外，在本實施形態所參照的圖式中，將相同部分或具有同樣功能的部分標記為相同符號或類似符號（僅在數字之後標記A、B等的符號），且有省略其重複說明的情況。並且，為了方便說明，有圖式的尺寸比率與實際比率不同的情況，或有圖式中省略部分構成的情況。
以下將說明第一實施形態。
［貫通電極基板的構成］
圖1為說明本開示的第一實施形態之貫通電極基板的剖面構造之圖。貫通電極基板10包含玻璃基板100及佈線層210、220。在玻璃基板100的第一面101側，配置有佈線層210。在玻璃基板100的第二面102側，配置有佈線層220。玻璃基板100具備貫通孔150，此貫通孔150自第一面101往第二面102貫通。貫通電極50為導電體，其配置在貫通孔150的內部、玻璃基板100的第一面101側的一部分以及第二面102側的一部分。貫通電極50電連接玻璃基板100的第一面101側與第二面102側。佈線層210包含導電層212及絕緣層215。佈線層220包含導電層222及絕緣層225。導電層212與導電層222隔著貫通電極50而電性連接。此外，佈線層210及佈線層220的至少一者或兩者可不存在。
圖1中，貫通孔150的形狀雖顯示如圓筒形狀，但實際上，貫通孔150的內側面具有複雜的形狀。在圖2～8的說明中也是同樣的狀況。此外，關於貫通孔150的具體形狀，可例示為後述圖9、10、22、23、24所示之形狀。
［貫通電極基板的製造方法］
接下來，針對貫通電極基板10的製造方法，使用圖2至圖8進行說明。首先，針對在玻璃基板100形成貫通孔150的步驟進行說明。
圖2為說明本開示的第一實施形態之貫通電極基板的製造方法之圖。圖3為接續圖2說明貫通電極基板的製造方法（形成貫通孔）之圖。首先，準備玻璃基板100（圖2）。在此例中，玻璃基板100的厚度為400μm。可使用石英基板、矽晶圓（silicon wafer）、陶瓷等其他無機材料所形成之基板取代玻璃基板100，也可使用樹脂基板等有機材料所形成之基板取代玻璃基板100。在使用矽晶圓等具有導電性之基板的情況中，於已形成貫通孔的狀態下，以貫通電極與基板不導通的方式，利用絕緣體覆蓋包含貫通孔的內側面在內的基板表面。
接下來，在玻璃基板100形成貫通孔150（圖3）。如上所述，以內側面成為圖9、10、20、21、22所示之任一形狀之方式，形成貫通孔150。在此例中，貫通孔150的形狀滿足以下第一條件及第二條件之任一者。
（第一條件）
第一條件為以下（1）、（2）所示之條件。
（1）在貫通孔150的內部，徑Sd無極小値。
（2）在貫通孔150的內側面之多個量測點的傾斜角度之合計値為8.0°以上。
於此，所謂多個量測點，係於第一面101起至第二面102為止的區間之中，自第一面101起6.25％、18.75％、31.25％、43.75％、56.25％、68.75％、81.25％、93.75％的距離之位置（合計8點）。
（第二條件）
第二條件為以下（3）、（4）、（5）所示之條件。
（3）在貫通孔150的內部，徑Sd有極小値。
（4）在貫通孔150的內側面之多個第一量測點的傾斜角度之第一合計値為4.0°以上。
（5）在貫通孔150的內側面之多個第二量測點的傾斜角度之第二合計値為-4.0°以下。
於此，所謂多個第一量測點，係於第一面101起至第二面102為止的區間之中，自第一面101起6.25％、18.75％、31.25％、43.75％的距離之位置（合計4點）。所謂多個第二量測點，係於第一面101起至第二面102為止的區間之中，自第一面101起56.25％、68.75％、81.25％、93.75％的距離之位置（合計4點）。
針對上述各用語的定義進行說明。所謂貫通孔150的內部，係表示貫通孔150中之玻璃基板100的第一面101與第二面102之間。所謂貫通孔150的徑Sd，係表示在垂直於貫通孔150的中心軸之剖面形狀中，自中心軸起至內側面為止的距離。徑Sd會依據垂直於中心軸之剖面的位置而變化。在此例中，剖面形狀為圓形。因此，徑Sd相當於半徑。並且，中心軸位於圓形的中心。並且，在此例中，貫通孔150的中心軸相對於第一面101及第二面102而呈垂直。所謂傾斜角度，係指內側面相對於貫通孔150的中心軸之傾斜角度。將第一面101側所展開的傾斜角度設為正的値。
以指定的條件對玻璃基板100照射雷射，藉此形成滿足第一條件的貫通孔150。以指定的條件對玻璃基板100照射雷射後，利用指定的蝕刻液施行蝕刻處理，藉此形成滿足第二條件的貫通孔150。徑Sd的最大値為35μm～45μm左右。如同上述，玻璃基板100的厚度為400μm。因此，縱橫比（貫通孔150的長度（玻璃基板100的厚度）相對於貫通孔150的直徑（徑Sd的最大値×2）之比例）為5左右。上述第一條件或第二條件較佳為適用於縱橫比為4以上的貫通孔150。在後述的各實施例中，亦針對滿足任一條件之貫通孔150的詳細加工條件進行說明。
接下來，針對在貫通孔150形成貫通電極50的步驟進行說明。
圖4為接續圖3說明貫通電極基板的製造方法（形成第一金屬層）之圖。圖5為接續圖4說明貫通電極基板的製造方法（形成第一金屬層）之圖。圖6為接續圖5說明貫通電極基板的製造方法（形成第二金屬層）之圖。圖7為接續圖6說明貫通電極基板的製造方法（形成貫通電極）之圖。
對已形成有貫通孔150的玻璃基板100，形成第一金屬層51。第一金屬層51具有用於電鍍處理之晶種層（seed layer）的功能。第一金屬層51為鈦（Ti）。此外，第一金屬層51只要是發揮作為電鍍處理之晶種層的功能之金屬即可，例如可為包含銅（Cu）、鎳（Ni）、鉻（Cr）、鈦、鎢（W）等之金屬。
首先，藉由濺鍍法（sputtering method），從玻璃基板100的第一面101側形成第一金屬層51（圖4）。於此例中，在旋轉玻璃基板100的同時，藉由濺鍍法從第一面101側堆積第一金屬層51。玻璃基板100的旋轉軸相對於第一面101的法線而傾斜。旋轉軸的傾斜角較佳為0°以上且20°以下，在此例中為10°。此外，濺鍍（sputter）所使用之靶材（target），其表面的法線與此旋轉軸平行。
在此時間點，第一金屬層51雖形成於第一面101側，但未形成於第二面102側。並且，第一金屬層51雖形成於貫通孔150的內側面中第一面101側的一部分，但未形成於第二面102側的一部分。因此，藉由濺鍍法，從玻璃基板100的第二面102側堆積第一金屬層51（圖5）。藉由此處理，玻璃基板100的表面為第一金屬層51所覆蓋。在第一面101（及第二面102）上，較佳為以成為0.1μm以上且3μm以下的厚度之方式堆積第一金屬層51，在此例中，堆積成1.5μm的厚度。相較於堆積在第一面101之第一金屬層51，堆積在貫通孔150的內側面之第一金屬層51較薄。
接下來，將第一金屬層51作為晶種層，藉由電鍍處理而令第二金屬層52成長。在電鍍處理之前，在不令第二金屬層52成長的區域，利用阻劑等之絕緣體形成遮罩，並在第二金屬層52成長後去除遮罩（圖6）。如此一來，第二金屬層52不會在形成有遮罩的部分成長，因此去除遮罩的區域會露出第一金屬層51。
第二金屬層52為銅。此外，第二金屬層52也可為包含金（Au）、銀（Ag）、鉑（Pt）、鋁（Al）、鎳、鉻、錫（Sn）等之金屬。在此例中，以不填充貫通孔150內部的程度之膜厚，形成第二金屬層52。關於因被未填充而形成之貫通孔150內的空間，可為存在氣體的狀態，也可被樹脂等之絕緣體填充，也可被其他金屬等之導電體填充。此外，亦能以填充貫通孔150內部的程度之膜厚，形成第二金屬層52。
接下來，將第二金屬層52作為遮罩，將露出的第一金屬層51進行蝕刻，而形成貫通電極50（圖7）。此外，貫通電極50為第一金屬層51及第二金屬層52的堆疊構造，但各圖中並未劃分此堆疊構造，而是整體地記載。
貫通孔150的縱橫比變得愈大，愈會有在貫通孔150的內側面的一部分未形成第一金屬層51的情況。若存在未形成第一金屬層51的區域，則在下個步驟的電鍍處理中，會出現未形成第二金屬層52的區域。如此一來，會出現所謂未實現第一面101側與第二面102側的導通之不良結果。
另一方面，藉由貫通孔150的形狀滿足上述第一條件或第二條件，貫通孔150的內側面幾乎全部都形成有第一金屬層51。藉此，第二金屬層52變得難以在貫通孔150的內部分離，因此可形成實現第一面101側與第二面102側的導通之貫通電極50。
圖8為接續圖7說明貫通電極基板的製造方法（形成佈線層）之圖。在玻璃基板100形成貫通電極50後，接下來，在玻璃基板100的第一面101側形成佈線層210。例如，藉由形成具有接觸孔（contact hole）的絕緣層215且形成導電層212，而實現佈線層210。例如，藉由感光性的乾膜光阻（dry film resist），而形成絕緣層215。在玻璃基板100上形成乾膜光阻，以指定的圖案進行曝光，並進行顯影，藉此形成接觸孔。導電層212與上述貫通電極50相同，可使用電鍍處理而形成，也可使用濺鍍法等之蒸鍍而形成。藉由反覆形成絕緣層215與導電層212，而形成多層結構的佈線層210。
接下來，在玻璃基板100的第二面102側形成佈線層220，實現圖1所示之構造。以上為針對貫通電極基板10的製造方法所進行的說明。
以下將說明實施例。
［貫通孔的形狀（徑Sd無極小値）］
針對貫通孔150的形狀以及用於實現此形狀的製造方法進行說明。首先，針對在貫通孔150的內部中，徑Sd無極小値的形狀進行說明。在此，針對第一實施例（形狀A）及第二實施例（形狀B）進行說明。
圖9為說明本開示的第一實施例之貫通孔的形狀例（形狀A）之圖。圖9所示之貫通孔150A的徑Sd，在第一面101側最大，愈往第二面102側變得愈小，在第二面102側最小。此外，在圖9中，貫通孔150A的中心軸CA，其對應於以平行於第一面101的面裁切貫通孔150A時所呈現之圓的中心。因此，從中心軸CA起至貫通孔150A的內側面為止的距離（圓的半徑）對應於徑Sd。並且，傾斜角度TA為相對於中心軸CA之內側面的角度。在圖9中，將從第一面101起的175μm（43.75％）之內側面的傾斜度SS與中心軸CA的角度例示為傾斜角度TA。
圖10為說明本開示的第二實施例之貫通孔的形狀例（形狀B）之圖。圖10所示之貫通孔150B的徑Sd，第二面102側較第一面101側小，且隨著從第一面101側往第二面102側，一度變大後再變小。亦即，在貫通孔的內部中，徑Sd有極大値。徑Sd成為極大値的位置，比起存在於第一面101與第二面102的中央位置，更偏向存在於第一面101側。
使用上述專利文獻1（國際公開第2010／087483號）所開示之進行照射雷射的裝置，製作形狀A及形狀B的貫通孔。準分子雷射光的照射係每50μm調整在玻璃基板100的加工面之照射通量（fluence）。藉由如此調整照射通量，而控制所形成之貫通孔的形狀。
［第一實施例及第一比較例］
針對以形狀A為前提之貫通孔150A的各種形狀，評價此等形狀對形成第一金屬層51所造成之影響。在此，形成形狀A1～A3的貫通孔作為第一實施例。並且，形成形狀A4、A5的貫通孔作為第一比較例。各形狀之深度Fd與照射通量（以及擊發（shot）數）的關係如以下之表1所示。此外，深度Fd對應於從第一面101起的距離。因此，深度Fd＝0μm對應於第一面101，深度Fd＝400μm對應於第二面102。
表1
圖11為說明本開示的第一實施例（形狀A1）之貫通孔的形狀特性之圖。圖12為說明本開示的第一實施例（形狀A2）之貫通孔的形狀特性之圖。圖13為說明本開示的第一實施例（形狀A3）之貫通孔的形狀特性之圖。圖14為說明本開示的第一比較例（形狀A4）之貫通孔的形狀特性之圖。圖15為說明本開示的第一比較例（形狀A5）之貫通孔的形狀特性之圖。圖11～圖15中所示之貫通孔的形狀特性為深度Fd與徑Sd的關係以及深度Fd與傾斜角度TA的關係。此外，傾斜角度TA的量測位置係於第一面101起至第二面102為止的區間之中，自第一面101起6.25％（25μm）、18.75％（75μm）、31.25％（125μm）、43.75％（175μm）、56.25％（225μm）、68.75％（275μm）、81.25％（325μm）、93.75％（375μm）的距離之位置（合計8點）。
以上述第一實施形態所說明的方法，在形狀A1～A5的貫通孔150A中，形成貫通電極50。觀察各形狀之貫通電極50的剖面，評價貫通孔150A的內側面是否全部形成有第一金屬層51。若無未形成第一金屬層51之區域，則為良好（OK）；在有未形成第一金屬層51之區域的情況下，則為不良（NG）。此外，因第一金屬層51非常薄，故利用電鍍處理形成第二金屬層52並觀察第二金屬層52的狀況，藉此間接地評價是否形成第一金屬層51。
其結果，形狀A1、A2、A3被判定為良好，形狀A4、A5被判定為不良。
［第二實施例及第二比較例］
針對以形狀B為前提之貫通孔150B的各種形狀，評價此等形狀對形成第一金屬層51所造成之影響。在此，形成形狀B1、B2的貫通孔作為第二實施例。並且，形成形狀B3、B4的貫通孔作為第二比較例。各形狀之深度Fd與照射通量（以及擊發數）的關係如以下之表2所示。
表2
圖16為說明本開示的第二實施例（形狀B1）之貫通孔的形狀特性之圖。圖17為說明本開示的第二實施例（形狀B2）之貫通孔的形狀特性之圖。圖18為說明本開示的第二比較例（形狀B3）之貫通孔的形狀特性之圖。圖19為說明本開示的第二比較例（形狀B4）之貫通孔的形狀特性之圖。圖16～圖19中所示之貫通孔的形狀特性為深度Fd與徑Sd的關係以及深度Fd與傾斜角度TA的關係。評價方法為與上述同樣地進行，評價貫通孔150B的內側面是否全部形成有第一金屬層51。
其結果，形狀B1、B2被判定為良好，形狀B3、B4被判定為不良。
［評價結果與傾斜角度的關係（徑Sd無極小値）］
根據上述第一實施例、第一比較例、第二實施例及第二比較例之評價結果，發現當傾斜角度TA之合計値TSA滿足指定條件時，可得到良好的評價結果。傾斜角度合計値TSA係指將8點的傾斜角度TA予以合計所得之値。將相對於各形狀之傾斜角度合計値TSA及評價結果的關係顯示於以下之表3。
表3
如表3所示，當8點的量測點之傾斜角度合計値TSA為8°以上時，評價結果為良好。此表示上述貫通孔150為滿足「第一條件」之形狀。
［貫通孔的形狀（徑Sd有極小値）］
針對貫通孔150的內部中，徑Sd有極小値的形狀進行說明。在此，針對第三實施例（形狀C）、第四實施例（形狀D）及第五實施例（形狀E）進行說明。
圖20為說明本開示的第三實施例之貫通孔的形狀例（形狀C）之圖。圖20所示之貫通孔150C的徑Sd，在第一面101側及第二面102側最大，且在貫通孔的內部之中央附近有極小値。所謂中央附近，係指深度Fd為43.75％（175μm）與56.25％（225μm）之間的位置，為幾乎50％（200μm）的位置。
圖21為說明本開示的第四實施例之貫通孔的形狀例（形狀D）之圖。圖21所示之貫通孔150D的徑Sd，在貫通孔的內部之中央附近有極小値，在第一面101與中央附近的中間位置以及第二面102與中央附近的中間位置有極大値。
圖22為說明本開示的第五實施例之貫通孔的形狀例（形狀E）之圖。圖22所示之貫通孔150E的徑Sd，在第一面101側及第二面102側有極大値，在第一面101與中央附近的中間位置以及第二面102與中央附近的中間位置有極小値。此外，若扣除在第一面101的徑Sd以及在第二面102的徑Sd，則徑Sd在中央附近有極大値。
使用上述專利文獻2（日本特表2014-501686號公報）所開示之進行照射雷射的裝置及蝕刻裝置，製作形狀C、形狀D及形狀E的貫通孔。具體而言，使用上述文獻所記載之Nd：KGW雷射裝置並照射UV雷射光束，藉此在玻璃基板100的內部形成損傷區域。此時，依序進行自玻璃基板100的第一面101側的雷射光束照射以及自第二面102側的雷射光束照射。於自任一面側的雷射光束照射中，各條件都相同。
在兩面各自的雷射光束照射結束後，於使用35℃的蝕刻液（HF（20體積％）＋HNO3 （10體積％）水溶液）之超音波槽內，進行10分鐘的蝕刻處理，藉此溶解玻璃基板100的損傷區域。
在上述處理中，藉由調整雷射光束的照射條件，而調整形成於玻璃基板100之損傷區域的形狀。當損傷區域的形狀產生變化時，伴隨著此變化，貫通孔的形狀也會產生變化。照射條件為雷射光束的入口開口徑（玻璃基板100的表面的開口徑）、中間開口徑（玻璃基板100的中央附近（距離表面200μm）之開口徑）以及照射時間。藉由變更透鏡數值孔徑（Numerical Aperture，NA）與焦點位置，而調整入口開口徑及中間開口徑。
［第三實施例及第三比較例］
針對以形狀C為前提之貫通孔150C的各種形狀，評價此等形狀對形成第一金屬層51所造成之影響。在此，形成形狀C1、C2、C3的貫通孔作為第三實施例。並且，形成形狀C4的貫通孔作為第三比較例。各形狀之照射條件如以下之表4所示。
表4
圖23為說明本開示的第三實施例（形狀C1）之貫通孔的形狀特性之圖。圖24為說明本開示的第三實施例（形狀C2）之貫通孔的形狀特性之圖。圖25為說明本開示的第三實施例（形狀C3）之貫通孔的形狀特性之圖。圖26為說明本開示的第三比較例（形狀C4）之貫通孔的形狀特性之圖。圖23～圖26中所示之貫通孔的形狀特性為深度Fd與徑Sd的關係以及深度Fd與傾斜角度TA的關係。評價方法為與上述同樣地進行，評價貫通孔150C的內側面是否全部形成有第一金屬層51。
其結果，形狀C1、C2、C3被判定為良好，形狀C4被判定為不良。
［第四實施例及第四比較例］
針對以形狀D為前提之貫通孔150D的各種形狀，評價此等形狀對形成第一金屬層51所造成之影響。在此，形成形狀D1、D2的貫通孔作為第四實施例。並且，形成形狀D3、D4的貫通孔作為第四比較例。各形狀之照射條件如以下之表5所示。
表5
圖27為說明本開示的第四實施例（形狀D1）之貫通孔的形狀特性之圖。圖28為說明本開示的第四實施例（形狀D2）之貫通孔的形狀特性之圖。圖29為說明本開示的第四比較例（形狀D3）之貫通孔的形狀特性之圖。圖30為說明本開示的第四比較例（形狀D4）之貫通孔的形狀特性之圖。圖27～圖30中所示之貫通孔的形狀特性為深度Fd與徑Sd的關係以及深度Fd與傾斜角度TA的關係。評價方法為與上述同樣地進行，評價貫通孔150D的內側面是否全部形成有第一金屬層51。
其結果，形狀D1、D2被判定為良好，形狀D3、D4被判定為不良。
［第五實施例］
針對以形狀E為前提之貫通孔150E的各種形狀，評價此等形狀對第一金屬層51的形成所造成之影響。在此，形成形狀E1的貫通孔作為第五實施例。此形狀之照射條件如以下之表6所示。
表6
圖31為說明本開示的第五實施例（形狀E1）之貫通孔的形狀特性之圖。圖31中所示之貫通孔的形狀特性為深度Fd與徑Sd的關係以及深度Fd與傾斜角度TA的關係。評價方法為與上述同樣地進行，評價貫通孔150E的內側面是否全部形成有第一金屬層51。
其結果，形狀E1被判定為良好。
［評價結果與傾斜角度的關係（徑Sd有極小値）］
根據上述第三實施例、第三比較例、第四實施例、第四比較例及第五實施例之評價結果，發現當傾斜角度TA的合計値TSA滿足指定條件時，可得到良好的評價結果。傾斜角度合計値TSA為將4點的傾斜角度TA予以合計所得之値。將相對於各形狀之傾斜角度合計値TSA及評價結果的關係顯示於以下之表7。傾斜角度TA的量測位置為以下4點：於第一面101起至第二面102為止的區間之中，在從第一面101起6.25％（25μm）、18.75％（75μm）、31.25％（125μm）、43.75％（175μm）的距離之位置。
此外，關於形狀C、D、E的貫通孔，相對於貫通孔的中央（50％，200μm），第一面101側與第二面102側呈對稱的關係。因此，在將傾斜角度TA的量測位置設為以下4點的情況中，傾斜角度合計値TSA為將正負反轉所得之値。此4點為於第一面101起至第二面102為止的區間之中，在從第一面101起56.25％（225μm）、68.75％（275μm）、81.25％（325μm）、93.75％（375μm）的距離之位置。
表7
如表6所示，當4點的量測點（於第一面101起至第二面102為止的區間之中，在從第一面101起6.25％（25μm）、18.75％（75μm）、31.25％（125μm）、43.75％（175μm）的距離之位置）之傾斜角度合計値TSA為4°以上時，評價結果為良好。此時，就結果而言，當4點的量測點（於第一面101起至第二面102為止的區間之中，在從第一面101起56.25％（225μm）、68.75％（275μm）、81.25％（325μm）、93.75％（375μm）的距離之位置）之傾斜角度合計値TSA為-4°以下時，評價結果為良好。此表示上述貫通孔150為滿足「第二條件」之形狀。
以下將說明第二實施形態。
在第二實施形態中，針對使用第一實施形態之貫通電極基板10所製造之半導體裝置進行說明。
圖32為繪示本發明的第二實施形態之半導體裝置之圖。半導體裝置1000具有經堆疊的3個貫通電極基板10（10-1、10-2、10-3），並與LSI基板70連接。貫通電極基板10-1例如具有DRAM等之半導體元件，並且具有由導電層212、222等所形成之連接端子81-1、82-1。此等貫通電極基板10（10-1、10-2、10-3）可不使用玻璃基板100，一部分的貫通電極基板10可使用材料與貫通電極基板10不同的其他基板。連接端子81-1隔著凸塊（bump）90-1而連接LSI基板70的連接端子80。連接端子82-1隔著凸塊90-2而連接貫通電極基板10-2的連接端子81-2。至於貫通電極基板10-2的連接端子82-2與貫通電極基板10-3的連接端子83-1亦隔著凸塊90-3而連接。凸塊90（90-1、90-2、90-3）可使用例如銦、銅、金等之金屬。
此外，在堆疊貫通電極基板10的情況中，不限為3層，也可為2層，更可為4層以上。並且，貫通電極基板10與其他基板的連接，不限為藉由凸塊連接，也可使用共晶接合（eutectic bonding）等之其他接合技術。並且，也可將聚醯亞胺、環氧樹脂等塗布且燒成，而黏著貫通電極基板10與其他基板。
圖33為繪示本發明的第二實施形態之半導體裝置的另一例之圖。圖33所示之半導體裝置1000具有堆疊構造體，且與LSI基板70連接，其中堆疊構造體堆疊有MEMS裝置、CPU、記憶體等之半導體電路基板（半導體晶片）71-1、71-2以及貫通電極基板10。
貫通電極基板10配置在半導體電路基板71-1與半導體電路基板71-2之間，並隔著凸塊90-1、90-2而各自連接。LSI基板70上載置半導體電路基板71-1。藉由線（wire）95，連接LSI基板70與半導體電路基板71-2。在此例中，使用貫通電極基板10作為中介層，此中介層堆疊多個半導體電路基板且用於進行三維封裝。藉由貫通電極基板10與功能各不相同的多個半導體電路基板連接，可實現多功能的半導體裝置。例如，將半導體電路基板71-1作為三軸加速度感測器，並將半導體電路基板71-2作為二軸磁感測器，藉此可實現一種半導體裝置，此半導體裝置可在一個模組實現五軸運動感測器。
在半導體電路基板係由MEMS裝置所形成之感測器等的情況中，有藉由類比信號輸出感測結果的情形。在此情形中，低通濾波器、放大器等亦可形成於半導體電路基板或貫通電極基板10。
圖34為繪示本發明的第五實施形態之半導體裝置的另一例之圖。上述2個例子（圖32、圖33）雖為三維封裝，但此例為適用於2.5維封裝的例子。在圖34所示之例子中，LSI基板70上堆疊並連接有六個貫通電極基板10（10-1～10-6）。但是，並不是全部的貫通電極基板10都僅是堆疊配置，貫通電極基板10也會在基板面內方向排列配置。
在圖34的例子中，LSI基板70上連接貫通電極基板10-1、10-5，貫通電極基板10-1上連接貫通電極基板10-2、10-4，貫通電極基板10-2上連接貫通電極基板10-3，貫通電極基板10-5上連接貫通電極基板10-6。此外，如圖33所示之例子，即使將貫通電極基板10使用作為中介層，且此中介層用於連接多個半導體電路基板，亦可能為此種2.5維封裝。例如，可將貫通電極基板10-3、10-4、10-6等替換成半導體電路基板。
如上述所製造之半導體裝置1000，可搭載於例如可移動終端（行動電話、智慧型手機以及筆記型電腦等）、資訊處理機（桌上型電腦、伺服器、車用導航設備（car navigation device）等）、家電等之各種電氣設備。
圖35為繪示使用本發明的第五實施形態之半導體裝置的電子設備之圖。半導體裝置1000可搭載於例如可移動終端（行動電話、智慧型手機以及筆記型電腦等）、資訊處理機（桌上型電腦、伺服器、車用導航設備等）、家電等之各種電氣設備。在此，展示出智慧型手機500及筆記型電腦600作為搭載有半導體裝置1000的電氣設備的例子。此等電氣設備具有控制部1100，此控制部1100由執行應用程式且實現各種功能之CPU等所構成。各種功能中，包含使用來自半導體裝置1000的輸出信號之功能。此外，半導體裝置1000也可具有控制部1100的功能。
10、10-1、10-2、10-3、10-4、10-5、10-6‧‧‧貫通電極基板
50‧‧‧貫通電極
51‧‧‧第一金屬層
52‧‧‧第二金屬層
70‧‧‧LSI基板
71 、71-1、71-2‧‧‧半導體電路基板
80、80-1、80-2‧‧‧連接端子
81、81-1、80-2、81-3‧‧‧連接端子
82、82-1、82-2‧‧‧連接端子
90、90-1、90-2、90-3‧‧‧凸塊
95‧‧‧線
100‧‧‧玻璃基板
101‧‧‧第一面
102‧‧‧第二面
150、150A、150B、150C、150D、150E‧‧‧貫通孔
210、220‧‧‧佈線層
212、222‧‧‧導電層
215、225‧‧‧絕緣層
500‧‧‧智慧型手機
600‧‧‧筆記型電腦
1000‧‧‧半導體裝置
1100‧‧‧控制部
CA‧‧‧中心軸
Sd‧‧‧徑
SS‧‧‧傾斜度
TA‧‧‧傾斜角度
圖1為說明本開示的第一實施形態之貫通電極基板的剖面構造之圖。 圖2為說明本開示的第一實施形態之貫通電極基板的製造方法之圖。 圖3為接續圖2說明貫通電極基板的製造方法（形成貫通孔）之圖。 圖4為接續圖3說明貫通電極基板的製造方法（形成第一金屬層）之圖。 圖5為接續圖4說明貫通電極基板的製造方法（形成第一金屬層）之圖。 圖6為接續圖5說明貫通電極基板的製造方法（形成第二金屬層）之圖。 圖7為接續圖6說明貫通電極基板的製造方法（形成貫通電極）之圖。 圖8為接續圖7說明貫通電極基板的製造方法（形成佈線層（wiring layer））之圖。 圖9為說明本開示的第一實施例之貫通孔的形狀例（形狀A）之圖。 圖10為說明本開示的第二實施例之貫通孔的形狀例（形狀B）之圖。 圖11為說明本開示的第一實施例（形狀A1）之貫通孔的形狀特性之圖。 圖12為說明本開示的第一實施例（形狀A2）之貫通孔的形狀特性之圖。 圖13為說明本開示的第一實施例（形狀A3）之貫通孔的形狀特性之圖。 圖14為說明本開示的第一比較例（形狀A4）之貫通孔的形狀特性之圖。 圖15為說明本開示的第一比較例（形狀A5）之貫通孔的形狀特性之圖。 圖16為說明本開示的第二實施例（形狀B1）之貫通孔的形狀特性之圖。 圖17為說明本開示的第二實施例（形狀B2）之貫通孔的形狀特性之圖。 圖18為說明本開示的第二比較例（形狀B3）之貫通孔的形狀特性之圖。 圖19為說明本開示的第二比較例（形狀B4）之貫通孔的形狀特性之圖。 圖20為說明本開示的第三實施例之貫通孔的形狀例（形狀C）之圖。 圖21為說明本開示的第四實施例之貫通孔的形狀例（形狀D）之圖。 圖22為說明本開示的第五實施例之貫通孔的形狀例（形狀E）之圖。 圖23為說明本開示的第三實施例（形狀C1）之貫通孔的形狀特性之圖。 圖24為說明本開示的第三實施例（形狀C2）之貫通孔的形狀特性之圖。 圖25為說明本開示的第三實施例（形狀C3）之貫通孔的形狀特性之圖。 圖26為說明本開示的第三比較例（形狀C4）之貫通孔的形狀特性之圖。 圖27為說明本開示的第四實施例（形狀D1）之貫通孔的形狀特性之圖。 圖28為說明本開示的第四實施例（形狀D2）之貫通孔的形狀特性之圖。 圖29為說明本開示的第四比較例（形狀D3）之貫通孔的形狀特性之圖。 圖30為說明本開示的第四比較例（形狀D4）之貫通孔的形狀特性之圖。 圖31為說明本開示的第五實施例（形狀E1）之貫通孔的形狀特性之圖。 圖32為繪示本開示的第二實施形態之半導體裝置之圖。 圖33為繪示本開示的第二實施形態之半導體裝置的另一例之圖。 圖34為繪示本開示的第二實施形態之半導體裝置的再另一例之圖。 圖35為說明使用本開示的第二實施形態之半導體裝置的電子設備之圖。

Claims (13)

  1. 一種貫通電極基板（through electrode substrate）的製造方法，包括： 對一基板形成一貫通孔，該基板具有一第一面及一第二面，該貫通孔自該第一面往該第二面貫通且孔內部的徑無極小値；對該貫通孔的內側面形成一第一金屬層；以及藉由電鍍處理，從該第一金屬層成長一第二金屬層，其中，該貫通孔滿足以下條件：於該第一面起至該第二面為止的區間之中，在從該第一面起6.25％、18.75％、31.25％、43.75％、56.25％、68.75％、81.25％、93.75％的距離之位置上，內側面相對於該貫通孔的中心軸之傾斜角度（將該第一面側所展開的角度設為正的傾斜角度）的合計値為8.0°以上。
  2. 一種貫通電極基板的製造方法，包括：對一基板形成一貫通孔，該基板具有一第一面及一第二面，該貫通孔自該第一面往該第二面貫通且孔內部的徑有極小値；對該貫通孔的內側面形成一第一金屬層；以及藉由電鍍處理，從該第一金屬層成長一第二金屬層，其中，該貫通孔滿足以下條件：於該第一面起至該第二面為止的區間之中，在從該第一面起6.25％、18.75％、31.25％、43.75％的距離之位置上，內側面相對於該貫通孔的中心軸之傾斜角度（將該第一面側所展開的角度設為正的傾斜角度）的合計値為4.0°以上，以及在從該第一面起56.25％、68.75％、81.25％、93.75％的距離之位置上，內側面相對於該貫通孔的中心軸之傾斜角度的合計値為-4.0°以下。
  3. 如請求項1或2所述之貫通電極基板的製造方法，其中該基板為玻璃基板。
  4. 如請求項3所述之貫通電極基板的製造方法，其中形成該貫通孔的處理包含對該基板照射雷射的處理。
  5. 如請求項4所述之貫通電極基板的製造方法，其中形成該貫通孔的處理包含以下處理：從該第一面側對該基板照射雷射的處理、從該第二面側對該基板照射雷射的處理以及藉由蝕刻液將該基板蝕刻的處理。
  6. 如請求項1或2所述之貫通電極基板的製造方法，其中形成該第一金屬層的處理包含以下處理：在從該第一面側堆積該第一金屬層的處理之後，從該第二面側堆積該第一金屬層的處理。
  7. 如請求項1或2所述之貫通電極基板的製造方法，其中該貫通孔的縱橫比為4以上。
  8. 一種貫通電極基板，具備：一基板，其包含一貫通孔，該貫通孔自一第一面往一第二面貫通且孔內部的徑無極小値；以及一導電體，其配置於該貫通孔的內部，其中，該貫通孔滿足以下條件：於該第一面起至該第二面為止的區間之中，在從該第一面起6.25％、18.75％、31.25％、43.75％、56.25％、68.75％、81.25％、93.75％的距離之位置上，內側面相對於該貫通孔的中心軸之傾斜角度（將該第一面側所展開的角度設為正的傾斜角度）的合計値為8.0°以上。
  9. 一種貫通電極基板，具備：一基板，其包含一貫通孔，該貫通孔自一第一面往一第二面貫通且孔內部的徑有極小値；以及一導電體，其配置於該貫通孔的內部，其中，該貫通孔滿足以下條件：於該第一面起至該第二面為止的區間之中，在從該第一面起6.25％、18.75％、31.25％、43.75％的距離之位置上，內側面相對於該貫通孔的中心軸之傾斜角度（將該第一面側所展開的角度設為正的傾斜角度）的合計値為4.0°以上，以及在從該第一面起56.25％、68.75％、81.25％、93.75％的距離之位置上，內側面相對於該貫通孔的中心軸之傾斜角度的合計値為-4.0°以下。
  10. 如請求項8或9所述之貫通電極基板，其中該基板為玻璃基板。
  11. 如請求項8或9所述之貫通電極基板，其中該導電體包含一第一金屬層以及一第二金屬層，該第一金屬層配置於該基板上，且該第二金屬層配置於該第一金屬層上。
  12. 如請求項8或9所述之貫通電極基板，其中該貫通孔的縱橫比為4以上。
  13. 一種半導體裝置，包括：如請求項8或9所述之一貫通電極基板；以及一半導體電路基板，其與該貫通電極基板的該導電體電性連接。
TW106128939A 2016-09-05 2017-08-25 貫通電極基板的製造方法、貫通電極基板及半導體裝置 TWI763702B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016172606A JP6341245B2 (ja) 2016-09-05 2016-09-05 貫通電極基板の製造方法、貫通電極基板および半導体装置
JP2016-172606 2016-09-05

Publications (2)

Publication Number Publication Date
TW201826454A true TW201826454A (zh) 2018-07-16
TWI763702B TWI763702B (zh) 2022-05-11

Family

ID=61301516

Family Applications (3)

Application Number Title Priority Date Filing Date
TW106128939A TWI763702B (zh) 2016-09-05 2017-08-25 貫通電極基板的製造方法、貫通電極基板及半導體裝置
TW112138577A TW202407898A (zh) 2016-09-05 2017-08-25 貫通電極基板及半導體裝置
TW111113098A TWI821972B (zh) 2016-09-05 2017-08-25 貫通電極基板的製造方法、貫通電極基板及半導體裝置

Family Applications After (2)

Application Number Title Priority Date Filing Date
TW112138577A TW202407898A (zh) 2016-09-05 2017-08-25 貫通電極基板及半導體裝置
TW111113098A TWI821972B (zh) 2016-09-05 2017-08-25 貫通電極基板的製造方法、貫通電極基板及半導體裝置

Country Status (4)

Country Link
US (3) US10847444B2 (zh)
JP (1) JP6341245B2 (zh)
TW (3) TWI763702B (zh)
WO (1) WO2018043106A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6341245B2 (ja) * 2016-09-05 2018-06-13 大日本印刷株式会社 貫通電極基板の製造方法、貫通電極基板および半導体装置

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04154187A (ja) 1990-10-18 1992-05-27 Mitsubishi Materials Corp スルーホール配線板の構造及びその製造方法
JPH08512171A (ja) 1994-04-28 1996-12-17 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 電気的絶縁材料の板上に銅パターンをフォトリソグラフ的に作製する方法
JP4012375B2 (ja) 2001-05-31 2007-11-21 株式会社ルネサステクノロジ 配線基板およびその製造方法
JP2003218518A (ja) 2002-01-28 2003-07-31 Tokuyama Corp 回路基板の製造方法
JP2005123546A (ja) * 2003-09-24 2005-05-12 Ibiden Co Ltd インターポーザ、多層プリント配線板
WO2005076683A1 (ja) * 2004-02-04 2005-08-18 Ibiden Co., Ltd. 多層プリント配線板
KR100786166B1 (ko) 2004-07-06 2007-12-21 동경 엘렉트론 주식회사 인터포저 및 인터포저의 제조 방법
JP4286733B2 (ja) * 2004-07-06 2009-07-01 東京エレクトロン株式会社 インターポーザおよびインターポーザの製造方法
JPWO2010087483A1 (ja) 2009-02-02 2012-08-02 旭硝子株式会社 半導体デバイス部材用ガラス基板および半導体デバイス部材用ガラス基板の製造方法
JP2011054907A (ja) * 2009-09-04 2011-03-17 Chemitoronics Co Ltd 貫通電極付き基板の製造方法、及び貫通電極付き基板
JP2011178642A (ja) * 2010-03-03 2011-09-15 Nippon Sheet Glass Co Ltd 貫通電極付きガラス板の製造方法および電子部品
US8304657B2 (en) 2010-03-25 2012-11-06 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board
US9278886B2 (en) 2010-11-30 2016-03-08 Corning Incorporated Methods of forming high-density arrays of holes in glass
JP5845929B2 (ja) * 2012-01-27 2016-01-20 セイコーエプソン株式会社 ベース基板、電子デバイス、ベース基板の製造方法、及び電子デバイスの製造方法
JP6038517B2 (ja) * 2012-07-13 2016-12-07 新光電気工業株式会社 配線基板及びその製造方法
US20140144681A1 (en) * 2012-11-27 2014-05-29 Qualcomm Mems Technologies, Inc. Adhesive metal nitride on glass and related methods
JP6263859B2 (ja) 2013-04-18 2018-01-24 大日本印刷株式会社 貫通電極基板の製造方法、貫通電極基板、および半導体装置
JP2014236188A (ja) * 2013-06-05 2014-12-15 イビデン株式会社 配線板及びその製造方法
JP6201663B2 (ja) * 2013-11-13 2017-09-27 大日本印刷株式会社 貫通電極基板の製造方法、貫通電極基板、および半導体装置
JP5708762B2 (ja) * 2013-11-13 2015-04-30 大日本印刷株式会社 貫通電極基板の製造方法
JP5846185B2 (ja) 2013-11-21 2016-01-20 大日本印刷株式会社 貫通電極基板及び貫通電極基板を用いた半導体装置
US9165885B2 (en) * 2013-12-30 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Staggered via redistribution layer (RDL) for a package and a method for forming the same
JP6273873B2 (ja) * 2014-02-04 2018-02-07 大日本印刷株式会社 ガラスインターポーザー基板の製造方法
JP6375159B2 (ja) * 2014-07-07 2018-08-15 新光電気工業株式会社 配線基板、半導体パッケージ
JP2016049542A (ja) * 2014-08-29 2016-04-11 アイシン精機株式会社 レーザ加工方法、ガラス加工部品の製造方法及びレーザ加工装置
JP2016063114A (ja) * 2014-09-19 2016-04-25 大日本印刷株式会社 貫通電極基板及びその製造方法
JP6914656B2 (ja) 2014-10-03 2021-08-04 日本板硝子株式会社 貫通電極付ガラス基板の製造方法、導電部付ガラス基板、及び貫通電極付ガラス基板
JP6596906B2 (ja) * 2015-04-30 2019-10-30 大日本印刷株式会社 貫通電極基板並びに貫通電極基板を用いたインターポーザ及び半導体装置
JP6148764B2 (ja) * 2016-05-23 2017-06-14 新光電気工業株式会社 配線基板及びその製造方法
JP6341245B2 (ja) * 2016-09-05 2018-06-13 大日本印刷株式会社 貫通電極基板の製造方法、貫通電極基板および半導体装置

Also Published As

Publication number Publication date
US20190198427A1 (en) 2019-06-27
JP2018039678A (ja) 2018-03-15
US10847444B2 (en) 2020-11-24
TW202230641A (zh) 2022-08-01
JP6341245B2 (ja) 2018-06-13
TW202407898A (zh) 2024-02-16
TWI763702B (zh) 2022-05-11
TWI821972B (zh) 2023-11-11
US20230335465A1 (en) 2023-10-19
WO2018043106A1 (ja) 2018-03-08
US11728243B2 (en) 2023-08-15
US20210028090A1 (en) 2021-01-28

Similar Documents

Publication Publication Date Title
TW202226468A (zh) 貫通電極基板及其製造方法、以及安裝基板
JP2016063114A (ja) 貫通電極基板及びその製造方法
CN113097078A (zh) 用于形成终端衬垫的方法、相关终端衬垫、衬底、组件和系统
US20230335465A1 (en) Through electrode substrate and semiconductor device
JP2017098402A (ja) 貫通電極基板及びその製造方法
JP2016072433A (ja) 貫通電極基板及びその製造方法
JP6217465B2 (ja) 配線構造の作製方法、配線構造、及びこれを用いた電子機器
JP6369653B1 (ja) 貫通電極基板および半導体装置
JP6809511B2 (ja) 貫通電極基板および半導体装置
JP6561635B2 (ja) 貫通電極基板及びその製造方法
JP6446934B2 (ja) 導電材スルーホール基板及びその製造方法
JP7088271B2 (ja) 貫通電極基板および半導体装置
JP7239045B2 (ja) 貫通電極基板および半導体装置
JP2018195661A (ja) 貫通電極基板、貫通電極基板の製造方法及び貫通電極基板を用いた半導体装置
JP2023075206A (ja) 貫通電極基板および半導体装置
JP2022009156A (ja) 電子部品搭載基板およびその製造方法
JP2019016733A (ja) 貫通電極基板、貫通電極基板の製造方法及び貫通電極基板を用いた半導体装置
JP2016225360A (ja) 貫通電極基板並びに貫通電極基板を用いたインターポーザ及び半導体装置
JP6690142B2 (ja) 貫通電極基板、貫通電極基板の製造方法及び貫通電極基板を用いたインターポーザ
US7517785B2 (en) Electronic interconnects and methods of making same
JP2019114734A (ja) 貫通電極基板、貫通電極基板の製造方法及び貫通電極基板を用いた半導体装置
JP7435635B2 (ja) 貫通電極基板
JP2019016732A (ja) 貫通電極基板、貫通電極基板の製造方法及び貫通電極基板を用いた半導体装置
JP2017073413A (ja) インターポーザ、インターポーザの製造方法、インターポーザを用いた半導体装置
JP6435893B2 (ja) 貫通電極基板の製造方法