TW201814800A - 半導體封裝體及其製造方法 - Google Patents

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Abstract

一種製造半導體封裝體的方法包含：提供具有第一表面以及相對第一表面的第二表面的中介層，其中中介層包含複數個貫通特徵，嵌入在中介層中且自中介層的第一表面朝向第二表面延伸，其中貫通特徵可形成具有複數個重複的多邊形單元的圖樣，且貫通特徵中至少部分可被涵括在至少兩相異的多邊形單元中；接續地，在中介層的第一表面形成至少一重分佈層，以在重分佈層遠離中介層的表面形成複數個端子，其中端子分別選擇性地連接至貫通特徵中的對應者；以及，在重分佈層上設置包含複數個主動表面的半導體元件，主動表面分別與端子電性連接。

Description

半導體封裝體及其製造方法
本揭露是有關於一種半導體封裝體以及製造半導體封裝體的方法。
應用半導體封裝技術，半導體產品可被更密集地形成積體，且於微縮至更小尺寸的情形下提供更佳的執行效能。因此，為了滿足不同的半導體封裝體的需求，用以形成半導體封裝體的方法，像是打線接合製程、倒晶封裝製程以及晶圓級封裝等，也不斷的發展。其中有些半導體封裝的方法藉由具客製化接點配置的中介層將半導體元件組合成半導體封裝體。然而，當製作不同配置的半導體封裝體時，具客製化接點配置的中介層需要每次重新設計，且需要對應設計的光罩才能製造。更進一步地說，每一半導體封裝體中用以製造中介層所需的光罩設計皆不同。因此，製造中介層所需的光罩會大幅地增加製造半導體封裝體所需的成本。由此可見，上述半導體封 裝體的製作方法現有的架構，顯然仍存在不便與缺陷，而有待加以進一步改進。為了解决上述問題，相關領域莫不費盡心思來謀求解决之道，但長久以來一直未見適用的方式被發展完成。因此，如何能活躍解决上述問題，實屬當前重要研發課題之一，亦成為當前相關領域亟需改進的目標。
本發明之一技術態樣是有關於一種製造半導體封裝體的方法，其藉由在中介層中形成具有複數個重複的多邊形單元的圖樣的貫通特徵，使得與中介層協作的重分佈層可適應各種半導體元件中不同尺寸的觸墊。甚至，還可較佳地相容各種位置配置的半導體元件與電性凸塊。由於中介層的貫通特徵可透過單一配置相容多種相異的半導體封裝體的配置，因此，相較每一不同的半導體封裝體的配置皆需要客製化相異的貫通特徵來搭配的製造方法，本揭露所述的方法可透過採用單一配置的遮罩製造適用任意配置的中介層的貫通特徵，來適應多種不同的半導體封裝體的配置。進而，可節省製造半導體封裝體所需的成本，特別是製造中介層的貫通特徵的遮罩的成本。
根據本發明一或多個實施方式，提供一種用以製造半導體封裝體的方法。方法包含提供中介層，中介層具有第一表面以及相對第一表面的第二表面，其中中介層包含複數個第一貫通特徵(through interposer vias,TIVs)，第一貫通特徵嵌入在中介層中，且自中介層的第一表面朝向第二表面延伸，其中第一貫通特徵可形成具有複數個多邊形單元的圖樣， 圖樣中的多邊形單元係重複的(repetitive)，且第一貫通特徵中至少部分可被涵括在至少兩相異(distinct)的多邊形單元中；接續地，在中介層的第一表面形成至少一第一重分佈層，以在第一重分佈層遠離中介層的表面形成複數個第一端子，其中第一端子分別用以選擇性地連接至第一貫通特徵中的對應者；以及，在第一重分佈層上設置包含複數個主動表面的至少一半導體元件，主動表面分別與第一端子電性連接。
在本發明一或多個實施方式中，上述之方法可更包含在中介層的第二表面形成至少一第二重分佈層，以在第二重分佈層遠離中介層的表面形成複數個第二端子，其中第二端子分別用以藉由第一貫通特徵中的對應者繞線連接(route)至第一端子；以及，在第二端子上設置電性凸塊。
在本發明一或多個實施方式中，上述之方法可更包含自中介層的第二表面薄化中介層，以暴露第一貫通特徵接近第二表面的一端，其中第一貫通特徵暴露在靠近第二表面的一端可用以分別與對應的第二端子電性連接。
在本發明一或多個實施方式中，上述之第一貫通特徵可更包含至少一空乏貫通特徵。空乏貫通特徵與第一端子或第二端子其中至少一者不相連接。方法還可包含自垂直投影穿越空乏貫通特徵的複數個切割道切割中介層，以分離並形成半導體封裝體。
在本發明一或多個實施方式中，上述之第一貫通特徵係單一尺寸的。
在本發明一或多個實施方式中，上述之第一貫通特徵形成的多邊形單元係最密排列。
在本發明一或多個實施方式中，在上述之中介層中，自第一貫通特徵的其中一者到第一貫通特徵中圍繞且最鄰近者的距離係均等的。
在本發明一或多個實施方式中，上述之中介層更包含複數個第二貫通特徵。第二貫通特徵形成在多邊形單元的中心。
在本發明一或多個實施方式中，上述之第一貫通特徵的尺寸與第二貫通特徵的尺寸係相等的。
在本發明一或多個實施方式中，上述之第一貫通特徵的尺寸與第二貫通特徵的尺寸係相異的。
根據本發明另外的一或多個實施方式，提供一種半導體封裝體。半導體封裝體包含中介層、至少一第一重分佈層以及半導體元件。中介層具有第一表面以及第二表面相對第一表面。其中，中介層包含複數個第一貫通特徵(through interposer vias,TIVs)。第一貫通特徵嵌入在中介層中，且自中介層的第一表面朝向第二表面延伸。第一貫通特徵可形成具有重複的(repetitive)複數個多邊形單元的圖樣，且第一貫通特徵中至少部分可被涵括在至少兩相異(distinct)的多邊形單元中。第一重分佈層設置在中介層的第一表面。第一重分佈層包含複數個第一端子。第一端子形成在第一重分佈層遠離中介層的表面。其中第一端子可分別用以選擇性地連接至第一貫 通特徵中的對應者。半導體元件設置在第一重分佈層上。半導體元件包含複數個主動表面，分別與第一端子電性連接。
在本發明一或多個實施方式中，上述之半導體封裝體還更包含至少一第二重分佈層。第二重分佈層設置在中介層的第二表面。第二重分佈層包含複數個第二端子。第二端子形成在第二重分佈層遠離中介層的表面。其中第二端子可分別用以藉由第一貫通特徵中的對應者連接至第一端子。
在本發明一或多個實施方式中，上述之半導體封裝體還更包含電性凸塊。電性凸塊可透過第一貫通特徵連接至第一端子。
在本發明一或多個實施方式中，上述之第一貫通特徵的曲率半徑可實質上相等。
在本發明一或多個實施方式中，上述之第一貫通特徵形成的多邊形單元係最密排列。
在本發明一或多個實施方式中，在上述之中介層中，自第一貫通特徵的其中一者到第一貫通特徵中圍繞且最鄰近者的距離係均等的。
在本發明一或多個實施方式中，上述之中介層更包含複數個第二貫通特徵。第二貫通特徵形成在多邊形單元的中心。
在本發明一或多個實施方式中，上述之第一貫通特徵的曲率半徑與第二貫通特徵的曲率半徑係相等的。
在本發明一或多個實施方式中，上述之第一貫通特徵的曲率半徑與第二貫通特徵的曲率半徑係相異的。
在本發明一或多個實施方式中，上述之第一貫通特徵還可包含空乏貫通特徵。空乏貫通特徵與第一端子或第二端子其中至少一者不相連接。
在本發明一或多個實施方式中，上述之空乏貫通特徵中至少一者的形狀為第一貫通特徵中非邊緣者的一部分。
100‧‧‧方法
S101~S106‧‧‧步驟
200‧‧‧中介層
202‧‧‧第一表面
204/204’‧‧‧第二表面
220‧‧‧基材
240‧‧‧貫通特徵
242‧‧‧非邊緣貫通特徵
244‧‧‧邊緣貫通特徵
246‧‧‧被選擇的貫通特徵
248‧‧‧未被選擇的貫通特徵
260‧‧‧多邊形單元
260A/260B/260C/260D‧‧‧六邊形單元
280‧‧‧重複單元
300/300A/300B‧‧‧半導體封裝體
320‧‧‧第一重分佈層
322‧‧‧第一導電路徑
322A/322B/322C‧‧‧第一導電路徑
324‧‧‧第一端子
340‧‧‧第二重分佈層
342‧‧‧第二導電路徑
344‧‧‧第二端子
350‧‧‧電性凸塊
360‧‧‧半導體元件
362‧‧‧主動表面
364‧‧‧導電柱
370‧‧‧封裝基材
400‧‧‧切割道
500‧‧‧中介層
520‧‧‧貫通特徵
540‧‧‧四邊形單元
560‧‧‧重複單元
600‧‧‧中介層
620‧‧‧貫通特徵
622‧‧‧角落貫通特徵
624‧‧‧中央貫通特徵
640‧‧‧方形單元
660A/660B‧‧‧重複單元
700‧‧‧中介層
720‧‧‧貫通特徵
722‧‧‧角落貫通特徵
724‧‧‧中央貫通特徵
740‧‧‧方形單元
760A/760B‧‧‧重複單元
800‧‧‧中介層
820‧‧‧貫通特徵
840‧‧‧方形單元
860A‧‧‧重複單元
d1~d9‧‧‧距離
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖為根據本發明多個不同的實施方式之用以製造半導體封裝體的方法的流程圖。
第2圖為根據本發明多個不同的實施方式之中介層的上視圖。
第3圖至第8圖為根據本發明多個不同的實施方式之半導體封裝體在製造過程中不同階段的剖面示意圖。
第9圖為根據本發明多個不同的實施方式之半導體封裝體的部分的上視透視示意圖。
第10A圖至第10D圖為根據本發明多個不同的實施方式之中介層的上視圖。
除非有其他表示，在不同圖式中相同之號碼與符號通常被當作相對應的部件。該些圖示之繪示為清楚表達該些實施方式之相關關聯而非繪示該實際尺寸。
以下將以圖式揭露本發明之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
當一個元件被稱為『在…上』時，它可泛指該元件直接在其他元件上，也可以是有其他元件存在於兩者之中。相反地，當一個元件被稱為『直接在』另一元件，它是不能有其他元件存在於兩者之中間。如本文所用，詞彙『與/或』包含了列出的關聯項目中的一個或多個的任何組合。
第1圖為根據本發明多個不同的實施方式繪示用以製造半導體封裝體的方法100的流程圖。如第1圖所示，方法100自步驟S101開始。於步驟S101中，中介層被提供。中介層具有第一表面以及第二表面。第二表面與第一表面相對。中介層包含複數個貫通特徵。貫通特徵嵌入在中介層中。導電材料可被填入貫通特徵中，以形成可供導電連接的導電通路。貫通特徵自中介層的第一表面朝向第二表面延伸，且可被分群而形成具有複數個多邊形單元(polygonal-packing units)的圖樣。在多個實施方式中，貫通特徵可被分群且形成具有多個六邊形單元的圖樣。在其他實施方式中，貫通特徵可被分群且形成具有多個四邊形單元的圖樣。在多個實施方式中，圖樣中的多邊形單元可重複地(repetitively)形成，且多邊形單元的其中一者可與其他的多邊形單元中至少一者部分地重疊。亦 即，每一多邊形單元的輪廓可相同，且部分的貫通特徵可被分群且涵括在至少兩相異(distinct)的多邊形單元中。更詳盡地說，未位在中介層的邊緣或角落的貫通特徵可被至少兩個相異的多邊形單元涵括(enclosed)，可參照第2圖中所示。在多個實施方式中，貫通特徵可被分群且形成最密排列的多邊形單元的圖樣，其中貫通特徵可密集地形成，以佔據中介層大部分的面積且適應多種不同的配置。
接續地，方法100進行步驟S102。在步驟S102中，在中介層的第一表面形成至少一第一重分佈層。其中，第一重分佈層包含複數個第一導電路徑。第一導電路徑形成並嵌入在第一重分佈層的基材中。在多個實施方式中，第一導電路徑的一端可連接至貫通特徵其中之一，且所述的第一導電路徑的另一端可暴露在第一重分佈層遠離中介層的表面，以形成第一端子。換句話說，第一端子被形成在第一重分佈層遠離中介層的表面，且分別選擇性地藉由第一導電路徑連接或繞線連接(route)至貫通特徵。第一端子可用以與半導體元件電性連接。舉例來說，像是與半導體晶片、半導體封裝體等電性連接。
接續地，方法100可進行步驟S103。在步驟S103中，自中介層的第二表面薄化中介層，以暴露貫通特徵接近第二表面的一端。在其他實施方式中，在步驟S101中所提供的中介層，其貫通特徵接近第二表面的一端也可預先暴露在第二表面上，而不進行步驟S103。
接續地，方法100可進行步驟S104。在步驟S104中，在中介層的第二表面形成至少一第二重分佈層。其中，第 二重分佈層包含複數個第二導電路徑。第二導電路徑形成並嵌入在第二重分佈層的基材中。在多個實施方式中，第二導電路徑的一端可連接至與第一導電路徑相連接的貫通特徵，而所述的第二導電路徑的另一端則可暴露在第二重分佈層遠離中介層的表面，以形成第二端子。換句話說，第二端子被形成在第二重分佈層遠離中介層的表面，且第二端子分別選擇性地藉由貫通特徵繞線連接(route)至對應的第一端子。
接續地，方法100進行步驟S105。在步驟S105中，在第一重分佈層上設置至少一半導體元件。舉例來說，像是半導體晶片等。半導體元件可包含複數個主動表面，且主動表面可分別與第一端子電性連接。接續地，方法100可進行步驟S106。在步驟S106中，可在第二端子上設置電性凸塊。電性凸塊可透過第二重分佈層、中介層以及第一重分佈層，與半導體元件電性連接。
由於方法100所採用之中介層包含可適應所有的連接配置的貫通特徵，因此，可使用方法100所述的中介層製造任何半導體封裝體。更具體地說，當採用方法100中的中介層製造半導體封裝體時，可透過中介層的貫通特徵建立並定義連接在第一端子與對應的第二端子之間的導電路徑。進一步地，半導體元件可透過第一端子與第二端子電性連接，甚或，也可與電性凸塊電性連接。同時，形成在第一重分佈層的表面用以暴露第一端子的開口的尺寸，或形成在暴露第一端子的開口的接觸墊的尺寸，可依照實際的需求調整大小，讓第一重分佈層的第一端子可用以與各種半導體元件中不同尺寸的 觸墊互相電性連接。如此一來，在中介層的貫通特徵與第一重分佈層，甚或，與第二重分佈層的協作下，可讓方法100所製造的半導體封裝體在適應不同尺寸的各種半導體元件的觸墊與電性凸塊時，能提供更佳地相容性且具有更大的彈性。甚至，當設置在半導體封裝體中的半導體元件與電性凸塊有相異的位置配置時，根據方法100所製造的半導體封裝體仍可較佳地去相容。更進一步地說，由於本揭露的中介層的貫通特徵可透過單一配置相容多種相異的半導體封裝體的配置，因此，相較每一不同的半導體封裝體的配置皆需要客製化相異的貫通特徵來搭配的製造方法，本揭露的方法100透過採用單一配置的遮罩製造可適用任意配置的中介層的貫通特徵，來適應多種不同的半導體封裝體的配置。進而，可節省製造半導體封裝體所需的成本，特別是製造中介層的貫通特徵的遮罩的成本。
此外，由於貫通特徵中所填入的材料(導電材料)的機械強度大於形成中介層的基材的材料的機械強度，貫通特徵可強化中介層的機械強度。如此一來，嵌入在半導體封裝體中的中介層可協助半導體封裝體抵抗造成翹曲的應力。進一步地，由於貫通特徵在中介層形成的圖樣為重複且具規則性的多邊形單元，可減少或避免中介層因貫通特徵分布不均勻而產生不平衡的應力，進而避免半導體封裝體發生翹曲的情況。
在多個實施方式中，方法100還可更包含將電性凸塊接合到封裝基材上，像是印刷電路板(PCB)等，以形成半導體封裝體。在多個實施方式中，方法100還可更包含沿著半導體封裝體上預設置的預切割線，將半導體封裝體切割並獨 立。在多個實施方式中，預切割線可穿過貫通特徵，而讓貫通特徵在製造半導體封裝體的過程中被切割。在多個實施方式中，被切割的貫通特徵可為貫通特徵中未與第一端子以及第二端子至少其中之一電性連接者。
第2圖為根據本發明多個不同的實施方式繪示之中介層200的上視圖。第3圖至第8圖為根據本發明多個不同的實施方式繪示之半導體封裝體300在製造過程中不同階段的剖面示意圖。如第2圖所示，中介層200包含基材220以及貫通特徵240。貫通特徵240嵌入在基材220中。貫通特徵240可被分群且形成具有多個多邊形單元260的圖樣。舉例來說，貫通特徵240可被分群且形成具有六邊形單元260A、260B、260C…等的圖樣。在多個實施方式中，六邊形單元260可重複地(repetitively)排列，以在基材220上形成圖樣。至少一多邊形單元260與其他的多邊形單元260中至少一者部分地重疊。舉例來說，六邊形單元260B即與六邊形單元260C部分地重疊。更詳盡地說，在多個實施方式中，貫通特徵240可被分類為非邊緣貫通特徵242以及邊緣貫通特徵244。其中，非邊緣貫通特徵242可被涵括或分群到至少兩個相異的多邊形單元260中。舉例來說，第2圖中被分群在六邊形單元260B中的非邊緣貫通特徵242也同樣可被分群至六邊形單元260C中。
值得注意的是，此處所繪示之多邊形單元260以及貫通特徵240僅為示例，其並非用以限制本發明。舉例來說，在多個實施方式中，多邊形單元260的邊界可由涵括分群後的貫通特徵240的外輪廓來形成。在其他實施方式中，多邊形單 元260的邊界也可由分群後的貫通特徵240的中心間的連線所形成的外輪廓來定義。在多個實施方式中，貫通特徵240的直徑可實質上相等。在其他的實施方式中，貫通特徵240也可具有多種不同的直徑分布而非僅具有單一尺寸的直徑大小。舉例來說，貫通特徵240可具有二或多種相異的直徑，且由貫通特徵240所組成的多邊形單元260同樣可重複地形成圖樣。在多個實施方式中，多邊形單元260的每一邊界的長度可不相同。應瞭解到，本領域具有通常知識者可在不脫離本發明的精神與專利申請範圍下，依據實際的需求對貫通特徵240與多邊形單元260做同等的更動、替換、修飾等，只要中介層200所形成的貫通特徵240可提供足夠的導電路徑連接在半導體元件以及電性凸塊之間即可。
接續地，參照第3圖，其中第3圖可與步驟S101相對應。如第3圖所示，中介層200具有第一表面202以及第二表面204。第二表面204與第一表面202相對。中介層200包含嵌入在基材220中的貫通特徵240。貫通特徵240自中介層200的第一表面202朝向第二表面204延伸。在多個實施方式中，貫通特徵240接近第二表面204的一端可先被覆蓋，並在後續的製程中被暴露。在其他的實施方式中，貫通特徵240接近第二表面204的一端也可在提供中介層200時即被暴露。
接續地，參照第4圖，其中第4圖可與步驟S102相對應。如第4圖所示，至少一第一重分佈層320被形成在第一表面202上。在多個實施方式中，第一導電路徑322可被形成在第一重分佈層320中。更詳盡地說，在多個實施方式中， 形成第一重分佈層320的方法可包含在至少一第一基材層上形成第一導電路徑322，其中第一基材層具有開口暴露下方的導電特徵，像是貫通特徵240或其他第一重分佈層320的第一導電路徑322；接續地，覆蓋第二基材層在第一導電路徑322上，並在第二基材層形成開口，以相異的位置或相異的尺寸大小暴露第一導電路徑322供後續接合。在多個實施方式中，第一基材層以及第二基材層可為鈍化(passivation)材料或介電質材料。第一導電路徑322的一端可連接至貫通特徵240其中之一，且第一導電路徑322的另一端可在第一重分佈層320遠離中介層200的表面形成第一端子324。如此一來，貫通特徵240可分類為與第一端子324相連接的被選擇的貫通特徵246以及被第一重分佈層320覆蓋的未被選擇的貫通特徵248。換句話說，每一貫通特徵240可先被分類為被選擇的貫通特徵246或未被選擇的貫通特徵248其中之一，再透過後續的製程選擇性地透過第一重分佈層320將被選擇的貫通特徵246分別繞線連接至第一端子324。
在多個實施方式中，半導體封裝體300可包含複數個第一重分佈層320。藉由第一重分佈層320中不同的層來挑選欲繞線連接至第一端子324的被選擇的貫通特徵246。舉例來說，被選擇的貫通特徵246其中之一可透過在每一第一重分佈層320中皆繞線連接的第一導電路徑322A繞線連接至第一端子324。舉例來說，另一被選擇的貫通特徵246可透過在上方的第一重分佈層320中繞線連接的第一導電路徑322B繞線連接至第一端子324。舉例來說，當第一導電路徑322C的一 端停止在第一重分佈層320中而被上方的第一重分佈層320覆蓋時，與第一導電路徑322C的貫通特徵240即為未被選擇的貫通特徵248。值得注意的是，此處所繪示之連接在第一端子324以及貫通特徵240之間的導電路徑僅為示例，其並非用以限制本發明。
接續地，參照第5、6圖，其中第5、6圖可分別與步驟S103、S104相對應。如第5圖所示，中介層200可自第二表面204的一側被薄化，以將貫通特徵240接近第二表面204’的一端暴露。接續地，如第6圖所示，至少一第二重分佈層340可形成在第二表面204’下方。在多個實施方式中，第二導電路徑342可被形成在第二重分佈層340中。在多個實施方式中，第二導電路徑342的一端可連接至與第一端子324相連接的貫通特徵240，像是被選擇的貫通特徵246。第二導電路徑342的另一端則可在第二重分佈層340遠離中介層200的表面形成第二端子344。換句話說，第二端子344可分別選擇性地藉由被選擇的貫通特徵246繞線連接至第一端子324。
接續地，參照第7、8圖，其中第7、8圖可分別與步驟S105、S106相對應。如第7圖所示，在多個實施方式中，還可在第一重分佈層320上設置半導體元件360，且半導體元件360與第一端子324相接觸。半導體元件360可為半導體晶片、半導體封裝體…等。在多個實施方式中，半導體元件360可包含主動表面362。主動表面362可與第一端子324電性連接。舉例來說，主動表面362可透過導電柱364與第一端子324電性連接。在多個實施方式中，還可在第二端子344上設置電 性凸塊350。如此一來，半導體元件360可透過連接在第一端子324以及第二端子344之間的導電通路，像是第一導電路徑322、貫通特徵240以及第二導電路徑342等，與電性凸塊350電性連接。
在多個實施方式中，還可沿第7圖中標示為虛線的切割道，將半導體封裝體300切割並獨立。如第8圖所示，切割後的半導體封裝體300還可進一步透過電性凸塊350接合到封裝基材370上。
第9圖為根據本發明多個不同的實施方式繪示之半導體封裝體300A、300B的部分的上視透視示意圖，其中虛線的圓圈代表與第一導電路徑322電性連接的被選擇的貫通特徵246，實心線的圓圈代表未被選擇的貫通特徵248。如第9圖所示，可用以將半導體封裝體300A、300B切割成獨立的半導體封裝的切割道400位在半導體封裝體300A、300B之間。在多個實施方式中，切割道400可選擇性地穿越未被選擇的貫通特徵248，並避開第一導電路徑322以及被選擇的貫通特徵246。當沿切割道400切割後，半導體封裝體300A、300B會互相分離，同時，在切割道400上的未被選擇的貫通特徵248會被切割成兩部分。甚或，被切割成兩部分以上。由於沿著切割道400切割半導體封裝體300A、300B時，第一導電路徑322以及被選擇的貫通特徵246會維持完整的形狀，則可較佳地穩定第一導電路徑322以及被選擇的貫通特徵246的電性特性與功能。參照第7圖，在其他的實施方式中，也可沿著未包含第 一導電路徑322、貫通特徵240以及第二導電路徑342的區域切割半導體封裝體300。
參照第2圖，在多個實施方式中，中介層200中的每一貫通特徵240可為實質上均等的，像是貫通特徵240的尺寸、直徑、曲率半徑等，可實質上相等。在多個實施方式中，在多個實施方式中，自貫通特徵240其中一者的幾何中心到鄰近的貫通特徵240的幾何中心的距離可為常數。中圍繞且最鄰近者可為均等的。亦即，自一貫通特徵240的幾何中心到圍繞所述的貫通特徵240且距離最近的其他貫通特徵240的幾何中心之間的距離可實質上均等。舉例來說，在六邊形單元260D中，距離d1、d2、d3、d4、d5、d6可分別代表位在中央位置的貫通特徵240的幾何中心到圍繞的貫通特徵240的幾何中心之間的距離，其中距離d1、d2、d3、d4、d5、d6可實質上相等。如此一來，複數個貫通特徵240可形成正六邊形單元，像是六邊形單元260A~260D等，但不限於此。在多個實施方式中，分群的貫通特徵240可以最密排列形成多邊形單元260。密集地形成的貫通特徵240可佔據中介層200大部分的面積，以適應多種不同的配置。
此外，在多個實施方式中，多邊形單元260可藉由重複地在中介層200上複製六邊形單元260A~260D其中之一而被製造。在其他實施方式中，多邊形單元260也可藉由重複地複製六邊形單元260A的重複單元280而被製造在中介層200上。但不限於此。
第10A圖至第10D圖為根據本發明多個不同的實施方式之中介層500~800的上視圖。如第10A圖所示，在多個實施方式中，分群的貫通特徵520可在中介層500上形成具有四邊形單元540的圖樣。在多個實施方式中，中央貫通特徵520的幾何中心到圍繞中央貫通特徵240且距離最近的其他每一貫通特徵240的幾何中心之間的的距離d7、d8實質上相等。換句話說，任兩相鄰的貫通特徵520間的距離可實質上相等。在多個實施方式中，分群的貫通特徵520形成之四邊形單元540的輪廓可為方形。在多個實施方式中，具有複數個四邊形單元540的圖樣可藉由重複地在中介層500上複製四邊形單元540而被製造，或在其他實施方式中，也可藉由重複地且並排地複製四邊形單元540的重複單元560而製造。
如第10B圖所示，在多個實施方式中，分群的貫通特徵620可在中介層600上形成具有複數個方形單元640的圖樣。方形單元640可包含角落貫通特徵622以及形成在方形單元640中央區域的中央貫通特徵624。在多個實施方式中，方形單元640的幾何中心可與中央貫通特徵624的幾何中心重合。值得注意的是，一方形單元640的中央貫通特徵624在其他的方形單元640中，也可被視作角落貫通特徵622。在多個實施方式中，中央貫通特徵624的幾何中心到圍繞中央貫通特徵624且距離最近的每一角落貫通特徵622的幾何中心之間的距離d9實質上相等。在多個實施方式中，具有複數個方形單元640的圖樣可藉由重複地在中介層600上複製方形單元640而 被製造。在其他實施方式中，也可藉由重複地且並排地複製方形單元640的重複單元660A及/或重複單元660B而製造。
如第10C圖所示，在多個實施方式中，分群的貫通特徵720可在中介層700上形成具有複數個方形單元740的圖樣。方形單元740可包含角落貫通特徵722以及形成在方形單元740中心的中央貫通特徵724。其中，角落貫通特徵722的直徑與中央貫通特徵724的直徑相異。在多個實施方式中，中央貫通特徵724的直徑可大於角落貫通特徵722的直徑，但不限於此。在多個實施方式中，具有複數個方形單元740的圖樣可藉由重複地在中介層700上複製方形單元740而被製造。在其他實施方式中，也可藉由重複地且並排地複製方形單元740的重複單元760A及/或重複單元760B而製造。
如第10D圖所示，在多個實施方式中，中介層800上的貫通特徵820可為方形。在多個實施方式中，每一貫通特徵820的尺寸可相等。在多個實施方式中，分群的貫通特徵820可在中介層800上形成具有複數個方形單元840的圖樣。在多個實施方式中，具有複數個方形單元840的圖樣可藉由重複地在中介層800上複製方形單元840而被製造。在其他實施方式中，也可藉由重複地且並排地複製方形單元840的重複單元860A而製造。
本發明之另一技術態樣是有關於一種半導體封裝體，其藉由在半導體封裝體的邊角處設置支撐結構加強半導體封裝體，使得半導體封裝體可較佳地減少或避免應力所引起的翹曲發生。
根據本發明另外的一或多個實施方式，提供一種半導體封裝體。半導體封裝體包含中介層、至少一第一重分佈層以及半導體元件。中介層具有第一表面以及第二表面相對第一表面。其中，中介層包含複數個第一貫通特徵(through interposer vias,TIVs)。第一貫通特徵嵌入在中介層中，且自中介層的第一表面朝向第二表面延伸。第一貫通特徵可形成具有重複的(repetitive)複數個多邊形單元的圖樣，且第一貫通特徵中至少部分可被涵括在至少兩相異(distinct)的多邊形單元中。第一重分佈層設置在中介層的第一表面。第一重分佈層包含複數個第一端子。第一端子形成在第一重分佈層遠離中介層的表面。其中第一端子可分別用以選擇性地連接至第一貫通特徵中的對應者。半導體元件設置在第一重分佈層上。半導體元件包含複數個主動表面，分別與第一端子電性連接。
綜上所述，由於本揭露的一種實施方式所提供的用以製造半導體封裝體的方法，其藉由在基底上設置阻流支撐結構，阻礙注入的鑄型化合物的流動，並改變鑄型化合物的流場，使得注入鑄型化合物可更容易地完全覆蓋基底、設置在基底上的半導體元件以及阻流支撐結構。因此，本揭露的方法可提高半導體封裝體的產率。
綜上所述，本揭露提供一種可回復式記憶體裝置。可回復式記憶體裝置包含基底、複數個晶粒以及至少一局部內連線層。複數個晶粒被嵌入於基底內。局部內連線層設置於基底的上表面上，且配置用以將複數個晶粒繞線連接至位於 局部內連線層相對於基底的最頂端之表面上的複數個電性端點。因此，半導體元件可藉由電性端點與晶粒電性連接。
雖然本揭露的多個實施方式及其優點已於本文中詳盡敘述，使得本領域的技術人員可更瞭解本揭露的多個面向。本領域的技術人員應瞭解到，可使用本揭露作為基礎去設計或修改其他製造流程與結構，以執行同樣之目的及/或達至與此處所介紹之實施例中相同的優點。本領域的技術人員應可同樣瞭解到，均等之更動和潤飾並未脫離本揭露的精神與範圍，且本領域的技術人員可於未脫離本揭露的精神與範圍下，做出多種不同的變化、替換以及更動。

Claims (21)

  1. 一種製造半導體封裝體的方法，包含：提供一中介層，具有一第一表面以及相對該第一表面的一第二表面，其中該中介層包含M個第一貫通特徵(through interposer vias,TIVs)，嵌入在該中介層中，且該M個第一貫通特徵自該中介層的該第一表面朝向該第二表面延伸，其中該M個第一貫通特徵形成具有複數個多邊形單元的一圖樣，其中該圖樣的該些多邊形單元係重複的，且該M個第一貫通特徵中至少N個配置以被涵括在至少兩個相異(distinct)的該些多邊形單元中，其中M大於或等於N；在該中介層的該第一表面形成至少一第一重分佈層，以在該第一重分佈層遠離該中介層的表面形成複數個第一端子，其中該些第一端子分別配置以選擇性地連接至該些第一貫通特徵中的對應者；以及在該第一重分佈層上設置至少一半導體元件，其中該半導體元件包含複數個主動表面，分別與該些第一端子電性連接。
  2. 如申請專利範圍第1項所述之製造半導體封裝體的方法，更包含：在該中介層的該第二表面形成至少一第二重分佈層，以在該第二重分佈層遠離該中介層的表面形成複數個第二端子，其中該些第二端子分別配置以藉由該些第一貫通特徵中的對應者繞線連接(route)至該些第一端子；以及在該些第二端子上設置複數個電性凸塊。
  3. 如申請專利範圍第2項所述之製造半導體封裝體的方法，更包含：自該第二表面薄化該中介層，以暴露每一該些第一貫通特徵接近該第二表面的一端，其中該些第一貫通特徵暴露在靠近該第二表面的該端配置以分別與對應的該些第二端子電性連接。
  4. 如申請專利範圍第2項所述之製造半導體封裝體的方法，其中該些第一貫通特徵包含至少一空乏貫通特徵，與該些第一端子或該些第二端子其中至少一者不相連接，其中該方法更包含：自垂直投影穿越該空乏貫通特徵的複數個切割道切割該中介層，以分離並形成該半導體封裝體。
  5. 如申請專利範圍第1項所述之製造半導體封裝體的方法，其中該些第一貫通特徵係單一尺寸的。
  6. 如申請專利範圍第1項所述之製造半導體封裝體的方法，其中該些第一貫通特徵形成的該些多邊形單元係最密排列。
  7. 如申請專利範圍第1項所述之製造半導體封裝體的方法，其中自該些第一貫通特徵其中一者到該些第一貫通特徵中圍繞且最鄰近者的距離係均等的。
  8. 如申請專利範圍第1項所述之製造半導體封裝體的方法，其中該中介層更包含複數個第二貫通特徵，形成在每一該些多邊形單元的中心。
  9. 如申請專利範圍第8項所述之製造半導體封裝體的方法，其中該些第一貫通特徵的尺寸與該些第二貫通特徵的尺寸係相等的。
  10. 如申請專利範圍第8項所述之製造半導體封裝體的方法，其中該些第一貫通特徵的尺寸與該些第二貫通特徵的尺寸係相異的。
  11. 一種半導體封裝體，包含：一中介層，具有一第一表面以及一第二表面相對該第一表面，其中該中介層包含M個第一貫通特徵(through interposer vias,TIVs)，嵌入在該中介層中，且該M個第一貫通特徵自該中介層的該第一表面朝向該第二表面延伸，其中該M個第一貫通特徵形成一圖樣，其中該圖樣係具有重複的複數個多邊形單元，且該M個第一貫通特徵中至少N個配置以被涵括在至少兩個相異(distinct)的該些多邊形單元中，其中M大於或等於N；至少一第一重分佈層，設置在該中介層的該第一表面，該第一重分佈層包含複數個第一端子，形成在該第一重分佈層遠離該中介層的表面，其中該些第一端子分別配置以選擇性地連接至該些第一貫通特徵中的對應者；以及 至少一半導體元件，設置在該第一重分佈層上，其中該半導體元件包含複數個主動表面，分別與該些第一端子電性連接。
  12. 如申請專利範圍第11項所述之半導體封裝體，更包含：至少一第二重分佈層，設置在該中介層的該第二表面，該第二重分佈層包含複數個第二端子，形成在該第二重分佈層遠離該中介層的表面，其中該些第二端子分別配置以藉由該些第一貫通特徵中的對應者連接至該些第一端子。
  13. 如申請專利範圍第11項所述之半導體封裝體，更包含：複數個電性凸塊，透過該些第一貫通特徵連接至該些第一端子。
  14. 如申請專利範圍第11項所述之半導體封裝體，其中該些第一貫通特徵的曲率半徑實質上相等。
  15. 如申請專利範圍第11項所述之半導體封裝體，其中該些第一貫通特徵形成的該些多邊形單元係最密排列。
  16. 如申請專利範圍第11項所述之半導體封裝體，其中自該些第一貫通特徵的其中一者到該些第一貫通特徵中圍繞且最鄰近者的距離係均等的。
  17. 如申請專利範圍第11項所述之半導體封裝體，其中該中介層更包含複數個第二貫通特徵，形成在每一該些多邊形單元的中心。
  18. 如申請專利範圍第17項所述之半導體封裝體，其中該些第一貫通特徵的曲率半徑與該些第二貫通特徵的曲率半徑係相等的。
  19. 如申請專利範圍第17項所述之半導體封裝體，其中該些第一貫通特徵的曲率半徑與該些第二貫通特徵的曲率半徑係相異的。
  20. 如申請專利範圍第11項所述之半導體封裝體，其中該些第一貫通特徵包含複數個空乏貫通特徵，與該些第一端子或該些第二端子其中至少一者不相連接。
  21. 如申請專利範圍第20項所述之半導體封裝體，其中該些空乏貫通特徵中至少一者的形狀為該些第一貫通特徵中非邊緣者的一部分。
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