TWI825829B - 具有電氣連接基底之半導體元件的製備方法 - Google Patents

Abstract

本申請提供一種半導體元件的製備方法。該製備方法包括提供一基底，具有一下表面及與該下表面相對的一上表面。該製備方法還包括形成一開口，在該基底的該上表面與該下表面之間延伸。該製備方法還包括將一第一電子元件附著到該基底的該上表面。該第一電子元件的一主動表面面對該基底的該上表面。此外，該製備方法還包括將一第二電子元件附著到該第一電子元件上。該第二電子元件的一主動表面面向該基底的該上表面。該製備方法還包括在該基底上形成一鍵合線。該鍵合線穿過該基底的該開口，並將該基底與該第一電子元件或該第二電子元件中的一個電連接。

Description

具有電氣連接基底之半導體元件的製備方法

本申請案主張美國第17/742,549及17/743,044號專利申請案之優先權（即優先權日為「2022年5月12日」），其內容以全文引用之方式併入本文中。

本揭露關於一種半導體元件的製備方法，特別是有關於一種包括基底的半導體元件的製備方法，其基底具有一鍵合線穿過。

隨著電子工業的迅速發展，積體電路(IC)已經實現高性能與小型化。積體電路材料及設計方面的技術進步產生一代又一代的積體電路，其中每一代都具有更小、更複雜的電路。

許多技術已經被開發出來用於整合兩個電子元件。例如，電子元件可以垂直堆疊，以縮小半導體元件的規模。目前堆疊的電子元件可以利用具有不同長度的導電柱，每個導電柱將相應的電子元件連接到基底上。這種結構可能需要多種半導體製備過程，因此增加了生產成本。因此，需要一種新的半導體元件及製備方法來改善此類問題。

上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露的一個方面提供一種半導體元件。該半導體元件包括一基底、一第一電子元件、一第二電子元件、一鍵合線及一封裝物。該基底具有一下表面及與該下表面相對的一上表面。該第一電子元件設置於該基底的該上表面上。該鍵合線將該第一電子元件與該基底電連接，並在該基底內延伸。該第二電子元件設置於該基底的該上表面上。該第二電子元件具有面向該基底的一主動表面(active surface)。該封裝物設置於該基底的該上表面上。該封裝物在該基底內延伸，並封裝該鍵合線。

本揭露的另一個方面提供另一種半導體元件。該半導體元件包括一基底、一第一電子元件、一第二電子元件、一鍵合線及複數個導電柱。該基底具有一下表面、與該下表面相對的一上表面、以及在該上表面與該下表面之間延伸的一內側表面。該第一電子元件設置於該基底的該上表面上。該鍵合線將該第一電子元件與該基底電連接，並面向該基底的該內側表面。該鍵合線在該基底內延伸。該第二電子元件設置於該基底的該上表面上。每個導電柱都設置於該基底的該上表面上，並將該第二電子元件與該基底電連接。

本揭露的另一個方面提供一種半導體元件的製備方法。該製備方法包括提供一基底，具有一下表面及與該下表面相對的一上表面。該製備方法還包括形成一開口，在該基底的該上表面與該下表面之間延伸。該製備方法還包括將一第一電子元件附著到該基底的該上表面。該第一電子元件的一主動表面面對該基底的該上表面。此外，該製備方法還包括將一第二電子元件附著到該第一電子元件上。該第二電子元件的一主動表面面向該基底的該上表面。該製備方法還包括在該基底上形成一鍵合線。該鍵合線穿過該基底的該開口，並將該基底與該第一電子元件或該第二電子元件中的一個電連接。

在本揭露的實施例中，基底具有一開口，鍵合線穿過該開口。所述鍵合線將下層電子元件與基底電連接(或將上層電子元件與基底連接)。因此，可以省略用於形成導電柱的半導體製備過程，因此降低成本，提高元件產量。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或過程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

現在用具體的語言來描述附圖中說明的本揭露的實施例，或實例。應理解的是，在此不打算限制本揭露的範圍。對所描述的實施例的任何改變或修改，以及對本文所描述的原理的任何進一步應用，都應被認為是與本揭露內容有關的技術領域的普通技術人員通常會做的。參考數字可以在整個實施例中重複，但這並不一定表示一實施例的特徵適用於另一實施例，即使它們共用相同的參考數字。

應理解的是，儘管用語第一、第二、第三等可用於描述各種元素、元件、區域、層或部分，但這些元素、元件、區域、層或部分不受這些用語的限制。相反，這些用語只是用來區分一元素、元件、區域、層或部分與另一元素、元件、區域、層或部分。因此，下面討論的第一元素、元件、區域、層或部分可以稱為第二元素、元件、區域、層或部分而不偏離本發明概念的教導。

本文使用的用語僅用於描述特定的實施例，並不打算局限於本發明的概念。正如本文所使用的，單數形式的”一"、"一個”及”該”也包括複數形式，除非上下文明確指出。應進一步理解，用語”包含”及”包括"，當在本說明書中使用時，指出了所述特徵、整數、步驟、操作、元素或元件的存在，但不排除存在或增加一個或多個其他特徵、整數、步驟、操作、元素、元件或其組。

圖1A及圖1B例示本揭露一些實施例之半導體元件100a，其中圖1A是俯視圖，圖1B是沿圖1A所示A-A’線的橫截面圖。

在一些實施例中，半導體元件100a可以包括基底10。在一些實施例中，基底10可以是或包括，例如，印刷電路板，如紙基銅箔疊層板、複合銅箔疊層板或聚合物浸漬的玻璃纖維基銅箔疊層板。

在一些實施例中，基底10可以包括表面10s1及與表面10s1相對的表面10s2。在一些實施例中，表面10s1也可以被稱為下表面。在一些實施例中，表面10s2也可以被稱為上表面。

在一些實施例中，基底10可以包括導電墊、線路、通孔、層或其他互連。例如，基底10可以包括一條或多條傳輸線(例如，通信電線)及一條或多條接地線及/或接地平面。例如，基底10可以包括一個或多個導電墊(未顯示)，靠近、鄰近或嵌入並曝露在基底10的表面10s1及/或表面10s2處。也就是說，基底10的表面10s1及10s2都可以用來與其他電子元件進行電連接。

在一些實施例中，基底10可以界定開口10r1。開口10r1可以在基底10的表面10s1與10s2之間延伸。開口10r1可以穿透基底10。儘管圖1A的例示開口10r1具有矩形輪廓，但10r1可以具有其他輪廓，例如圓形輪廓、橢圓形輪廓、梯形輪廓或基於設計要求的其他適合的輪廓。基底10可以具有表面10s3以界定開口10r1。表面10s3可以在基底10的表面10s1與10s2之間延伸。在一些實施例中，表面10s3也可以被稱為內側表面。在一些實施例中，內側表面可被基底10的外側表面(圖中未標注)所包圍。

在一些實施例中，半導體元件100a可包括電子元件20。在一些實施例中，電子元件20可以設置於基底10的表面10s2上。在一些實施例中，電子元件20可包括記憶體元件，例如動態隨機存取記憶體(DRAM)元件、一次性程式設計(OTP)記憶體元件、靜態隨機存取記憶體(SRAM)元件或其他適合的記憶體元件。在一些實施例中，電子元件20可以包括邏輯元件(例如，系統單晶片(SoC)、中央處理單元(CPU)、圖形處理單元(GPU)、應用處理器(AP)、微控制器等)、射頻(RF)元件、感測器元件、微機電系統(MEMS)元件、信號處理元件(例如，數位信號處理(DSP)元件)、前端元件(例如，類比前端(AFE)元件)或其他元件。

電子元件20可具有表面20s1及與表面20s1相對的表面20s2。在一些實施例中，表面20s1也可以被稱為主動表面(active surface)。在一些實施例中，表面20s2也可以被稱為背面表面。在一些實施例中，電子元件20的表面20s1可以面對基底10的表面10s2。如本文所使用的，用語"主動表面"可指設置終端以傳輸及/或接收信號的表面。在一些實施例中，電子元件20的表面20s1可以面對基底10的表面10s2。電子元件20可包括表面20s3及與表面20s3相對的表面20s4。表面20s3可以在表面20s1與20s2之間延伸。表面20s4可以在表面20s1與20s2之間延伸。在一些實施例中，表面20s3及20s4中的每一個也可以被稱為電子元件20的一個側面。

在一些實施例中，電子元件20可以包括終端21。終端21可以設置於電子元件20的表面20s1上。終端21可以是，例如，導電墊。在一些實施例中，終端21可以包括金屬，例如銅(Cu)、鎢(W)、銀(Ag)、金(Au)、釕(Ru)、銥(Ir)、鎳(Ni)、鋨(Os)、釕(Rh)、鋁(Al)、鉬(Mo)、鈷(Co)、其合金、其組合或其他適合的材料。

在一些實施例中，半導體元件100a可包括鍵合線22。在一些實施例中，鍵合線22具有與基底10的表面10s1鍵合的一第一端(圖中未注釋)及與電子元件20的表面20s1鍵合的一第二端(圖中未注釋)。在一些實施例中，鍵合線22可以鍵合到電子元件20的終端21。在一些實施例中，鍵合線22可以穿過基底10的開口10r1。在一些實施例中，鍵合線22可以面對基底10的表面10s3。在一些實施例中，鍵合線22可以穿透基底10。在一些實施例中，鍵合線22可包括金屬，如銅(Cu)、銀(Ag)、金(Au)、鎳(Ni)、鋁(Al)、其合金、其組合或其他適合的材料。

在一些實施例中，半導體元件100a可包括電子元件30。在一些實施例中，電子元件30可以設置於基底10的表面10s2上。在一些實施例中，電子元件30可以位於電子元件20上。在一些實施例中，電子元件30可以堆疊在電子元件20上。在一些實施例中，電子元件30可以設置於電子元件20的表面20s2上。在一些實施例中，電子元件30可以包括記憶體元件，例如動態隨機存取記憶體(DRAM)元件、一次性程式設計(OTP)記憶體元件、靜態隨機存取記憶體(SRAM)元件或其他適合的記憶體元件。在一些實施例中，電子元件30可以包括邏輯元件(例如，系統單晶片(SoC)、中央處理單元(CPU)、圖形處理單元(GPU)、應用處理器(AP)、微控制器等)、射頻(RF)元件、感測器元件、微機電系統(MEMS)元件、信號處理元件(例如。數位信號處理(DSP)元件)、前端元件(例如，類比前端(AFE)元件)或其他元件。

電子元件30可以具有表面30s1及與表面30s1相對的表面30s2。在一些實施例中，表面30s1也可以被稱為主動表面。在一些實施例中，表面30s2也可以被稱為背面表面。在一些實施例中，電子元件30的表面30s1可以面對基底10的表面10s2。在一些實施例中，電子元件30的表面30s1可以面對電子元件20的表面20s2。電子元件30可以具有表面30s3及與表面30s3相對的表面30s4。表面30s3可以在表面30s1與30s2之間延伸。表面30s4可以在表面30s1與30s2之間延伸。在一些實施例中，表面30s3及30s4中的每一個也可以被稱為電子元件30的一個側面。

如圖1A所示，電子元件20可以具有表面區域R1，而電子元件30可以具有表面區域R2。在一些實施例中，表面區域R1可以實質上等於表面區域R2。在一些實施例中，電子元件20的幾何中心(圖中未注釋)與電子元件30的幾何中心錯位。在一些實施例中，電子元件20的表面20s2的一部分可以從電子元件30中曝露。在一些實施例中，電子元件30可以與基底10的開口10r1垂直重疊。在一些實施例中，電子元件30可以覆蓋基底10的開口10r1。

在一些實施例中，電子元件30可以包括電路層31。電路層31可以設置於電子元件30的表面30s1上。電路層31可以包括，例如，重新分佈層，它在一個或多個介電層內具有線路及導電通孔。

在一些實施例中，半導體元件100a可包括導電柱32。在一些實施例中，導電柱32可以設置於電子元件30的表面30s1上。在一些實施例中，電子元件30的導電柱可經配置以將電子元件30與基底10電連接。在一些實施例中，導電柱32可以包括金屬，如銅(Cu)、銀(Ag)、金(Au)、鎳(Ni)、鋁(Al)、其合金、其組合或其他適合的材料。

如圖1A所示，導電柱32可以面對電子元件20的表面20s3。在一些實施例中，電子元件20的表面20s4可以面向導電柱32遠離。

在一些實施例中，半導體元件100a可包括電氣連接33。電氣連接33可以設置於導電柱32與基底10之間。電氣連接33可包括焊接材料，如金及錫焊料的合金或銀及錫焊料的合金。

在一些實施例中，半導體元件100a可包括封裝物40。在一些實施例中，封裝物40可以設置於基底10的表面10s2上。在一些實施例中，封裝物40可以覆蓋基底10的表面10s2。在一些實施例中，封裝物40可以覆蓋基底10的表面10s1的一部分。在一些實施例中，基底10的表面10s1的一部分可以從封裝物40中曝露。封裝物40可以包括絕緣或介電材料。在一些實施例中，封裝物40包含成型材料，該材料可包括，例如，Novolac基樹脂、環氧基樹脂、矽基樹脂或其他適合的封裝物。也可以包括適合的填料，如粉末狀的SiO2。

在一些實施例中，封裝物40可以封裝電子元件20。在一些實施例中，封裝物40可以封裝電子元件30。在一些實施例中，封裝物40可以封裝鍵合線22。在一些實施例中，封裝物40可以封裝導電柱32。在一些實施例中，封裝物40可以封裝電氣連接33。在一些實施例中，封裝物40可以填充基底10的開口10r1。在一些實施例中，封裝物40可以突出到基底10中。在一些實施例中，封裝物40可在基底10的開口10r1內具有部分40p1。在一些實施例中，封裝物40的部分40p1可以被基底10包圍。在一些實施例中，封裝物40的部分40p1可被基底10的表面10s3包圍。在一些實施例中，封裝物40的部分40p1可以與基底10的表面10s3接觸。在一些實施例中，封裝物40的部分40p1可以與電子元件20垂直重疊。在一些實施例中，封裝物40的部分40p1可以與電子元件30垂直重疊。

在一些實施例中，半導體元件100a可包括黏合劑41及42。在一些實施例中，黏合劑41可經配置以將電子元件20附著到基底10的表面10s2。在一些實施例中，黏合劑41可以設置於電子元件20的表面20s1與基底10的表面10s2之間。

在一些實施例中，黏合劑42可經配置以將電子元件30附著到電子元件20的表面20s2。在一些實施例中，黏合劑42可以設置於電子元件20的表面20s2與電子元件30的表面30s2之間。在一些實施例中，電路層31的一部分可被黏合劑42覆蓋。在一些實施例中，電路層32的一部分可以從黏合劑42中曝露。

在一些實施例中，半導體元件100a可包括電氣連接50。電氣連接50可以設置於基底10的表面10s1上。在一些實施例中，電氣連接50可經配置以將半導體元件100a與外部元件(未顯示)電連接。在一些實施例中，電氣連接50可包括焊接材料，例如金及錫焊料的合金或銀及錫焊料的合金。

在一個比較的例子中，下層及上層的電子元件都是通過導電柱與基底電連接。所述導電柱具有不同的長度。例如，較短的導電柱將下層電子元件附著到基底上，而較長的導電柱將上層電子元件附著到基底上。電子元件上的導電柱的形成可能需要更多的半導體製備過程，這可能導致成本更為增加，而產量相對較低。

在本揭露的實施例中，基底具有一開口(例如10r1)，鍵合線(例如22)穿過該開口。所述鍵合線將下層電子元件(如20)與基底電連接。上層電子元件(如30)通過導電柱(如32)與基底電連接。與比較例相比，只有上層電子元件需要導電柱。因此，可以省略形成較短導電柱的半導體製備過程，因此降低成本，提高元件的產量。

圖2是俯視圖，例示本揭露一些實施例之半導體元件100b。半導體元件100b與圖1A中所示的半導體元件100a相似，其間的差異將在下文中描述。

如圖2所示，電子元件20可以具有在表面20s3與20s4之間延伸的表面20s5。表面20s5也可以被稱為電子元件20的一個側面。

在一些實施例中，導電柱32可包括部分32p1及32p2。在一些實施例中，導電柱32的部分32p1可設置於電子元件20的表面20s3上。在一些實施例中，導電柱32的部分32p1可以面對電子元件20的表面20s3。在一些實施例中，導電柱32的部分32p2可設置於電子元件20的表面20s5上。在一些實施例中，導電柱32的部分32p2可以面對電子元件20的表面20s5。

電子元件20的表面20s5的一部分可以不與導電柱32重疊。在一些實施例中，導電柱32可以排列成L形輪廓、反轉L形輪廓或其他適合的輪廓。

由於有更多的導電柱(例如，部分32p2)連接電子元件30與基底10，可以利用更多的輸入及/或輸出終端來傳輸或接收信號，因此提高半導體元件100b的性能。

圖3是橫截面圖，例示本揭露一些實施例之半導體元件100c。半導體元件100c與圖1B所示的半導體元件100a相似，其間的差異將在下面描述。

在一些實施例中，電子元件30的表面區域R3可以與電子元件20的表面區域R1不同。在一些實施例中，電子元件30的表面區域R3可以大於電子元件20的表面區域R1。

在一些實施例中，導電柱32可包括部分32p3。在一些實施例中，導電柱32的部分32p1及32p3可以設置於電子元件20的相對側。在一些實施例中，導電柱32的部分32p3可以設置於電子元件20的表面20s4上。在一些實施例中，導電柱32的部分32p3可以面對電子元件20的表面20s4。

由於有更多的導電柱(例如，部分32p3)連接電子元件30與基底10，可以利用更多的輸入及/或輸出終端來傳輸或接收信號，因此提高半導體元件100c的性能。

圖4是橫截面圖，例示本揭露一些實施例之半導體元件100d。半導體元件100d與圖1B所示的半導體元件100a相似，其間的差異將在下面描述。

在一些實施例中，基底10可以具有開口10r2。開口10r2可以在基底10的表面10s1與10s2之間延伸。在一些實施例中，開口10r2可以不與電子元件20垂直重疊。

在一些實施例中，電子元件20可以通過導電柱23與基底10電連接。在一些實施例中，導電柱23可以設置於電子元件20的表面20s1與基底10的表面10s2之間。在一些實施例中，導電柱23可包括金屬，如銅(Cu)、銀(Ag)、金(Au)、鎳(Ni)、鋁(Al)、其合金、其組合或其他適合的材料。

在一些實施例中，封裝物40可以在基底10的開口10r2內具有部分40p1。在一些實施例中，封裝物40的部分40p1可不與電子元件20垂直重疊。在一些實施例中，封裝物40的部分40p1可以與電子元件30垂直重疊。

在一些實施例中，半導體元件100d可包括電氣連接24。電氣連接24可以設置於導電柱23與基底10之間。電氣連接24可包括焊接材料，如金及錫焊料的合金或銀及錫焊料的合金。

在一些實施例中，電子元件30可包括終端34。終端34可以設置於電子元件30的表面30s1上。終端34的材料可以與終端21的材料相同或相似。

在一些實施例中，半導體元件100d可包括鍵合線35。在一些實施例中，鍵合線35具有與基底10的表面10s1鍵合的一第一端(圖中未注釋)及與電子元件30的表面30s1鍵合的一第二端(圖中未注釋)。在一些實施例中，鍵合線35可以鍵合到電子元件30的終端34上。在一些實施例中，鍵合線35可以穿過基底10的開口10r2。在一些實施例中，鍵合線35可以面對基底10的表面10s3。在一些實施例中，鍵合線35的材料可以與鍵合線22的材料相同或相似。在一些實施例中，鍵合線35可以面對電子元件20的表面20s3。在一些實施例中，電子元件20的表面20s4可以面對鍵合線35遠離。

在本揭露的實施例中，基底具有一開口(例如10r2)，鍵合線(例如鍵合線35)穿過該開口。所述鍵合線將上層電子元件(例如30)與基底電連接。下層電子元件(如20)通過導電柱(如23)與基底電連接。與比較例相比，只有下層電子元件需要導電柱。因此，可以省略形成較長導電柱的半導體製造過程，因此降低成本，提高元件產量。

圖5是流程圖，例示本揭露一些實施例之半導體元件的製備方法200。

製備方法200從操作202開始，其中可以提供一基底。該基底可以具有一下表面及與該下表面相對的一上表面。該基底可包括一個或多個導電墊(未顯示)，靠近、鄰近或嵌入並曝露在該基底的該下表面及/或該上表面處。

製備方法200繼續進行操作204，其中可以形成一開口。在一些實施例中，可以執行一蝕刻製程以形成該開口。該開口可以在該基底的該下表面與該上表面之間延伸。該蝕刻製程可以包括，例如，乾蝕刻、濕蝕刻，或其他適合的製程。

製備方法200繼續進行操作206，在該操作中，一第一電子元件可被附著到該基底的該上表面。在一些實施例中，該第一電子元件可通過一黏合劑附著到該基底的該上表面。在一些實施例中，該第一電子元件可直接位於該基底該開口的正上方。該第一電子元件可以具有一主動表面及與該主動表面相對的一背面表面。在一些實施例中，該第一電子元件可以具有面向該基底該上表面的一終端。

製備方法200繼續進行操作208，其中可形成一鍵合線以將該基底與該第一電子元件電連接。在一些實施例中，該鍵合線可以具有與該第一電子元件該主動表面鍵合的一第一端及與該基底該下表面鍵合的一第二端。在一些實施例中，該鍵合線可以穿過該基底的該開口。在一些實施例中，該鍵合線可被鍵合到該第一電子元件的該終端。

製備方法200繼續進行操作210，其中一第二電子元件可被附著到該第一電子元件的該背面表面。在一些實施例中，該第二電子元件可通過一黏合劑附著到該第一電子元件的該背面表面。在一些實施例中，該第二電子元件可以直接位於該基底該開口的正上方。

該第二電子元件可以具有一主動表面及與該主動表面相對的一背面表面。在一些實施例中，在該第二電子元件的該主動表面上可以形成複數個導電柱。該導電柱可將該第二電子元件與該基底電連接。在一些實施例中，該導電柱可在將該第二電子元件附著到該第一電子元件之前形成在該第二電子元件的該主動表面上。

製備方法200繼續進行操作212，其中可在該基底的該上表面形成一封裝物，並在該基底的該下表面形成電氣連接，因此產生一半導體元件。在一些實施例中，該封裝物可以封裝該第一電子元件、該第二電子元件及該導電柱。

在本揭露的實施例中，基底具有一開口，鍵合線穿過該開口。所述鍵合線將下層電子元件與基底電連接。上層電子元件通過導電柱與基底電連接。與比較例相比，只有上層電子元件需要導電柱。因此，可以省略在下層電子元件上形成較短的導電柱的半導體製造過程，因此降低成本並提高元件的產量。

製備方法200僅僅是一個例子，並不打算將本揭露的內容限制在申請專利範圍中明確敘述的範圍之外。可以在製備方法200的每個操作之前、期間或之後提供額外的操作，並且所述的一些操作可以被替換、消除或重新排序，以用於該製備方法的其他實施例。在一些實施例中，製備方法200可以包括圖5中未描繪的進一步操作。在一些實施例中，製備方法200可以包括圖5中描述的一個或多個操作。

圖6A、圖6B、圖7A、圖7B、圖8A、圖8B、圖9A、圖9B、圖10A、圖10B、圖11A及圖11B是例示本揭露一些實施例之半導體元件製備方法的一個或多個製備階段，其中圖6A、圖7A、圖8A、圖9A、圖10A及圖11A是俯視圖，而圖6B、圖7B、圖8B、圖9B、圖10B及圖11B分別是沿圖6A、圖7A、圖8A、圖9A、圖10A及圖11A所示A-A’線的橫截面圖。在一些實施例中，半導體元件100a可以通過關於圖6A至圖11A及圖6B至圖11B所述的操作來製備。

參照圖6A及圖6B，可以提供基底10。基底10可以具有表面10s1及與表面10s1相對的表面10s2。基底10可以包括一個或多個導電墊(未顯示)，靠近、鄰近或嵌入並曝露在基底10的表面10s1及/或表面10s2處。

參照圖7A及圖7B，可以形成開口10r1。在一些實施例中，可以執行蝕刻製程以形成開口10r1。開口10r1可以在基底10的表面10s1與10s2之間延伸。蝕刻製程可以包括，例如，乾蝕刻、濕蝕刻、或其他適合的製程。

參照圖8A及圖8B，電子元件20可以被附著到基底10的表面10s2上。在一些實施例中，電子元件20可以通過黏合劑41附著到基底10的表面10s2上。在一些實施例中，電子元件20可以位於基底10的開口10r1的正上方。電子元件20可以具有表面20s1及與表面20s1相對的表面20s2。在一些實施例中，電子元件20可以具有終端21，面向基底10的表面10s2。

參照圖9A及圖9B，可形成鍵合線22，以將基底10與電子元件20電連接。在一些實施例中，鍵合線22可以具有與電子元件20的表面20s1鍵合的一第一端及與基底10的表面10s1鍵合的一第二端。在一些實施例中，鍵合線22可以穿過基底10的開口10r1。在一些實施例中，鍵合線22可以鍵合到電子元件20的終端21。

參照圖10A及圖10B，電子元件30可以被附著到電子元件20的表面20s2。在一些實施例中，電子元件30可以通過黏合劑42附著到電子元件20的表面20s2上。在一些實施例中，電子元件30可以直接位於基底10的開口10r1的正上方。

電子元件30可以具有表面30s1及與表面30s1相對的表面30s2。在一些實施例中，在電子元件30的表面30s1上可以形成複數個導電柱32。導電柱32可將電子元件30與基底10電連接。在一些實施例中，導電柱32可以在將電子元件30附著到電子元件20之前形成在電子元件30的表面30s1上。

導電柱32的製作技術可以包含濺鍍操作、電鍍操作及微影操作。例如，導電柱32的製作技術可以包含在電子元件30的表面30s1上形成定圖形(patterned)的光感層(未顯示)的微影操作、在定圖形的光感層的開口上形成種子層的濺鍍操作、在種子層上形成導電層的電鍍操作、以及去除定圖形的光感層。

參照圖11A及圖11B，可在基底10的表面10s2上形成封裝物40，並在基底10的表面10s1上形成電氣連接50，因此產生半導體元件100a。封裝物40的製作技術可以包含成型操作。成型流可以從基底10的表面10s2，通過開口10r1，並進入基底10的表面10s1。因此，封裝物40可以封裝電子元件20、30及導電柱32。

在本揭露的實施例中，可利用鍵合線22將電子元件20與基底10電連接。電子元件30通過導電柱32與基底10電連接。與比較例相比，只有電子元件30需要導電柱。因此，可以省略在電子元件20上形成導電柱的半導體製備過程，因此降低成本並提高元件的產量。

圖12是流程圖，例示本揭露一些實施例之半導體元件的製備方法300。

製備方法300從操作302開始，該操作可在操作202之後進行。可以形成由該基底界定的一開口。該開口可在該基底的該下表面與該上表面之間延伸。

製備方法300繼續進行操作304，其中一第一電子元件可被附著到該基底的該上表面。在一些實施例中，該第一電子元件可通過一黏合劑附著到該基底的該上表面。在一些實施例中，該第一電子元件不與該基底該開口垂直重疊。在一些實施例中，在該第一電子元件該主動表面上可形成複數個導電柱。該導電柱可將該第一電子元件與該基底電連接。在一些實施例中，該導電柱可在將該第一電子元件附著到該基底之前形成在該第一電子元件的該主動表面上。

製備方法300繼續進行操作306，其中一第二電子元件可被附著到該第一電子元件的該背面表面。在一些實施例中，該第二電子元件可通過一黏合劑附著到該第一電子元件的該背面表面。在一些實施例中，該第二電子元件可直接位於該基底該開口的正上方。該第二電子元件可以在該第二電子元件的該主動表面上具有一終端。

製備方法300繼續進行操作308，其中可形成一鍵合線以將該基底及該第二電子元件電連接。在一些實施例中，該鍵合線可以具有與該第二電子元件該主動表面鍵合的一第一端及與該基底該下表面鍵合的一第二端。在一些實施例中，該鍵合線可以穿過該基底的該開口。在一些實施例中，該鍵合線可被鍵合到該第二電子元件的該終端。

製備方法300繼續進行操作310，其中可在該基底的該上表面形成一封裝物，並在該基底的該下表面形成電氣連接，因此產生一半導體元件。

在本揭露的實施例中，可以利用鍵合線將第二電子元件與基底電連接。第一電子元件通過導電柱與基底電連接。與比較例相比，只有第一電子元件需要導電柱。因此，可以省略在第二電子元件上形成導電柱的半導體製備過程，因此降低成本並提高元件產量。

製備方法300僅僅是一個例子，並不打算將本揭露內容限制在申請專利範圍中明確提到的範圍之外。可以在製備方法300的每個操作之前、期間或之後提供額外的操作，所描述的一些操作可以被替換、消除或重新排序，用於該製備方法的其他實施例。在一些實施例中，製備方法300可以包括圖12中未描繪的進一步操作。在一些實施例中，製備方法300可以包括圖12中描繪的一個或多個操作。

圖13、圖14、圖15、圖16及圖17例示本揭露一些實施例之半導體元件的製備方法的一個或多個製備階段。在一些實施例中，半導體元件100d可以通過關於圖13至圖17描述的操作來製備。

參照圖13，其操作可在圖6A及圖6B的操作之後進行。可以形成開口10r2。開口10r2可以在基底10的表面10s1與10s2之間延伸。

參照圖14，電子元件20可以附著到基底10的表面10s2。在一些實施例中，電子元件20可以通過黏合劑41附著到基底10的表面10s2上。在一些實施例中，電子元件20可以不與基底10的開口10r2垂直重疊。在一些實施例中，在電子元件20的表面20s1上可以形成複數個導電柱23。導電柱23可將電子元件20與基底10電連接。在一些實施例中，導電柱23可以在將電子元件20附著到基底10之前形成在電子元件20的表面20s1上。導電柱23的製備過程可以與導電柱32的製備過程相同或相似。

參照圖15，電子元件30可以被附著到電子元件20的表面20s2。在一些實施例中，電子元件30可以通過黏合劑42附著到電子元件20的表面20s2上。在一些實施例中，電子元件30可以直接位於基底10的開口10r2的正上方。電子元件30可以在電子元件30的表面30s1上具有終端34。

參照圖16，可形成鍵合線35，以將基底10與電子元件30電連接。在一些實施例中，鍵合線35可以具有與電子元件30的表面30s1鍵合的一第一端及與基底10的表面10s1鍵合的一第二端。在一些實施例中，鍵合線35可以穿過基底10的開口10r2。在一些實施例中，鍵合線35可與電子元件30的終端34鍵合。

參照圖17，可在基底10的表面10s2上形成封裝物40，並在基底10的表面10s1上形成電氣連接50，因此產生半導體元件100d。

在本揭露的實施例中，基底具有一開口(例如10r2)，鍵合線(例如，例如35)穿過該開口。所述鍵合線將上層電子元件(例如30)與基底電連接。下層電子元件(如20)通過導電柱(如23)與基底電連接。與比較例相比，只有下層電子元件需要導電柱。因此，可以省略在上層電子元件上形成較長導電柱的半導體製備過程，因此降低成本，提高元件的產量。

本揭露的一個方面提供一種半導體元件。該半導體元件包括一基底、一第一電子元件、一第二電子元件、一鍵合線及一封裝物。該基底具有一下表面及與該下表面相對的一上表面。該第一電子元件設置於該基底的該上表面上。該鍵合線將該第一電子元件與該基底電連接，並在該基底內延伸。該第二電子元件設置於該基底的該上表面上。該第二電子元件具有面向該基底的一主動表面(active surface)。該封裝物設置於該基底的該上表面上。該封裝物在該基底內延伸，並封裝該鍵合線。

本揭露的另一個方面提供另一種半導體元件。該半導體元件包括一基底、一第一電子元件、一第二電子元件、一鍵合線及複數個導電柱。該基底具有一下表面、與該下表面相對的一上表面、以及在該上表面與該下表面之間延伸的一內側表面。該第一電子元件設置於該基底的該上表面上。該鍵合線將該第一電子元件與該基底電連接，並面向該基底的該內側表面。該鍵合線在該基底內延伸。該第二電子元件設置於該基底的該上表面上。每個導電柱都設置於該基底的該上表面上，並將該第二電子元件與該基底電連接。

本揭露的另一個方面提供一種半導體元件的製備方法。該製備方法包括提供一基底，具有一下表面及與該下表面相對的一上表面。該製備方法還包括形成一開口，在該基底的該上表面與該下表面之間延伸。該製備方法還包括將一第一電子元件附著到該基底的該上表面。該第一電子元件的一主動表面面對該基底的該上表面。此外，該製備方法還包括將一第二電子元件附著到該第一電子元件上。該第二電子元件的一主動表面面向該基底的該上表面。該製備方法還包括在該基底上形成一鍵合線。該鍵合線穿過該基底的該開口，並將該基底與該第一電子元件或該第二電子元件中的一個電連接。

在本揭露的實施例中，基底具有一開口，鍵合線穿過該開口。所述鍵合線將下層(或上層)電子元件與基底電連接。上層(或下層)電子元件通過導電柱與基底電連接，導電柱是通過執行多個半導體製備過程形成的。因此，可以省略在下層電子元件上形成導電柱的半導體製備過程，因此降低成本，提高元件產量。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所界定之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多過程，並且以其他過程或其組合替代上述的許多過程。

再者，本申請案的範圍並不受限於說明書中所述之過程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之過程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等過程、機械、製造、物質組成物、手段、方法、或步驟係包括於本申請案之申請專利範圍內。

10:基底 10r1:開口 10r2:開口 10s1:表面 10s2:表面 10s3:表面 20:電子元件 20s1:表面 20s2:表面 20s3:表面 20s4:表面 20s5:表面 21:終端 22:鍵合線 24:電氣連接 30:電子元件 30s1:表面 30s2:表面 30s3:表面 30s4:表面 31:電路層 32:導電柱 32p1:部分 32p2:部分 32p3:部分 33:電氣連接 34:終端 35:鍵合線 40:封裝物 40p1:部分 41:黏合劑 42:黏合劑 50:電氣連接 100a:半導體元件 100b:半導體元件 100c:半導體元件 100d:半導體元件 100d:半導體元件 200:製備方法 202:操作 204:操作 206:操作 208:操作 210:操作 212:操作 300:製備方法 302:操作 304:操作 306:操作 308:操作 310:操作 R1:表面區域 R2:表面區域 R3:表面區域

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1A是俯視圖，例示本揭露一些實施例之半導體元件。 圖1B是橫截面圖，例示本揭露一些實施例之沿圖1A所示的半導體元件A-A'線的橫截面。 圖2是俯視圖，例示本揭露一些實施例之半導體元件。 圖3是橫截面圖，例示本揭露一些實施例之半導體元件。 圖4是橫截面圖，例示本揭露一些實施例之半導體元件。 圖5是流程圖，例示本揭露一些實施例之半導體元件的製備方法。 圖6A是一個或多個製備階段，例示本揭露一些實施例之半導體元件的製備方法。 圖6B是橫截面圖，例示本揭露一些實施例之沿圖6A所示的半導體元件A-A'線的橫截面。 圖7A是一個或多個製備階段，例示本揭露一些實施例之半導體元件的製備方法。 圖7B是橫截面圖，例示本揭露一些實施例之沿圖7A所示的半導體元件A-A'線的橫截面。 圖8A是一個或多個製備階段，例示本揭露一些實施例之半導體元件的製備方法。 圖8B是橫截面圖，例示本揭露一些實施例之沿圖8A所示的半導體元件A-A'線的橫截面。 圖9A是一個或多個製備階段，例示本揭露一些實施例之半導體元件的製備方法。 圖9B是橫截面圖，例示本揭露一些實施例之沿圖9A所示的半導體元件A-A'線的橫截面。 圖10A是一個或多個製備階段，例示本揭露一些實施例之半導體元件的製備方法。 圖10B是橫截面圖，例示本揭露一些實施例之沿圖10A所示的半導體元件A-A'線的橫截面。 圖11A是一個或多個製備階段，例示本揭露一些實施例之半導體元件的製備方法。 圖11B是橫截面圖，例示本揭露一些實施例之沿圖11A所示的半導體元件A-A'線的橫截面。 圖12是流程圖，例示本揭露一些實施例之半導體元件的製備方法。 圖13是一個或多個製備階段，例示本揭露一些實施例之半導體元件的製備方法。 圖14是一個或多個製備階段，例示本揭露一些實施例之半導體元件的製備方法。 圖15是一個或多個製備階段，例示本揭露一些實施例之半導體元件的製備方法。 圖16是一個或多個製備階段，例示本揭露一些實施例之半導體元件的製備方法。 圖17是一個或多個製備階段，例示本揭露一些實施例之半導體元件的製備方法。

10:基底 10r1:開口 10s1:表面 10s2:表面 10s3:表面 20:電子元件 20s1:表面 20s2:表面 20s3:表面 20s4:表面 21:終端 22:鍵合線 30:電子元件 30s1:表面 30s2:表面 30s3:表面 30s4:表面 31:電路層 32:導電柱 33:電氣連接 40:封裝物 40p1:部分 41:黏合劑 42:黏合劑 50:電氣連接 100a:半導體元件

Claims (15)

1. 一種半導體元件的製備方法，包括： 提供一基底，具有一下表面及與該下表面相對的一上表面； 在該基底的該上表面上設置一第一電子元件； 形成一鍵合線以將該第一電子元件與該基底電連接，其中該鍵合線在該基底內延伸； 在該基底的該上表面設置一第二電子元件，其中該第二電子元件具有面向該基底的一主動表面；以及 在該基底的該上表面形成一封裝物，其中該封裝物在該基底內延伸並封裝該鍵合線。
2. 如請求項1所述的製備方法，其中該第二電子元件設置於該第一電子元件上方，該封裝物的一部分被該基底所包圍，該封裝物的一部分與該第二電子元件垂直重疊。
3. 如請求項1所述的製備方法，其中該第一電子元件設置於該第二電子元件上方，該封裝物的一部分被該基底所包圍，該封裝物的一部分不與該第二電子元件垂直重疊。
4. 如請求項1所述的製備方法，更包括： 形成複數個導電柱，在該第二電子元件的該主動表面與該基底的該上表面之間延伸。
5. 如請求項4所述的製備方法，其中該第一電子元件具有一第一側面及與該第一面相對的一第二側面，並且該複數個導電柱設置於該第一電子元件的該第一側面上。
6. 如請求項5所述的製備方法，其中該第一電子元件的該第二側面不面對該複數個導電柱。
7. 如請求項6所述的製備方法，其中該第一電子元件的一第一表面區域與該第二電子元件的一第二表面區域實質上相同。
8. 如請求項7所述的製備方法，其中該第一電子元件具有在該第一側面與該第二側面之間延伸的一第三側面，並且該複數個導電柱的一部分面對該第一電子元件的該第三側面。
9. 如請求項7所述的製備方法，其中該複數個導電柱的一部分面向該第一電子元件的該第二側面，並且該第一電子元件的一第一表面區域小於該第二電子元件的一第二表面區域。
10. 如請求項6所述的製備方法，其中該封裝物封裝該複數個導電柱，並且該封裝物與該基底的該下表面接觸。
11. 一種半導體元件的製備方法，包括： 提供一基底，具有一下表面及與該下表面相對的一上表面；。 形成一開口，在該基底的該上表面與該下表面之間延伸； 將一第一電子元件附著到該基底的該上表面，其中該第一電子元件的一主動表面(active surface)面向該基底的該上表面。 將一第二電子元件附著到該第一電子元件上，其中該第二電子元件的一主動表面面向該基底的該上表面；以及 在該基底上形成一鍵合線，其中該鍵合線穿過該基底的該開口，並將該基底與該第一電子元件或該第二電子元件中的一個電連接。
12. 如請求項11所述的製備方法，其中該鍵合線將該第一電子元件與該基底電連接，而該第二電子元件與該基底的該開口垂直重疊。
13. 如請求項12所述的製備方法，其中在該第二電子元件的該主動表面上有複數個導電柱。
14. 如請求項11所述的製備方法，其中該鍵合線電連接該第二電子元件及該基底，而該第一電子元件不與該基底的該開口垂直重疊。
15. 如請求項14所述的製備方法，其中在該第一電子元件的該主動表面上形成複數個導電柱。