KR102612873B1 - 패키지 및 그 형성 방법 - Google Patents

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Abstract

본 발명은 패키지 형성 방법을 제공하며, 상기 방법은 캐리어의 상부에 각각 정면이 아래를 향하는 복수의 제1 칩 및 상기 복수의 제1 칩 사이의 복수의 칩 커플러를 포함하는 복수의 제1 칩층을 배치하는 단계; 상기 복수의 제1 칩층에 정면이 아래를 향하는 복수의 제2 칩을 포함하는 제2 칩층을 배치하여 조립하는 단계; 상기 캐리어의 상부에서 상기 복수의 제1 칩층과 상기 제2 칩층에 대해 몰딩 처리를 수행하는 단계; 상기 캐리어를 제거하여 패키지 본체를 형성하고, 상기 패키지 본체 하부에 재배선층과 범프를 추가하는 단계; 및 상기 패키지 본체를 분할하여 복수의 상기 패키지를 형성하는 단계를 포함한다.

Description

패키지 및 그 형성 방법{Package and method of forming the same}
본 발명은 반도체 기술분야에 관한 것으로서, 특히 패키지 및 그 형성 방법에 관한 것이다.
현재, 반도체 집적회로에 필요한 기능이 갈수록 많아지고, 필요한 계산 속도가 빨라지고 있는 추세 하에 업계에서는 칩 적층 기술에서 더욱 효과적인 해결방안을 모색하기 위해, 칩 적층 기술의 연구에 투자를 확대하기 시작하였다. 그러나 종래의 웨이퍼 레벨 패키징(WLP) 기술은 칩 적층을 구현할 수 없다. 종래의 칩 적층 기술에서는 적층이 대부분 최종 조립 과정에서 완료되며, 또한 실리콘 관통 비아(TSV, Through Silicon Via), 유리기판 관통 비아(TGV，Through Glass Via), 몰드 관통 비아(TMV，Through Mold Via) 또는 와이어 본드(Wire-bond) 등의 기술을 이용하여 적층된 칩 간의 수직 연결을 구현해야 한다. 종래의 적층 기술은 패키징 공정이 비교적 복잡하고 원가가 높다.
본 발명의 실시예는 패키지 형성 방안을 제공하며, 상기 패키지는 적층된 복수의 칩을 포함한다.
본 발명은 일 측면으로 패키지 형성 방법을 제공하며, 이는 캐리어의 상부에 각각 정면이 아래를 향하는 복수의 제1 칩 및 상기 복수의 제1 칩 사이의 복수의 칩 커플러를 포함하는 복수의 제1 칩층을 배치하는 단계; 상기 복수의 제1 칩층에 정면이 아래를 향하는 복수의 제2 칩을 포함하는 제2 칩층을 배치하여 조립하는 단계; 상기 캐리어의 상부에서 상기 복수의 제1 칩층과 상기 제2 칩층에 대해 몰딩 처리를 수행하는 단계; 상기 캐리어를 제거하여 패키지 본체를 형성하고, 상기 패키지 본체 하부에 재배선층과 범프를 추가하는 단계; 및 상기 패키지 본체를 분할하여 복수의 상기 패키지를 형성하는 단계를 포함할 수 있다.
복수의 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자일 수 있다.
복수의 칩 커플러는 수직 방향에 적어도 하나의 비아홀을 포함하도록 설치될 수 있다.
상이한 제1 칩층에 위치하는 복수의 칩 커플러에 의해 형성되는 스택 중, 각각의 칩 커플러의 수직 방향에서의 중심축선은 완전히 중첩되지 않을 수 있다.
상이한 제1 칩층에 위치하는 복수의 칩 커플러에 의해 형성되는 스택 중, 각각의 칩 커플러의 수직 방향에서의 중심축선은 하나의 제1 칩층을 사이에 두고 이격되는 제1 칩층 중의 칩 커플러의 수직 방향에서의 중심축선과 중첩될 수 있다.
상이한 제1 칩층에 위치하는 복수의 칩 커플러에 의해 형성되는 스택 중, 각각의 칩 커플러의 수직 방향에서의 중심축선은 서로 중첩되지 않을 수 있다.
패키지는 복수의 제1 칩이 함께 적층되어 형성되는 제1 칩 스택, 상기 제1 칩 스택 상부에 배치되는 제2 칩과 복수의 분할된 칩 커플러가 함께 적층되어 형성되는 2개의 칩 커플러 스택을 포함할 수 있으며, 여기서 상기 제2 칩은 상기 2개의 칩 커플러 스택의 상부에 조립되고, 상기 제2 칩은 상기 칩 커플러 스택과 상기 재배선층을 통해 상기 제1 칩 스택에 전기적으로 연결될 수 있거나, 또는 상기 제2 칩은 상기 칩 커플러 스택을 통해 상기 제1 칩 스택에 전기적으로 연결될 수 있다.
본 발명은 또 다른 측면으로 패키지 형성 방법을 제시하며, 이는 캐리어의 상부에 각각 정면이 아래를 향하는 복수의 제1 칩 및 상기 복수의 제1 칩 사이의 복수의 제1 칩 커플러와 복수의 제2 칩 커플러를 포함하는 복수의 제1 칩층을 배치하는 단계; 상기 복수의 제1 칩층에 정면이 아래를 향하는 복수의 제2 칩을 포함하는 제2 칩층을 배치하여 조립하는 단계; 상기 캐리어의 상부에서 상기 복수의 제1 칩층과 상기 제2 칩층에 대해 몰딩 처리를 수행하는 단계; 상기 캐리어를 제거하여 패키지 본체를 형성하고, 상기 패키지 본체의 하부에 재배선층과 범프를 추가하는 단계; 및 상기 패키지 본체를 분할하여 복수의 상기 패키지를 형성하는 단계를 포함할 수 있다.
복수의 제1 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자일 수 있고, 또한 상기 복수의 제2 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자일 수 있다.
복수의 제1 칩 커플러와 복수의 제2 칩 커플러는 수직 방향에 적어도 하나의 비아홀을 포함하도록 설치될 수 있다.
각각의 제1 칩층에서, 각각의 제1 칩과 이웃한 2개의 제1 칩 사이에 각각 하나의 제1 칩 커플러와 하나의 제2 칩 커플러가 설치될 수 있다.
상이한 제1 칩층에 위치한 복수의 제1 칩 커플러와 복수의 제2 칩 커플러에 의해 형성되는 스택 중, 동일한 칩 커플러는 서로 간에 이웃하지 않을 수 있다.
패키지는 복수의 제1 칩이 함께 적층되어 형성되는 제1 칩 스택, 상기 제1 칩 스택 상부에 배치되는 제2 칩과 복수의 분할된 칩 커플러가 함께 적층되어 형성되는 2개의 칩 커플러 스택을 포함할 수 있으며, 상기 제2 칩은 상기 2개의 칩 커플러 스택의 상부에 조립되고, 상기 제2 칩은 상기 칩 커플러 스택과 상기 재배선층을 통해 상기 제1 칩 스택에 전기적으로 연결될 수 있거나, 또는 상기 제2 칩은 상기 칩 커플러 스택을 통해 상기 제1 칩 스택에 전기적으로 연결될 수 있다.
본 발명은 또 다른 측면으로 제1측과 제2측을 포함하는 재배선층; 상기 재배선층의 제1측에 설치되는 복수의 범프; 상기 재배선층의 제2측에 조립되며, 정면이 아래를 향하도록 배치되는 복수의 제1 칩을 포함하는 제1 칩 스택; 상기 재배선층의 제2측에 배치되어 조립되고, 각각 상기 제1 칩 스택의 양측에 수평으로 배치되어 조립되는 제1 칩 커플러 스택과 제2 칩 커플러 스택; 및 상기 제1 칩 스택의 상부에 배치되어 상기 제1 칩 커플러 스택과 상기 제2 칩 커플러 스택의 상부에 조립되는 제2 칩을 포함하고, 몰딩 처리되어 몰드 구조를 형성하는 패키지를 제공한다.
제1 및 상기 제2 칩 커플러 스택은 모두 복수의 제1 칩 커플러와 복수의 제2 칩 커플러를 포함할 수 있다.
제1 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자일 수 있고, 또한 제2 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자일 수 있다.
제1 칩 커플러와 제2 칩 커플러는 수직 방향에 적어도 하나의 비아홀을 포함하도록 설치될 수 있다.
상기 제1 칩 커플러 스택과 상기 제2 칩 커플러 스택 중, 동일한 칩 커플러는 서로 간에 이웃하지 않을 수 있다.
상기 패키지에서, 상이한 칩 커플러 스택에 위치한 동일한 칩 커플러는 서로 간에 수직 방향에서 동일한 높이에 위치하지 않을 수 있다.
제1 칩 커플러 스택과 제2 칩 커플러 스택은 모두 복수의 칩 커플러를 포함할 수 있으며, 상기 복수의 칩 커플러 중의 각각은 수평 방향에서의 면적이 다를 수 있다.
상기 복수의 칩 커플러 중의 각각은 능동 커플링 소자 또는 수동 커플링 소자일 수 있다.
상기 복수의 칩 커플러 중의 각각은 수직 방향에 적어도 하나의 비아홀을 포함하도록 설치될 수 있다.
본 발명의 실시예는 칩 커플러와 원스탑형 WLP 공정을 이용하여 칩의 적층을 구현하므로, 기능칩에 TSV 등의 칩을 수직으로 연결하는 기술을 사용할 필요가 없다. 따라서, 3차원 다층 칩 패키지의 복잡성과 제조비용이 절감된다.
또한, 본 발명의 실시예는 또한 합리적인 레이아웃을 통해, 칩과 칩 커플러의 규격 및 크기를 최대한 통일화 및 표준화시킴으로써, 패키지 형성 방법을 실시하기 전 칩과 칩 커플러를 제조하는 비용을 절감할 수 있다.
상기 설명은 단지 본 발명의 기술방안을 보다 명확하게 이해하고 명세서의 내용에 따라 실시할 수 있도록 본 발명에 대해 개략적으로 기술한 것에 불과하다. 본 발명의 상기 및 기타 목적, 특징과 장점이 더욱 명확하고 쉽게 이해될 수 있도록, 이하 본 발명의 구체적인 실시방식을 상세히 설명한다.
첨부도면을 참조한 본문의 상세한 설명을 통해, 본 발명의 예시적 실시방식의 상기 및 기타 목적, 특징과 장점이 쉽게 이해될 것이다. 도면에서 예시적이되 비제한적인 방식으로 본 발명의 일부 실시방식을 도시하였다.
도면에서, 동일하거나 대응되는 부호는 동일하거나 또는 대응되는 부분을 나타낸다.
도 1은 본 발명의 실시예에 따른 패키지 형성 방법의 흐름도이다.
도 2 내지 도 4는 본 발명의 제1 실시예에 따른 패키지를 형성하는 단면 설명도이다.
도 5 내지 도 7은 본 발명의 제2 실시예에 따른 패키지를 형성하는 단면 설명도이다.
이하 공개 내용은 본 발명의 각기 다른 특징을 구현하기 위한 많은 상이한 실시예 또는 구현예를 제공한다. 아래에서 본 발명을 단순화하기 위해 어셈블리와 배치의 구체적인 구현예를 기술하였다. 물론 이들은 단지 구현예일뿐 본 발명을 제한하고자 하는 것이 아니다. 예를 들어, 아래의 설명에서, 제2 부재의 상부 또는 위에 제1 부재를 형성하는 경우, 제1 부재와 제2 부재를 직접 접촉시켜 형성되는 실시예를 포함할 수도 있고, 제1 부재와 제2 부재 사이에 별도의 부재를 형성함으로써, 제1 부재와 제2 부재를 직접 접촉시키지 않는 실시예를 포함할 수도 있다. 또한, 본 발명은 각 실시예에서 부호 및/또는 문자 부호를 반복 참고할 수 있으며, 상기 반복은 단순성과 명확성의 목적을 위한 것일 뿐, 그 자체가 논의하는 각 실시예 및/또는 구성 간의 관계를 나타내는 것이 아니다.
또한, 설명의 편의를 위하여, 여기에서는 "…의 아래에", "…의 하부에", "하부", "…의 위에", "상부", "…의 상부에" 등 공간 상대적 용어를 사용하여 도시된 바와 같은 하나의 소자 또는 부재와 다른(또는 다른 일부) 소자 또는 부재의 관계를 기술할 수 있다. 도시된 방위 이외에, 공간 상대적인 용어의 목적은 사용 중이거나 조작 중인 소자의 다른 방위를 포함시키고자 하는데 있다. 소자는 기타 방식으로 방향이 정해질 수 있으며(90도 회전 또는 기타 방위에), 본문에서 사용된 공간 상대적 기술용어 역시 마찬가지로 상응하게 해석될 수 있다. 또한, 본문에서, "조립"이라는 용어는 각 전자 소자 사이에서 회로 연결을 구현하는 것을 의미한다. 용어 "칩"은 각종 유형의 칩, 예를 들어 논리 칩, 저장 칩 등을 의미할 수 있다.
도 1은 본 발명의 실시예에 따른 패키지 형성 방법의 흐름도이다. 상기 방법은 이하 4개의 단계를 포함한다:
단계 100: 캐리어에 칩층을 배치하여 조립하는 단계.
단계 200: 칩층에 대해 몰딩 처리를 수행하는 단계.
단계 300: 캐리어를 제거하여 패키지 본체를 형성하고, 재배선층과 범프를 추가하는 단계.
단계 400: 패키지 본체를 분할하여 패키지를 형성하는 단계.
일부 실시예에서, 캐리어는 표면 평탄도가 매우 높은 부재로서, 적어도 하나의 칩층을 캐리어 상에 적층할 수 있다. 칩층에 대해 몰딩 처리를 수행한 후, 캐리어에 몰드 구조를 형성할 수 있으며, 일부 실시예에서, 몰딩 처리를 위한 소재는 실리카계 또는 유리 충전재를 첨가하거나 또는 첨가하지 않은 에폭시 수지, 유기중합체 또는 기타 화합물을 원료로 하는 고체 또는 액체 몰딩 소재를 포함할 수 있다.
일부 실시예에서, 캐리어를 제거하는 단계, 재배선층과 범프를 추가하는 단계와 패키지 본체를 분할하는 단계는 웨이퍼 레벨 패키징(WLP)에서 공지된 단계이다.
이하 상기 방법을 바탕으로 각 첨부도면을 참조하여 본 발명의 각 실시예에 대해 설명한다.
도 2 내지 도 4는 본 발명의 제1 실시예에 따른 패키지를 형성하는 단면 설명도이다.
도 2는 단계 100과 단계 200을 실시한 후의 패키지 구조의 설명도이다.
도 2에 도시된 바와 같이, 캐리어(10)에 5개의 칩층을 배치하여 조립한다. 그 중 아래에 위치한 4개의 칩층은 제1 칩층이고, 최상부의 칩층은 제2 칩층이다. 제1 칩층은 복수의 제1 칩(11)과 복수의 칩 커플러(13)를 포함할 수 있고, 제2 칩층은 복수의 제2 칩(12)을 포함할 수 있다. 일부 실시예에서, 4개의 제1 칩층으로만 한정되지 않고, 적어도 2개의 제1 칩층을 구비할 수 있다.
먼저 제1 칩(11)과 칩 커플러(13)를 수평 방향에서 캐리어(10) 상에 간격을 두고 배치하여 하나의 제1 칩층을 형성한 다음, 상기 제1 칩층에 다시 복수의 제1 칩층을 적층하고, 마지막으로 제2 칩층을 최상부에 위치한 제1 칩층에 배치하여 조립할 수 있다. 칩은 정면과 배면을 포함한다. 당업계에서, 예를 들어 범프를 구비한 표면을 정면으로 간주한다. 일부 실시예에서, 제1 칩(11)과 제2 칩(12)은 정면이 아래를 향하도록 배치된다.
본문에서, 칩 커플러는 상이한 전자 소자를 전기적으로 연결하기 위한 것일 수 있으며, 상기 전자 소자는 예를 들어 칩, 재배선층 및 기타 칩 커플러 등 각종 소자를 포함한다. 칩 커플러에 연결되는 전자 소자는 통상적으로 칩 커플러와 동일한 칩층에 위치하지 않는다. 일부 실시예에서, 칩 커플러는 유리 또는 실리콘 등 소재로 제작될 수 있다. 일부 실시예에서, 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자일 수 있다. 예를 들어, 칩 커플러는 수직 방향에서 약간의 비아홀(14)을 구비할 수 있으며, 비아홀(14)에 전도성 매질이 충전될 수 있다. 일부 실시예에서, 칩 커플러의 상부 표면과 하부 표면에 모두 전도성 트레이스를 설치할 수 있으며, 이에 따라 하나의 표면에서 상이한 비아홀이 전기적으로 연결된다.
상이한 칩층 사이에 접착점(adhesive dot)을 더 설치할 수 있으며, 예를 들어 도 2에 도시된 바와 같은 접착점(18)이다. 접착점은 상이한 칩층을 격리 및 고정시키기 위한 것이다. 일부 실시예에서, 접착점은 비전도성 매질로 제작되며, 일부 실시예에서는 접착점에 대한 설명을 생략할 것이다.
각각의 칩을 배치하여 조립을 완료하고, 각 칩층에 대해 몰딩 처리를 수행한 후 몰드 구조(15)를 더 형성할 수 있다.
또한, 도 2에 도시된 바와 같이, 상이한 제1 칩층에 위치한 복수의 칩 커플러에 의해 형성되는 어느 하나의 스택 중, 각각의 칩 커플러의 수직 방향에서의 중심축선이 완전히 중첩되는 것은 아니다. 예를 들어 어느 하나의 칩 커플러 스택 중의 최하부의 칩 커플러의 중심축선은 상기 칩 커플러 상부에 위치한 중심축선과 중첩되지 않으나, 하나의 칩층을 사이에 두고 이격된 칩 커플러의 중심축선과는 중첩된다.
다른 일부 실시예에서, 상이한 제1 칩층에 위치한 복수의 칩 커플러에 의해 형성되는 어느 하나의 스택 중, 각각의 칩 커플러의 수직 방향에서의 중심축선은 중첩되지 않는다. 예를 들어, 각각의 칩 커플러의 중심축선은 모두 그 상부의 칩 커플러의 중심축선과 수평 방향에서 소정 거리만큼 이격된다.
도 3은 단계 300을 실시한 후의 패키지 본체의 구조를 도시한 것이다.
도 3에 도시된 바와 같이, 5개의 칩층은 몰딩 처리되어 몰드 구조(15)를 형성한다. 캐리어(10)를 제거한 후, 패키지 본체의 하부에 재배선층(16)을 추가하고, 또한 재배선층(16) 아래에 범프(17)를 추가할 수 있다.
도 4는 단계 400을 실시한 후의 패키지 구조를 도시한 것이다.
상기 패키지는 8개의 분할된 칩 커플러에 의해 형성된 2개의 칩 커플러 스택, 4개의 제1 칩(11)에 의해 형성되는 제1 칩 스택 및 하나의 제2 칩(12)을 포함한다.
제2 칩(12)은 각각 2개의 칩 커플러 스택과 재배선층을 통해, 또는 각각 2개의 칩 커플러 스택을 통해 제1 칩 스택에 전기적으로 연결될 수 있다. 일부 실시예에서, 제2 칩(12)은 임의의 칩 커플러 스택과 재배선층을 통해 제1 칩 스택 중의 임의의 제1 칩(11)에 전기적으로 연결되거나, 또는 제2 칩(12)은 임의의 칩 커플러 스택을 통해 상기 제1 칩 스택 중의 임의의 제1 칩(11)에 전기적으로 연결될 수 있다.
물론, 제1 칩층의 수량은 적어도 2개일 수 있으며, 따라서 제1 칩 스택 중의 제1 칩(11)의 수량 및 각 칩 커플러 스택 중의 칩 커플러의 수량 역시 적어도 2개일 수 있다.
일부 실시예에서, 도 2와 도 3 중의 각 칩 커플러 스택 중의 각 칩 커플러의 수직 방향에서의 중심축선이 완전히 중첩되지 않기 때문에, 도 4에 도시된 바와 같이 분할된 칩 커플러에 의해 형성되는 어느 하나의 스택 중, 각각의 분할된 칩 커플러는 하나의 칩 커플러를 사이에 두고 이격된 칩 커플러와 수평 방향에서의 면적이 동일하다.
다른 일부 실시예에서, 각각의 칩 커플러 스택 중의 각 칩 커플러의 수직 방향에서의 중심축선이 중첩되지 않는 상황이 더 존재하므로, 각각의 패키지 중의 복수의 칩 커플러는 예를 들어 사다리꼴 스택 또는 역사다리꼴 스택과 같은 다양한 형식의 칩 커플러 스택을 형성할 수 있다. 이에 따라 각각의 칩 커플러 스택에서, 복수의 칩 커플러마다 각각 수평 방향에서의 면적이 달라지게 된다.
본 발명의 제1 실시예에 따르면, 칩과 칩 커플러에 대한 합리적인 레이아웃을 통해, 복수의 제1 칩과 복수의 칩 커플러의 규격 또는 크기를 통일시킬 수 있어, 패키지 형성 방법을 실시하기 전 칩과 칩 커플러를 제조하는 비용이 절감된다.
도 5 내지 도 7은 본 발명의 제2 실시예에 따른 패키지를 형성하는 단면 설명도이다. 제2 실시예는 제1 실시예의 변형체이다. 도 5는 단계 100 및 200을 실시한 후의 패키지 구조 설명도이다.
도 5에 도시된 바와 같이, 캐리어(20)에 5개의 칩층을 배치하여 조립하며, 여기서 아래에 위치하는 4개의 칩층이 제1 칩층이고, 최상부의 칩층이 제2 칩층이다. 제1 칩층은 복수의 제1 칩(21), 복수의 제1 칩 커플러(23) 및 복수의 제2 칩 커플러(28)를 포함할 수 있고, 제2 칩층은 복수의 제2 칩(22)을 포함할 수 있다. 일부 실시예에서, 4개의 제1 칩층으로 한정되지 않고, 적어도 2개의 제1 칩층을 구비할 수 있다.
먼저 제1 칩(21), 제1 칩 커플러(23)와 제2 칩 커플러(28)를 수평 방향에서 캐리어(20)에 간격을 두고 배치하여 하나의 제1 칩층을 형성할 수 있다. 예를 들어, 임의의 제1 칩의 좌우 양측은 상이한 칩 커플러이다.
이후 상기 제1 칩층에 다시 복수의 제1 칩층을 적층할 수 있다. 일부 실시예에서, 각각의 제1 칩층 중의 칩 커플러의 배치 위치는 완전히 같은 것은 아니다. 예를 들어, 도 5에 도시된 바와 같이, 이웃한 제1 칩층 중의 칩 커플러의 배치 위치는 완전히 반대이며, 이에 따라 제1 칩 커플러(23)와 제2 칩 커플러(28)에 의해 형성된 칩 커플러 스택 중, 제1 칩 커플러(23)는 2개의 제2 칩 커플러(28) 사이에 위치하고, 제2 칩 커플러(28)는 2개의 제1 칩 커플러(23) 사이에 위치하게 된다.
마지막으로 제2 칩층을 최상부에 위치한 제1 칩층에 배치하여 조립할 수 있다. 칩은 정면과 배면을 포함한다. 당업계에서, 예를 들어 범프를 구비한 표면을 정면으로 간주한다. 일부 실시예에서, 제1 칩(21)과 제2 칩(22)은 정면이 아래를 향하도록 배치된다.
각각의 칩을 배치하여 조립을 완료하고, 각 칩층에 대해 몰딩 처리를 수행한 후 몰드 구조(25)를 더 형성할 수 있다.
도 6은 단계 300을 실시한 후의 패키지 본체의 구조를 도시한 것이다.
도 6에 도시된 바와 같이, 5개의 칩층은 몰딩 처리되어 몰드 구조(25)를 형성한다. 캐리어(20)를 제거한 후, 패키지 본체의 하부에 재배선층(26)을 추가하고, 또한 재배선층(26) 아래에 범프(27)를 추가할 수 있다.
도 7은 단계 400을 실시한 후의 패키지 구조를 도시한 것이다.
상기 패키지는 8개의 분할된 칩 커플러에 의해 형성된 2개의 칩 커플러 스택, 4개의 제1 칩(21)에 의해 형성되는 제1 칩 스택 및 하나의 제2 칩(22)을 포함한다. 각각의 칩 커플러 스택은 간격을 두고 배치되는 2개의 분할된 제1 칩 커플러(23)와 2개의 분할된 제2 칩 커플러(28)를 포함하여, 동일한 칩 커플러는 서로 간에 이웃하지 않도록 한다. 일부 실시예에서, 상이한 칩 커플러 스택에 위치한 동일한 칩 커플러는 서로 수직 방향에서 동일한 높이에 위치하지 않는다.
제2 칩(22)은 각각 2개의 칩 커플러 스택과 재배선층을 통해, 또는 각각 2개의 칩 커플러 스택을 통해 제1 칩 스택에 전기적으로 연결될 수 있다. 일부 실시예에서, 제2 칩(22)은 임의의 칩 커플러 스택과 재배선층을 통해 제1 칩 스택 중의 임의의 제1 칩(21)에 전기적으로 연결되거나, 또는 제2 칩(22)은 임의의 칩 커플러 스택을 통해 상기 제1 칩 스택 중의 임의의 제1 칩(21)에 전기적으로 연결될 수 있다.
물론, 제1 칩층의 수량은 적어도 2개일 수 있으며, 따라서 제1 칩 스택 중의 제1 칩의 수량 및 각 칩 커플러 스택 중의 칩 커플러의 수량 역시 적어도 2개일 수 있다.
본 발명의 제2 실시예에 따르면, 칩과 칩 커플러에 대한 합리적인 레이아웃을 통해, 복수의 제1 칩과 일부 칩 커플러의 규격 또는 크기를 통일시킬 수 있어, 패키지 형성 방법을 실시하기 전 칩과 칩 커플러를 제조하는 비용이 절감된다.
이상으로 당업자가 본 발명의 각 측면을 더욱 잘 이해할 수 있도록, 일부 실시예의 특징을 개략적으로 설명하였다. 당업자라면, 이들 실시예가 용이하게 사용될 수 있으며, 본 발명을 기초로 하여 본문에 소개된 실시예와 동일한 목적을 실시 및/또는 동일한 장점을 구현하기 위한 기타 공정과 구조로 설계하거나 또는 수정할 수 있음을 이해하여야 한다. 당업자는 또한 이러한 동등한 구조가 본 발명의 정신과 범위를 벗어나지 않으며, 또한 본 발명의 정신과 범위를 벗어나지 않는 한, 본문에서 다양한 변화, 교체 및 변경이 가능하다는 것을 인식하여야 한다.

Claims (22)

  1. 패키지 형성 방법에 있어서, 상기 방법은
    캐리어의 상부에 각각 정면이 아래를 향하는 복수의 제1 칩 및 상기 복수의 제1 칩 사이의 복수의 칩 커플러를 포함하는 복수의 제1 칩층을 배치하는 단계;
    상기 복수의 제1 칩층에 정면이 아래를 향하는 복수의 제2 칩을 포함하는 제2 칩층을 배치하여 조립하는 단계;
    상기 캐리어의 상부에서 상기 복수의 제1 칩층과 상기 제2 칩층에 대해 몰딩 처리를 수행하는 단계;
    상기 캐리어를 제거하여 패키지 본체를 형성하고, 상기 패키지 본체 하부에 재배선층과 범프를 추가하는 단계; 및
    상기 패키지 본체를 분할하여 복수의 상기 패키지를 형성하는 단계를 포함하는, 패키지 형성 방법.
  2. 제1항에 있어서,
    상기 복수의 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자인, 패키지 형성 방법.
  3. 제1항에 있어서,
    상기 복수의 칩 커플러는 수직 방향에 적어도 하나의 비아홀을 포함하도록 설치되는, 패키지 형성 방법.
  4. 제1항에 있어서,
    상이한 제1 칩층에 위치하는 복수의 칩 커플러에 의해 형성되는 스택 중, 각각의 칩 커플러의 수직 방향에서의 중심축선은 완전히 중첩되지 않는, 패키지 형성 방법.
  5. 제4항에 있어서,
    상이한 제1 칩층에 위치하는 복수의 칩 커플러에 의해 형성되는 스택 중, 각각의 칩 커플러의 수직 방향에서의 중심축선은 하나의 제1 칩층을 사이에 둔 제1 칩층 중의 칩 커플러의 수직 방향에서의 중심축선과 중첩되는, 패키지 형성 방법.
  6. 제1항에 있어서,
    상이한 제1 칩층에 위치하는 복수의 칩 커플러에 의해 형성되는 스택 중, 각각의 칩 커플러의 수직 방향에서의 중심축선은 서로 중첩되지 않는, 패키지 형성 방법.
  7. 제1항에 있어서,
    상기 패키지는 복수의 제1 칩이 함께 적층되어 형성되는 제1 칩 스택, 상기 제1 칩 스택 상부에 배치되는 제2 칩 및 복수의 분할된 칩 커플러가 함께 적층되어 형성되는 2개의 칩 커플러 스택을 포함하며, 상기 제2 칩은 상기 2개의 칩 커플러 스택의 상부에 조립되고, 상기 제2 칩은 상기 칩 커플러 스택과 상기 재배선층을 통해 상기 제1 칩 스택에 전기적으로 연결될 수 있거나, 또는 상기 제2 칩은 상기 칩 커플러 스택을 통해 상기 제1 칩 스택에 전기적으로 연결될 수 있는, 패키지 형성 방법.
  8. 패키지 형성 방법에 있어서, 상기 방법은
    캐리어의 상부에 각각 정면이 아래를 향하는 복수의 제1 칩 및 상기 복수의 제1 칩 사이의 복수의 제1 칩 커플러와 복수의 제2 칩 커플러를 포함하는 복수의 제1 칩층을 배치하는 단계;
    상기 복수의 제1 칩층에 정면이 아래를 향하는 복수의 제2 칩을 포함하는 제2 칩층을 배치하여 조립하는 단계;
    상기 캐리어의 상부에서 상기 복수의 제1 칩층과 상기 제2 칩층에 대해 몰딩 처리를 수행하는 단계;
    상기 캐리어를 제거하여 패키지 본체를 형성하고, 상기 패키지 본체의 하부에 재배선층과 범프를 추가하는 단계; 및
    상기 패키지 본체를 분할하여 복수의 상기 패키지를 형성하는 단계를 포함하는, 패키지 형성 방법.
  9. 제8항에 있어서,
    상기 복수의 제1 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자이고, 또한 상기 복수의 제2 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자인, 패키지 형성 방법.
  10. 제8항에 있어서,
    상기 복수의 제1 칩 커플러와 상기 복수의 제2 칩 커플러는 수직 방향에 적어도 하나의 비아홀을 포함하도록 설치되는, 패키지 형성 방법.
  11. 제8항에 있어서,
    각각의 상기 제1 칩층에서, 각각의 제1 칩과 이웃한 2개의 제1 칩 사이에 각각 하나의 제1 칩 커플러와 하나의 제2 칩 커플러가 설치되는, 패키지 형성 방법.
  12. 제8항에 있어서,
    상이한 제1 칩층에 위치한 복수의 제1 칩 커플러와 복수의 제2 칩 커플러에 의해 형성되는 스택 중, 동일한 칩 커플러는 서로 간에 이웃하지 않는, 패키지 형성 방법.
  13. 제8항에 있어서,
    상기 패키지는 복수의 제1 칩이 함께 적층되어 형성되는 제1 칩 스택, 상기 제1 칩 스택 상부에 배치되는 제2 칩 및 복수의 분할된 칩 커플러가 함께 적층되어 형성되는 2개의 칩 커플러 스택을 포함하며, 상기 제2 칩은 상기 2개의 칩 커플러 스택의 상부에 조립되고, 상기 제2 칩은 상기 칩 커플러 스택과 상기 재배선층을 통해 상기 제1 칩 스택에 전기적으로 연결될 수 있거나, 또는 상기 제2 칩은 상기 칩 커플러 스택을 통해 상기 제1 칩 스택에 전기적으로 연결될 수 있는, 패키지 형성 방법.
  14. 패키지에 있어서,
    제1측과 제2측을 포함하는 재배선층;
    상기 재배선층의 제1측에 설치되는 복수의 범프;
    상기 재배선층의 제2측에 조립되며, 정면이 아래를 향하도록 배치되는 복수의 제1 칩을 포함하는 제1 칩 스택;
    상기 재배선층의 제2측에 배치되어 조립되고, 각각 상기 제1 칩 스택의 양측에 수평으로 배치되어 조립되는 제1 칩 커플러 스택과 제2 칩 커플러 스택; 및
    상기 제1 칩 스택의 상부에 배치되어 상기 제1 칩 커플러 스택과 상기 제2 칩 커플러 스택의 상부에 조립되는 제2 칩을 포함하며,
    상기 패키지는 몰딩 처리되어 몰드 구조를 형성하고,
    상기 제1 칩 커플러 스택과 상기 제2 칩 커플러 스택은 모두 복수의 제1 칩 커플러와 복수의 제2 칩 커플러를 포함하고,
    상기 제1 칩 커플러 스택과 상기 제2 칩 커플러 스택 중, 동일한 칩 커플러는 서로 간에 이웃하지 않는, 패키지.
  15. 삭제
  16. 제14항에 있어서,
    상기 제1 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자이고, 또한 상기 제2 칩 커플러는 능동 커플링 소자 또는 수동 커플링 소자인, 패키지.
  17. 제14항에 있어서,
    제1 칩 커플러와 제2 칩 커플러는 수직 방향에 적어도 하나의 비아홀을 포함하도록 설치되는, 패키지.
  18. 삭제
  19. 제14항에 있어서,
    상기 패키지에서 상이한 칩 커플러 스택에 위치한 동일한 칩 커플러는 서로 간에 수직 방향에서 동일한 높이에 위치하지 않는, 패키지.
  20. 제14항에 있어서,
    제1 칩 커플러 스택과 제2 칩 커플러 스택은 모두 복수의 칩 커플러를 포함하며, 상기 복수의 칩 커플러 중의 각각은 수평 방향에서의 면적이 다른, 패키지.
  21. 제20항에 있어서,
    상기 복수의 칩 커플러 중의 각각은 능동 커플링 소자 또는 수동 커플링 소자인, 패키지.
  22. 제21항에 있어서,
    상기 복수의 칩 커플러 중의 각각은 수직 방향에 적어도 하나의 비아홀을 포함하도록 설치되는, 패키지.
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