KR20230109400A - 반도체 패키지 및 반도체 패키지 제조 방법 - Google Patents

반도체 패키지 및 반도체 패키지 제조 방법 Download PDF

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KR20230109400A
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Abstract

본 발명의 기술적 사상은 제1 반도체 칩; 상기 제1 반도체 칩 상에 배치된 제2 반도체 칩; 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치된 칩 연결 범프들; 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치되고, 상기 칩 연결 범프들에 접촉된 보호 절연층; 및 상기 제1 반도체 칩과 마주하는 상기 제2 반도체 칩의 하면에 배치되며, 상기 제2 반도체 칩의 모서리를 따라 연장된 도전성 구조체;를 포함하고, 상기 제2 반도체 칩의 상기 하면은, 상기 칩 연결 범프들에 접촉된 중심 영역; 및 상기 중심 영역을 평면적 관점에서 둘러싸는 외곽 영역;을 포함하고, 상기 도전성 구조체는 상기 제2 반도체 칩의 상기 하면의 외곽 영역에 배치되고, 상기 도전성 구조체는 서로 이격된 복수의 서브 패턴들을 포함하는 것을 특징으로 하는 반도체 패키지를 제공한다.

Description

반도체 패키지 및 반도체 패키지 제조 방법{Semiconductor package and fabricating method thereof}
본 발명의 기술적 사상은 반도체 패키지 및 반도체 패키지 제조 방법에 관한 것으로서, 보다 상세하게는 복수 개의 반도체 칩이 적층되어 있는 반도체 패키지 및 반도체 패키지 제조 방법에 관한 것이다.
일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 형성한 반도체 칩들에 대하여, 패키징 공정을 수행하여 반도체 패키지를 형성한다. 반도체 패키지는 반도체 칩, 반도체 칩이 실장되는 반도체 패키지 기판, 반도체 칩과 반도체 패키지 기판을 전기적으로 연결시키는 칩 연결 범프, 및 상기 칩 연결 범프들에 접촉된 보호 절연층을 포함할 수 있다. 반도체 패키지의 고집적화와 함께, 반도체 패키지의 신뢰성 및 공정성의 향상이 요구되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 반도체 패키지의 신뢰성이 향상된 반도체 패키지 및 반도체 패키지 제조 방법을 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 반도체 칩; 상기 제1 반도체 칩 상에 배치된 제2 반도체 칩; 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치된 칩 연결 범프들; 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치되고, 상기 칩 연결 범프들에 접촉된 보호 절연층; 및 상기 제1 반도체 칩과 마주하는 상기 제2 반도체 칩의 하면에 배치되며, 상기 제2 반도체 칩의 모서리를 따라 연장된 도전성 구조체;를 포함하고, 상기 제2 반도체 칩의 상기 하면은, 상기 칩 연결 범프들에 접촉된 중심 영역; 및 상기 중심 영역을 평면적 관점에서 둘러싸는 외곽 영역;을 포함하고, 상기 도전성 구조체는 상기 제2 반도체 칩의 상기 하면의 외곽 영역에 배치되고, 상기 도전성 구조체는 서로 이격된 복수의 서브 패턴들을 포함하는 것을 특징으로 하는 반도체 패키지를 제공한다.
또한, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 반도체 패키지 기판; 상기 반도체 패키지 기판 상에 배치된 제1 반도체 칩; 상기 제1 반도체 칩 상에 배치된 복수의 제2 반도체 칩들; 상기 반도체 패키지 기판과 상기 제1 반도체 칩 사이에 배치된 제1 칩 연결 범프들; 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이 또는 상기 복수의 제2 반도체 칩들 각각의 사이에 배치된 제2 칩 연결 범프들; 상기 반도체 패키지 기판, 상기 제1 반도체 칩, 및 상기 제2 반도체 칩들 각각의 사이에 배치되며, 상기 제1 칩 연결 단자들 및 상기 제2 칩 연결 단자에 접촉된 보호 절연층; 및 상기 제1 반도체 칩과 마주하는 상기 제2 반도체 칩들 각각의 하면에 배치되며, 상기 제2 반도체 칩들의 모서리를 따라 연장된 도전성 구조체;를 포함하고, 상기 제2 반도체 칩들 각각의 상기 하면은, 상기 제2 칩 연결 범프들에 접촉된 중심 영역; 및 상기 중심 영역을 평면적 관점에서 둘러싸는 외곽 영역;을 포함하고, 상기 도전성 구조체는 상기 제2 반도체 칩들 각각의 상기 하면의 외곽 영역에 배치되고, 상기 도전성 구조체는 복수의 서브 패턴들을 포함하며, 상기 서브 패턴들 각각은 서로 이격되어 배치되는 것을 특징으로 하는 반도체 패키지를 제공한다.
더 나아가, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 상면과 하면을 포함하는 제2 반도체 칩의 상기 하면 상에 복수의 칩 연결 범프들을 배치하는 단계; 상기 제2 반도체 칩의 상기 하면 상에 상기 제2 반도체 칩의 상기 하면의 모서리를 따라 연장된 도전성 구조체를 형성하는 단계; 상기 제2 반도체 칩의 상기 하면 상에 상기 칩 연결 범프들에 접착된 보호 절연층을 형성하는 단계; 및 상기 제2 반도체 칩의 상기 하면이 제1 반도체 칩과 마주보도록 상기 제1 반도체 칩 상에 상기 제2 반도체 칩을 적층하는 단계;를 포함하고, 상기 제2 반도체 칩의 상기 하면은, 상기 칩 연결 범프들에 접촉된 중심 영역; 및 상기 중심 영역을 평면적 관점에서 둘러싸는 외곽 영역;을 포함하고, 상기 도전성 구조체는 상기 제2 반도체 칩의 상기 하면의 외곽 영역에 배치되고, 상기 도전성 구조체는 서로 이격된 복수의 서브 패턴들을 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법을 제공한다.
본 발명의 기술적 사상에 따른 반도체 패키지 및 반도체 패키지 제조 방법은 반도체 칩의 하면 또는 상면 상에 복수 개의 서브 패턴들을 포함하는 도전성 구조체를 배치하여, 반도체 칩의 상면 상에 보호 절연층이 전체적으로 도포될 수 있다. 또한, 본 발명의 기술적 사상에 따른 반도체 패키지 및 반도체 패키지 제조 방법은 반도체 칩의 하면 또는 상면 상에 복수 개의 서브 패턴들을 포함하는 도전성 구조체를 배치하여, 보호 절연층이 반도체 칩의 상면의 외부로 흘러넘치는 것을 억제하거나 방지할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지의 구성을 나타내는 단면도다. 도 1b 및 도 1c는 본 발명의 일 실시예에 따른, 제2 반도체 칩의 저면도들이다. 도 1d는 도 1a의 반도체 패키지의 평면도이다.
도 2 내지 도 6a은 본 발명의 일 실시예에 따른 반도체 패키지의 구성을 나타내는 단면도들이다. 도 6b 및 도 6c는 본 발명의 일 실시예에 따른, 제1 반도체 칩의 저면도들이다.
도 7a 내지 도 7e는 본 발명의 일 실시예에 따른 반도체 패키지를 제조하는 제조 방법을 나타내는 단면도들이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 나타내는 순서도이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지(10)의 구성을 나타내는 단면도다. 도 1b 및 도 1c는 도 1a의 반도체 패키지(10)의 제2 반도체 칩(200)을 나타내는 저면도들이다. 도 1d는 도 1a의 반도체 패키지(10)의 평면도이다. 도 1b는 제2 반도체 칩(200)의 저면을 나타내고, 도 1c는 제2 반도체 칩(200)의 저면에 배치된 도전성 구조체(400)를 나타낸다.
도 1a 내지 도 1d를 참조하면, 본 실시예의 반도체 패키지(10)는 제1 반도체 칩(100), 제2 반도체 칩(200), 보호 절연층(300) 및 도전성 구조체(400)를 포함할 수 있다. 본 실시예의 반도체 패키지(10)는 제1 반도체 칩(100)의 수평 폭이 제2 반도체 칩(200)의 수평 폭보다 넓은 제1 및 제2 반도체 칩(100, 200)을 예시적으로 도시한다.
제1 반도체 칩(100)은 제1 기판(101), 복수 개의 제1 하면 연결 패드(110), 복수 개의 제1 상면 연결 패드(120), 및 복수 개의 제1 관통 전극(130)을 포함한다. 또한, 제1 반도체 칩(100)의 하면 상에 복수 개의 제1 칩 연결 범프(140)가 배치된다. 제2 반도체 칩(200)은 제2 기판(201), 복수 개의 제2 하면 연결 패드(210), 복수 개의 제2 상면 연결 패드(220) 및 복수 개의 제2 관통 전극(230)을 포함한다. 또한, 제2 반도체 칩(200)의 하면 상에 복수 개의 제2 칩 연결 범프(240)가 배치된다.
제1 및 제2 기판(101, 201)은 실리콘(Si)을 포함할 수 있다. 또는, 제1 및 제2 기판(101, 201)은 Ge(germanium)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 제1 및 제2 기판(101, 201)은 활성면과 상기 활성면에 반대되는 비활성면을 가질 수 있다. 본 발명의 실시예에 따르면, 상기 활성면은 하면이라 칭할 수 있고, 상기 비활성면은 상면이라 칭할 수 있다.
제1 및 제2 기판(101, 201)은 상기 활성면에 다양한 종류의 복수 개의 개별 소자(individual devices)를 포함할 수 있다. 상기 복수 개의 개별 소자는 다양한 미세 전자 소자(microelectronics devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET(metal-oxide-semiconductor field effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자 및/또는 수동 소자 등을 포함할 수 있다.
제1 및 제2 반도체 칩들(100, 200)은 상기 복수 개의 개별 소자가 구성하는 제1 및 제2 반도체 소자를 포함할 수 있다. 제1 기판(101)의 활성면에는 상기 제1 반도체 소자가 형성되고, 제1 기판(101)의 활성면에는 복수 개의 제1 하면 연결 패드(110)가 배치되고, 제1 기판(101)의 비활성면에는 복수 개의 제1 상면 연결 패드(120)가 배치될 수 있다. 제2 기판(201)의 활성면에는 상기 제2 반도체 소자가 형성되고, 제2 기판(201)의 활성면에는 복수 개의 제2 하면 연결 패드(210)가 배치되고, 제2 기판(201)의 비활성면에는 복수 개의 제2 상면 연결 패드(220)가 배치될 수 있다.
복수 개의 제1 관통 전극(130)은 제1 기판(101)의 실리콘을 관통하는 구조를 가지는 TSV(Through Silicon Via)일 수 있다. 또한, 복수 개의 제2 관통 전극(230) 또한 제2 기판(201)의 실리콘을 관통하는 구조를 가지는 TSV일 수 있다. 제1 관통 전극(130)은 제1 기판(101)의 내부에서 제1 전면 연결 패드(110)와 제1 후면 연결 패드(120)를 전극으로 연결하여 전기적 신호를 전달할 수 있다. 또한, 제2 관통 전극(230)은 제2 기판(201)의 내부에서 제2 하면 연결 패드(210)와 제2 상면 연결 패드(220)를 전극으로 연결하여 전기적 신호를 전달할 수 있다.
제1 반도체 칩(100)의 복수 개의 제1 하면 연결 패드(110) 상에는 복수 개의 제1 칩 연결 범프(140)가 부착될 수 있다. 복수 개의 제1 칩 연결 범프(140)는, 제1 반도체 칩(100)의 복수 개의 제1 하면 연결 패드(110)와 반도체 패키지 기판(500, 도 5 참조) 사이에 개재되어, 반도체 패키지 기판(500, 도 5 참조)과 제1 반도체 칩(100)을 전기적으로 연결할 수 있다.
제2 반도체 칩(200)의 복수 개의 제2 하면 연결 패드(210) 상에는 복수 개의 제2 칩 연결 범프(240)가 부착될 수 있다. 제2 칩 연결 범프(240)는, 제1 반도체 칩(100)의 복수 개의 제1 상면 연결 패드(120)와 제2 반도체 칩(200)의 복수 개의 제2 하면 연결 패드(210) 사이에 개재되어, 제1 반도체 칩(100) 및 제2 반도체 칩(200)을 전기적으로 연결할 수 있다. 결과적으로 제1 반도체 칩(100)과 제2 반도체 칩(200)은 전기적으로 연결될 수 있다.
복수 개의 제1 칩 연결 범프(140)는 진공 또는 전기 도금에 의해 제1 전면 연결 패드(110)에 UBM(Under Bump Metallization) 층을 형성한 후에, 제1 전면 연결 패드(110) 상에 부착될 수 있다. 또한, 복수 개의 제2 칩 연결 범프(240)는 진공 또는 전기 도금에 의해 제2 하면 연결 패드(210)에 UBM 층을 형성한 후에, 제2 하면 연결 패드(210) 상에 부착될 수 있다.
상기 제2 칩 연결 범프들(240)에 의해 제2 반도체 칩(200)의 하면은 중심 영역(Inner Space, IS)와 외곽 영역(Outer Space, OS)로 나뉠 수 있다. 상기 중심 영역(IS)은 복수 개의 제2 칩 연결 범프(240)에 접촉된 영역일 수 있다. 예를 들어, 상기 중심 영역(IS)은 도 1b에 예시된 바와 같이, 모든 제2 칩 연결 범프들(240)과 중첩된 사각형의 영역일 수 있다. 상기 외곽 영역(OS)은 상기 중심 영역(IS)을 평면적 관점에서 둘러싸는 영역이다.
보호 절연층(300)은 복수 개의 제2 칩 연결 범프(240)에 접할 수 있다. 즉, 보호 절연층(300)은 복수 개의 제2 칩 연결 범프(240)의 측벽을 포위할 수 있다. 즉, 보호 절연층(300)은 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이에 개재될 수 있다. 보호 절연층(300)은 제1 반도체 칩(100) 제2 반도체 칩(200)의 사이를 채울 수 있다. 상기 보호 절연층(300)의 상면은 제2 반도체 칩(200)의 하면과 실질적으로 동일한 수직 레벨에 위치할 수 있고, 상기 보호 절연층(300)의 하면은 제1 반도체 칩(100)의 상면과 실질적으로 동일한 수직 레벨에 위치할 수 있다. 예를 들어, 보호 절연층(300)은 비전도성 필름(Non Conductive Film, NCF) 및/또는 다이 접착 필름(Die Attach Film, DAF)을 포함할 수 있다.
제2 반도체 칩(200)의 하면에, 제2 반도체 칩(200)의 하면의 모서리를 따라 연장된 도전성 구조체(400)가 배치될 수 있다. 예를 들어, 도전성 구조체(400)는 제2 반도체 칩(200)의 하면의 모서리들 중 적어도 하나를 따라 선형적으로 연장될 수 있다. 상기 도전성 구조체(400)는 서로 이격된 복수 개의 서브 패턴(410)을 포함할 수 있다. 이 경우, 도전성 구조체(400)는 제2 반도체 칩(200)의 하면의 모서리들 중 적어도 하나를 따라 선형적으로 연장되되, 불연속적으로 연장된 라인 형태를 가질 수 있다. 상기 서브 패턴(410)은 제2 전면 패드(210), 제2 관통 전극(230) 및/또는 제2 칩 연결 범프(240)와 전기적으로 연결되지 않을 수 있다. 즉, 상기 서브 패턴(410)은 더미(dummy) 연결 패드일 수 있다. 예시적인 실시예들에서, 상기 서브 패턴들(410)은 제2 하면 연결 패드(210)와 동시에 형성될 수 있다. 또는, 상기 서브 패턴들(410)은 제2 하면 연결 패드(210)와 다른 공정을 통해 형성될 수도 있다.
본 발명의 일 실시예에 따르면, 상기 도전성 구조체(400) 및/또는 상기 서브 패턴들(410)의 상면은 제2 반도체 칩(200)의 최하면 및/또는 보호 절연층(300)의 상면보다 높은 수직 레벨에 위치할 수 있다. 또한, 상기 도전성 구조체(400) 및/또는 상기 서브 패턴들(410)의 하면은 제2 반도체 칩(200)의 최하면 및/또는 보호 절연층(300)의 최상면과 실질적으로 동일한 수직 레벨에 위치할 수 있다.
상기 도전성 구조체(400)는 상기 외곽 영역(OS)에만 배치될 수 있다. 즉, 도전성 구조체(400)는 제2 반도체 칩(200)의 하면의 중심 영역(IS)과 제2 반도체 칩(200)의 하면의 모서리 사이에 배치될 수 있다.
또한, 상기 외곽 영역(OS)은 제1 영역(R1)과 제2 영역(R2)으로 나뉠 수 있다. 상기 제1 영역(R1)은 상기 제2 반도체 칩(200)의 하면의 모서리의 중심에 인점한 영역을 의미하고, 상기 제2 영역(R2)은 제2 반도체 칩(200) 각각의 꼭짓점에 인접한 영역을 의미할 수 있다. 상기 꼭짓점은 제2 반도체 칩(200)의 하면의 이웃하는 두 모서리가 만나는 지점일 수 있다. 예를 들어, 제1 영역(R1)은 제2 반도체 칩(200)의 하면의 모서리의 약 60% 내지 약 90%를 포함할 수 있으나, 이에 제한되는 것은 아니다.
예시적인 실시예에서, 상기 도전성 구조체(400)에서 내부 영역(OS)까지의 거리(L1)는 상기 도전성 구조체(400)의 장축의 연장 방향과 수직한 방향으로 가장 인접한 제2 반도체 칩(200)의 하면의 모서리까지의 거리(L2)보다 멀 수 있다. 예를 들어, 상기 도전성 구조체(400)에서 내부 영역(OS)까지의 거리(L1)의 범위는 약 5 마이크로미터 내지 약 45 마이크로미터일 수 있다. 예를 들어, 상기 내부 영역(OS)에서 제2 반도체 칩(200)의 모서리까지의 거리의 범위는 약 50 마이크로미터 내지 약 90 마이크로미터일 수 있다. 또한, 상기 도전성 구조체(400) 및/또는 상기 서브 패턴들(410) 각각의 높이(H)의 범위는 약 3 마이크로미터 내지 약 15 마이크로미터일 수 있다.
상기 복수 개의 서브 패턴들(410)은 평면적 관점에서 제1 및/또는 제2 수평 방향(X 방향 및/또는 Y 방향)으로 이격되어 배치될 수 있다. 상기 제1 및/또는 제2 수평 방향(X 방향 및/또는 Y 방향)은 제2 반도체 칩(200)의 하면에 평행한 방향을 의미할 수 있다. 또한, 수직 방향(Z 방향)은 제1 및/또는 제2 관통 전극(130, 230)의 연장 방향과 평행한 방향을 의미할 수 있다. 또한, 제2 영역(R2)에 가까워질수록, 상기 서브 패턴들(410)의 수평 이격거리가 증가될 수 있다. 바꿔 말해서, 도전성 구조체(400)를 구성하는 서브 패턴들(410) 사이의 간격은 제2 반도체 칩(200)의 모서리의 중심에 인접할수록 상대적으로 작고, 제2 반도체 칩(200)의 꼭짓점에 인접할수록 상대적으로 클 수 있다. 상기 서브 패턴들(410)의 가로 폭 및/또는 세로 폭의 범위는 약 25 마이크로미터 내지 약 45 마이크로미터일 수 있다.
도 1c에서 예시적으로 서브 패턴들(410)의 수평 단면의 형상은 정사각형으로 도시되었으나, 평면적 관점에서 상기 서브 패턴들(410)의 수평 단면의 형상은 직사각형, 원형, 타원형, 다각형 및/또는 비정형을 가질 수 있다. 도 1d를 참조하면, 서브 패턴들(410a)의 수평 단면의 형상이 직사각형인 경우를 예시적으로 도시한다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지(10a)의 구성을 나타내는 단면도이다.
도 2를 참조하면, 본 실시예의 반도체 패키지(10a)는 제1 반도체 칩(100), 제2 반도체 칩(200a), 보호 절연층(300) 및 도전성 구조체(400)를 포함할 수 있다. 도 2의 제1 반도체 칩(100), 보호 절연층(300) 및 도전성 구조체(400)는 도 1a의 반도체 패키지(10)의 제1 반도체 칩(100), 보호 절연층(300) 및 도전성 구조체(400)와 실질적으로 동일할 수 있다. 따라서, 여기서는 제2 반도체 칩(200a)에 대해서만 설명한다.
제2 반도체 칩(200a)의 수평 폭과 제1 반도체 칩(100)의 수평 폭이 실질적으로 동일할 수 있다. 이는 예시적인 것이고, 제2 반도체 칩(200a)의 수평 폭이 제1 반도체 칩(100)의 수평 폭보다 넓을 수 있다. 이러한 경우에도, 평면적 관점에서, 상기 도전성 구조체(400)는 제2 반도체 칩(200a)의 외곽 영역(OS)에만 배치될 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지(10b)의 구성을 나타내는 단면도이다.
도 3을 참조하면, 본 실시예의 반도체 패키지(10b)는 제1 반도체 칩(100), 제2 반도체 칩(200), 보호 절연층(300), 도전성 구조체(400), 및 보조 도전성 구조체(400-1)를 포함할 수 있다. 도 3의 제1 반도체 칩(100), 제2 반도체 칩(200), 보호 절연층(300), 및 도전성 구조체(400)는 도 1a의 반도체 패키지(10)의 제1 반도체 칩(100), 제2 반도체 칩(200), 보호 절연층(300), 및 도전성 구조체(400)와 실질적으로 동일할 수 있다. 따라서, 여기서는 보조 도전성 구조체(400-1)에 대해서만 설명한다.
제1 반도체 칩(100)의 상면에 인접하여 보조 도전성 구조체(400-1)가 배치될 수 있다. 상기 보조 도전성 구조체(400-1)는 복수 개의 보조 서브 패턴들(410-1)을 포함할 수 있다. 상기 보조 서브 패턴들(410-1)은 서브 패턴들(410)과 실질적으로 동일한 재질로 이루어질 수 있다. 또한, 상기 보조 서브 패턴들(410-1)은 제1 후면 연결 패드(120), 제1 관통 전극(130) 및/또는 제2 칩 연결 범프(240)와 전기적으로 연결되지 않을 수 있다. 본 발명의 일 실시예에 따르면, 상기 도전성 구조체(400)와 보조 도전성 구조체(400-1)는 수직 방향(Z 방향)으로 정렬될 수 있다. 또한, 상기 서브 패턴들(410)과 상기 보조 서브 패턴들(410-1) 각각은 수직 방향(Z 방향)으로 정렬될 수 있다.
상기 보조 도전성 구조체(400-1) 및/또는 상기 보조 서브 패턴들(410-1)각각의 상면은 제1 반도체 칩(100)의 최상면 및/또는 보호 절연층(300)의 최하면과 실질적으로 동일한 수직 레벨에 위치할 수 있다. 또한, 상기 보조 도전성 구조체(400-1) 및/또는 상기 보조 서브 패턴들(410-1) 각각의 하면은 제1 반도체 칩(100)의 최상면 및/또는 보호 절연층(300)의 최하면보다 낮은 수직 레벨에 위치할 수 있다.
또 다른 실시예에 따르면, 상기 보조 도전성 구조체(400-1) 및/또는 상기 보조 서브 패턴들(410-1)각각 상면은 제1 반도체 칩(100)의 최상면 및/또는 보호 절연층(300)의 최하면보다 높은 수직 레벨에 위치할 수 있다. 또한, 상기 보조 도전성 구조체(400-1) 및/또는 상기 보조 서브 패턴들(410-1) 각각의 하면은 제1 반도체 칩(100)의 최상면 및/또는 보호 절연층(300)의 최하면과 실질적으로 동일한 수직 레벨에 위치할 수 있다.
또한, 평면적 관점에서, 상기 보조 서브 패턴들(410-1)은 상기 외곽 영역(OS)에만 배치될 수 있다. 상기 복수 개의 보조 서브 패턴들(410-1)은 평면적 관점에서 제1 및/또는 제2 수평 방향(X 방향 및/또는 Y 방향)으로 이격되어 배치될 수 있다. 또한, 제2 영역(R2)에 가까워질수록, 상기 보조 서브 패턴들(410-1)의 수평 이격거리가 증가될 수 있다. 바꿔 말해서, 보조 도전성 구조체(400-1)를 구성하는 보조 서브 패턴들(410-1) 사이의 간격은 제2 반도체 칩(200)의 모서리의 중심에 인접할수록 상대적으로 작고, 제2 반도체 칩(200)의 꼭짓점에 인접할수록 상대적으로 클 수 있다.
또한, 도 3에서 예시적으로 제1 반도체 칩(100)의 수평 폭이 제2 반도체 칩(200)의 수평 폭보다 넓은 것으로 도시되었으나, 제1 반도체 칩(100)의 수평 폭은 제2 반도체 칩(200)의 수평 폭과 동일하거나 또는 좁을 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지(10c)의 구성을 나타내는 단면도이다.
도 4를 참조하면, 본 실시예의 반도체 패키지(10c)는 제1 반도체 칩(100), 제2 반도체 칩(200), 보호 절연층(300) 및 도전성 구조체(400b)를 포함할 수 있다. 도 4의 제1 반도체 칩(100), 제2 반도체 칩(200), 및 보호 절연층(300)은 도 1의 반도체 패키지(10)의 제1 반도체 칩(100), 제2 반도체 칩(200), 및 보호 절연층(300)과 실질적으로 동일할 수 있다. 따라서, 여기서는 도전성 구조체(400b)에 대해서만 설명한다.
상기 도전성 구조체(400b)는 복수 개의 서브 패턴들(410b)을 포함할 수 있다. 상기 도전성 구조체(400b) 및/또는 상기 서브 패턴들(410b) 각각의 상면은 보호 절연층(300)의 최상면 및/또는 제2 반도체 칩(200)의 하면과 실질적으로 동일한 수직 레벨에 위치할 수 있다. 또한, 상기 도전성 구조체(400b) 및/또는 상기 서브 패턴들(410b) 각각의 하면은 보호 절연층(300)의 최상면 및/또는 제2 반도체 칩(200)의 하면보다 낮은 수직 레벨에 위치할 수 있다. 즉, 또한, 상기 도전성 구조체(400b) 및/또는 상기 서브 패턴들(410b) 각각의 하면은 보호 절연층(300)의 최상면 및/또는 제2 반도체 칩(200)의 하면 각각과 동일한 수직 레벨에 위치하거나 또는 낮은 수직 레벨에 위치할 수 있다.
또 다른 실시예에 따르면, 상기 도전성 구조체(400b) 및/또는 상기 서브 패턴들(410b) 각각의 상면은 보호 절연층(300)의 최상면 및/또는 제2 반도체 칩(200)의 하면보다 높은 수직 레벨에 위치할 수 있다. 즉, 상기 도전성 구조체(400b) 및/또는 상기 서브 패턴들(410b) 각각의 상면은 보호 절연층(300)의 최상면 및/또는 제2 반도체 칩(200)의 하면과 동일한 수직 레벨에 위치하거나 또는 높은 수직 레벨에 위치할 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지(10d)의 구성을 나타내는 단면도이다.
도 1a 내지 도 5를 함께 참조하면, 본 실시예의 반도체 패키지(10d)는 제1 반도체 칩(100), 제2 반도체 칩(200), 보호 절연층(300), 도전성 구조체(400) 및 반도체 패키지 기판(500)을 포함할 수 있다.
반도체 패키지(10d)는 하나의 제1 반도체 칩(100)과 복수 개의 제2 반도체 칩(200)을 포함할 수 있다. 복수 개의 제2 반도체 칩(200)은 수직 방향으로 상호 적층될 수 있다. 일부 실시 예에서, 제1 반도체 칩(100)은 메모리 셀을 포함하지 않을 수 있다. 제1 반도체 칩(100)은 직렬-병렬 변환 회로(serial-parallel conversion circuit), DFT(design for test), JTAG(Joint Test Action Group), MBIST(memory builtin self-test) 같은 테스트 로직 회로, 파이(PHY) 같은 시그널 인터페이스 회로를 포함할 수 있다. 제2 반도체 칩(200)은 메모리 셀을 포함할 수 있다. 예를 들면, 제1 반도체 칩(100)은 제2 반도체 칩(200)의 제어를 위한 버퍼 칩(buffer chip)일 수 있다.
제2 반도체 칩(200)은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리, 또는 PRAM(Phase-change Random Access Memory), MRAM(Magneto-resistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory), 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리일 수 있다.
일부 실시예에서, 제1 반도체 칩(100) 및 복수 개의 제2 반도체 칩(200)은 HBM(High Bandwidth Memory)를 구성할 수 있다. 예를 들면, 제1 반도체 칩(100)은 HBM DRAM의 제어를 위한 버퍼 칩일 수 있고, 복수 개의 제2 반도체 칩(200)은 제1 반도체 칩(100)에 의하여 제어되는 HBM DRAM의 셀을 가지는 메모리 셀 칩일 수 있다. 제1 반도체 칩(100)은 버퍼 칩, 마스터 칩, 또는 HBM 제어 다이(HBM controller die)라 호칭할 수 있고, 복수 개의 제2 반도체 칩(200)은 메모리 칩, 슬레이브 칩, DRAM 다이스(DRAM dice), 또는 DRAM 슬라이스(DRAM slice)라고 호칭할 수 있다. 제1 반도체 칩(100) 및 제1 반도체 칩(100) 상에 적층되는 복수 개의 제2 반도체 칩(200)을 함께 HBM DRAM 소자, 또는 HBM DRAM 칩이라 호칭할 수 있다.
본 실시예에서는 예시적으로 하나의 반도체 패키지(10d)가 네 개의 제2 반도체 칩(200)을 포함하는 것을 도시하였으나, 하나의 반도체 패키지(10d)는 세 개 이하 또는 다섯 개 이상의 제2 반도체 칩(200)을 포함할 수 있다. 예를 들어, 하나의 반도체 패키지(10d)는 여덟 개, 열두 개, 열 여섯 개의 제2 반도체 칩(200)을 포함할 수 있다.
일부 실시 예에서, 복수 개의 제2 반도체 칩(200) 중, 제1 반도체 칩(100)으로부터 가장 멀리 배치되는 최상단에 위치하는 제2 반도체 칩(200H)은 제2 상면 연결 패드(220)와 제2 관통 전극(230)을 포함하지 않을 수 있다. 또한, 제1 반도체 칩(100)으로부터 가장 멀리 배치되는 최상단에 위치하는 제2 반도체 칩(200H)의 두께는 다른 제2 반도체 칩(200) 각각의 두께보다 두꺼울 수 있다.
또한, 본 실시예의 보호 절연층(300)은 복수 개의 제1 및/또는 제2 칩 연결 범프(140, 240) 각각에 접할 수 있다. 즉, 본 실시예의 보호 절연층(300)은 제1 및/또는 제2 칩 연결 범프(140, 240)의 측벽을 포위하여 배치될 수 있다. 즉, 상기 보호 절연층(300)은 반도체 패키지 기판(500)과 제1 반도체 칩(100) 사이, 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이 및 제2 반도체 칩(200) 각각의 사이에 배치될 수 있다.
제1 칩 연결 범프(140)의 하면 상에 제1 반도체 칩(100)의 하면에 대향하며 반도체 패키지 기판(500)이 배치될 수 있다. 즉, 반도체 패키지 기판(500) 상에 제1 반도체 칩(100) 및 복수 개의 제2 반도체 칩(200)이 순차적으로 적층될 수 있다.
반도체 패키지 기판(500)은 베이스 보드층(510), 그리고 베이스 보드층(510)의 상면과 하면에 각각 배치되는 복수의 반도체 패키지 기판 상면 패드(522)와 복수의 반도체 패키지 기판 하면 패드(524)를 포함할 수 있다. 반도체 패키지 기판(500)은 베이스 보드층(510)을 통하여 복수의 반도체 패키지 기판 상면 패드(522)와 복수의 반도체 패키지 기판 하면 패드(524)를 전기적으로 연결하는 복수의 제1 배선 경로(도시 생략)를 포함할 수 있다. 일부 실시 예에서, 반도체 패키지 기판(500)은 인쇄회로기판(PCB)일 수 있다. 예를 들면, 반도체 패키지 기판(500)은 멀티 레이어 인쇄 회로 기판(multi-layer Printed Circuit Board)일 수 있다. 또 다른 실시예에서, 상기 반도체 패키지 기판(500)은 인터포저(interposer)를 포함할 수 있다.
또 다른 실시예에서, 상기 반도체 패키지는 2.5 차원 구조 반도체 패키지 또는 3차원 구조 반도체 패키지일 수 있다. 3차원 구조 반도체 패키지는 동일하거나 상이한 반도체 칩들을 여러 겹 수직으로 적층하여, 반도체 칩들간의 거리를 감소시킬 수 있다. 상기 반도체 칩들은 각각의 관통 전극들을 가져, 다른 반도체 칩들과의 자료 전송에 걸리는 시간을 단축시킬 수 있다. 3차원 구조 반도체 패키지는 다양한 종류의 반도체 칩들을 자유롭게 배치할 수 있어, 반도체 칩들간의 데이터 처리 속도를 상승시킬 수 있다.
예를 들어, 반도체 패키지는 복수 개의 반도체 칩들을 포함할 수 있고, 상기 반도체 패키지는 서로 다른 종류의 복수 개의 반도체 칩들이 상호 전기적으로 연결되어, 하나의 시스템으로 동작하는 시스템 인 패키지(system-in-package)일 수 있다.
도 6a는 본 발명의 일 실시예에 따른 반도체 패키지(10e)의 구성을 나타내는 단면도이다. 도 6b는 도 6a의 반도체 패키지(10e)의 제1 반도체 칩(100)의 저면을 나타내고, 도 6c는 제1 반도체 칩(100)의 저면에 배치된 제1 도전성 구조체(400-2)를 나타낸다.
도 1a 내지 도 6c를 함께 참조하면, 본 실시예의 반도체 패키지(10e)는 도전성 구조체(400c)를 포함한다는 점에서 도 5의 반도체 패키지(10d)와 다를 수 있다. 따라서, 여기서는 도전성 구조체(400c)에 대해서만 설명한다.
상기 도전성 구조체(400c)는 제1 도전성 구조체(400-2) 및 제2 도전성 구조체(400-3)를 포함할 수 있다. 제1 도전성 구조체(400-2)는 제1 반도체 칩(100)의 하면에, 제1 반도체 칩(100)의 하면의 모서리를 따라 연장되어 배치될 수 있다. 상기 제1 도전성 구조체(400-2)는 복수 개의 제1 서브 패턴들(410-2)을 포함할 수 있다. 제2 도전성 구조체(400-3)는 제2 반도체 칩(200)의 하면의 모서리를 따라 연장되어 배치될 수 있다. 상기 제2 도전성 구조체(400-3)는 복수 개의 제1 서브 패턴들(410-2)을 포함할 수 있다. 상기 제2 도전성 구조체(400-3)는 도 1a의 도전성 구조체(400)와 실질적으로 동일할 수 있고, 상기 제2 서브 패턴들(410-3)은 도 1a의 서브 패턴들(410)과 실질적으로 동일할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 서브 패턴들(410-2)은 제1 후면 연결 패드(120), 제1 관통 전극(130) 및/또는 제2 칩 연결 범프(240)와 전기적으로 연결되지 않을 수 있다. 즉, 상기 제1 서브 패턴들(410-2)은 더미 연결 패드일 수 있다. 예시적인 실시예들에서, 상기 제1 서브 패턴들(410-2)은 제1 하면 연결 패드(110)와 동시에 형성될 수 있다. 또는, 상기 제1 서브 패턴들(410-2)은 제1 하면 연결 패드(110)와 다른 공정을 통해 형성될 수도 있다.
본 발명의 일 실시예에 따르면, 상기 제1 도전성 구조체(400-2)의 상면은 제1 반도체 칩(100)의 최하면보다 높은 수직 레벨에 위치할 수 있다. 또한, 상기 제1 도전성 구조체(400-2)의 하면은 제1 반도체 칩(100)의 최하면과 실질적으로 동일한 수직 레벨에 위치할 수 있다.
다른 실시예에 따르면, 상기 제1 도전성 구조체(400-2)의 상면은 제1 반도체 칩(100)의 최하면과 동일한 수직 레벨에 위치할 수 있다. 또한, 상기 제1 도전성 구조체(400-2)의 하면은 제1 반도체 칩(100)의 최하면보다 낮은 수직 레벨에 위치할 수 있다. 즉, 상기 제1 도전성 구조체(400-2)의 상면은 제1 반도체 칩(100)의 최하면보다 같거나 높은 수직 레벨에 위치할 수 있다. 또한, 상기 제1 도전성 구조체(400-2)의 하면은 제1 반도체 칩(100)의 최하면보다 같거나 낮은 수직 레벨에 위치할 수 있다.
평면적 관점에서, 상기 제1 도전성 구조체(400-2)는 제1 반도체 칩 외곽 영역(OS-1)에만 배치될 수 있다. 즉, 제1 도전성 구조체(400-2)는 제1 반도체 칩(100)의 하면에서 제1 반도체 칩 중심 영역(IS-1)과 제1 반도체 칩(100)의 하면의 모서리 사이에 배치될 수 있다.
또한, 상기 제1 반도체 칩 외곽 영역(OS-1)은 제3 영역(R3)과 제4 영역(R4)으로 나뉠 수 있다. 상기 제3 영역(R3)은 상기 제1 반도체 칩(100)의 하면의 모서리의 중심에 인접한 영역을 의미하고, 상기 제4 영역(R4)은 제1 반도체 칩들(100)의 꼭짓점에 인접한 영역을 의미할 수 있다. 상기 꼭짓점은 제1 반도체 칩(100)의 하면의 이웃하는 두 모서리가 만나는 지점을 의미할 수 있다.
또한, 상기 제1 도전성 구조체(400-2)에서 제1 반도체 칩 내부 영역(OS-1)까지의 수평 거리(L3)는 상기 제1 도전성 구조체(400-2)의 장축의 연장 방향과 수직한 방향으로 가장 인접한 제1 반도체 칩(100)의 모서리까지의 거리(L4)보다 멀 수 있다.
상기 제1 서브 패턴들(410-2)은 평면적 관점에서 제1 및/또는 제2 수평 방향(X 방향 및/또는 Y 방향)으로 이격되어 배치될 수 있다. 또한, 제4 영역(R4)에 가까워질수록, 상기 제1 서브 패턴들(410-2)의 수평 이격거리가 증가될 수 있다. 바꿔 말해서, 제1 도전성 구조체(400-2)를 구성하는 제1 서브 패턴들(410-2) 사이의 간격은 제1 반도체 칩(100)의 모서리의 중심에 인접할수록 상대적으로 작고, 제1 반도체 칩(100)의 꼭짓점에 인접할수록 상대적으로 클 수 있다.
도 7a 내지 도 7e는 본 발명의 일 실시예에 따른 반도체 패키지(10)를 제조하는 제조 방법을 나타내는 단면도들이다. 도 8은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 나타내는 순서도이다. 이하에서, 도 7a 내지 도 8을 참조하여, 도 1a의 반도체 패키지(10)의 제조 방법을 예시적으로 설명한다.
도 1a, 도 7a 및 도 8을 함께 참조하면, 제2 반도체 칩(200)을 준비하고, 상기 제2 반도체 칩(200)은 복수 개의 제2 하면 연결 패드(210), 복수 개의 제2 상면 연결 패드(220) 및 복수 개의 제2 관통 전극(230)을 포함할 수 있다. 또한, 제2 반도체 칩(200) 상에 복수 개의 제2 칩 연결 범프(240)를 형성할 수 있다. 또한, 제2 반도체 칩(200)의 하면에 인접하게 도전성 구조체(400)를 형성할 수 있다(S110). 상기 제2 칩 연결 범프(240) 및 도전성 구조체(400)를 형성하기 위해, 상기 제2 반도체 칩(200)의 하면은 제2 반도체 칩의 상면보다 높은 수직 레벨에 위치될 수 있다.
상기 도전성 구조체(400)는 제2 반도체 칩(200)의 모서리를 따라 연장되어 형성될 수 있다. 상기 도전성 구조체(400)는 복수 개의 서브 패턴들(410)을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 서브 패턴들(410)은 제2 하면 연결 패드(210), 제2 관통 전극(230) 및/또는 제2 칩 연결 범프(240) 각각과 전기적으로 연결되지 않을 수 있다. 즉, 상기 서브 패턴들(410)은 더미 연결 패드일 수 있다.
상술한 바와 같이, 상기 도전성 구조체(400)는 상기 외곽 영역(OS)에만 배치될 수 있다. 또한, 상기 도전성 구조체(400)에서 내부 영역(OS)까지의 수평 거리(L1)는 상기 도전성 구조체(400)의 장축의 연장 방향과 수직한 방향으로 가장 인접한 제2 반도체 칩(200)의 하면의 모서리까지의 거리(L2)보다 멀 수 있다.
상기 복수 개의 서브 패턴들(410)은 평면적 관점에서 제1 및/또는 제2 수평 방향(X 방향 및/또는 Y 방향)으로 이격되어 배치될 수 있다. 또한, 제2 영역(R2)에 가까워질수록, 상기 서브 패턴들(410) 각각의 수평 이격거리가 증가될 수 있다. 바꿔 말해서, 도전성 구조체(400)를 구성하는 서브 패턴들(410) 사이의 간격은 제2 반도체 칩(200)의 모서리의 중심에 인접할수록 상대적으로 작고, 제2 반도체 칩(200)의 꼭짓점에 인접할수록 상대적으로 클 수 있다.
도 7b 및 도 8을 함께 참조하면, 제2 반도체 칩(200)의 상에 제2 칩 연결 범프(240)에 접하는 보호 절연층(300)을 형성할 수 있다(S120). 상기 보호 절연층(300)은 비전도성 필름(Non Conductive Film, NCF) 및/또는 다이 접착 필름(Die Attach Film, DAF)을 포함할 수 있다.
도 7c 및 도 8을 함께 참조하면, 열 처리를 통해 보호 절연층(300)의 일부를 선 경화(pre-cure)할 수 있다(S130a). 상기 열 처리는 보호 절연층 경화 툴(600)에 의해 진행될 수 있다. 상기 보호 절연층 경화 툴(600)은 서브 패턴들(410) 상에 배치된 히터(heater, 610)를 포함할 수 있다. 상기 히터(610)는 예를 들어 전기 저항식 히터를 포함할 수 있다. 상기 히터(610)는 상기 서브 패턴들(410) 중 적어도 하나와 수직 방향으로 정렬되어, 상기 서브 패턴들(410) 상의 보호 절연층(300)이 경화될 수 있다. 예를 들어, 상기 보호 절연층(300)의 가열 온도의 범위는 약 50 ℃ 내지 약 300 ℃일 수 있다. 따라서, 상기 히터는 약 50 ℃ 내지 약 300 ℃로 가열될 수 있다. 상기 보호 절연층 경화 툴(600)은 상기 보호 절연층(300)을 선 경화하기 위한 장치의 일 예시에 불과하며, 상기 보호 절연층(300)을 경화하는 장치는 이에 한정되지 않는다.
또한, 상기 국부적 경화 영역(PC)이 상기 도전성 구조체(400)의 서브 패턴들(410) 상에 접착되어 제2 반도체 칩(200) 상에 상기 국부적 경화 영역(PC)의 위치가 고정될 수 있다.
상기 보호 절연층(300)이 선 경화된 경우, 국부적 경화 영역(PC)이 댐 구조체 역할을 할 수 있다. 국부적 경화 영역(PC)은 경화도가 상승하여, 보호 절연층(300)이 제1 반도체 칩(100)의 외부에 흘러 넘치지 않도록 구성될 수 있다. 또한, 상기 국부적 경화 영역(PC)이 상기 도전성 구조체(400)의 서브 패턴들(410) 상에 접착되어 제2 반도체 칩(200) 상에 국부적 경화 영역(PC)의 위치가 고정될 수 있다.
도 7d 및 도 8을 함께 참조하면, 빛 처리(LG)를 통해 보호 절연층(300)의 일부를 선 경화(pre-cure)할 수 있다. 광원(700)은 상기 보호 절연층(300)을 빛 처리(LG)하는 광을 생성하여 출력할 수 있다. 상기 보호 절연층(300)은 적외선 또는 자외선에 의해 빛 처리(LG)될 수 있다.
상기 보호 절연층(300)을 선 경화 처리하여, 보호 절연층(300)에 국부적 경화 영역(PC)을 형성할 수 있다(S130b). 상기 국부적 경화 영역(PC)은 보호 절연층(300)의 다른 영역(예를 들어, 제2 반도체 칩(200)의 중심 영역에 중첩된 보호 절연층(300)의 일부분)에 비해 상대적으로 높은 경화도를 가질 수 있다. 상기 국부적 경화 영역(PC)은 제2 반도체 칩(200)에 제공된 도전성 구조체(400)의 복수 개의 서브 패턴들(410)과 중첩된 영역일 수 있다.
도 7e를 도 7c, 도 7d 및 도 8과 함께 참조하면, 상기 제2 반도체 칩(200)이 플립(flip)되어 제1 반도체 칩(100) 상에 적층될 수 있다(S140). 즉, 제1 반도체 칩(100)의 상면 상에 제2 반도체 칩(200)의 하면이 대향하도록 적층될 수 있다.
예를 들면, 제2 반도체 칩(200)을 제1 반도체 칩(100) 상에 적층하기 위해, 본딩 헤드(미도시)에 제2 반도체 칩(200)을 흡착 고정하는 단계, 상기 본딩 헤드로 제2 반도체 칩(200)을 제1 반도체 칩(100) 상에 위치하는 단계, 및 열 및 압력을 인가하여 보호 절연층(300)을 경화하는 단계를 차례로 수행할 수 있다.
상기 제1 반도체 칩(100) 상에 제2 반도체 칩(200)을 적층하는 과정에서, 열 및 압력이 인가되어 용융된 보호 절연층(300)이 제1 반도체 칩(100)의 상면 상에서 외측으로 유동할 수 있다. 상기 보호 절연층(300)이 유동하는 과정에서, 국부적 경화 영역(PC)은 보호 절연층(300)의 유동을 저지하는 댐 구조체로 기능할 수 있다. 이에 따라, 국부적 경화 영역(PC)이 배치된 영역(즉, 제2 반도체 칩(200)의 하면의 중심에 인접한 영역)에서는 보호 절연층(300)의 유동성이 줄어 들어, 보호 절연층(300)이 제1 반도체 칩(100)의 외측으로 흘러 넘치지는 것을 방지 및 억제할 수 있다.
일반적인 반도체 패키지는 제1 반도체 칩 상에 제2 반도체 칩을 적층하는 과정에서, 보호 절연층이 제1 반도체 칩의 상면의 외부로 흘러 넘칠 수 있다. 따라서, 반도체 패키지의 신뢰성이 상대적으로 낮을 수 있다. 또한, 상기 보호 절연층은 제1 반도체 칩의 상면의 꼭짓점에 인접한 영역에는 도포되지 않을 수 있다. 따라서, 제1 반도체 칩의 상면에 전체적으로 보호 절연층이 도포되지 않아, 반도체 패키지의 신뢰성이 상대적으로 낮을 수 있다.
반면, 본 실시예의 반도체 패키지(10)는 서브 패턴들(410)을 포함하는 도전성 구조체(400)를 포함하여, 보호 절연층(300)이 제1 반도체 칩(100)의 상면의 외부로 넘치는 것을 방지하거나 억제할 수 있다. 따라서, 상기 반도체 패키지(10)의 신뢰성이 향상될 수 있다. 또한, 상기 서브 패턴들(410)은 제1 영역(R1)에만 배치되고, 제2 영역(R2)에 배치되지 않아, 제1 반도체 칩(100)의 상면에 전체적으로 보호 절연층(300)이 도포될 수 있다. 더 자세하게는, 제2 반도체 칩(200)의 하면의 모서리의 중심에 인접하게 서브 패턴들(410)이 배치되어, 제1 영역(R1)에서 보호 절연층(300)의 오버 플로우(over flow)되는 양이 감소하고, 제2 영역(R2)에서 보호 절연층(300)의 오버 플로우되는 양이 증가하여, 제1 반도체 칩(100)의 상면에 전체적으로 보호 절연층(300)이 도포될 수 있다. 이러한 관점에서, 서브 패턴들(410)의 수평 이격 거리가 제2 영역(R2)에 가까워질수록 증가할 수 있다. 따라서, 상기 반도체 패키지(10)의 신뢰성이 상대적으로 높을 수 있다.
10, 10a ~ 10e: 반도체 패키지, 100: 제1 반도체 칩 200: 제2 반도체 칩, 300: 보호 절연층 400: 도전성 구조체, 410: 서브 패턴 500: 반도체 패키지 기판

Claims (10)

  1. 제1 반도체 칩;
    상기 제1 반도체 칩 상에 배치된 제2 반도체 칩;
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치된 칩 연결 범프들;
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치되고, 상기 칩 연결 범프들에 접촉된 보호 절연층; 및
    상기 제1 반도체 칩과 마주하는 상기 제2 반도체 칩의 하면에 배치되며, 상기 제2 반도체 칩의 모서리를 따라 연장된 도전성 구조체;를 포함하고,
    상기 제2 반도체 칩의 상기 하면은,
    상기 칩 연결 범프들에 접촉된 중심 영역; 및
    상기 중심 영역을 평면적 관점에서 둘러싸는 외곽 영역;을 포함하고,
    상기 도전성 구조체는 상기 제2 반도체 칩의 상기 하면의 외곽 영역에 배치되고,
    상기 도전성 구조체는 서로 이격된 복수의 서브 패턴들을 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 도전성 구조체의 상면은 상기 제2 반도체 칩의 최하면보다 높은 수직 레벨에 위치하는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제1 반도체 칩의 내부에 배치되는 보조 도전성 구조체;를 더 포함하고,
    상기 보조 도전성 구조체는 상기 제1 반도체 칩의 상면에 인접하여 배치되며,
    평면적 관점에서,
    상기 보조 도전성 구조체는 상기 제1 반도체 칩의 상기 상면의 외곽 영역에 배치되고,
    상기 보조 도전성 구조체는 복수의 보조 서브 패턴들을 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 반도체 패키지 기판;
    상기 반도체 패키지 기판 상에 배치된 제1 반도체 칩;
    상기 제1 반도체 칩 상에 배치된 복수의 제2 반도체 칩들;
    상기 반도체 패키지 기판과 상기 제1 반도체 칩 사이에 배치된 제1 칩 연결 범프들;
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이 또는 상기 복수의 제2 반도체 칩들 각각의 사이에 배치된 제2 칩 연결 범프들;
    상기 반도체 패키지 기판, 상기 제1 반도체 칩, 및 상기 제2 반도체 칩들 각각의 사이에 배치되며, 상기 제1 칩 연결 단자들 및 상기 제2 칩 연결 단자에 접촉된 보호 절연층; 및
    상기 제1 반도체 칩과 마주하는 상기 제2 반도체 칩들 각각의 하면에 배치되며, 상기 제2 반도체 칩들의 모서리를 따라 연장된 도전성 구조체;를 포함하고,
    상기 제2 반도체 칩들 각각의 상기 하면은,
    상기 제2 칩 연결 범프들에 접촉된 중심 영역; 및
    상기 중심 영역을 평면적 관점에서 둘러싸는 외곽 영역;을 포함하고,
    상기 도전성 구조체는 상기 제2 반도체 칩들 각각의 상기 하면의 외곽 영역에 배치되고,
    상기 도전성 구조체는 복수의 서브 패턴들을 포함하며,
    상기 서브 패턴들 각각은 서로 이격되어 배치되는 것을 특징으로 하는 반도체 패키지.
  5. 제4 항에 있어서,
    평면적 관점에서,
    상기 도전성 구조체에서 상기 중심 영역까지의 수평 거리는,
    상기 도전성 구조체에서 상기 도전성 구조체의 장축의 연장 방향과 수직한 방향으로 상기 제2 반도체 칩의 측면 중 가장 가까운 측면까지의 수평 거리보다 먼 것을 특징으로 하는 반도체 패키지.
  6. 제4 항에 있어서,
    상기 도전성 구조체는 상기 반도체 패키지 기판과 마주하는 상기 제1 반도체 칩의 하면에 배치되며,
    상기 제1 반도체 칩의 상기 하면은,
    상기 제1 칩 연결 범프들에 접촉된 제1 반도체 칩 중심 영역; 및
    상기 중심 영역을 평면적 관점에서 둘러싸는 제1 반도체 칩 외곽 영역;을 포함하고,
    상기 도전성 구조체는 상기 제1 반도체 칩의 상기 하면의 제1 반도체 칩 외곽 영역에 배치되는 것을 특징으로 하는 반도체 패키지.
  7. 제4 항에 있어서,
    평면적 관점에서,
    상기 외곽 영역은,
    상기 제2 반도체 칩들 각각의 모서리의 중심과 상대적으로 가까운 제1 영역, 및
    상기 제2 반도체 칩들 각각의 꼭짓점과 상대적으로 가까운 제2 영역을 포함하고,
    상기 도전성 구조체는 상기 제1 영역 상에만 배치되는 것을 특징으로 하는 반도체 패키지.
  8. 상면과 하면을 포함하는 제2 반도체 칩의 상기 하면 상에 복수의 칩 연결 범프들을 배치하는 단계;
    상기 제2 반도체 칩의 상기 하면 상에 상기 제2 반도체 칩의 상기 하면의 모서리를 따라 연장된 도전성 구조체를 형성하는 단계;
    상기 제2 반도체 칩의 상기 하면 상에 상기 칩 연결 범프들에 접착된 보호 절연층을 형성하는 단계; 및
    상기 제2 반도체 칩의 상기 하면이 제1 반도체 칩과 마주보도록 상기 제1 반도체 칩 상에 상기 제2 반도체 칩을 적층하는 단계;를 포함하고, 상기 제2 반도체 칩의 상기 하면은,
    상기 칩 연결 범프들에 접촉된 중심 영역; 및
    상기 중심 영역을 평면적 관점에서 둘러싸는 외곽 영역;을 포함하고,
    상기 도전성 구조체는 상기 제2 반도체 칩의 상기 하면의 외곽 영역에 배치되고,
    상기 도전성 구조체는 서로 이격된 복수의 서브 패턴들을 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  9. 제8 항에 있어서,
    상기 보호 절연층의 일부를 선 경화(pre-cure)시켜, 상기 복수 개의 서브 패턴들에 수직 방향으로 중첩된 상기 보호 절연층의 국부적 영역을 선 경화시키는 단계;를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  10. 제9 항에 있어서,
    상기 보호 절연층의 일부를 선 경화시키는 단계는,
    상기 보호 절연층의 일부에 대한 열(heat) 처리 또는 빛(light) 처리를 포함하고,
    상기 보호 절연층의 일부가 열 처리에 의해 선 경화되는 경우,
    상기 보호 절연층의 일부를 선 경화시키도록 구성된 히터를 포함하는 보호 절연층 경화 툴에 의해 상기 보호 절연층의 상기 일부가 경화되는 것을 특징으로 하는 반도체 패키지 제조 방법.
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