TWI803071B - 封裝件及其形成方法 - Google Patents

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Abstract

本發明提供一種形成封裝件的方法，所述方法包括：在載體的上方放置多個第一晶片層，每個第一晶片層包括正面朝下的多個第一晶片和在所述多個第一晶片之間的多個晶片聯接器；在所述多個第一晶片層上放置並組裝第二晶片層，所述第二晶片層包括正面朝下的多個第二晶片；在所述載體的上方對所述多個第一晶片層和所述第二晶片層進行模塑處理；去除所述載體以形成封裝件主體，並在所述封裝件主體的下方添加重佈線層和凸點；以及分割所述封裝件主體以形成多個所述封裝件。

Description

封裝件及其形成方法
本發明涉及半導體技術領域，尤其涉及一種封裝件及其形成方法。
目前，半導體積體電路所需的功能越來越多，所需的計算速度越來越快，在這種形勢下，業界已經開始在晶片堆疊技術的研發上增加投入，以探索在晶片堆疊技術中更有效的解決方案。然而，傳統的晶圓級封裝（WLP）技術無法實現晶片的堆疊。而在傳統的晶片堆疊技術中，堆疊大多是在最終組裝中完成的，並且需要利用矽片通孔(TSV，Through Silicon Via)、玻璃基板通孔（TGV，Through Glass Via）、塑封層通孔（TMV，Through Mold Via）或者引線鍵合（Wire-bond）等技術來實現堆疊晶片間的豎直聯接。傳統堆疊技術的封裝工藝較複雜並且成本較高。
本發明實施例提供一種形成封裝件的方案，該封裝件包含堆疊的多個晶片。
本發明的一個方面提出了一種形成封裝件的方法，其可以包括：在載體的上方放置多個第一晶片層，每個第一晶片層包括正面朝下的多個第一晶片和在所述多個第一晶片之間的多個晶片聯接器；在所述多個第一晶片層上放置並組裝第二晶片層，所述第二晶片層包括正面朝下的多個第二晶片；在所述載體的上方對所述多個第一晶片層和所述第二晶片層進行模塑處理；去除所述載體以形成封裝件主體，並在所述封裝件主體的下方添加重佈線層和凸點；以及分割所述封裝件主體以形成多個所述封裝件。
多個晶片聯接器可以是有源聯接器件或無源聯接器件。
多個晶片聯接器可以被設置成在豎直方向上包含至少一個通孔。
在由位於不同第一晶片層中的多個晶片聯接器形成的堆疊中，每個晶片聯接器在豎直方向上的中心軸線可以不完全重合。
在由位於不同第一晶片層中的多個晶片聯接器形成的堆疊中，每個晶片聯接器在豎直方向上的中心軸線可以與相隔一個第一晶片層的第一晶片層中的晶片聯接器在豎直方向上的中心軸線重合。
在由位於不同第一晶片層中的多個晶片聯接器形成的堆疊中，每個晶片聯接器在豎直方向上的中心軸線可以彼此不重合。
封裝件可以包括由多個第一晶片堆疊在一起而形成的第一晶片堆疊、放置在所述第一晶片堆疊上方第二晶片和由多個被分割的晶片聯接器堆疊在一起而形成的兩個晶片聯接器堆疊，其中，所述第二晶片被組裝在所述兩個晶片聯接器堆疊的上方，其中，所述第二晶片能夠通過所述晶片聯接器堆疊和所述重佈線層電聯接至所述第一晶片堆疊，或者所述第二晶片能夠通過所述晶片聯接器堆疊電聯接至所述第一晶片堆疊。
本發明的另一個方面提出了一種形成封裝件的方法，其可以包括：在載體的上方放置多個第一晶片層，每個第一晶片層包括正面朝下的多個第一晶片和在所述多個第一晶片之間的多個第一晶片聯接器和多個第二晶片聯接器；在所述多個第一晶片層上放置並組裝第二晶片層，所述第二晶片層包括正面朝下的多個第二晶片；在所述載體的上方對所述多個第一晶片層和所述第二晶片層進行模塑處理；去除所述載體以形成封裝件主體，並在所述封裝件主體的下方添加重佈線層和凸點；以及分割所述封裝件主體以形成多個所述封裝件。
多個第一晶片聯接器可以是有源聯接器件或無源聯接器件，並且所述多個第二晶片聯接器可以是有源聯接器件或無源聯接器件。
多個第一晶片聯接器和多個第二晶片聯接器可以被設置成在豎直方向上包含至少一個通孔。
在每個第一晶片層中，每個第一晶片與相鄰的兩個第一晶片之間可以分別設置有一個第一晶片聯接器和一個第二晶片聯接器。
在由位於不同第一晶片層中的多個第一晶片聯接器和多個第二晶片聯接器形成的堆疊中，相同的晶片聯接器可以彼此之間不相鄰。
封裝件可以包括由多個第一晶片堆疊在一起而形成的第一晶片堆疊、放置在所述第一晶片堆疊上方第二晶片和由多個被分割的晶片聯接器堆疊在一起而形成的兩個晶片聯接器堆疊，其中，所述第二晶片被組裝在所述兩個晶片聯接器堆疊的上方，其中，所述第二晶片能夠通過所述晶片聯接器堆疊和所述重佈線層電聯接至所述第一晶片堆疊，或者所述第二晶片能夠通過所述晶片聯接器堆疊電聯接至所述第一晶片堆疊。
本發明的又一個方面提出了一種封裝件，包括：重佈線層，其包括第一側和第二側；多個凸點，其設置在所述重佈線層的第一側；第一晶片堆疊，其組裝在所述重佈線層的第二側，所述第一晶片堆疊包括被正面朝下放置的多個第一晶片；第一晶片聯接器堆疊和第二晶片聯接器堆疊，其放置並組裝在所述重佈線層的第二側上，並且分別水準地放置並組裝在所述第一晶片堆疊的兩側；以及第二晶片，其放置在所述第一晶片堆疊的上方並組裝在所述第一晶片聯接器堆疊和所述第二晶片聯接器堆疊的上方，其中，所述封裝件被模塑處理成塑封結構。
第一和所述第二晶片聯接器堆疊可以均包括多個第一晶片聯接器和多個第二晶片聯接器。
第一晶片聯接器可以是有源聯接器件或無源聯接器件，並且第二晶片聯接器可以是有源聯接器件或無源聯接器件。
第一晶片聯接器和第二晶片聯接器可以被設置成在豎直方向上包含至少一個通孔。
在所述第一晶片聯接器堆疊和所述第二晶片聯接器堆疊中，相同的晶片聯接器彼此之間可以不相鄰。
在所述封裝件中，位於不同晶片聯接器堆疊中的相同的晶片聯接器彼此之間在豎直方向上可以不處於相同的高度。
第一晶片聯接器堆疊和第二晶片聯接器堆疊可以均包括多個晶片聯接器，所述多個晶片聯接器中的每一個在水準方向上的面積可以不同。
所述多個晶片聯接器中的每一個可以是有源聯接器件或無源聯接器件。
所述多個晶片聯接器中的每一個可以被設置成在豎直方向上包含至少一個通孔。
本發明的實施例利用晶片聯接器和一站式的WLP工藝實現晶片的堆疊，無需在功能晶片中使用TSV等垂直聯接晶片的技術。因此，降低了三維多層晶片封裝的複雜度和製造成本。
此外，本發明的實施例還能夠通過合理的佈局，從而使晶片和晶片聯接器的規格和尺寸盡可能地統一化和標準化，從而縮減在實施形成封裝件的方法之前製造晶片和晶片聯接器的成本。
上述說明僅是本發明技術方案的概述，為了能夠更清楚瞭解本發明的技術手段，而可依照說明書的內容予以實施，並且為了讓本發明的上述和其它目的、特徵和優點能夠更明顯易懂，以下特舉本發明的具體實施方式。
以下公開內容提供了許多用於實現本發明的不同特徵的不同實施例或實例。下面描述了元件和佈置的具體實例以簡化本發明。當然，這些僅僅是實例，而不旨在限制本發明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，並且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明可在各個實施例中重複參考標號和/或字元。該重複是為了簡單和清楚的目的，並且其本身不指示所討論的各個實施例和/或配置之間的關係。
而且，為便於描述，在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”、“在…上方”等空間相對術語，以描述如圖所示的一個元件或部件與另一個(或另一些)原件或部件的關係。除了圖中所示的方位外，空間相對術語旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋轉90度或在其它方位上)，而本文使用的空間相對描述符可以同樣地作出相應的解釋。另外，在本文中，術語“組裝”是指在各個電子器件之間實現電路聯接。術語“晶片”可以指各種類型的晶片，例如邏輯晶片、儲存晶片等。
圖1示出了根據本發明實施例的形成封裝件的方法的流程圖。在該方法中包括如下四個步驟：
步驟100：在載體上放置並組裝晶片層。
步驟200：對晶片層進行模塑處理。
步驟300：去除載體以形成封裝件主體，並添加重佈線層和凸點。
步驟400：分割封裝件主體以形成封裝件。
在一些實施例中，載體是表面平整度很高的部件，可以將至少一個晶片層堆疊在載體上。在對晶片層進行模塑處理後，可以在載體上形成塑封結構。在一些實施例中，用於模塑處理的材料可以包括添加或沒有添加矽基或玻璃填料的環氧樹脂、有機聚合物或其它化合物為原料的固體或者液體塑封材料。
在一些實施例中，去除載體的步驟、添加重佈線層和凸點的步驟和分割封裝件主體的步驟是晶圓級封裝（WLP）中已知的步驟。
下面將基於上述方法並參照各個附圖說明本發明的各個實施例。
圖2至4示出了形成根據本發明第一實施例的封裝件的剖面示意圖。圖2示出了在實施步驟100和200後的封裝結構的示意圖。
如圖2所示，在載體10上放置並組裝了五個晶片層，其中位於下面的四個晶片層為第一晶片層，最上面的晶片層為第二晶片層。第一晶片層可以包括多個第一晶片11和多個晶片聯接器13。第二晶片層可以包括多個第二晶片12。在一些實施例中，可以具有至少兩個第一晶片層，而不僅限於四個第一晶片層。
可以首先將第一晶片11和晶片聯接器13在水準方向上間隔地放置在載體10上以形成一個第一晶片層，然後可以在該第一晶片層上再堆疊多個第一晶片層，最後將第二晶片層放置並組裝在位於最上面的第一晶片層上。晶片包括正面和背面。在本領域中，具有例如凸點的表面被認為是正面。在一些實施例中，第一晶片11和第二晶片12是正面朝下放置的。
在本文中，晶片聯接器可以用於電聯接不同的電子器件，所述電子器件例如包括晶片、重佈線層和其他晶片聯接器等各種器件；晶片聯接器所聯接的電子器件通常不與晶片聯接器處於相同的晶片層中。在一些實施例中，晶片聯接器可以由玻璃或矽等材料製成。在一些實施例中，晶片聯接器可以是有源聯接器件或無源聯接器件。例如，晶片聯接器在豎直方向上可以具有若干通孔14。可以在通孔14中填充導電介質。在一些實施例中，晶片聯接器的上表面和下表面上都可以設置導電線路，從而在一個表面上使不同的通孔電聯接。
在不同的晶片層之間還可以設置黏合點（adhesive dot），如在圖2中所示的黏合點18。黏合點用於隔離和固定不同的晶片層。在一些實施例中，黏合點由非導電介質製成。在一些實施例中，將省略對黏合點的說明。
在將各個晶片層放置並組裝完畢，還可以對各個晶片層進行模塑處理後以形成塑封結構15。
另外，如圖2所示，由位於不同第一晶片層中的多個晶片聯接器形成的任一堆疊中，每個晶片聯接器在豎直方向上的中心軸線不完全重合。例如，在任一晶片聯接器堆疊中的最下面的晶片聯接器的中心軸線不與位於該晶片聯接器上方的中心軸線重合，但是與相隔一個第一晶片層中的晶片聯接器的中心軸線重合。
在另一些實施例中，由位於不同第一晶片層中的多個晶片聯接器形成的任一堆疊中，每個晶片聯接器在豎直方向上的中心軸線不重合。例如，每個晶片聯接器的中心軸線都與其上方的晶片聯接器的中心軸線在水準方向上相隔預定距離。
圖3示出了在實施步驟300後的封裝件主體的結構。
如圖3所示，五個晶片層已被模塑處理，並形成了塑封結構15。在去除載體10後，可以在封裝件主體的下方添加重佈線層16，並且在重佈線層16下添加凸點17。
圖4示出了在實施步驟400後的封裝件的結構。
該封裝件包括由八個被分割的晶片聯接器形成的兩個晶片聯接器堆疊、由四個第一晶片11形成的第一晶片堆疊和一個第二晶片12。
第二晶片12可以分別通過兩個晶片聯接器堆疊和重佈線層、或可以分別通過兩個晶片聯接器堆疊而電聯接到第一晶片堆疊。在一些實施例中，第二晶片12可以通過任意一個晶片聯接器堆疊和重佈線層電聯接至第一晶片堆疊中的任意一個第一晶片11，或者第二晶片12可以通過任意一個晶片聯接器堆疊電聯接至所述第一晶片堆疊中的任意一個第一晶片11。
當然，由於第一晶片層的數量可以為至少兩個，因此第一晶片堆疊中的第一晶片11的數量以及每個晶片聯接器堆疊中的晶片聯接器的數量也可以為至少兩個。
在一些實施例中，由於在圖2和3中的每個晶片聯接器堆疊中的每個晶片聯接器在豎直方向上的中心軸線不完全重合，因此在如圖4所示的由被分割的晶片聯接器形成的任一堆疊中，每個被分割的晶片聯接器與相隔一個晶片聯接器的晶片聯接器在水準方向上的面積相同。
在另一些實施例中，由於還存在每個晶片聯接器堆疊中的每個晶片聯接器在豎直方向上的中心軸線不重合的情況，因此在每個封裝件中的多個晶片聯接器可以形成多種形式的晶片聯接器堆疊，例如梯形堆疊或倒梯形堆疊。這使得在每個晶片聯接器堆疊中，多個晶片聯接器中的每一個在水準方向上的面積不同。
根據本發明第一實施例，通過對晶片和晶片聯接器的合理佈局，能夠使得多個第一晶片和多個晶片聯接器的規格或尺寸統一，從而縮減在實施形成封裝件的方法之前製造晶片和晶片聯接器的成本。
圖5至7示出了形成根據本發明第二實施例的封裝件的剖面示意圖。第二實施例是第一實施例的變體。圖5示出了在實施步驟100和200後的封裝結構的示意圖。
如圖5所示，在載體20上放置並組裝了五個晶片層，其中位於下面的四個晶片層為第一晶片層，最上面的晶片層為第二晶片層。第一晶片層可以包括多個第一晶片21、多個第一晶片聯接器23和多個第二晶片聯接器28。第二晶片層可以包括多個第二晶片22。在一些實施例中，可以具有至少兩個第一晶片層，而不僅限於四個第一晶片層。
可以首先將第一晶片21、第一晶片聯接器23和第二晶片聯接器28在水準方向上間隔地放置在載體20上以形成一個第一晶片層。例如，任意一個第一晶片的左右兩側是不同的晶片聯接器。
然後可以在該第一晶片層上再堆疊多個第一晶片層。在一些實施例中，每個第一晶片層中的晶片聯接器的放置位置不完全相同。例如，相鄰的第一晶片層中的晶片聯接器的放置位置完全相反，使得在由第一晶片聯接器23和第二晶片聯接器28形成的晶片聯接器堆疊中，第一晶片聯接器23位於兩個第二晶片聯接器28之間而第二晶片聯接器28位於兩個第一晶片聯接器23之間，如圖5所示。
最後可以將第二晶片層放置並組裝在位於最上面的第一晶片層上。晶片包括正面和背面。在本領域中，具有例如凸點的表面被認為是正面。在一些實施例中，第一晶片21和第二晶片22是正面朝下放置的。
在將各個晶片層放置並組裝完畢，還可以對各個晶片層進行模塑處理後以形成塑封結構25。
圖6示出了在實施步驟300後的封裝件主體的結構。
如圖6所示，五個晶片層已被模塑處理，並形成了塑封結構25。在去除載體20後，可以在封裝件主體的下方添加重佈線層26，並且在重佈線層26下添加凸點27。
圖7示出了在實施步驟400後的封裝件的結構。
該封裝件包括由八個被分割的晶片聯接器形成的兩個晶片聯接器堆疊、由四個第一晶片21形成的第一晶片堆疊和一個第二晶片22。每個晶片聯接器堆疊包括間隔佈置的兩個被分割的第一晶片聯接器23和兩個被分割的第二晶片聯接器28，使得相同的晶片聯接器彼此之間不相鄰。在一些實施例中，位於不同晶片聯接器堆疊中的相同的晶片聯接器彼此之間在豎直方向上不處於相同的高度。
第二晶片22可以分別通過兩個晶片聯接器堆疊和重佈線層、或可以分別通過兩個晶片聯接器堆疊而電聯接到第一晶片堆疊。在一些實施例中，第二晶片22可以通過任意一個晶片聯接器堆疊和重佈線層電聯接至第一晶片堆疊中的任意一個第一晶片21，或者第二晶片22可以通過任意一個晶片聯接器堆疊電聯接至所述第一晶片堆疊中的任意一個第一晶片21。
當然，由於第一晶片層的數量可以為至少兩個，因此第一晶片堆疊中的第一晶片的數量以及每個晶片聯接器堆疊中的晶片聯接器的數量也可以為至少兩個。
根據本發明第二實施例，通過對晶片和晶片聯接器的合理佈局，能夠使得多個第一晶片、部分晶片聯接器的規格或尺寸統一，從而縮減在實施形成封裝件的方法之前製造晶片和晶片聯接器的成本。
上面概述了若干實施例的特徵，使得本領域人員可以更好地理解本發明的方面。本領域人員應該理解，它們可以容易地使用本發明作為基礎來設計或修改用於實施與本文所介紹實施例相同的目的和/或實現相同優勢的其它工藝和結構。本領域技術人員也應該意識到，這種等同構造並不背離本發明的精神和範圍，並且在不背離本發明的精神和範圍的情況下，本文中它們可以做出多種變化、替換以及改變。
步驟100:在載體上放置並組裝晶片層 步驟200:對晶片層進行模塑處理 步驟300:去除載體以形成封裝件主體，並添加重佈線層和凸點 步驟400:分割封裝件主體以形成封裝件 10:載體 11:第一晶片 12:第二晶片 13:晶片聯接器 14:通孔 15:塑封結構 16:重佈線層 17:凸點 18:黏合點 20:載體 21:第一晶片 22:第二晶片 23:第一晶片聯接器 25:塑封結構 26:重佈線層 27:凸點 28:第二晶片聯接器
通過參考附圖閱讀下文的詳細描述，本發明示例性實施方式的上述以及其他目的、特徵和優點將變得易於理解。在附圖中，以示例性而非限制性的方式示出了本發明的若干實施方式，其中：
在附圖中，相同或對應的標號表示相同或對應的部分。
[圖1]示出了根據本發明實施例的形成封裝件的方法的流程圖。 [圖2至4]示出了形成根據本發明第一實施例的封裝件的剖面示意圖。 [圖5至7]示出了形成根據本發明第二實施例的封裝件的剖面示意圖。
步驟100:在載體上放置並組裝晶片層
步驟200:對晶片層進行模塑處理
步驟300:去除載體以形成封裝件主體，並添加重佈線層和凸點
步驟400:分割封裝件主體以形成封裝件

Claims (21)

  1. 一種形成封裝件的方法，所述方法包括：在載體的上方放置多個第一晶片層，每個第一晶片層包括正面朝下的多個第一晶片和在所述多個第一晶片之間的多個晶片聯接器；在所述多個第一晶片層上放置並組裝第二晶片層，所述第二晶片層包括正面朝下的多個第二晶片；在所述載體的上方對所述多個第一晶片層和所述第二晶片層進行模塑處理；去除所述載體以形成封裝件主體，並在所述封裝件主體的下方添加重佈線層和凸點；和分割所述封裝件主體以形成多個所述封裝件。
  2. 如請求項1所述的方法，其中，所述多個晶片聯接器是有源聯接器件或無源聯接器件。
  3. 如請求項1所述的方法，其中，所述多個晶片聯接器被設置成在豎直方向上包含至少一個通孔。
  4. 如請求項1所述的方法，其中，在由位於不同第一晶片層中的多個晶片聯接器形成的堆疊中，每個晶片聯接器在豎直方向上的中心軸線不完全重合。
  5. 如請求項4所述的方法，其中，在由位於不同第一晶片層中的多個晶片聯接器形成的堆疊中，每個晶片聯接器在豎直方向上的中心軸線與相隔一個第一晶片層的第一晶片層中的晶片聯接器在豎直方向上的中心軸線重合。
  6. 如請求項1所述的方法，其中，在由位於不同第一晶片層中的多個晶片聯接器形成的堆疊中，每個晶片聯接器在豎直方向上的中心軸線彼此不重合。
  7. 如請求項1所述的方法，其中，所述封裝件包括由多個第一晶片堆疊在一起而形成的第一晶片堆疊、放置在所述第一晶片堆疊上方第二晶片和由多個被分割的晶片聯接器堆疊在一起而形成的兩個晶片聯接器堆疊，其中，所述第二晶片被組裝在所述兩個晶片聯接器堆疊的上方，其中，所述第二晶片能夠通過所述晶片聯接器堆疊和所述重佈線層電聯接至所述第一晶片堆疊，或者所述第二晶片能夠通過所述晶片聯接器堆疊電聯接至所述第一晶片堆疊。
  8. 一種形成封裝件的方法，所述方法包括：在載體的上方放置多個第一晶片層，每個第一晶片層包括正面朝下的多個第一晶片和在所述多個第一晶片之間的多個第一晶片聯接器和多個第二晶片聯接器；在所述多個第一晶片層上放置並組裝第二晶片層，所述第二晶片層包括正面朝下的多個第二晶片；在所述載體的上方對所述多個第一晶片層和所述第二晶片層進行模塑處理；去除所述載體以形成封裝件主體，並在所述封裝件主體的下方添加重佈線層和凸點；和分割所述封裝件主體以形成多個所述封裝件。
  9. 如請求項8所述的方法，其中，所述多個第一晶片聯接器是有源聯接器件或無源聯接器件，並且所述多個第二晶片聯接器是有源聯接器件或無源聯接器件。
  10. 如請求項8所述的方法，其中，所述多個第一晶片聯接器和所述多個第二晶片聯接器被設置成在豎直方向上包含至少一個通孔。
  11. 如請求項8所述的方法，其中，在所述每個第一晶片層中，每個第一晶片與相鄰的兩個第一晶片之間分別設置有一個第一晶片聯接器和一個第二晶片聯接器。
  12. 如請求項8所述的方法，其中，在由位於不同第一晶片層中的多個第一晶片聯接器和多個第二晶片聯接器形成的堆疊中，相同的晶片聯接器彼此之間不相鄰。
  13. 如請求項8所述的方法，其中，所述封裝件包括由多個第一晶片堆疊在一起而形成的第一晶片堆疊、放置在所述第一晶片堆疊上方第二晶片和由多個被分割的晶片聯接器堆疊在一起而形成的兩個晶片聯接器堆疊，其中，所述第二晶片被組裝在所述兩個晶片聯接器堆疊的上方，其中，所述第二晶片能夠通過所述晶片聯接器堆疊和所述重佈線層電聯接至所述第一晶片堆疊，或者所述第二晶片能夠通過所述晶片聯接器堆疊電聯接至所述第一晶片堆疊。
  14. 一種封裝件，包括：重佈線層，其包括第一側和第二側；多個凸點，其設置在所述重佈線層的第一側；第一晶片堆疊，其組裝在所述重佈線層的第二側，所述第一晶片堆疊包括被正面朝下放置的多個第一晶片； 第一晶片聯接器堆疊和第二晶片聯接器堆疊，其放置並組裝在所述重佈線層的第二側上，並且分別水準地放置並組裝在所述第一晶片堆疊的兩側；和第二晶片，其放置在所述第一晶片堆疊的上方並組裝在所述第一晶片聯接器堆疊和所述第二晶片聯接器堆疊的上方，其中，所述封裝件被模塑處理成塑封結構；其中，所述第一晶片聯接器堆疊和所述第二晶片聯接器堆疊均包括多個第一晶片聯接器和多個第二晶片聯接器，所述多個第一晶片聯接器和所述多個第二晶片聯接器中的每一個晶片聯接器作為獨立的元件進行使用。
  15. 如請求項14所述的封裝件，其中，所述第一晶片聯接器是有源聯接器件或無源聯接器件，並且所述第二晶片聯接器是有源聯接器件或無源聯接器件。
  16. 如請求項14所述的封裝件，其中，所述第一晶片聯接器和所述第二晶片聯接器被設置成在豎直方向上包含至少一個通孔。
  17. 如請求項14所述的封裝件，其中，在所述第一晶片聯接器堆疊和所述第二晶片聯接器堆疊中，相同的晶片聯接器彼此之間不相鄰。
  18. 如請求項17所述的封裝件，其中，在所述封裝件中，位於不同晶片聯接器堆疊中的相同的晶片聯接器彼此之間在豎直方向上不處於相同的高度。
  19. 如請求項14所述的封裝件，其中，所述第一晶片聯接器堆疊和所述第二晶片聯接器堆疊均包括多個晶片聯接器，所述多個晶片聯接器中的每一個在水準方向上的面積不同。
  20. 如請求項19所述的封裝件，其中，所述多個晶片聯接器中的每一個是有源聯接器件或無源聯接器件。
  21. 如請求項20所述的封裝件，其中，所述多個晶片聯接器中的每一個被設置成在豎直方向上包含至少一個通孔。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170047308A1 (en) * 2015-08-12 2017-02-16 Semtech Corporation Semiconductor Device and Method of Forming Inverted Pyramid Cavity Semiconductor Package
US20200203325A1 (en) * 2018-12-19 2020-06-25 Samsung Electronics Co., Ltd. Method of fabricating semiconductor package and semiconductor package

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200921889A (en) * 2007-11-01 2009-05-16 Advanced Chip Eng Tech Inc Package on package structure for semiconductor devices and method of the same
US7838337B2 (en) * 2008-12-01 2010-11-23 Stats Chippac, Ltd. Semiconductor device and method of forming an interposer package with through silicon vias
US9881859B2 (en) * 2014-05-09 2018-01-30 Qualcomm Incorporated Substrate block for PoP package
WO2017160284A1 (en) * 2016-03-16 2017-09-21 Intel Corporation Stairstep interposers with integrated shielding for electronics packages
CN109360808B (zh) * 2016-07-17 2021-07-23 芯创(天门)电子科技有限公司 多层封装集成电路芯片的叠层集成电路封装结构
KR102600106B1 (ko) * 2016-09-13 2023-11-09 삼성전자주식회사 반도체 패키지의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170047308A1 (en) * 2015-08-12 2017-02-16 Semtech Corporation Semiconductor Device and Method of Forming Inverted Pyramid Cavity Semiconductor Package
US20200203325A1 (en) * 2018-12-19 2020-06-25 Samsung Electronics Co., Ltd. Method of fabricating semiconductor package and semiconductor package

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