TWI826871B - 封裝件及其形成方法 - Google Patents

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Abstract

本發明實施例提供了一種形成封裝件的方法，所述方法包括：在載體的上方放置第一晶片層，所述第一晶片層包括正面朝上的多個第一晶片；在所述第一晶片層上放置並組裝第二晶片層，所述第二晶片層包括正面朝上的多個第二晶片和多個晶片聯接器，其中所述多個第二晶片和所述多個晶片聯接器的上方表面具有多個第一凸點；在所述載體的上方對所述第一晶片層和所述第二晶片層進行模塑處理以形成塑封結構；對所述塑封結構進行減薄處理，以暴露出所述多個第一凸點；在所述第二晶片層的上方添加重佈線層和多個第二凸點；去除所述載體以形成封裝件主體；以及分割所述封裝件主體以形成多個所述封裝件。

Description

封裝件及其形成方法
本發明涉及半導體技術領域，尤其涉及一種封裝件及其形成方法。
目前，半導體積體電路所需的功能越來越多，所需的計算速度越來越快，在這種形勢下，業界已經開始在晶片堆疊技術的研發上增加投入，以探索在晶片堆疊技術中更有效的解決方案。然而，傳統的晶圓級封裝（WLP）技術無法實現晶片的堆疊。而在傳統的晶片堆疊技術中，堆疊大多是在最終組裝中完成的，並且需要利用矽片通孔(TSV，Through Silicon Via)、玻璃基板通孔（TGV，Through Glass Via）、塑封層通孔（TMV，Through Mold Via）或者引線鍵合（Wire-bond）等技術來實現堆疊晶片間的豎直聯接。傳統堆疊技術的封裝工藝較複雜並且成本較高。
本發明實施例提供一種形成封裝件的方案，該封裝件包含堆疊的多個晶片。
本發明的一個方面提供了一種形成封裝件的方法，所述方法包括：在載體的上方放置第一晶片層，所述第一晶片層包括正面朝上的多個第一晶片；在所述第一晶片層上放置並組裝第二晶片層，所述第二晶片層包括正面朝上的多個第二晶片和多個晶片聯接器，其中所述多個第二晶片和所述多個晶片聯接器的上方表面具有多個第一凸點；在所述載體的上方對所述第一晶片層和所述第二晶片層進行模塑處理以形成塑封結構；對所述塑封結構進行減薄處理，以暴露出所述多個第一凸點；在所述第二晶片層的上方添加重佈線層和多個第二凸點；去除所述載體以形成封裝件主體；以及分割所述封裝件主體以形成多個所述封裝件。
多個晶片聯接器可以是有源聯接器件或無源聯接器件。
多個晶片聯接器可以被設置成在豎直方向上包含至少一個通孔。
封裝件可以包括第一晶片、第二晶片和被分割的晶片聯接器，其中，所述第二晶片被放置在所述第一晶片的上方並且所述被分割的晶片聯接器被組裝在所述第一晶片的上方，其中，所述第二晶片能夠通過至少一個第一凸點、所述重佈線層和所述被分割的晶片聯接器電聯接至所述第一晶片。
本發明的另一個方面提供了一種形成封裝件的方法，所述方法包括：在載體的上方放置第一晶片層，所述第一晶片層包括正面朝上的多個第一晶片；在所述第一晶片層的上方放置並組裝至少一個第二晶片層，每個第二晶片層包括正面朝上的多個第二晶片以及多個第一晶片聯接器；在所述至少一個第二晶片層上放置並組裝第三晶片層，所述第三晶片層包括正面朝上的多個第三晶片以及多個第二晶片聯接器，其中所述多個第三晶片和所述多個第二晶片聯接器的上方表面具有多個第一凸點；在所述載體的上方對所述第一晶片層、所述至少一個第二晶片層和所述第三晶片層進行模塑處理以形成塑封結構；對所述塑封結構進行減薄處理，以暴露出所述多個第一凸點；在所述第三晶片層的上方添加重佈線層和多個第二凸點；去除所述載體以形成封裝件主體；以及分割所述封裝件主體以形成多個所述封裝件。
多個第一晶片聯接器可以是有源聯接器件或無源聯接器件，並且多個第二晶片聯接器可以是有源聯接器件或無源聯接器件。
多個第一晶片聯接器和多個第二晶片聯接器可以被設置成在豎直方向上包含至少一個通孔。
封裝件可以包括第一晶片、至少一個第二晶片、第三晶片、至少一個被分割的第一晶片聯接器和被分割的第二晶片聯接器；所述至少一個被分割的第一晶片聯接器可以被組裝在所述被分割的第二晶片聯接器的下方，所述至少一個第二晶片可以被放置在所述第一晶片的上方，所述第三晶片可以被放置在所述至少一個第二晶片的上方；所述第一晶片能夠通過所述至少一個被分割的第一晶片聯接器、所述被分割的第二晶片聯接器電聯接至所述至少一個第二晶片；所述第一晶片能夠通過所述至少一個被分割的第一晶片聯接器、所述被分割的第二晶片聯接器、至少一個第一凸點和所述重佈線層電聯接至所述第三晶片；並且所述至少一個第二晶片能夠通過所述被分割的第二晶片聯接器、所述至少一個第一凸點和所述重佈線層電聯接至所述第三晶片，或者所述至少一個第二晶片能夠通過所述至少一個被分割的第一晶片聯接器、所述被分割的第二晶片聯接器、所述至少一個第一凸點和所述重佈線層電聯接至所述第三晶片。
多個第二晶片聯接器可以與堆疊在其下的所述多個第一晶片聯接器能夠一體成型。
多個第二晶片聯接器可以與堆疊在其下的所述多個第一晶片聯接器在水準方向上的面積不同。
本發明的又一方面提供了一種封裝件，包括：重佈線層，其包括第一側和第二側；多個第一凸點，其設置在所述重佈線層的第一側；第一晶片，其包括正面和背面，所述第一晶片的正面放置並組裝在所述重佈線層的第二側；晶片聯接器，其放置並組裝在所述重佈線層的第二側上，並且分別水準地放置並組裝在所述第一晶片的側面；多個第二凸點，其設置在所述第一晶片和所述重佈線層之間，並且設置在所述晶片聯接器和所述重佈線層之間；以及第二晶片，其分別包括正面和背面，在所述第一晶片的背面和所述第一晶片聯接器的上方放置並組裝正面朝下的所述第二晶片，其中，所述封裝件被模塑處理成塑封結構，其中，所述第一晶片和所述晶片聯接器通過所述多個第二凸點組裝在所述重佈線層的第二側上。
所述第二晶片可以通過所述聯接器、至少一個第二凸點和所述重佈線層電聯接至所述第一晶片。
所述晶片聯接器可以是有源聯接器件或無源聯接器件。
所述晶片聯接器可以被設置成在豎直方向上包含至少一個通孔。
本發明的又一方面提供了一種封裝件，包括：重佈線層，其包括第一側和第二側；多個第一凸點，其設置在所述重佈線層的第一側；第一晶片，其包括正面和背面，所述第一晶片的正面放置並組裝在所述重佈線層的第二側；第一晶片聯接器，其放置並組裝在所述重佈線層的第二側上，並且水準地放置並組裝在所述第一晶片的側面；多個第二凸點，其設置在所述第一晶片和所述重佈線層之間，並且設置在所述第一晶片聯接器和所述重佈線層之間；至少一個第二晶片聯接器，其放置並組裝在所述第一晶片聯接器的上方；至少一個第二晶片，其包括正面和背面，所述至少一個第二晶片正面朝下地放置在所述第一晶片的背面並組裝在所述第一晶片聯接器的上方；以及第三晶片，其放置在所述至少一個第二晶片的背面的上方並組裝在所述至少一個第二晶片聯接器的上方，其中，所述封裝件被模塑處理成塑封結構，其中，所述第一晶片和所述第一晶片聯接器通過所述多個第二凸點組裝在所述重佈線層的第二側上。
所述至少一個第二晶片能夠通過所述第一晶片聯接器、至少一個第二凸點和所述重佈線層電聯接至所述第一晶片，或者所述至少一個第二晶片能夠通過所述至少一個第二晶片聯接器、所述第一晶片聯接器、至少一個第二凸點和所述重佈線層電聯接至所述第一晶片；其中，所述第三晶片能夠通過所述至少一個第二晶片聯接器和所述第一晶片聯接器電聯接至所述至少一個第二晶片，或者所述第三晶片能夠通過所述至少一個第二晶片聯接器電聯接至所述至少一個第二晶片；其中，所述第三晶片能夠通過所述至少一個第二晶片聯接器、所述第一晶片聯接器、所述至少一個第二凸點和所述重佈線層電聯接至所述第一晶片。
所述第一晶片聯接器可以是有源聯接器件或無源聯接器件，並且所述至少一個第二晶片聯接器可以是有源聯接器件或無源聯接器件。
所述多個第一晶片聯接器和所述至少一個第二晶片聯接器可以被設置成在豎直方向上包含至少一個通孔。
所述至少一個第二晶片聯接器可以與堆疊在其下的所述第一晶片聯接器能夠一體成型。
所述至少一個第二晶片聯接器可以與堆疊在其下的所述第一晶片聯接器在水準方向上的面積不同。
本發明的實施例利用晶片聯接器和一站式的WLP工藝實現晶片的堆疊，無需在功能晶片中使用TSV等垂直聯接晶片的技術。因此，降低了三維多層晶片封裝的複雜度和製造成本。
上述說明僅是本發明技術方案的概述，為了能夠更清楚瞭解本發明的技術手段，而可依照說明書的內容予以實施，並且為了讓本發明的上述和其它目的、特徵和優點能夠更明顯易懂，以下特舉本發明的具體實施方式。
以下公開內容提供了許多用於實現本發明的不同特徵的不同實施例或實例。下面描述了元件和佈置的具體實例以簡化本發明。當然，這些僅僅是實例，而不旨在限制本發明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，並且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明可在各個實施例中重複參考標號和/或字元。該重複是為了簡單和清楚的目的，並且其本身不指示所討論的各個實施例和/或配置之間的關係。
而且，為便於描述，在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”、“在…上方”等空間相對術語，以描述如圖所示的一個元件或部件與另一個(或另一些)原件或部件的關係。除了圖中所示的方位外，空間相對術語旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋轉90度或在其它方位上)，而本文使用的空間相對描述符可以同樣地作出相應的解釋。另外，在本文中，術語“組裝”是指在各個電子器件之間實現電路聯接。術語“晶片”可以指各種類型的晶片，例如邏輯晶片、儲存晶片等。
圖1示出了根據本發明實施例的形成封裝件的方法的流程圖。在該方法中包括如下四個步驟：
步驟100：在載體上放置並組裝晶片層。
步驟200：對晶片層進行模塑處理以形成塑封結構。
步驟300：對塑封結構進行減薄處理並且在塑封結構上方添加重佈線層和凸點。
步驟400：去除載體以形成封裝件主體並且分割封裝件主體以形成封裝件。
在一些實施例中，載體是表面平整度很高的部件，可以將至少一個晶片層堆疊在載體上。在對晶片層進行模塑處理後，可以在載體上形成塑封結構。在一些實施例中，用於模塑處理的材料可以包括添加或沒有添加矽基或玻璃填料的環氧樹脂、有機聚合物或其它化合物為原料的固體或者液體塑封材料。
在一些實施例中，去除載體的步驟和分割封裝件主體的步驟是晶圓級封裝（WLP）中已知的步驟。
下面將基於上述方法並參照各個附圖說明本發明的各個實施例。
圖2至4示出了形成根據本發明第一實施例的封裝件的剖面示意圖。
圖2示出了針對封裝結構實施步驟100和步驟200的剖面示意性圖。
如圖2所示，在載體10上放置了兩個晶片層。第一晶片層包括多個第一晶片11。第二晶片層包括多個第二晶片12和多個晶片聯接器13。第二晶片層組裝在第一晶片層上。在一些實施例中，每個晶片聯接器13組裝在兩個第一晶片11上，而將第二晶片12放置在第一晶片11上。晶片包括正面和背面。在本領域中，具有例如凸點的表面被認為是正面。在一些實施例中，第一晶片11和第二晶片12是正面朝上放置的。
多個第二晶片12和多個晶片聯接器13的上方表面可以設置有多個第一凸點14。在一些實施例中，多個第一凸點14可以是金屬柱的形式（例如銅柱）。
在本文中，晶片聯接器可以用於電聯接不同的電子器件，所述電子器件例如包括晶片、重佈線層和其他晶片聯接器等各種器件；晶片聯接器所聯接的電子器件通常不與晶片聯接器處於相同的晶片層中。在一些實施例中，晶片聯接器可以由玻璃或矽等材料製成。在一些實施例中，晶片聯接器可以是有源聯接器件或無源聯接器件。例如，晶片聯接器在豎直方向上可以具有若干通孔16。可以在通孔16中填充導電介質。在一些實施例中，晶片聯接器的上表面和下表面上都可以設置導電線路，從而在一個表面上使不同的通孔電聯接。
在本文中，在不同的晶片層之間還可以設置黏合點（adhesive dot），如在圖2中所示的黏合點19。黏合點用於隔離和固定不同的晶片層。在一些實施例中，黏合點由非導電介質製成。在一些實施例中，將省略對黏合點的說明。
如圖2所示，在載體10上的第一晶片層和第二晶片層已被模塑處理，從而形成了塑封結構15。
圖3示出了針對封裝結構實施步驟300和步驟400的剖面示意性圖。
在一些實施例中，可以對塑封結構15進行減薄處理，以暴露出多個第一凸點14。然後，在第二晶片層上添加重佈線層17而使多個第一凸點14與重佈線層17電聯接，並且在重佈線層17上添加多個第二凸點18。接著，去除載體10以形成封裝件主體。最後，沿圖3中示出的虛線分割封裝件主體以形成如圖4所示的封裝件。
在另一些實施例中，可以先去除載體10，而後對塑封結構15進行減薄處理，以暴露出多個第一凸點14。然後，在第二晶片層上添加重佈線層17而使多個第一凸點14與重佈線層17電聯接，並且在重佈線層17上添加多個第二凸點18以形成封裝件主體。最後，沿圖3中示出的虛線分割封裝件主體以形成如圖4所示的封裝件。請注意，圖3所示出的虛線僅僅是示意性的，並且對封裝件主體的分割操作也並不僅沿著圖3所示出的虛線。
圖4示出了根據本發明第一實施例的封裝件的剖面示意性圖。
與圖3的封裝件主體相比，如圖4所示的單個封裝件旋轉了180度。
此時，該封裝件包括多個第一凸點14、多個第二凸點18、重佈線層17、一個第一晶片11，一個第二晶片12和一個被分割的晶片聯接器13。
對於該封裝件，第二晶片12可以通過至少一個第一凸點14、重佈線層17和被分割的晶片聯接器13電聯接至第一晶片11。
當然，在不改變該封裝件中的各部件之間的聯接關係的前提下，各個晶片和晶片聯接器的稱謂可以並非如上所定義的，例如，可以將第一晶片和第二晶片的稱謂互相交換。
圖5至7示出了形成根據本發明第二實施例的封裝件的剖面示意圖。
如圖5所示，在載體20上放置了三個晶片層。第一晶片層包括多個第一晶片21。第二晶片層包括多個第二晶片22和多個第一晶片聯接器27。第三晶片層包括多個第三晶片23和多個第二晶片聯接器26。
可以首先將多個第一晶片21放置在載體10上，然後多個第二晶片22和多個第一晶片聯接器27放置並組裝在第一晶片11上，最後將多個第三晶片23和多個第二晶片聯接器26放置並組裝在多個第二晶片22和多個第一晶片聯接器27上。在一些實施例中，第一晶片21、第二晶片22和第三晶片23是正面朝上放置的。
在一些實施例中，如圖5至7所示的封裝結構可以包含多個第二晶片層。多個第二晶片層中的每一層都包含多個第二晶片和多個第一晶片聯接器。多層第二晶片聯接器可以堆疊在第二晶片聯接器26下。在一些實施例中，在由多層第一晶片聯接器和第二晶片聯接器26形成的堆疊中，每層晶片聯接器在水準方向上的面積可以不完全相同。例如，在由多層第一晶片聯接器27和第二晶片聯接器26形成的堆疊中，任一層中的晶片聯接器在水準方向上的面積可以比在該晶片聯接器下方的晶片聯接器在水準方向上的面積小或大。例如，由各個晶片層中的晶片聯接器所形成的堆疊可以具有階梯形、金字塔形、倒階梯形或倒金字塔形等。在一些實施例中，由各個晶片層中的晶片聯接器所形成的堆疊可以是一體成型的。
多個第三晶片23和多個第二晶片聯接器26的上方表面可以設置有多個第一凸點24。在一些實施例中，多個第一凸點24可以是金屬柱的形式（例如銅柱）。
如圖5所示，在載體10上的第一晶片層和第二晶片層已被模塑處理，從而形成了塑封結構15。
圖6示出了針對封裝結構實施步驟300和步驟400的剖面示意性圖。
在一些實施例中，可以對塑封結構25進行減薄處理，以暴露出多個第一凸點24。然後，在第三晶片層上添加重佈線層28而使多個第一凸點24與重佈線層28電聯接，並且在重佈線層28上添加多個第二凸點29。接著，去除載體20以形成封裝件主體。最後，分割封裝件主體以形成如圖7所示的封裝件。請注意，在本發明的第二實施例中對封裝件主體所實施的分割操作可以參考本發明的第一實施例的相關內容。
在另一些實施例中，可以先去除載體20，而後對塑封結構25進行減薄處理，以暴露出多個第一凸點24。然後，在第三晶片層上添加重佈線層28而使多個第一凸點24與重佈線層28電聯接，並且在重佈線層28上添加多個第二凸點29以形成封裝件主體。最後，分割封裝件主體以形成如圖7所示的封裝件。
圖7示出了根據本發明第二實施例的封裝件的剖面示意性圖。
與圖6的封裝件主體相比，如圖7所示的單個封裝件旋轉了180度。
此時，該封裝件包括多個第一凸點24、多個第二凸點29、重佈線層28、一個第一晶片21、至少一個第二晶片22、一個第三晶片23、一個被分割的第二晶片聯接器26和至少一個被分割的第一晶片聯接器27。
對於該封裝件，第三晶片23可以通過被分割的第二晶片聯接器26、至少一個第一凸點27和重佈線層28電聯接到至少一個第二晶片22，或者第三晶片23可以通過至少一個被分割的第一晶片聯接器27、被分割的第二晶片聯接器26、至少一個第一凸點27和重佈線層28電聯接到至少一個第二晶片22；第三晶片23可以通過至少一個被分割的第一晶片聯接器27、被分割的第二晶片聯接器26、至少一個第一凸點27和重佈線層28電聯接至第一晶片21；至少一個第二晶片22可以通過至少一個被分割的第一晶片聯接器27和被分割的第二晶片聯接器26電聯接至第一晶片21。
當然，在不改變該封裝件中的各部件之間的聯接關係的前提下，各個晶片和晶片聯接器的稱謂可以並非如上所定義的，例如，可以將第一晶片和第三晶片的稱謂互相交換，可以將第一晶片聯接器和第二晶片聯接器的稱謂互相交換，並且也可以將第一凸點和第二凸點的稱謂互相交換。
在本發明的各個實施例中，各個晶片不僅可以利用晶片聯接器和/或重佈線層互聯，還可以利用晶片聯接器、和/或重佈線層以及凸點聯接到封裝件外部的各種電路結構。
如本領域技術人員所公知的，凸點可以由導電材料或焊料製成，導電材料包括Cu、Ni、Au、Ag等或其它合金材料，也可以包括其他材料。在一些實施例中，凸點可以是焊盤或為柱形形狀（例如銅柱），也可以具有其他可能的形式。
上面概述了若干實施例的特徵，使得本領域人員可以更好地理解本發明的各個方面。本領域人員應該理解，它們可以容易地使用本發明作為基礎來設計或修改用於實施與本文所介紹實施例相同的目的和/或實現相同優勢的其它工藝和結構。本領域技術人員也應該意識到，這種等同構造並不背離本發明的精神和範圍，並且在不背離本發明的精神和範圍的情況下，本文中它們可以做出多種變化、替換以及改變。
10:載體 11:第一晶片 12:個第二晶片 13:晶片聯接器 14:第一凸點 15:塑封結構 16:通孔 17:重佈線層 18:第二凸點 20:載體 21:第一晶片 22:第二晶片 23:第三晶片 24:第一凸點 25:塑封結構 26:第二晶片聯接器 27:第一晶片聯接器 28:重佈線層 29:第二凸點
通過參考附圖閱讀下文的詳細描述，本發明示例性實施方式的上述以及其他目的、特徵和優點將變得易於理解。在附圖中，以示例性而非限制性的方式示出了本發明的若干實施方式，其中：
在附圖中，相同或對應的標號表示相同或對應的部分。
[圖1]示出了根據本發明實施例的形成封裝件的方法的流程圖。 [圖2至4]示出了形成根據本發明第一實施例的封裝件的剖面示意圖。 [圖5至7]示出了形成根據本發明第二實施例的封裝件的剖面示意圖。
10:載體
11:第一晶片
12:第二晶片
13:晶片聯接器
14:第一凸點
15:塑封結構
16:通孔
19:黏合點

Claims (16)

  1. 一種形成封裝件的方法，所述方法包括：在載體的上方放置第一晶片層，所述第一晶片層包括正面朝上的多個第一晶片；在所述第一晶片層上放置並組裝第二晶片層，所述第二晶片層包括正面朝上的多個第二晶片和多個晶片聯接器，其中所述多個第二晶片和所述多個晶片聯接器的上方表面具有多個第一凸點；在所述載體的上方對所述第一晶片層和所述第二晶片層進行模塑處理以形成塑封結構；對所述塑封結構進行減薄處理，以暴露出所述多個第一凸點；在所述第二晶片層的上方添加重佈線層和多個第二凸點；去除所述載體以形成封裝件主體；和分割所述封裝件主體以形成多個所述封裝件；其中，所述多個晶片聯接器作為獨立的元件進行使用，其中，所述多個晶片聯接器被設置成在豎直方向上包含至少一個通孔，其中，所述多個晶片聯接器的上表面和下表面上均能夠設置導電線路，從而在一個表面上使不同的通孔電聯接。
  2. 如請求項1所述的方法，其中，所述多個晶片聯接器是有源聯接器件或無源聯接器件。
  3. 如請求項1所述的方法，其中，所述封裝件包括第一晶片、第二晶片和被分割的晶片聯接器，其中，所述第二晶片被放置在所述第一晶片的上方並且所述被分割的晶片聯接器被組裝在所述第一晶片的上方，其中，所述第 二晶片能夠通過至少一個第一凸點、所述重佈線層和所述被分割的晶片聯接器電聯接至所述第一晶片。
  4. 一種形成封裝件的方法，所述方法包括：在載體的上方放置第一晶片層，所述第一晶片層包括正面朝上的多個第一晶片；在所述第一晶片層的上方放置並組裝至少一個第二晶片層，每個第二晶片層包括正面朝上的多個第二晶片以及多個第一晶片聯接器；在所述至少一個第二晶片層上放置並組裝第三晶片層，所述第三晶片層包括正面朝上的多個第三晶片以及多個第二晶片聯接器，其中所述多個第三晶片和所述多個第二晶片聯接器的上方表面具有多個第一凸點；在所述載體的上方對所述第一晶片層、所述至少一個第二晶片層和所述第三晶片層進行模塑處理以形成塑封結構；對所述塑封結構進行減薄處理，以暴露出所述多個第一凸點；在所述第三晶片層的上方添加重佈線層和多個第二凸點；去除所述載體以形成封裝件主體；和分割所述封裝件主體以形成多個所述封裝件；其中，所述多個第一晶片聯接器和所述多個第二晶片聯接器作為獨立的元件進行使用，其中，所述多個第一晶片聯接器和所述多個第二晶片聯接器被設置成在豎直方向上包含至少一個通孔，其中，所述多個第一晶片聯接器和所述多個第二晶片聯接器的上表面和下表面上均能夠設置導電線路，從而在一個表面上使不同的通孔電聯接。
  5. 如請求項4所述的方法，其中，所述多個第一晶片聯接器是有源聯接器件或無源聯接器件，並且所述多個第二晶片聯接器是有源聯接器件或無源聯接器件。
  6. 如請求項4所述的方法，其中，所述封裝件包括第一晶片、至少一個第二晶片、第三晶片、至少一個被分割的第一晶片聯接器和被分割的第二晶片聯接器，其中，所述至少一個被分割的第一晶片聯接器被組裝在所述被分割的第二晶片聯接器的下方，所述至少一個第二晶片被放置在所述第一晶片的上方，所述第三晶片被放置在所述至少一個第二晶片的上方，其中，所述第一晶片能夠通過所述至少一個被分割的第一晶片聯接器和所述被分割的第二晶片聯接器電聯接至所述至少一個第二晶片，所述第一晶片能夠通過所述至少一個被分割的第一晶片聯接器、所述被分割的第二晶片聯接器、至少一個第一凸點和所述重佈線層電聯接至所述第三晶片，並且所述至少一個第二晶片能夠通過所述被分割的第二晶片聯接器、所述至少一個第一凸點和所述重佈線層電聯接至所述第三晶片，或者所述至少一個第二晶片能夠通過所述至少一個被分割的第一晶片聯接器、所述被分割的第二晶片聯接器、所述至少一個第一凸點和所述重佈線層電聯接至所述第三晶片。
  7. 如請求項4所述的方法，其中，所述多個第二晶片聯接器與堆疊在其下的所述多個第一晶片聯接器能夠一體成型。
  8. 如請求項4所述的方法，其中，所述多個第二晶片聯接器與堆疊在其下的所述多個第一晶片聯接器在水準方向上的面積不同。
  9. 一種封裝件，包括：重佈線層，其包括第一側和第二側；多個第一凸點，其設置在所述重佈線層的第一側；第一晶片，其包括正面和背面，所述第一晶片的正面放置並組裝在所述重佈線層的第二側；晶片聯接器，其放置並組裝在所述重佈線層的第二側上，並且分別水準地放置並組裝在所述第一晶片的側面；多個第二凸點，其設置在所述第一晶片和所述重佈線層之間，並且設置在所述晶片聯接器和所述重佈線層之間；和第二晶片，其分別包括正面和背面，在所述第一晶片的背面和所述第一晶片聯接器的上方放置並組裝正面朝下的所述第二晶片，其中，所述封裝件被模塑處理成塑封結構，其中，所述第一晶片和所述晶片聯接器通過所述多個第二凸點組裝在所述重佈線層的第二側上；其中，所述晶片聯接器作為獨立的元件進行使用，其中，所述晶片聯接器被設置成在豎直方向上包含至少一個通孔，其中，所述晶片聯接器的上表面和下表面上均能夠設置導電線路，從而在一個表面上使不同的通孔電聯接。
  10. 如請求項9所述的封裝件，其中，所述第二晶片通過所述聯接器、至少一個第二凸點和所述重佈線層電聯接至所述第一晶片。
  11. 如請求項9所述的封裝件，其中，所述晶片聯接器是有源聯接器件或無源聯接器件。
  12. 一種封裝件，包括：重佈線層，其包括第一側和第二側；多個第一凸點，其設置在所述重佈線層的第一側；第一晶片，其包括正面和背面，所述第一晶片的正面放置並組裝在所述重佈線層的第二側；第一晶片聯接器，其放置並組裝在所述重佈線層的第二側上，並且水準地放置並組裝在所述第一晶片的側面；多個第二凸點，其設置在所述第一晶片和所述重佈線層之間，並且設置在所述第一晶片聯接器和所述重佈線層之間；至少一個第二晶片聯接器，其放置並組裝在所述第一晶片聯接器的上方；至少一個第二晶片，其包括正面和背面，所述至少一個第二晶片正面朝下地放置在所述第一晶片的背面並組裝在所述第一晶片聯接器的上方；和第三晶片，其放置在所述至少一個第二晶片的背面的上方並組裝在所述至少一個第二晶片聯接器的上方，其中，所述封裝件被模塑處理成塑封結構，其中，所述第一晶片和所述第一晶片聯接器通過所述多個第二凸點組裝在所述重佈線層的第二側上；其中，所述第一晶片聯接器和所述至少一個第二晶片聯接器作為獨立的元件進行使用，其中，所述第一晶片聯接器和所述至少一個第二晶片聯接器被設置成在豎直方向上包含至少一個通孔， 其中，所述第一晶片聯接器和所述至少一個第二晶片聯接器的上表面和下表面上均能夠設置導電線路，從而在一個表面上使不同的通孔電聯接。
  13. 如請求項12所述的封裝件，其中，所述至少一個第二晶片能夠通過所述第一晶片聯接器、至少一個第二凸點和所述重佈線層電聯接至所述第一晶片，或者所述至少一個第二晶片能夠通過所述至少一個第二晶片聯接器、所述第一晶片聯接器、至少一個第二凸點和所述重佈線層電聯接至所述第一晶片，其中，所述第三晶片能夠通過所述至少一個第二晶片聯接器和所述第一晶片聯接器電聯接至所述至少一個第二晶片，或者所述第三晶片能夠通過所述至少一個第二晶片聯接器電聯接至所述至少一個第二晶片，其中，所述第三晶片能夠通過所述至少一個第二晶片聯接器、所述第一晶片聯接器、所述至少一個第二凸點和所述重佈線層電聯接至所述第一晶片。
  14. 如請求項12所述的封裝件，其中，所述第一晶片聯接器是有源聯接器件或無源聯接器件，並且所述至少一個第二晶片聯接器是有源聯接器件或無源聯接器件。
  15. 如請求項12所述的封裝件，其中，所述至少一個第二晶片聯接器與堆疊在其下的所述第一晶片聯接器能夠一體成型。
  16. 如請求項12所述的封裝件，其中，所述至少一個第二晶片聯接器與堆疊在其下的所述第一晶片聯接器在水準方向上的面積不同。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190035761A1 (en) * 2017-07-28 2019-01-31 Eng Huat Goh Wirebond interconnect structures for stacked die packages
TW201906103A (zh) * 2017-06-30 2019-02-01 台灣積體電路製造股份有限公司 晶片封裝結構的製造方法
US20190088504A1 (en) * 2017-09-19 2019-03-21 Nxp B.V. Wafer level package and method of assembling same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8957525B2 (en) * 2012-12-06 2015-02-17 Texas Instruments Incorporated 3D semiconductor interposer for heterogeneous integration of standard memory and split-architecture processor
US9397071B2 (en) * 2013-12-11 2016-07-19 Intel Corporation High density interconnection of microelectronic devices
US9881859B2 (en) * 2014-05-09 2018-01-30 Qualcomm Incorporated Substrate block for PoP package
WO2017160284A1 (en) * 2016-03-16 2017-09-21 Intel Corporation Stairstep interposers with integrated shielding for electronics packages
KR102600106B1 (ko) * 2016-09-13 2023-11-09 삼성전자주식회사 반도체 패키지의 제조 방법
CN108389823A (zh) * 2018-01-31 2018-08-10 浙江卓晶科技有限公司 用于多芯片晶圆级扇出型三维立体封装结构及其封装工艺
US10672674B2 (en) * 2018-06-29 2020-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor device package having testing pads on a topmost die
CN110707075A (zh) * 2019-11-07 2020-01-17 杭州晶通科技有限公司 超高密度多芯片模组的三维扇出型封装结构与制备方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201906103A (zh) * 2017-06-30 2019-02-01 台灣積體電路製造股份有限公司 晶片封裝結構的製造方法
US20190035761A1 (en) * 2017-07-28 2019-01-31 Eng Huat Goh Wirebond interconnect structures for stacked die packages
US20190088504A1 (en) * 2017-09-19 2019-03-21 Nxp B.V. Wafer level package and method of assembling same

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