TW201906103A - 晶片封裝結構的製造方法 - Google Patents

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鄭心圃
陳碩懋
許峯誠
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台灣積體電路製造股份有限公司
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/215—Material
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
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Abstract

提供晶片封裝結構的製造方法，此方法包含在載體基底上方形成第一介電層，第一介電層是連續的介電層且具有開口。此方法包含在第一介電層上方和在開口中形成第一布線層，第一介電層和第一布線層一起形成重分布結構，且重分布結構具有第一表面和第二表面。此方法包含在第一表面上方設置第一晶片和第一導電凸塊，在第一表面上方形成第一模製層，以及移除載體基底。此方法還包含在第二表面上方設置第二晶片和第二導電凸塊，以及在第二表面上方形成第二模製層。

Description

晶片封裝結構的製造方法
本發明實施例是關於半導體技術，特別是有關於晶片封裝結構及其製造方法。
半導體積體電路(Integrated Circuit，IC)工業經歷快速成長，在積體電路的材料和設計上之技術進展已經產生了數個世代的積體電路，每一世代皆較前一世代具有更小且更複雜的電路。然而，這些進展也增加了積體電路之處理和製造的複雜度。
在積體電路演進的歷程中，當幾何尺寸(亦即使用生產製程可以產生的最小組件(或線))縮減時，功能密度(亦即單位晶片面積的互連裝置數量)通常也增加。此尺寸縮減的製程藉由提高生產效率和降低相關成本而提供了一些效益。
然而，由於不斷地縮減部件(feature)尺寸，生產製程變得更難以實施。因此，以越來越小的尺寸形成可靠的半導體裝置是一項挑戰。
根據本發明的一些實施例，提供晶片封裝結構的製造方法。此方法包含在載體基底上方形成第一介電層，其中第一介電層具有第一開口，在第一介電層上方和在第一開口中形成第一布線層，其中第一介電層和第一布線層一起形 成重分布結構，且重分布結構具有第一表面和與第一表面相反的第二表面，在第一表面上方設置第一晶片和第一導電凸塊，其中第一導電凸塊介於第一晶片和重分布結構之間，在第一表面上方形成第一模製層，以環繞第一晶片和第一導電凸塊，移除載體基底，在第二表面上方設置第二晶片和第二導電凸塊，其中第二導電凸塊介於第二晶片和重分布結構之間，以及在第二表面上方形成第二模製層，以環繞第二晶片和第二導電凸塊。
根據本發明的一些實施例，提供晶片封裝結構的製造方法。此方法包含在載體基底上方設置第一晶片，其中第一晶片包含基底和在基底上方的導電墊，在載體基底上方形成第一模製層以環繞第一晶片，在第一模製層和第一晶片上方形成介電層，其中介電層具有第一開口，在介電層上方和在第一開口中形成布線層，介電層和布線層一起形成第一重分布結構，第一重分布結構具有第一表面和與第一表面相反的第二表面，第二表面面對第一晶片，且導電墊介於基底和第一重分布結構之間，在第一表面上方形成第一導電柱，其中第一導電柱電性連接至布線層，在第一表面上方設置第二晶片和第一導電凸塊，其中第一導電凸塊介於第二晶片和第一重分布結構之間，在第一表面上方形成第二模製層以環繞第一導電柱、第二晶片和第一導電凸塊，以及移除載體基底。
根據本發明的一些實施例，提供晶片封裝結構。此晶片封裝結構包含第一重分布結構，其包含介電結構和在 介電結構中的複數個布線層，其中第一重分布結構具有第一表面和與第一表面相反的第二表面，第一晶片在第一表面上方，第一導電凸塊介於第一晶片和第一重分布結構之間，第一導電柱在第一表面上方，相鄰於第一晶片且電性連接至這些布線層，第二晶片在第二表面上方，其中第二晶片包含基底和在基底上方的導電墊，且導電墊介於基底和第一重分布結構之間，第一模製層在第一表面上方，以環繞第一晶片、第一導電凸塊和第一導電柱，以及第二模製層在第二表面上方以環繞第二晶片。
110、170、310、1110、C‧‧‧載體基底
120、120A、120B、250、320‧‧‧重分布結構
120a、120b‧‧‧表面
121、123、125、127、144、214、251、253、255、257、264、344、612‧‧‧介電層
121a、121b、123a、125a、127a、251a、255a、257a、1132‧‧‧開口
122、124、126、252、254、256‧‧‧布線層
122a、124a、126a‧‧‧導線
128a、128b、182、184、258、322、324‧‧‧導電墊
130、190、330、330a、1140、1170‧‧‧導電柱
132、192、321、332a‧‧‧頂面
140、140a、210、260、340‧‧‧晶片
142、212、262、342、611、2900‧‧‧基底
142a、212a、262a、342a‧‧‧正面
142b、212b、262b、342b‧‧‧背面
142c、212c、262c、342c‧‧‧電子元件
146、216、266、346‧‧‧接合墊
148、218、268、348、613‧‧‧導電結構
149‧‧‧絕緣層
150、220、240、270、290、350、380、1010、1180、2110、3100‧‧‧導電凸塊
160、230、280、360、370、1160、1190‧‧‧模製層
200、200a、300、400、500、600、700、800、900、1000、2100、2100a、2200、2300、2400、2500、2600、 2700、2800‧‧‧晶片封裝結構
610‧‧‧中介結構
611a‧‧‧通孔
614、D、D1、D2‧‧‧介電結構
615、R、R1、R2‧‧‧布線結構
1120、1150、A、A1‧‧‧黏著層
1130‧‧‧緩衝層
2910‧‧‧基座部分
2912、2914‧‧‧側
2920‧‧‧第一接合墊
2930‧‧‧第二接合墊
H1、H2、H3‧‧‧高度
L1、L2‧‧‧長度
S‧‧‧內壁
T1、T2‧‧‧厚度
T3、T4‧‧‧總厚度
U1、U2、U3、U4、U5、U6、U7‧‧‧底部填充層
V1、V2‧‧‧方向
W1、W2、W3、W4‧‧‧寬度
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件(feature)並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。
第1A-1M圖是根據一些實施例之形成晶片封裝結構的製造過程之各個階段的剖面示意圖。
第2圖是根據一些實施例之晶片封裝結構的剖面示意圖。
第3圖是根據一些實施例之晶片封裝結構的剖面示意圖。
第4圖是根據一些實施例之晶片封裝結構的剖面示意圖。
第5圖是根據一些實施例之晶片封裝結構的剖面示意圖。
第6圖是根據一些實施例之晶片封裝結構的剖面示意圖。
第7圖是根據一些實施例之晶片封裝結構的剖面示意圖。
第8A-8E圖是根據一些實施例之形成晶片封裝結構的製造過程之各個階段的剖面示意圖。
第9圖是根據一些實施例之晶片封裝結構的剖面示意圖。
第10圖是根據一些實施例之晶片封裝結構的剖面示意圖。
第11圖是根據一些實施例之晶片封裝結構的剖面示意圖。
第12A-12B圖是根據一些實施例之形成晶片封裝結構的製造過程之各個階段的剖面示意圖。
第13A-13B圖是根據一些實施例之形成晶片封裝結構的製造過程之各個階段的剖面示意圖。
第14圖是根據一些實施例之晶片封裝結構的剖面示意圖。
以下內容提供了很多不同的實施例或範例，用於實施本發明實施例的不同部件。組件和配置的具體實施例或範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件之上，可能包含第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。此外，本發明實施例在不同範例中可重複使用參考數字及/或字母，此重複是為了簡化和清楚之目的，並非指定所討論的不同實施例及/或組態之間的關係。
再者，空間上相關的措辭，例如「在......之下」、「在......下方」、「下方的」、「在......上方」、「上 方的」和其他類似的用語可用於此，以方便描述如圖所示之一元件或部件與其他元件或部件之間的關係。此空間上相關的措辭意欲包含除圖式描繪之方向外，使用或操作中的裝置之不同方向。裝置可以其他方向定位(旋轉90度或其他定位方向)，且在此使用的空間相關描述可同樣依此解讀。應理解的是，可以在此方法之前、期間和之後提供額外的操作，且對此方法的其他實施例而言，可以取代或消除在此描述的一些操作。
此外，本發明實施例還可以包含其他的部件和製程。舉例來說，可以包含測試結構，以幫助驗證測試3D封裝或3D積體電路裝置。測試結構可以包含例如在重分布(redistribution)層中或在基底上形成的測試墊(pads)，其容許測試3D封裝或3D積體電路、使用探針(probe)和/或探針卡以及類似的用途。驗證測試可以在中間結構及最終結構上實施。此外，在此揭示的結構和方法可以與測試方法結合使用，測試方法包含已知的良好晶粒(dies)的中間驗證，以增加產量並降低成本。
第1A-1M圖是根據一些實施例之形成晶片封裝結構的製造過程之各個階段的剖面示意圖。根據一些實施例，如第1A圖所示，提供載體基底(carrier substrate)110。根據一些實施例，載體基底110配置為在後續的製程步驟期間提供暫時的機械上和結構上的支撐。根據一些實施例，載體基底110包含玻璃、氧化矽、氧化鋁、金屬，前述之組合及/或類似的材料。根據一些實施例，載體基底110包含金屬框(frame)。
根據一些實施例，如第1A圖所示，在載體基底110上方形成黏著層A。根據一些實施例，黏著層A與載體基底110直接接觸。根據一些實施例，黏著層A順形地(conformally)形成在載體基底110上。根據一些實施例，黏著層A由絕緣材料製成，例如聚合物材料。使用塗布(coating)製程或其他合適的製程形成黏著層A。
根據一些實施例，如第1A圖所示，在黏著層A上方形成介電層121。根據一些實施例，介電層121與黏著層A直接接觸。根據一些實施例，介電層121順形地形成在黏著層A上。根據一些實施例，介電層121由絕緣材料製成，例如聚合物材料(例如聚苯并唑(polybenzoxazole)或聚亞醯胺(polyimide))、氮化物(例如氮化矽)、氧化物(例如氧化矽)、氮氧化矽或類似的材料。使用塗布製程、沉積製程或其他合適的製程形成介電層121。
根據一些實施例，如第1A圖所示，移除介電層121的一部分以在介電層121中形成開口121a。根據一些實施例，開口121a將黏著層A的一部分暴露出來。在一些實施例中，介電層121由感光(photosensitive)材料製成，且移除介電層121包含實施微影(photolithography)製程。在一些實施例中，移除介電層121包含實施微影製程和蝕刻製程。
根據一些實施例，如第1A圖所示，在介電層121上方形成布線(wiring)層122。根據一些實施例，布線層122延伸進入開口121a。根據一些實施例，布線層122與黏著層A直接接觸。在一些實施例中，以布線層122填充開口121a。根據 一些實施例，布線層122包含導線122a。根據一些實施例，布線層122由導電材料製成，例如金屬(像是銅、鋁或鎢)。
根據一些實施例，如第1A圖所示，在介電層121和布線層122上方形成介電層123。根據一些實施例，介電層123由絕緣材料製成，例如聚合物材料(例如聚苯并唑或聚亞醯胺)、氮化物(例如氮化矽)、氧化物(例如氧化矽)、氮氧化矽或類似的材料。使用塗布製程、沉積製程或其他合適的製程形成介電層123。
根據一些實施例，如第1A圖所示，移除介電層123的一部分以在介電層123中形成開口123a。根據一些實施例，開口123a將布線層122的一部分暴露出來。在一些實施例中，介電層123由感光材料製成，且移除介電層123包含實施微影製程。在一些實施例中，移除介電層123包含實施微影製程和蝕刻製程。
根據一些實施例，如第1A圖所示，在介電層123上方形成布線層124。根據一些實施例，布線層124延伸進入開口123a以與布線層122電性連接。根據一些實施例，布線層124與布線層122直接接觸。
在一些實施例中，以布線層124填充開口123a。根據一些實施例，布線層124包含導線124a。根據一些實施例，布線層124由導電材料製成，例如金屬(像是銅、鋁或鎢)。
根據一些實施例，如第1A圖所示，在介電層123和布線層124上方形成介電層125。根據一些實施例，介電層 125由絕緣材料製成，例如聚合物材料(例如聚苯并唑(polybenzoxazole，PBO)或聚亞醯胺)、氮化物(例如氮化矽)、氧化物(例如氧化矽)、氮氧化矽或類似的材料。使用塗布製程、沉積製程或其他合適的製程形成介電層125。
根據一些實施例，如第1A圖所示，移除介電層125的一部分以在介電層125中形成開口125a。根據一些實施例，開口125a將布線層124的一部分暴露出來。在一些實施例中，介電層125由感光材料製成，且移除介電層125包含實施微影製程。在一些實施例中，移除介電層125包含實施微影製程和蝕刻製程。
根據一些實施例，如第1A圖所示，在介電層125上方形成布線層126。根據一些實施例，布線層126延伸進入開口125a以與布線層124電性連接。根據一些實施例，布線層126與布線層124直接接觸。
在一些實施例中，以布線層126填充開口125a。根據一些實施例，布線層126包含導線126a。根據一些實施例，布線層126由導電材料製成，例如金屬(像是銅、鋁或鎢)。
根據一些實施例，如第1A圖所示，在介電層125和布線層126上方形成介電層127。根據一些實施例，介電層127由絕緣材料製成，例如聚合物材料(例如聚苯并唑或聚亞醯胺)、氮化物(例如氮化矽)、氧化物(例如氧化矽)、氮氧化矽或類似的材料。使用塗布製程、沉積製程或其他合適的製程形成介電層127。
根據一些實施例，如第1A圖所示，移除介電層127的一部分以在介電層127中形成開口127a。根據一些實施例，開口127a將布線層126的一部分暴露出來。在一些實施例中，介電層127由感光材料製成，且移除介電層127包含實施微影製程。在一些實施例中，移除介電層127包含實施微影製程和蝕刻製程。
根據一些實施例，如第1A圖所示，在介電層127上方形成導電墊128a和128b。根據一些實施例，導電墊128a環繞導電墊128b。根據一些實施例，導電墊128a和128b延伸進入開口127a以與布線層126電性連接。
根據一些實施例，導電墊128a和128b與布線層126直接接觸。根據一些實施例，導電墊128a和128b由導電材料製成，例如金屬(像是銅、鋁或鎢)。在一些其他的實施例中(未繪示)，不形成導電墊128a。
在一些實施例中，所有的介電層121、123、125和127是連續的介電層。根據一些實施例，介電層121、123、125和127一起形成介電結構D。根據一些實施例，布線層122、124和126一起形成布線結構R。
根據一些實施例，在介電結構D中形成布線結構R。根據一些實施例，介電結構D、布線結構R及導電墊128a和128b一起形成重分布結構120。根據一些實施例，重分布結構120具有表面120a和120b。根據一些實施例，表面120b與表面120a相反。根據一些實施例，表面120b面對載體基底110。
根據一些實施例，如第1A圖所示，在導電墊128a 上方形成導電柱130。根據一些實施例，導電柱130與導電墊128a和布線結構R電性連接。根據一些實施例，導電柱130在重分布結構120的表面120a上方。
使用電鍍製程或其他合適的製程形成導電柱130。根據一些實施例，導電柱130由導電材料製成，例如金屬(像是銅、鋁或鎢)或前述之合金。
根據一些實施例，如第1B圖所示，提供晶片140。為了簡化的目的，根據一些實施例，第1B圖只繪示一個晶片140。根據一些實施例，每一個晶片140包含基底142、電子元件142c、介電層144、接合墊(bonding pads)146和導電結構148。
根據一些實施例，基底142也可以稱為半導體基底、系統單晶片(system-on-chip，SoC)、邏輯晶粒(logic die)或記憶體晶粒(memory die)。根據一些實施例，基底142由至少一個元素半導體材料製成，包含單晶、多晶或非晶(amorphous)結構的矽或鍺。
在一些其他的實施例中，基底142由化合物半導體，例如碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)；合金半導體，例如矽鍺(SiGe)、磷砷化鎵(GaAsP)；或前述之組合製成。基底142也可以包含多層半導體、絕緣體上的半導體(semiconductor on insulator，SOI)(例如在絕緣體上的矽或在絕緣體上的鍺)或前述之組合。
根據一些實施例，基底142具有正面142a和與正 面142a相反的背面142b。在一些實施例中，在正面142a上或在鄰近正面142a的基底142中形成電子元件142c。電子元件142c包含主動元件(active elements)(例如電晶體、二極體或類似的元件)及/或被動元件(passive elements)(例如電阻器、電容器、電感器或類似的元件)。
在一些實施例中，主動元件(例如電晶體、二極體或類似的元件)和被動元件(例如電阻器、電容器、電感器或類似的元件)不在背面142b上或不在鄰近背面142b的基底142中形成。亦即，沒有主動元件且沒有被動元件直接形成在背面142b上或鄰近背面142b的基底142中。在一些其他的實施例中，在背面142b上或在鄰近背面142b的基底142中形成主動元件(例如電晶體、二極體或類似的元件)和被動元件(例如電阻器、電容器、電感器或類似的元件)。
根據一些實施例，如第1B圖所示，在每一個晶片140中，於基底142上方形成介電層144。根據一些實施例，在介電層144中形成接合墊146。根據一些實施例，接合墊146與形成在基底142中/上方的電子元件142c電性連接。根據一些實施例，接合墊146由導電材料製成，例如金屬(像是銅或鋁)。
根據一些實施例，如第1B圖所示，在各自的接合墊146上方形成導電結構148。根據一些實施例，導電結構148與其下方的接合墊146電性連接。根據一些實施例，導電結構148包含導電柱。根據一些實施例，導電結構148也稱為導電凸塊(bumps)。根據一些實施例，導電結構148由導電材料製 成，例如金屬(像是銅、鋁或鎢)。
根據一些實施例，如第1C圖所示，晶片140經由導電凸塊150與導電墊128b接合。根據一些實施例，導電凸塊150介於晶片140的導電結構148與導電墊128b之間。
根據一些實施例，晶片140經由導電凸塊150電性連接至導電墊128b和布線結構R，導電凸塊150在晶片140與導電墊128b之間。根據一些實施例，晶片140和導電凸塊150位於重分布結構120的表面120a上方。根據一些實施例，導電凸塊150由銲接(solder)材料製成，例如錫(Sn)和銀(Ag)，或者其他合適的導電材料。根據一些實施例，導電凸塊150是銲球。
根據一些實施例，如第1C圖所示，在表面120a上方形成模製(molding)層160，以覆蓋並環繞晶片140、導電凸塊150和導電柱130。模製層160由聚合物材料或其他合適的絕緣材料製成。根據一些實施例，模製層160與晶片140、導電凸塊150和導電柱130直接接觸。
根據一些實施例，如第1D圖所示，將模製層160的頂部移除，以暴露出導電柱130的頂面132。在一些實施例中(未繪示)，在移除製程之後，晶片140的頂面也暴露出來。根據一些實施例，移除製程包含平坦化製程，例如化學機械製程(chemical mechanical process)。
根據一些實施例，如第1E圖所示，將模製層160與載體基底170接合，並上下顛倒翻轉。根據一些實施例，載體基底170配置為在後續的製程步驟期間提供暫時的機械上和結構上的支撐。
根據一些實施例，載體基底170包含玻璃、氧化矽、氧化鋁、金屬、前述之組合及/或類似的材料。根據一些實施例，載體基底170包含金屬框。根據一些實施例，如第1E圖所示，移除載體基底110和黏著層A。
根據一些實施例，如第1E圖所示，移除介電層121的一部分，以在介電層121中形成開口121b。根據一些實施例，開口121b將布線層122的一部分暴露出來。根據一些實施例，介電層121的一部分之移除製程包含微影製程和蝕刻製程。
根據一些實施例，如第1E圖所示，在介電層121(或表面120b)上方形成導電墊182和184。根據一些實施例，導電墊182設置在開口121a中的布線層122上方。根據一些實施例，導電墊182與布線層122電性連接。根據一些實施例，導電墊182與布線層122直接接觸。
根據一些實施例，導電墊184延伸進入開口121b。根據一些實施例，導電墊184與布線層122電性連接。根據一些實施例，導電墊184與布線層122直接接觸。
根據一些實施例，在開口121a中的布線層122具有寬度W1，寬度W1在朝向導電墊182或表面120b的方向V1上減少。根據一些實施例，開口121b中的導電墊184具有寬度W2，寬度W2在朝向布線層122或表面120a的方向V2上減少。根據一些實施例，方向V1與方向V2相反。
根據一些實施例，如第1E圖所示，在導電墊182上方形成導電柱190。根據一些實施例，導電柱190與導電墊 182和布線結構R電性連接。根據一些實施例，導電柱190在重分布結構120的表面120b上方。
使用電鍍製程或其他合適的製程形成導電柱190。根據一些實施例，導電柱190由導電材料製成，例如金屬(像是銅、鋁或鎢)或前述之合金。
根據一些實施例，如第1F圖所示，提供晶片210。為了簡化的目的，根據一些實施例，第1F圖只繪示一個晶片210。根據一些實施例，每一個晶片210包含基底212、電子元件212c、介電層214、接合墊216和導電結構218。
基底212也稱為半導體基底、系統單晶片(SoC)、邏輯晶粒或記憶體晶粒。根據一些實施例，基底212由至少一個元素半導體材料組成，包含單晶、多晶或非晶結構的矽或鍺。
在一些其他的實施例中，基底212由化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦；合金半導體，例如矽鍺(SiGe)、磷砷化鎵(GaAsP)；或前述之組合製成。基底212也可以包含多層半導體、絕緣體上的半導體(SOI)(例如在絕緣體上的矽或在絕緣體上的鍺)或前述之組合。
根據一些實施例，基底212具有正面212a和與正面212a相反的背面212b。在一些實施例中，在正面212a上或在鄰近正面212a的基底212中形成電子元件212c。電子元件212c包含主動元件(例如電晶體、二極體或類似的元件)及/或被動元件(例如電阻器、電容器、電感器或類似的元件)。
在一些實施例中，主動元件(例如電晶體、二極體或類似的元件)和被動元件(例如電阻器、電容器、電感器或類似的元件)不在背面212b上或不在鄰近背面212b的基底212中形成。亦即，沒有主動元件且沒有被動元件直接形成在背面212b上或鄰近背面212b的基底212中。在一些其他的實施例中，在背面212b上或在鄰近背面212b的基底212中形成主動元件(例如電晶體、二極體或類似的元件)和被動元件(例如電阻器、電容器、電感器或類似的元件)。
根據一些實施例，如第1F圖所示，在每一個晶片210中，於基底212上方形成介電層214。根據一些實施例，在介電層214中形成接合墊216。根據一些實施例，接合墊216與形成在基底212中/上方的電子元件212c電性連接。根據一些實施例，接合墊216由導電材料製成，例如金屬(像是銅或鋁)。
根據一些實施例，如第1F圖所示，在各自的接合墊216上方形成導電結構218。根據一些實施例，導電結構218與其下方的接合墊216電性連接。根據一些實施例，導電結構218包含導電柱。根據一些實施例，導電結構218由導電材料製成，例如金屬(像是銅、鋁或鎢)。
根據一些實施例，如第1G圖所示，晶片210經由導電凸塊220與導電墊184接合。根據一些實施例，導電凸塊220介於晶片210的導電結構218與導電墊184之間。
根據一些實施例，晶片210經由導電凸塊220電性連接至導電墊184和布線結構R，導電凸塊220在晶片210與導 電墊184之間。根據一些實施例，晶片210和導電凸塊220位於重分布結構120的表面120b上方。根據一些實施例，導電凸塊220由銲接材料製成，例如錫(Sn)和銀(Ag)，或者其他合適的導電材料。根據一些實施例，導電凸塊220是銲球。
根據一些實施例，如第1G圖所示，在表面120b上方形成模製層230，以覆蓋並環繞晶片210、導電凸塊220和導電柱190。模製層230由聚合物材料或其他合適的絕緣材料製成。根據一些實施例，模製層230與晶片210、導電凸塊220和導電柱190直接接觸。
在一些實施例中，將模製層230的頂部移除，以暴露出導電柱190的頂面192。在一些實施例中(未繪示)，在移除製程之後，也將晶片210的頂面暴露出來。根據一些實施例，移除製程包含平坦化製程，例如化學機械製程。
根據一些實施例，如第1H圖所示，移除載體基底170。根據一些實施例，如第1H圖所示，形成導電凸塊240以連接至導電柱130。根據一些實施例，導電凸塊240物理性且電性地連接至導電柱130。根據一些實施例，導電凸塊240由銲接材料製成，例如錫和銀，或者其他合適的導電材料。在一些實施例中，導電凸塊240是銲球。
根據一些實施例，如第1H圖所示，實施切割(dicing)製程，將模製層160和230及重分布結構120切割成個別的晶片封裝結構200。為了簡化的目的，根據一些實施例，第1H圖只繪示一個晶片封裝結構200。
根據一些實施例，每一個晶片封裝結構200包含 重分布結構120、晶片140和210、導電凸塊150和220、模製層160和230以及導電柱130和190。
根據一些實施例，在晶片封裝結構200中，基底212的正面212a與基底142的正面142a相互面對，且因此晶片封裝結構200也稱為面對面晶片封裝結構(face-to-face chip package structure)。因為正面212a和142c相互面對，介於電子元件212c和142c之間的導電路徑因而縮短。因此，改善了電子元件212c和142c之間的訊號傳輸速度。結果，改善了晶片封裝結構200的效能。
在一些實施例中，晶片140的厚度T1與晶片210的厚度T2不同。在一些實施例中，晶片140的厚度T1與晶片210的厚度T2相同。
根據一些實施例，如第1I圖所示，提供載體基底C。根據一些實施例，載體基底C配置為在後續的製程步驟期間提供暫時的機械上和結構上的支撐。根據一些實施例，載體基底C包含玻璃、氧化矽、氧化鋁、金屬、前述之組合及/或類似的材料。根據一些實施例，載體基底C包含金屬框。
根據一些實施例，如第1I圖所示，在載體基底C上方形成黏著層A1。根據一些實施例，黏著層A1與載體基底C直接接觸。根據一些實施例，黏著層A1由絕緣材料製成，例如聚合物材料。使用塗布製程或其他合適的製程形成黏著層A1。
根據一些實施例，如第1I圖所示，在黏著層A1上方按順序地形成介電層251、布線層252、介電層253、布線層 254、介電層255、布線層256、介電層257和導電墊258。
根據一些實施例，介電層251與黏著層A1直接接觸。根據一些實施例，介電層251具有開口251a將黏著層A1的一部分暴露出來。根據一些實施例，介電層251由絕緣材料製成，例如聚合物材料(例如聚苯并唑(polybenzoxazole)或聚亞醯胺(polyimide))、氮化物(例如氮化矽)、氧化物(例如氧化矽)、氮氧化矽或類似的材料。
根據一些實施例，布線層252在介電層251上方形成且延伸進入開口251a。根據一些實施例，布線層252與黏著層A1直接接觸。根據一些實施例，布線層252由導電材料製成，例如金屬(像是銅、鋁和鎢)。
根據一些實施例，在布線層252和介電層251上方形成介電層253。根據一些實施例，介電層253具有開口253a將布線層252的一部分暴露出來。根據一些實施例，布線層254在介電層253上方形成且延伸進入開口253a。根據一些實施例，布線層254與布線層252電性連接。
根據一些實施例，在布線層254和介電層253上方形成介電層255。根據一些實施例，介電層255具有開口255a將布線層254的一部分暴露出來。根據一些實施例，布線層256在介電層255上方形成且延伸進入開口255a。根據一些實施例，布線層256與布線層254電性連接。
根據一些實施例，在布線層256和介電層255上方形成介電層257。根據一些實施例，介電層257具有開口257a將布線層256的一部分暴露出來。根據一些實施例，導電墊 258在介電層257上方形成且延伸進入開口257a。根據一些實施例，導電墊258與布線層256電性連接。
根據一些實施例，介電層253、255和257由介電材料製成，其與介電層251的材料相同或相似。根據一些實施例，布線層254和256及導電墊258由導電材料製成，其與布線層252的材料相同或相似。
根據一些實施例，介電層251、253、255和257一起形成介電結構D1。根據一些實施例，布線層252、254和256一起形成布線結構R1。根據一些實施例，在介電結構D1中形成布線結構R1。根據一些實施例，介電結構D1、布線結構R1和導電墊258一起形成重分布結構250。
根據一些實施例，如第1I圖所示，提供晶片260。根據一些實施例，每一個晶片260包含基底262、介電層264、接合墊266和導電結構268。
基底262也稱為半導體基底、系統單晶片(SoC)、邏輯晶粒或記憶體晶粒。根據一些實施例，基底262由至少一個元素半導體材料組成，包含單晶、多晶或非晶結構的矽或鍺。
在一些其他的實施例中，基底262由化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦；合金半導體，例如矽鍺(SiGe)、磷砷化鎵(GaAsP)；或前述之組合製成。基底262也可以包含多層半導體、絕緣體上的半導體(SOI)(例如在絕緣體上的矽或在絕緣體上的鍺)或前述之組合。
根據一些實施例，基底262具有正面262a和與正面262a相反的背面262b。在一些實施例中，在正面262a上或鄰近正面262a的基底212中形成電子元件262c。電子元件262c包含主動元件(例如電晶體、二極體或類似的元件)及/或被動元件(例如電阻器、電容器、電感器或類似的元件)。
在一些實施例中，主動元件(例如電晶體、二極體或類似的元件)和被動元件(例如電阻器、電容器、電感器或類似的元件)不在背面262b上或不在鄰近背面262b的基底262中形成。亦即，沒有主動元件且沒有被動元件直接形成在背面262b上或鄰近背面262b的基底262中。在一些其他的實施例中，在背面262b上或在鄰近背面262b的基底262中形成主動元件(例如電晶體、二極體或類似的元件)和被動元件(例如電阻器、電容器、電感器或類似的元件)。
根據一些實施例，如第1I圖所示，在每一個晶片260中，於基底262上方形成介電層264。根據一些實施例，在介電層264中形成接合墊266。根據一些實施例，接合墊266與形成在基底262中/上方的電子元件262c電性連接。根據一些實施例，接合墊266由導電材料製成，例如金屬(像是銅或鋁)。
根據一些實施例，如第1I圖所示，在各自的接合墊266上方形成導電結構268。根據一些實施例，導電結構268與接合墊266電性連接。根據一些實施例，導電結構268包含導電柱。根據一些實施例，導電結構268由導電材料製成，例如金屬(像是銅、鋁或鎢)。
根據一些實施例，如第1I圖所示，晶片260經由導電凸塊270與導電墊258接合。根據一些實施例，導電凸塊270介於晶片260的導電結構268與導電墊258之間。
根據一些實施例，晶片260經由導電凸塊270電性連接至導電墊258和布線結構R1，導電凸塊270在晶片260與導電墊258之間。根據一些實施例，導電凸塊270由銲接材料製成，例如錫和銀，或者其他合適的導電材料。
根據一些實施例，如第1I圖所示，在重分布結構250上方形成模製層280，以覆蓋並環繞晶片260和導電凸塊270。模製層280由聚合物材料或其他合適的絕緣材料製成。根據一些實施例，模製層280與晶片260和導電凸塊270直接接觸。
根據一些實施例，如第1J圖所示，移除載體基底C和黏著層A1。根據一些實施例，如第1J圖所示，形成導電凸塊290以連接至布線結構R1。根據一些實施例，導電凸塊290物理性且電性地連接至布線結構R1。根據一些實施例，導電凸塊290由銲接材料製成，例如錫和銀，或者其他合適的導電材料。在一些實施例中，導電凸塊290是銲球。
根據一些實施例，如第1J圖所示，實施切割製程將模製層280和重分布結構250切割成個別的晶片封裝結構300。為了簡化的目的，根據一些實施例，第1J圖只繪示一個晶片封裝結構300。根據一些實施例，每一個晶片封裝結構300包含重分布結構250、晶片260、導電凸塊270和模製層280。
根據一些實施例，如第1K圖所示，提供載體基底310。根據一些實施例，載體基底310配置為在後續的製程步驟期間提供暫時的機械上和結構上的支撐。根據一些實施例，載體基底310包含玻璃、氧化矽、氧化鋁、金屬、前述之組合及/或類似的材料。根據一些實施例，載體基底310包含金屬框。
根據一些實施例，如第1K圖所示，在載體基底310上方形成重分布結構320。根據一些實施例，重分布結構320包含介電結構D2、布線結構R2及導電墊322和324。根據一些實施例，在介電結構D2中形成布線結構R2。根據一些實施例，導電墊322和324在介電結構D2上方形成且與布線結構R2電性連接。
根據一些實施例，介電結構D2由絕緣材料製成，例如聚合物材料(例如聚苯并唑(polybenzoxazole)或聚亞醯胺(polyimide))、氮化物(例如氮化矽)、氧化物(例如氧化矽)、氮氧化矽或類似的材料。根據一些實施例，布線結構R2由導電材料製成，例如金屬(像是銅、鋁或鎢)。
根據一些實施例，如第1K圖所示，在導電墊322上方形成導電柱330。根據一些實施例，導電柱330與導電墊322和布線結構R2電性連接。
根據一些實施例，如第1K圖所示，提供晶片340。根據一些實施例，每一個晶片340包含基底342、介電層344、接合墊346和導電結構348。
基底342也稱為半導體基底、系統單晶片(SoC)、 邏輯晶粒或記憶體晶粒。根據一些實施例，基底342由至少一個元素半導體材料組成，包含單晶、多晶或非晶結構的矽或鍺。
在一些其他的實施例中，基底342由化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦；合金半導體，例如矽鍺(SiGe)、磷砷化鎵(GaAsP)；或前述之組合製成。基底342也可以包含多層半導體、絕緣體上的半導體(SOI)(例如在絕緣體上的矽或在絕緣體上的鍺)或前述之組合。
根據一些實施例，基底342具有正面342a和與正面342a相反的背面342b。在一些實施例中，在正面342a上或在鄰近正面342a的基底342中形成電子元件342c。電子元件342c包含主動元件(例如電晶體、二極體或類似的元件)及/或被動元件(例如電阻器、電容器、電感器或類似的元件)。
在一些實施例中，主動元件(例如電晶體、二極體或類似的元件)和被動元件(例如電阻器、電容器、電感器或類似的元件)不在背面342b上或不在相鄰於背面342b的基底342中形成。亦即，沒有主動元件且沒有被動元件直接形成在背面342b上或鄰近背面342b的基底342中。在一些其他的實施例中，在背面342b上或在鄰近背面342b的基底342中形成主動元件(例如電晶體、二極體或類似的元件)和被動元件(例如電阻器、電容器、電感器或類似的元件)。
根據一些實施例，如第1K圖所示，在每一個晶片340中，於基底342上方形成介電層344。根據一些實施例，在 介電層344中形成接合墊346。根據一些實施例，接合墊346與形成在基底342中/上方的電子元件342c電性連接。根據一些實施例，接合墊346由導電材料製成，例如金屬(像是銅或鋁)。
根據一些實施例，如第1K圖所示，在各自的接合墊346上方形成導電結構348。根據一些實施例，導電結構348與接合墊346電性連接。根據一些實施例，導電結構348包含導電柱。根據一些實施例，導電結構348由導電材料製成，例如金屬(像是銅、鋁或鎢)。
根據一些實施例，如第1K圖所示，晶片340經由導電凸塊350與導電墊324接合。根據一些實施例，導電凸塊350介於晶片340的導電結構348與導電墊324之間。
根據一些實施例，晶片340經由導電凸塊350電性連接至導電墊324和布線結構R2，導電凸塊350在晶片340與導電墊324之間。根據一些實施例，導電凸塊350由銲接材料製成，例如錫和銀，或者其他合適的導電材料。
根據一些實施例，如第1K圖所示，在重分布結構320上方形成模製層360，以覆蓋並環繞晶片340、導電凸塊350和導電柱330。模製層360由聚合物材料或其他合適的絕緣材料製成。根據一些實施例，模製層360與晶片340和導電凸350直接接觸。
根據一些實施例，如第1L圖所示，晶片封裝結構200經由導電凸塊240接合至導電柱330。根據一些實施例，導電凸塊240介於導電柱130和330之間。根據一些實施例，導電 柱130經由導電凸塊240與導電柱330電性連接。
根據一些實施例，如第1L圖所示，晶片封裝結構300經由導電凸塊290與導電柱190接合。根據一些實施例，導電凸塊290介於導電柱190和布線結構R1之間。根據一些實施例，導電柱190經由導電凸塊290與布線結構R1電性連接。
根據一些實施例，如第1L圖所示，在模製層360上方形成模製層370，以覆蓋和圍繞晶片封裝結構200和300及導電凸塊240和290。模製層370由聚合物材料或其他合適的絕緣材料製成。根據一些實施例，模製層370與晶片封裝結構200和300及導電凸塊240和290直接接觸。
根據一些實施例，如第1L圖所示，移除載體基底310。根據一些實施例，如第1L圖所示，形成導電凸塊380以與布線結構R2連接。根據一些實施例，導電凸塊380物理性且電性地連接至布線結構R2。根據一些實施例，導電凸塊380由銲接材料製成，例如錫和銀，或者其他合適的導電材料。根據一些實施例，導電凸塊380是銲球。
根據一些實施例，如第1M圖所示，實施切割製程將模製層360和370及重分布結構320切割成個別的晶片封裝結構400。為了簡化的目的，根據一些實施例，第1M圖只繪示一個晶片封裝結構400。
根據一些實施例，每一個晶片封裝結構400包含晶片封裝結構200和300、重分布結構320、晶片340、導電凸塊240、290、350和380、模製層360和370及導電柱330。根據一些實施例，在晶片封裝結構400中，模製層360和370及重分 布結構320的側壁為共平面(coplanar)。
第2圖是根據一些實施例之晶片封裝結構的剖面示意圖。根據一些實施例，如第2圖所示，晶片封裝結構500類似於第1M圖中的晶片封裝結構400，除了晶片封裝結構500更包含底部填充(underfill)層U1、U2、U3和U4。
根據一些實施例，在形成模製層230之前，在晶片210和重分布結構120之間形成底部填充層U1。根據一些實施例，底部填充層U1環繞導電凸塊220、導電結構218和導電墊184。
根據一些實施例，底部填充層U1與導電凸塊220、導電結構218和導電墊184直接接觸。根據一些實施例，底部填充層U1包含絕緣材料(例如聚合物材料)。
根據一些實施例，在形成模製層160之前，在晶片140和重分布結構120之間形成底部填充層U2。根據一些實施例，底部填充層U2環繞導電凸塊150、導電結構148和導電墊128b。
根據一些實施例，底部填充層U2與導電凸塊150、導電結構148和導電墊128b直接接觸。根據一些實施例，底部填充層U2包含絕緣材料(例如聚合物材料)。
根據一些實施例，在形成模製層360之前，在晶片340和重分布結構320之間形成底部填充層U3。根據一些實施例，底部填充層U3環繞導電凸塊350、導電結構348和導電墊324。
根據一些實施例，底部填充層U3與導電凸塊 350、導電結構348和導電墊324直接接觸。根據一些實施例，底部填充層U3包含絕緣材料(例如聚合物材料)。
根據一些實施例，在形成模製層280之前，在晶片260和重分布結構250之間形成底部填充層U4。根據一些實施例，底部填充層U4環繞導電凸塊270、導電結構268和導電墊258。
根據一些實施例，底部填充層U4與導電凸塊270、導電結構268和導電墊258直接接觸。根據一些實施例，底部填充層U4包含絕緣材料(例如聚合物材料)。根據一些實施例，底部填充層U1、U2、U3和U4的材料與模製層230、160、360和280的材料不同。
第3圖是根據一些實施例之晶片封裝結構的剖面示意圖。根據一些實施例，如第3圖所示，晶片封裝結構600類似於第1H圖中的晶片封裝結構200，除了晶片封裝結構600不包含導電柱190。
第4圖是根據一些實施例之晶片封裝結構的剖面示意圖。根據一些實施例，如第4圖所示，晶片封裝結構700類似於第3圖中的晶片封裝結構600，除了晶片封裝結構700更包含中介結構(interposer)610且不包含導電柱130。
根據一些實施例，每一個中介結構610包含基底611、介電層612、導電結構613、介電結構614和布線結構615。基底611由至少一個元素半導體材料製成，包含單晶、多晶或非晶結構的矽或鍺。
在一些其他的實施例中，基底611由化合物半導 體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦；合金半導體，例如矽鍺(SiGe)、磷砷化鎵(GaAsP)；或前述之組合製成。根據一些實施例，基底611的材料與模製層160的材料不同。
根據一些實施例，基底611具有通孔(through holes)611a。根據一些實施例，在通孔611a的內壁S上形成各自的介電層612。根據一些實施例，在通孔611a中形成各自的導電結構613以穿過基底611。根據一些實施例，導電結構613也稱為導電柱。根據一些實施例，介電結構614在基底611、介電層612和導電結構613上方形成。
根據一些實施例，介電結構614包含介電層。根據一些實施例，在介電結構614中形成布線結構615。根據一些實施例，布線結構615包含導電線。根據一些實施例，布線結構615與導電結構613電性連接。
根據一些實施例，中介結構610經由導電凸塊620與重分布結構120的布線結構R接合。根據一些實施例，布線結構615經由導電凸塊620與布線結構R電性連接。
根據一些實施例，如第4圖所示，形成導電凸塊240以連接至導電結構613。根據一些實施例，導電凸塊240與導電結構613電性連接。根據一些實施例，模製層160環繞中介結構610、導電凸塊150和620以及晶片140。
根據一些實施例，因為每一個導電結構613的寬度W3小於每一個導電柱130的寬度W4(如第3圖所示)，相較於在重分布結構120的相同組裝面積中的導電柱130，中介結構 610對布線結構R提供更多導電路徑。
第5圖是根據一些實施例之晶片封裝結構的剖面示意圖。根據一些實施例，如第5圖所示，晶片封裝結構800類似於第1M圖中的晶片封裝結構400，除了晶片封裝結構800不包含晶片封裝結構300、導電凸塊290和導電柱190。
第6圖是根據一些實施例之晶片封裝結構的剖面示意圖。根據一些實施例，如第6圖所示，晶片封裝結構900類似於第5圖中的晶片封裝結構800，除了晶片封裝結構900不包含模製層360。
根據一些實施例，在晶片封裝結構900中，導電柱330a的頂面332a相對於重分布結構320的介電結構D2的頂面321之高度H1小於基底342的背面342b相對於頂面321之高度H2。根據一些實施例，基底342位於導電凸塊240之間。根據一些實施例，導電凸塊240環繞基底342。
根據一些實施例，高度H1小於高度H3，高度H3為導電柱330的頂面332相對於第5圖的重分布結構320的介電結構D2的頂面321之高度。在一些實施例中，導電柱330a的長度L1小於第5圖的導電柱330的長度L2。
根據一些實施例，因為高度H1小於第5圖的高度H3(或長度L1小於第5圖的長度L2)，晶片封裝結構900的總厚度T3小於第5圖的晶片封裝結構800的總厚度T4。因此，根據一些實施例，減低了晶片封裝結構900的總厚度T3。
在一些實施例中，模製層370的一部分介於晶片封裝結構200和重分布結構320之間。根據一些實施例，模製 層370的一部分環繞晶片340、導電凸塊240和350以及導電柱330。根據一些實施例，模製層370與晶片340、導電凸塊240和350以及導電柱330直接接觸。
第7圖是根據一些實施例之晶片封裝結構的剖面示意圖。根據一些實施例，如第7圖所示，晶片封裝結構1000類似於第5圖中的晶片封裝結構800，除了晶片封裝結構1000更包含晶片封裝結構200a、導電凸塊1010和導電柱190。
根據一些實施例，晶片封裝結構200a與晶片封裝結構200相似或相同。根據一些實施例，在導電墊182上方形成導電柱190。根據一些實施例，導電柱1010將晶片封裝結構200a連接至晶片封裝結構200。
第8A-8E圖是根據一些實施例之形成晶片封裝結構之製造過程的各個階段的剖面示意圖。根據一些實施例，如第8A圖所示，提供載體基底1110。根據一些實施例，載體基底1110配置為在後續的製程步驟期間提供暫時的機械上和結構上的支撐。根據一些實施例，載體基底1110包含玻璃、氧化矽、氧化鋁、金屬、前述之組合及/或類似的材料。根據一些實施例，載體基底1110包含金屬框。
根據一些實施例，如第8A圖所示，在載體基底1110上方形成黏著層1120。根據一些實施例，黏著層1120包含任何合適的黏著材料，例如紫外線(ultraviolet，UV)膠或光熱轉換(Light-to-Heat Conversion，LTHC)膠，當這些材料暴露於紫外光或雷射時會喪失黏著特性。使用積層(lamination)製程、旋轉塗布(spin coating)製程、印刷製程或其他合適的 製程形成黏著層1120。
根據一些實施例，如第8A圖所示，在黏著層1120上方形成緩衝層1130。根據一些實施例，緩衝層1130配置為在後續的製程步驟期間提供用於接合的結構支撐，並有助於減少晶粒偏移。根據一些實施例，緩衝層1130包含聚合物材料，例如聚苯并唑(polybenzoxazole，PBO)、聚亞醯胺或環氧樹脂(epoxy)。根據一些實施例，使用旋轉塗布製程、化學氣相沉積(chemical vapor deposition)製程、積層製程或印刷製程形成緩衝層1130。
根據一些實施例，如第8A圖所示，在緩衝層1130上方形成導電柱1140。根據一些實施例，導電柱1140由導電材料製成，例如金屬(像是銅、鋁或鎢)或前述之合金。
根據一些實施例，如第8A圖所示，提供晶片140a。根據一些實施例，每一個晶片140a相似於第1B圖的晶片140，除了每一個晶片140a更包含絕緣層149。根據一些實施例，在介電層144上形成絕緣層149。根據一些實施例，絕緣層149環繞導電結構148。
根據一些實施例，如第8A圖所示，晶片140a經由黏著層1150與緩衝層1130接合。根據一些實施例，黏著層1150由絕緣材料製成，例如聚合物材料。
根據一些實施例，如第8A圖所示，在緩衝層1130上方形成模製層1160，以環繞晶片140a和導電柱1140。模製層1160由聚合物材料或其他合適的絕緣材料製成。
根據一些實施例，如第8B圖所示，在模製層 1160、導電柱1140和晶片140a上方形成重分布結構120。根據一些實施例，重分布結構120與第1A圖的重分布結構120相同。根據一些實施例，重分布結構120包含介電結構D、布線結構R以及導電墊128a和128b。
根據一些實施例，在介電結構D中形成布線結構R。根據一些實施例，導電墊128a和128b在介電結構D上方形成且延伸進入介電結構D，以與布線結構R電性連接。根據一些實施例，布線結構R與導電結構148和導電柱1140電性連接。
根據一些實施例，如第8B圖所示，在導電墊128a上方形成導電柱1170。根據一些實施例，導電柱1170分別與各自底下的導電墊128a電性連接。
根據一些實施例，如第8C圖所示，提供晶片140。根據一些實施例，每一個晶片140與第1B圖的晶片140相同。根據一些實施例，每一個晶片140包含基底142、電子元件142c、介電層144、接合墊146和導電結構148。
根據一些實施例，如第8C圖所示，晶片140經由導電凸塊1180與導電墊128b接合。根據一些實施例，晶片140經由導電凸塊1180電性連接至導電墊128b和布線結構R，導電凸塊1180在晶片140與導電墊128b之間與。根據一些實施例，導電凸塊1180由銲接材料製成，例如錫和銀，或者其他合適的導電材料。根據一些實施例，導電凸塊1180是銲球。
根據一些實施例，如第8C圖所示，在重分布結構120上方形成模製層1190，以環繞導電柱1170、晶片140和導 電凸塊1180。模製層1190由聚合物材料或其他合適的絕緣材料製成。
根據一些實施例，如第8D圖所示，在導電柱1170上方形成導電凸塊2110。根據一些實施例，導電凸塊2110與導電柱1170電性連接。根據一些實施例，導電凸塊2110由銲接材料製成，例如錫和銀，或者其他合適的導電材料。根據一些實施例，如第8D圖所示，移除載體基底1110和黏著層1120。
根據一些實施例，如第8D圖所示，將重分布結構120上下顛倒翻轉。根據一些實施例，如第8D圖所示，移除緩衝層1130的一部分以在緩衝層1130中形成開口1132。根據一些實施例，開口1132將導電柱1140暴露出來。
根據一些實施例，如第8D圖所示，實施切割製程以將緩衝層1130、模製層1160和1190以及重分布結構120切割成個別的晶片封裝結構2100。為了簡化的目的，根據一些實施例，第8D圖只繪示一個晶片封裝結構2100。根據一些實施例，在晶片封裝結構2100中，緩衝層1130、模製層1160和1190以及重分布結構120的側壁為共平面。
根據一些實施例，如第8E圖所示，形成重分布結構320、導電柱330、晶片340、導電凸塊350和模製層360。根據一些實施例，重分布結構320、導電柱330、晶片340、導電凸塊350和模製層360的結構、材料和配置與第1K圖相同。
根據一些實施例，如第8E圖所示，晶片封裝結構2100經由導電凸塊2110與導電柱330接合。根據一些實施例， 導電凸塊2110介於導電柱1170和330之間。根據一些實施例，導電柱1170經由導電凸塊2110與導電柱330電性連接。
根據一些實施例，如第8E圖所示，晶片封裝結構300經由導電凸塊290與導電柱1140接合。根據一些實施例，導電凸塊290介於導電柱1140和布線結構R1之間。根據一些實施例，導電柱1140經由導電凸塊290與布線結構R1電性連接。
根據一些實施例，如第8E圖所示，在模製層360上方形成模製層370，以覆蓋並環繞晶片封裝結構2100和300以及導電凸塊2110和290。模製層370由聚合物材料或其他合適的絕緣材料製成。根據一些實施例，模製層370與晶片封裝結構2100和300以及導電凸塊2110和290直接接觸。
根據一些實施例，如第8E圖所示，形成導電凸塊380以連接至布線結構R2。根據一些實施例，導電凸塊380物理性且電性地連接至布線結構R2。根據一些實施例，導電凸塊380由銲接材料製成，例如錫或銀，或其他合適的導電材料。根據一些實施例，導電凸塊380是銲球。
根據一些實施例，如第8E圖所示，實施切割製程將模製層360和370以及重分布結構320切割成個別的晶片封裝結構2200。為了簡化的目的，根據一些實施例，第8E圖只繪示一個晶片封裝結構2200。
根據一些實施例，每一個晶片封裝結構2200包含晶片封裝結構2100和300、重分布結構320、晶片340、導電凸塊2110、290、350和380、模製層360和370以及導電柱330。
第9圖是根據一些實施例之晶片封裝結構的剖面 示意圖。根據一些實施例，如第9圖所示，晶片封裝結構2300類似於第8E圖中的晶片封裝結構2200，除了晶片封裝結構2300更包含底部填充層U5、U6和U7。
根據一些實施例，在形成模製層1190之前，在晶片140和重分布結構120之間形成底部填充層U5。根據一些實施例，底部填充層U5環繞導電凸塊1180、導電結構148和導電墊128b。
根據一些實施例，底部填充層U5與導電凸塊1180、導電結構148和導電墊128b直接接觸。根據一些實施例，底部填充層U5包含絕緣材料(例如聚合物材料)。
根據一些實施例，在形成模製層360之前，在晶片340和重分布結構320之間形成底部填充層U6。根據一些實施例，底部填充層U6環繞導電凸塊350、導電結構348和導電墊324。
根據一些實施例，底部填充層U6與導電凸塊350、導電結構348和導電墊324直接接觸。根據一些實施例，底部填充層U6包含絕緣材料(例如聚合物材料)。
根據一些實施例，在形成模製層280之前，在晶片260和重分布結構250之間形成底部填充層U7。根據一些實施例，底部填充層U7環繞導電凸塊270、導電結構268和導電墊258。
根據一些實施例，底部填充層U7與導電凸塊270、導電結構268和導電墊258直接接觸。根據一些實施例，底部填充層U7包含絕緣材料(例如聚合物材料)。根據一些實 施例，底部填充層U5、U6和U7的材料與模製層1190、360和280的材料不同。
第10圖是根據一些實施例之晶片封裝結構的剖面示意圖。根據一些實施例，如第10圖所示，晶片封裝結構2400類似於第8E圖中的晶片封裝結構2200，除了晶片封裝結構2400更包含晶片封裝結構2100a，且不包含晶片封裝結構300。
根據一些實施例，晶片封裝結構2100a類似於晶片封裝結構2100，除了晶片封裝結構2100a不包含導電柱1140。根據一些實施例，導電柱290介於晶片封裝結構2100a的導電柱1170與導電柱1140之間。根據一些實施例，晶片封裝結構2100a的導電柱1170經由導電凸塊290與導電柱1140電性連接。
第11圖是根據一些實施例之晶片封裝結構的剖面示意圖。根據一些實施例，在第8C圖的步驟之後，如第11圖所示，移除載體基底1110和黏著層1120。根據一些實施例，如第11圖所示，移除緩衝層1130的一部分以在緩衝層1130中形成開口1132。根據一些實施例，開口1132將導電柱1140暴露出來。
根據一些實施例，如第11圖所示，在開口1132中形成導電凸塊2110。根據一些實施例，導電凸塊2110與導電柱1140電性連接。根據一些實施例，導電凸塊2110由銲接材料製成，例如錫和銀，或其他類似的導電材料。
根據一些實施例，如第11圖所示，實施切割製程 將緩衝層1130、模製層1160和1190以及重分布結構120切割成個別的晶片封裝結構2500。為了簡化的目的，根據一些實施例，第11圖只繪示一個晶片封裝結構2500。根據一些實施例，在晶片封裝結構2500中，緩衝層1130、模製層1160和1190以及重分布結構120的側壁為共平面。在一些實施例中，不形成導電柱1170。
第12A-12B圖是根據一些實施例之形成晶片封裝結構之製造過程的各個階段的剖面示意圖。根據一些實施例，第12A圖的步驟與第8A圖相似，除了第12A圖的步驟更包含在形成導電柱1140和晶片140a之前，在緩衝層1130上方形成重分布結構120A。
根據一些實施例，重分布結構120A與第1A圖的重分布結構120相似。根據一些實施例，重分布結構120A包含介電結構D、布線結構R和導電墊128a。
根據一些實施例，在介電結構D中形成布線結構R。根據一些實施例，導電墊128a在介電結構D上方形成且延伸進入介電結構D，以與布線結構R電性連接。
根據一些實施例，如第12A圖所示，在導電墊128a上方形成導電柱1140。根據一些實施例，如第12A圖所示，晶片140a經由黏著層1150與介電結構D接合。根據一些實施例，如第12A圖所示，在重分布結構120A上方形成模製層1160，以環繞晶片140a和導電柱1140。
根據一些實施例，如第12B圖所示，實施第8B-8C圖的步驟。根據一些實施例，如第12B圖所示，移除載體基底 1110、黏著層1120和緩衝層1130。
根據一些實施例，如第12B圖所示，在重分布結構120A的底面121A上形成導電凸塊2110。根據一些實施例，導電凸塊2110與布線結構R電性連接。
根據一些實施例，如第12B圖所示，實施切割製程將模製層1160和1190以及重分布結構120和120A切割成個別的晶片封裝結構2600。為了簡化的目的，根據一些實施例，第12B圖只繪示一個晶片封裝結構2600。根據一些實施例，在晶片封裝結構2600中，模製層1160和1190以及重分布結構120和120A的側壁為共平面。在一些實施例中，不形成導電柱1170。
第13A-13B圖是根據一些實施例之形成晶片封裝結構之製造過程的各個階段的剖面示意圖。根據一些實施例，在第8C圖的步驟之後，如第13A圖所示，在模製層1190和導電柱1170上方形成重分布結構120B。
根據一些實施例，重分布結構120B與第1A圖的重分布結構120相似。根據一些實施例，重分布結構120B包含介電結構D、布線結構R和導電墊128。
根據一些實施例，在介電結構D中形成布線結構R。根據一些實施例，導電墊128在介電結構D上方形成且延伸進入介電結構D，以與布線結構R電性連接。
根據一些實施例，如第13B圖所示，在導電墊128上方形成導電凸塊2110以與導電墊128電性連接。根據一些實施例，如第13B圖所示，移除載體基底1110和黏著層1120。
根據一些實施例，如第13B圖所示，將重分布結構120上下顛倒翻轉。根據一些實施例，如第13B圖所示，移除緩衝層1130的一部分，以在緩衝層1130中形成開口1132。根據一些實施例，開口1132將導電柱1140暴露出來。
根據一些實施例，如第13B圖所示，實施切割製程將緩衝層1130、模製層1160和1190以及重分布結構120和120B切割成個別的晶片封裝結構2700。為了簡化的目的，根據一些實施例，第13B圖只繪示一個晶片封裝結構2700。根據一些實施例，在晶片封裝結構2700中，緩衝層1130、模製層1160和1190以及重分布結構120和120B的側壁為共平面。
第14圖是根據一些實施例之晶片封裝結構的剖面示意圖。根據一些實施例，如第14圖所示，晶片封裝結構2800類似於第11圖中的晶片封裝結構2500，除了晶片封裝結構2800不包含緩衝層1130。
第11、12B、13B和14圖的晶片封裝結構2500、2600、2700和2800可應用在第8E、9和10圖的晶片封裝結構2200、2300和2400。舉例來說，根據設計需求，晶片封裝結構2200、2300或2400的晶片封裝結構2100可以用晶片封裝結構2500、2600、2700或2800取代。
根據一些實施例，如第14圖所示，晶片封裝結構2800經由導電凸塊2110與基底2900接合。根據一些實施例，基底2900包含基座(base)部分2910、第一接合墊2920和第二接合墊2930。根據一些實施例，基座部分2910具有相反的兩側2912和2914。
根據一些實施例，第一接合墊2920和第二接合墊2930分別位於兩側2912和2914上。根據一些實施例，導電柱1140各自經由導電凸塊2110與第一接合墊2920電性連接。
根據一些實施例，基底部分2910包含布線層和介電層。根據一些實施例，第一接合墊2920經由基座部分2910的布線層與第二接合墊2930電性連接。
在一些其他的實施例中，基座部分2910包含半導體基底和穿過半導體基底的通孔(through vias)(例如穿過矽的通孔)。根據一些實施例，第一接合墊2920經由基座部分2910的通孔與第二接合墊2930電性連接。
根據一些實施例，如第14圖所示，在第二接合墊2930上方形成導電凸塊3100。根據一些實施例，導電凸塊3100與第二接合墊2930電性連接。
第1H、1I、1J、1M、2-7、8D、8E、9-11、12B或13B圖的晶片封裝結構200、200a、300、400、500、600、700、800、900、1000、2100、2200、2300、2400、2500、2600或2700可以經由導電凸塊與基底2900接合。
根據一些實施例，提供晶片封裝結構及其製造方法。此方法(用於製造晶片封裝結構)分別在重分布結構的兩個相反面上形成第一晶片和第二晶片。第一晶片的第一正面和第二晶片的第二正面相互面對。因此，縮短形成在第一正面上的電子元件與形成在第二正面上的電子元件之間的導電路徑。因此，改善了形成在第一和第二正面上的電子元件之間的訊號傳輸速度。結果，改善了晶片封裝結構的效能。
根據一些實施例，提供晶片封裝結構的製造方法。此方法包含在載體基底上方形成第一介電層，第一介電層是連續的介電層且具有第一開口。此方法包含在第一介電層上方和在第一開口中形成第一布線層，第一介電層和第一布線層一起形成重分布結構，且重分布結構具有第一表面和與第一表面相反的第二表面。此方法包含在第一表面上方設置第一晶片和第一導電凸塊，第一導電凸塊介於第一晶片和重分布結構之間。此方法包含在第一表面上方形成第一模製層，以環繞第一晶片和第一導電凸塊。此方法包含移除載體基底。此方法包含在第二表面上方設置第二晶片和第二導電凸塊，第二導電凸塊介於第二晶片和重分布結構之間。此方法包含在第二表面上方形成第二模製層，以環繞第二晶片和第二導電凸塊。
如前述之晶片封裝結構的製造方法，更包含在形成第一模製層之前，在第一表面上方形成第一導電柱，其中第一導電柱與第一布線層電性連接，且第一模製層更環繞第一導電柱。
如前述之晶片封裝結構的製造方法，更包含在形成第二模製層之前，在第二表面上方形成第二導電柱，其中第二模製層更環繞第二導電柱。
如前述之晶片封裝結構的製造方法，其中重分布結構、第一晶片、第一導電凸塊、第一模製層、第二晶片、第二導電凸塊、第二模製層、第一導電柱和第二導電柱一起形成第一晶片封裝結構，且此方法更包含在第二晶片封裝結 構上方設置第一晶片封裝結構和第三導電凸塊，其中第三導電凸塊介於第一導電柱和第二晶片封裝結構之間，並將第一導電柱與第二晶片封裝結構電性連接。
如前述之晶片封裝結構的製造方法，更包含在第一晶片封裝結構上方設置第三晶片封裝結構和第四導電凸塊，其中第四導電凸塊介於第三晶片封裝結構和第二導電柱之間，並將第三晶片封裝結構與第二導電柱電性連接。
如前述之晶片封裝結構的製造方法，更包含在第二晶片封裝結構上方形成第三模製層，以環繞第一晶片封裝結構和第三晶片封裝結構。
如前述之晶片封裝結構的製造方法，更包含在形成第二模製層之前，在重分布結構的第二表面上方形成導電柱，其中第二模製層更環繞導電柱。
如前述之晶片封裝結構的製造方法，更包含在形成第一介電層之前，在載體基底上形成黏著層，其中第一介電層在黏著層上形成，黏著層與第一介電層、載體基底和第一布線層直接接觸；以及在移除載體基底期間或之後，移除黏著層。
如前述之晶片封裝結構的製造方法，其中在載體基底上順形地形成黏著層，且在黏著層上順形地形成第一介電層。
如前述之晶片封裝結構的製造方法，更包含在移除載體基底之後且在第二表面上方設置第二晶片之前，移除第一介電層的第一部份，以形成第二開口將第一布線層的第 二部分暴露出來；以及在第一介電層上方和在第二開口中形成第一導電墊，以與第一布線層電性連接，其中第二導電凸塊與第一導電墊接合。
如前述之晶片封裝結構的製造方法，更包含在形成第一導電墊期間，在第二表面上方形成第二導電墊，其中第二導電墊與第一布線層電性連接；以及在第二導電墊上方形成導電柱，其中第二模製層更環繞導電柱。
根據一些實施例，提供晶片封裝結構的製造方法。此方法包含在載體基底上方設置第一晶片，第一晶片包含基底和在基底上方的導電墊。此方法包含在載體基底上方形成第一模製層以環繞第一晶片。此方法包含在第一模製層和第一晶片上方形成介電層，介電層具有第一開口。此方法包含在介電層上方和在第一開口中形成布線層，介電層和布線層一起形成重分布結構，重分布結構具有第一表面和與第一表面相反的第二表面，且第二表面面對第一晶片，導電墊介於基底和重分布結構之間。此方法包含在第一表面上方形成第一導電柱，第一導電柱與布線層電性連接。此方法包含在第一表面上方設置第二晶片和第一導電凸塊，第一導電凸塊介於第二晶片和重分布結構之間。此方法包含在第一表面上方形成第二模製層，以環繞第一導電柱、第二晶片和第一導電凸塊。此方法包含移除載體基底。
如前述之晶片封裝結構的製造方法，更包含在形成第一模製層之前，在載體基底上方形成第二導電柱，其中第一模製層更環繞第二導電柱，且布線層與第二導電柱電性 連接。
如前述之晶片封裝結構的製造方法，更包含在載體基底上方設置第一晶片之前，在載體基底上方形成緩衝層，其中第一晶片和第二導電柱設置在緩衝層上方；以及在移除載體基底之後，移除緩衝層的一部份，以在緩衝層中形成第二開口，其中第二開口將第二導電柱暴露出來。
如前述之晶片封裝結構的製造方法，更包含在載體基底上方設置第一晶片之前，在載體基底上方形成第二重分布結構，其中重分布第一晶片和第一模製層形成在第二重分布結構上方。
如前述之晶片封裝結構的製造方法，更包含在形成第二模製層之後，在第二模製層和第一導電柱上方形成第二重分布結構，其中第二重分布結構與第一導電柱電性連接。
根據一些實施例，提供晶片封裝結構。此晶片封裝結構包含第一重分布結構，第一重分布結構包含介電結構和在介電結構中的複數個布線層，第一重分布結構具有第一表面和與第一表面相反的第二表面。此晶片封裝結構包含第一晶片位於第一表面上方。此晶片封裝結構包含第一導電凸塊介於第一晶片和第一重分布結構之間。此晶片封裝結構包含第一導電柱在第一表面上方且與布線層電性連接。此晶片封裝結構包含第二晶片在第二表面上方，第二晶片包含基底和在基底上方的導電墊，且導電墊介於基底和第一重分布結構之間。此晶片封裝結構包含第一模製層在第一表面上方以 環繞第一晶片、第一導電凸塊和第一導電柱。此晶片封裝結構包含第二模製層在第二表面上方以環繞第二晶片。
如前述之晶片封裝結構，更包含第二導電柱在第二表面上方且與布線層電性連接，其中第二模製層更環繞第二導電柱。
如前述之晶片封裝結構，更包含第二導電凸塊介於第二晶片和第一重分布結構之間。
如前述之晶片封裝結構，更包含第二重分布結構具有第一頂面；第二導電柱在第一頂面上方且具有第二頂面；第三晶片在第一頂面上方且具有第三頂面，其中第二頂面相對於第一頂面的第一高度小於第三頂面相對於第一頂面的第二高度；以及第二導電凸塊介於第二導電柱和第一導電柱之間。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。

Claims (1)

  1. 一種晶片封裝結構的製造方法，包括：在一載體基底上方形成一第一介電層，其中該第一介電層具有複數個第一開口；在該第一介電層上方和在該些第一開口中形成一第一布線層，其中該第一介電層和該第一布線層一起形成一重分布結構，且該重分布結構具有一第一表面和與該第一表面相反之一第二表面；在該第一表面上方設置一第一晶片和一第一導電凸塊，其中該第一導電凸塊介於該第一晶片和該重分布結構之間；在該第一表面上方形成一第一模製層以環繞該第一晶片和該第一導電凸塊；移除該載體基底；在該第二表面上方設置一第二晶片和一第二導電凸塊，其中該第二導電凸塊介於該第二晶片和該重分布結構之間；以及在該第二表面上方形成一第二模製層以環繞該第二晶片和該第二導電凸塊。
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