KR102279469B1 - 반도체 패키지 및 그 형성 방법 - Google Patents

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지운 이 우
치엔-쑨 리
청-시 리우
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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Abstract

방법은 캐리어 위에 패키지 콤포넌트를 배치하는 단계, 캡슐재 내에 패키지 콤포넌트를 캡슐화하는 단계, 및 패키지 콤포넌트 위에서 패키지 콤포넌트에 전기적으로 연결되는 접속 구조체를 형성하는 단계를 포함한다. 접속 구조체의 형성은, 패키지 콤포넌트 위에서 패키지 콤포넌트에 전기적으로 연결되는 제1 비아 그룹을 형성하는 단계, 제1 비아 그룹 위에서 제1 비아 그룹과 접촉하는 제1 도전성 트레이스를 형성하는 단계, 제1 도전성 트레이스 위에 놓이고 제1 도전성 트레이스와 접촉하는 제2 비아 그룹 - 제1 비아 그룹 및 제2 비아 그룹 각각은 복수의 비아들을 포함함 - 을 형성하는 단계, 제2 비아 그룹 위에서 제2 비아 그룹과 접촉하는 제2 도전성 트레이스를 형성하는 단계, 제2 도전성 트레이스 위에 놓이고 제2 도전성 트레이스와 접촉하는 상부 비아를 형성하는 단계, 및 상부 비아 위에서 상부 비아와 접촉하는 UBM(Under-Bump-Metallurgy)를 형성하는 단계를 포함한다.

Description

반도체 패키지 및 그 형성 방법{SEMICONDUCTOR PACKAGES AND METHOD FORMING SAME}
본 출원은 참조로 여기에 포함되고 발명이 명칭이 "Semiconductor Packages and Method Forming Same"이며 2018년 6월 8일에 출원된 미국 가출원 62/682,637의 이익을 주장한다.
반도체 기술의 발전에 의해, 반도체 칩/다이는 점점 더 작아지고 있다. 그 동안에, 더 많은 기능을 반도체 다이에 집적되어야 한다. 따라서, 반도체 다이는 점점 더 많은 수의 I/O 패드를 더 작은 영역에 패킹할 필요가 있고, I/O 패드의 밀도는 시간이 지남에 따라 빠르게 상승한다. 결과적으로, 반도체 다이의 패키징이 더욱 어려워지고, 패키징의 수율에 악영향을 미친다.
종래 패키징 기술은 2개의 카테고리로 분할될 수 있다. 제1 카테고리에서, 웨이퍼 상의 다이는 절단되기 전에 패키징된다. 이 패키징 기술은 높은 처리량 및 낮은 비용 등의 몇가지 유리한 특징을 갖는다. 또한, 적은 언더필 또는 몰딩 콤파운드가 요구된다. 그러나, 이 패키징 기술은 단점도 가지고 있다. 다이의 사이즈가 점점 작아지기 때문에, 각 패키지는 각 다이의 I/O 패드가 각각의 다이의 표면 바로 위의 영역으로 제한되는 팬-인 타입 패키지만이 될 수 있다. 다이의 제한된 영역에서는, I/O 패드의 피치의 제한으로 인해 I/O 패드의 수가 제한된다. 패드의 피치가 감소되면 솔더 브리지(solder bridge)가 발생할 수 있다. 또한, 고정된 볼 사이즈 요구 하에서, 솔더 볼은 다이의 표면 상에 패킹될 수 있는 솔더 볼의 수를 한정하는 특정 사이즈를 가져야 한다.
패키징의 다른 카테고리에서는 다이가 패키징되기 전에 웨이퍼로부터 절단된다. 이 패키징 기술의 유리한 특징은, 다이 상의 I/O 패드가 다이보다 더 큰 영역으로 재배선될 수 있으며, 이에 따라 다이의 표면 상에 패킹되는 I/O 패드의 수가 증가될 수 있는 팬 아웃 패키지를 형성할 수 있다는 것이다. 이 패키징 기술의 또 다른 유리한 특징은, "known-good-dies"가 패키징되고 결함이 있는 다이가 폐기되므로 결함이 있는 다이에서 비용과 노력을 낭비하지 않는다는 것이다.
방법은 캐리어 위에 패키지 콤포넌트를 배치하는 단계, 캡슐재 내에 패키지 콤포넌트를 캡슐화하는 단계, 및 패키지 콤포넌트 위에서 패키지 콤포넌트에 전기적으로 연결되는 접속 구조체를 형성하는 단계를 포함한다. 접속 구조체의 형성은, 패키지 콤포넌트 위에서 패키지 콤포넌트에 전기적으로 연결되는 제1 비아 그룹을 형성하는 단계, 제1 비아 그룹 위에서 제1 비아 그룹과 접촉하는 제1 도전성 트레이스를 형성하는 단계, 제1 도전성 트레이스 위에 놓이고 제1 도전성 트레이스와 접촉하는 제2 비아 그룹 - 제1 비아 그룹 및 제2 비아 그룹 각각은 복수의 비아들을 포함함 - 을 형성하는 단계, 제2 비아 그룹 위에서 제2 비아 그룹과 접촉하는 제2 도전성 트레이스를 형성하는 단계, 제2 도전성 트레이스 위에 놓이고 제2 도전성 트레이스와 접촉하는 상부 비아를 형성하는 단계, 및 상부 비아 위에서 상부 비아와 접촉하는 UBM(Under-Bump-Metallurgy)를 형성하는 단계를 포함한다.
본 발명의 양상은 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피쳐(feature)들은 비례적으로 도시되어 있지 않다는 것을 언급한다. 실제로, 다양한 피쳐의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1 내지 도 10은 일부 실시형태에 따른 팬 아웃 패키지(fan-out package)의 형성에서의 중간 스테이지의 단면도를 도시한다.
도 11은 일부 실시형태에 따른 넌 그라운드 업 접속 구조체(non-ground-up connection structure)의 사시도를 도시한다.
도 12a, 도 12b, 및 도 12c는 일부 실시형태에 따른 넌 그라운드 업 접속 구조체에서의 다수의 도전성 트레이스(conductive trace)의 상면도를 도시한다.
도 13a, 도 13b, 도 13c, 및 도 13d는 일부 실시형태에 따른 넌 그라운드 업 접속 구조체에서의 비아 및 대응하는 윤곽 영역의 상면도를 도시한다.
도 14a, 도 14b, 도 14c, 도 14d, 도 15 내지 도 18, 도 19a, 도 19b, 도 19c, 도 19d, 도 20a, 도 20b, 도 20c, 도 21a, 도 21b, 도 21c, 도 22a, 도 22b, 및 도 22c는 일부 실시형태에 따른 넌 그라운드 업 접속 구조체의 단면도 및 상면도를 도시한다.
도 23은 일부 실시형태에 따른 그라운드 업 접속 구조체(ground-up connection structure)의 사시도를 도시한다.
도 24a, 도 24b, 및 도 24c는 일부 실시형태에 따른 그라운드 업 접속 구조체에서의 도전성 트레이스(패드)의 상면도를 도시한다.
도 25 및 도 26은 일부 실시형태에 따른 일부 팬 아웃 패키지의 레이아웃을 도시한다.
도 27은 일부 실시형태에 따른 단일 비아 접속부를 포함하는 접속 구조체를 도시한다.
도 28 및 도 31은 일부 실시형태에 따른 일부 팬 아웃 패키지의 레이아웃을 도시한다.
도 32는 일부 실시형태에 따른 패키지를 형성하기 위한 프로세스 플로우를 도시한다.
이하의 설명은 본 발명의 상이한 피쳐(feature)를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 발명을 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 발명은 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 여기서 "아래에 놓인", "밑에", "하부", "위에 놓인", "상부의" 등의 공간 관련 용어는 도면에 예시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
다수의 실시형태에 따른 팬 아웃 패키지 및 그 형성 방법이 제공된다. 일부 실시형태에 따른 팬 아웃 패키지를 형성하는 중간 스테이지가 예시된다. 일부 실시형태의 몇가지 변형이 논의된다. 다양한 도면과 예시적 실시형태를 통해, 유사한 도면부호가 유사한 엘리먼트를 표기하는데 사용된다. 일부 실시형태에 따르면, 팬 아웃 패키지는 신뢰성을 향상시키기 위한 멀티 비아 접속부(비아 그룹)을 포함하고, 결과로서 얻어진 접속부의 스트레스가 감소된다.
도 1 내지 도 10은 본 개시의 일부 실시형태에 따른 팬 아웃 패키지의 형성에서의 중간 스테이지의 단면도를 도시한다. 도 1 내지 도 10에 도시된 프로세스들은 도 32에 도시된 프로세스 플로우(200)에도 개략적으로 반영된다.
도 1은 캐리어(20) 및 캐리어(20) 위에 형성된 릴리즈 필름(release film)(22)을 도시한다. 캐리어(20)는 유리 캐리어, 세라믹 캐리어 등이 될 수 있다. 캐리어(20)는 라운드 상면 형상을 가질 수 있고, 실리콘 웨이퍼의 사이즈를 가질 수 있다. 예컨대, 캐리어(20)는 8 인치 직경, 12 인치 직경 등을 가질 수 있다. 릴리즈 필름(22)은 후속 스텝에서 형성될 위에 놓인 구조체로부터 캐리어(20)와 함께 제거될 수 있는 폴리머계 물질(polymer-based material)[LTHC(Light-To-Heat-Conversion) 물질 등]로 형성될 수 있다. 본 개시의 일부 실시형태에 따르면, 릴리즈 필름(22)은 에폭시계 열 방출 물질(epoxy-based thermal-release material)로 형성된다. 본 개시의 일부 실시형태에 따르면, 릴리즈 필름(22)은 자외선(ultra-violet; UV) 접착제로 형성된다.
도 1은 또한, 캐리어(20) 상의 패키지 콤포넌트(26)(26A 및 26B을 포함함)의 배치를 도시한다. 각 프로세스는 도 32에 도시된 프로세스 플로우에서 프로세스(202)로서 도시된다. 패키지 콤포넌트(26)는 접착 필름인 다이 부착 필름(Die-Attach Film; DAF)(24)을 통해 릴리즈 필름(22)에 부착될 수 있다. 본 개시의 일부 실시형태에 따르면, 패키지 콤포넌트(26)는 SoC(System-on-Chip) 다이, 메모리 다이, 패키지(이미 패키징된 디바이스 다이를 포함함), HBM(High-Bandwidth Memory) 블록 등의 다이 스택을 포함한다.
본 개시의 일부 실시형태에 따르면, 패키지의 형성은 웨이퍼 레벨이다. 따라서, 패키지 콤포넌트의 복수의 그룹은 서로 동일한 패키지 콤포넌트의 그룹으로 배치된다. 각각의 그룹은 서로 동일하거나 상이할 수 있는 복수의 패키지 콤포넌트(26)를 포함할 수 있다.
패키지 콤포넌트(26A, 26B)는 각각 실리콘 기판이 될 수 있는 반도체 기판(28A, 28B)을 포함할 수 있다. 집적 회로 디바이스(미도시)는 반도체 기판(28A 및 28B) 상에 형성될 수 있다. 집적 회로 디바이스는, 트랜지스터 및 다이오드 등의 액티브 디바이스를 포함할 수 있고, 저항기, 커패시터, 인덕터 등의 패시브 디바이스를 포함하거나 포함하지 않을 수 있다. 패키지 콤포넌트(26A, 26B)는 각각 금속 필라, 금속 패드 등이 될 수 있는 전기 커넥터(30A 및 30B)를 포함할 수 있다. 전기 커넥터(30A 및 30B)는 각각의 패키지 콤포넌트 내의 집적 회로 디바이스에 전기적으로 연결된다. 금속 필라(30)는 PBO(polybenzoxazole), 폴리이미드, BCB(benzocyclobutene) 등으로 형성될 수 있는 유전체 층 내에 매립되거나 매립되지 않을 수 있다. 예를 들어, 도 1은 유전체 층(32) 내에 금속 필라(30A)가 매립된 것을 도시한다. 일부 금속 필라(30B 등)는 유전체 층에 의해 커버되지 않고 노출될 수 있다. 금속 필라(30A 및 30B)는 대안적으로 비아(via-0)으로 지칭된다.
다음으로, 도 2를 참조하면, 캡슐재(encapsulant)(34)가 패키지 콤포넌트(26A 및 26B) 상에 캡슐화된다(때로는 몰딩된다고 함). 각 프로세스는 도 32에 도시된 프로세스 플로우에서 프로세스(204)로서 도시된다. 캡슐재(34)는 이웃한 패키지 콤포넌트(26A 및 26B) 사이의 갭을 충전한다. 캡슐재(34)는 몰딩 콤파운드, 몰딩 언더필 등을 포함할 수 있다. 캡슐재(34)는 폴리머, 에폭시, 및/또는 베이스 물질(34A)에 혼합되는 충전 입자(filler particle)(34B)가 될 수 있는 베이스 물질(34A)을 포함할 수 있다. 충전 입자(34B)는, 실리카, 알라미늄 산화물 등으로 형성될 수 있고, 구 형상(spherical shape)을 가질 수 있다. 캡슐재(34)의 상부 표면은 금속 필라(30A 및 30B)의 상단부(top end)보다 높다.
후속 단계에서, 도 3에 도시된 바와 같이, CMP(Chemical Mechanical Polish) 프로세스 또는 기계적 연마 프로세스 등의 평탄화 프로세스가 수행된다. 각 프로세스는 도 32에 도시된 프로세스 플로우에서 프로세스(206)로서 도시된다. 금속 필라(30A 및 30B)가 노출될 때까지 캡슐재(34)의 상부 표면이 감소된다. 평탄화로 인해, 금속 필라(30A 및 30B)의 상부 표면은 캡슐재(34)의 상부 표면과 실질적으로 동일 평면에 있다.
도 4 및 도 5는 전방 측 RDL(Redistribution Line) 및 각각의 유전체 층의 형성을 도시한다. 도 4를 참조하면, 유전체 층(36)이 형성된다. 각 프로세스는 도 32에 도시된 프로세스 플로우에서 프로세스(208)로서 도시된다. 본 개시의 일부 실시형태에 따르면, 유전체 층(36)은 PBO, 폴리이미드 등의 폴리머로 형성된다. 본 개시의 대체 실시형태에 따르면, 유전체 층(36)은 실리콘 질화물, 실리콘 산화물 등의 무기 물질로 형성된다.
이어서, RDL(38)은 금속 필라(30A 및 30B)에 전기적으로 접속되도록 형성된다. 각 프로세스는 또한 도 32에 도시된 프로세스 플로우에서 프로세스(208)로서 도시된다. 본 개시의 일부 실시형태에 따르면, RDL(38)의 형성은, 금속 필라(30A 및 30B)를 드러내기 위해 유전체 층(36) 내에 개구부를 형성하는 단계, 블랭킷 구리 시드 층(blanket copper seed layer)을 형성하는 단계, 블랭킷 구리 시드 층 위에 마스크 층을 형성하고 패터닝하는 단계, RDL(38)을 형성하기 위해 도금을 수행하는 단계, 마스크 층을 제거하는 단계, 및 RDL(38)에 의해 커버되지 않은 블랭킷 구리 시드 층의 부분을 에칭하는 단계를 포함한다. RDL(38)은 티타늄, 구리, 알루미늄, 텅스텐, 및/또는 이들의 합금을 포함하는 금속 합금 또는 금속으로 형성될 수 있다. RDL(38)은 유전체 층(36) 내의 비아 부분(38A) 및 유전체 층(36) 위의 트레이스 부분(38B)을 포함한다. 트레이스 부분은 좁은 부분 및 넓은 부분을 포함할 수 있고, 넓은 부분은 금속 패드로서 기능할 수 있다. RDL(38)은 패키지 콤포넌트(26A 및 26B)를 상호접속시킬 수 있다.
도 5를 참조하면, 본 개시의 일부 실시형태에 따르면, 더 많은 유전체 층 및 RDL의 대응하는 층들이 형성된다. 각 프로세스는 도 32에 도시된 프로세스 플로우에서 프로세스(210)로서 도시된다. 설계 요구사항에 따라, RDL 및 유전체의 층들은 도시된 것보다 적거나 많을 수 있다. 일부 실시형태에 따르면, 유전체 층들(40, 44, 및 48)은 유전체 층(36)을 형성하기 위한 후보 물질과 유사한 그룹으로부터 선택된 물질을 사용하여 형성된다. RDL(42 및 46)은 RDL(38)을 통해 패키지 콤포넌트(26A 및 26B)에 전기적으로 연결하기 위해 형성된다. RDL(46)에 접속하기 위해 유전체 층(48) 내에 비아(50)도 형성된다. RDL(42 및 46) 및 비아(50)는 RDL(38)과 유사한 물질 및 방법을 사용하여 형성될 수 있다. 평탄화 프로세스는 유전체 층(48)과 비아(50)의 상부 표면이 동일 평면이 되도록 수행될 수 있다. 유전체 층(36, 40, 44, 및 48) 및 RDL(38, 42, 및 46) 및 비아(50)는 조합되어 상호접속 구조체(49)를 형성한다.
본 개시의 일부 실시형태에 따르면, 금속 필라(30A 및 30B)는 상호접속 구조체(49) 아래의 비아이기때문에 대안적으로 via-0으로 지칭된다. RDL(38)의 비아 부분은 대안적으로 비아(via-1)로 지칭되고, RDL(38)의 트레이스 부분은 대안적으로 RDL 트레이스(RDL1)로 지칭된다. RDL(42)의 비아 부분은 대안적으로 비아(via-2)로 지칭되고, RDL(42)의 트레이스 부분은 대안적으로 RDL 트레이스(RDL2)로 지칭된다. RDL(46)의 비아 부분은 대안적으로 비아(via-3)로 지칭되고, RDL(46)의 트레이스 부분은 대안적으로 RDL 트레이스(RDL3)로 지칭된다. 비아(50)는 아래 놓인 RDL 위에 형성되고 아래 놓인 RDL에 접속된다. 각 프로세스는 도 32에 도시된 프로세스 플로우에서 프로세스(212)로서 도시된다. 비아(50)는 대안적으로 비아(via-4) 또는 상부 비아로 지칭된다. 비아와 트레이스를 0, 1, 2, 3, 및 4로 넘버링하는 것은 상대적 위치를 식별하기 위함이고, 더 많거나 적은 층들도 고려된다.
도 6은 전기 커넥터(52)의 형성을 도시한다. 각 프로세스는 도 32에 도시된 프로세스 플로우에서 프로세스(214)로서 도시된다. 일부 실시형태에 따르면, 전기 커넥터(52)는 금속 필라(52A) 및 금속 필라(52A) 위의 솔더 영역(52B)을 포함한다. 전기 커넥터(52)의 형성은, 도금을 사용하여 금속 필라(52A)를 형성하는 단계, 금속 플라(52A)의 노출 부분 상에 솔더 볼을 배치하는 단계, 및 솔더 영역(52B)을 형성하기 위해 솔더 볼을 리플로우하는(reflowing) 단계를 포함할 수 있다. 본 개시의 대체 실시형태에 따르면, 전기 커넥터(52)의 형성은 금속 필라(52A) 및 금속 필라(52A) 위에 솔더 영역을 형성하기 위해 도금 스텝을 수행하는 단계, 및 솔더 영역(52B)을 형성하기 위해 배치된 솔더 영역을 리플로우하는 단계를 포함한다. 전기 커넥터(52) 및 비아(50)는 구별 가능한 인터페이스를 갖거나 갖지 않을 수 있다.
금속 필라(52A)는 또한 대안적으로 UBM(Under-Bump Metallurgy)(52A)이라 지칭된다. 일부 실시형태에 따르면, UBM(52A)은 비아(50)의 수평 치수(HD2)보다 현저히 큰 수평 치수(길아, 폭, 또는 직경 등)(HD1)를 갖는다. 예를 들어, 비 HD1/HD2는 약 3보다 크거나 약 5보다 클 수 있고, 약 3 내지 약 10 사이의 범위가 될 수 있다. 수평 치수(HD2)는 또한, 비아(via-1, via-2, 및 via-3)의 수평 치수(HD3)보다 현저히 크다. 예를 들어, 비 HD2/HD3는 약 2보다 크거나 약 5보다 클 수 있고, 약 3 내지 약 10 사이의 범위가 될 수 있다. 설명 전반에 걸쳐, 패키지 콤포넌트(26A 및 26B), 캡슐재(34), 및 위에 놓인 상호접속 구조체(49)는 조합하여 재구성된 웨이퍼(54)로 지칭된다.
이어서, 도 7을 참조하면, 재구성된 웨이퍼(54)는 프레임(56) 상에 배치되고, 전기 커넥터(52)는 프레임(56) 내의 테이프(55)에 접착된다. 릴리즈 필름(22)이 UV 광 또는 레이저 빔의 열에 의해 분해되도록, 예를 들어, UV 광 또는 레이저 빔을 릴리즈 필름(22) 상에 투영함으로써 캐리어(20)로부터 재구성된 웨이퍼(54)가 디본딩된다(de-bonded). 따라서, 재구성된 웨이퍼(54)가 캐리어(20)로부터 디본딩된다. 각 프로세스는 도 32에 도시된 프로세스 플로우에서 프로세스(216)로서 도시된다. 이렇게 얻어진 재구성된 웨이퍼(54)가 도 8에 도시되어 있다. 이어서, 프레임(56)의 외측 부분을 제거하도록 프레임 커트가 수행된다. 캡슐재(34)의 표면이 패키지 콤포넌트(26A 및 26B)의 후면과 동일 평면이 되도록, 만일 사용되는 경우에, DAF(24)(도 7)를 제거하기 위해 후면 연마가 수행될(또는 수행되지 않을) 수 있다.
도 9를 참조하면, 재구성된 웨이퍼(54)가 다이싱 갭(dicing gap)(58) 상에 배치되고, 테이프(55)(도 8)가 제거된다. 재구성된 웨이퍼(54)는 서로 동일할 수 있는 복수의 패키지(60)로 단일화된다. 각 프로세스는 도 32에 도시된 프로세스 플로우에서 프로세스(218)로서 도시된다. 도 25 및 도 26은 일부 실시형태에 따른 일부 패키지(60)의 상면도를 도시한다.
도 10은 패키지(60)를 사용하여 형성된 패키지(66)를 도시한다. 예를 들어, 패키지 콤포넌트(62)는 플립 칩 본딩(flip-chip bonding)을 통해 패키지(60)와 본딩된다. 패키지 콤포넌트(62)는 패키지 기판, 인터포저(interposer) 등이 될 수 있다. 이어서, 패키지 기판, 인쇄 회로 기판 등이 될 수 있는 패키지 콤포넌트(64)에 패키지 콤포넌트(62)가 또한 본딩될 수 있다.
도 11은 일부 실시형태에 따른 넌 그라운드 업 접속 구조체(70)의 사시도를 도시한다. 넌 그라운드 업 접속 구조체(70)는 도 9에서 상호접속 구조체(49)의 부분이다. 넌 그라운드 업 접속 구조체(70)가 배치된 실시예가 도 6에도 도시되어 있다. 도 11에 도시된 바와 같이, 넌 그라운드 업 접속 구조체(70)를 형성하기 위해 RDL 트레이스(RDL1, RDL2, 및 RDL3)의 복수의 층 및 복수의 비아(via-1, via-2, 및 via-3)는 UBM(52A)에 접속된다. 용어 "넌 그라운드 업"은 비아(via-1, via-2, 및 via-3) 중 적어도 일부가 각각의 위에 놓인 비아(via-4)와 수직으로 오정렬되는(misaligned)[위에 놓인 비아(via-4)로부터 이동되는] 것을 의미한다. 본 개시의 일부 실시형태에 따르면, 2개의 이웃한 RDL 트레이스 사이의 접속은 (단일 비아가 아닌) 비아 그룹을 통해 이루어지고, 이에 따른 구조체는 결과로 얻어지는 패키지에서의 스트레스에 더 많은 내성을 갖는다. 도 11에 도시된 바와 같이, 비아 그룹은, 개별적으로 그리고 집합적으로 비아(via-1), 비아(via-2), 및 비아(via-3)으로도 지칭되는 복수의 비아를 포함하는 비아 그룹 각각을 가진 VG-1, VG-2, 및 VG-3으로도 지칭된다. 각각의 비아 그룹은 2개, 3개, 4개, 5개, 또는 더 많은 비아를 포함할 수 있다.
도 11에 도시된 바와 같이, UBM(52A) 아래 놓여서 UBM(52A)에 접속되는 단일 비아(via-4)가 있을 수 있다. RDL 트레이스(RDL3)는 비아(via-4) 아래 놓여서 비아(via-4)에 접속되고, UBM(52A) 바로 아래 놓인 영역으로부터 UBM(52A) 바로 아래 있지 않은 영역으로 접속을 재배선한다(redistribute). 비아 그룹(VG-3)은 비아 그룹(VG-2) 위에 있고 비아 그룹(VG-2)에 접촉하는 RDL 트레이스(RDL2)에 RDL 트레이스(RDL3)를 접속시킨다. RDL 트레이스(RDL1)는 비아 그룹(VG-2)에 접속되고, 비아 그룹(VG-1) 위에 있고 비아 그룹(VG-1)에 접촉한다. 비아 그룹(VG-1)은 아래 놓인 패키지 콤포넌트(26)의 일부인 비아(들)(via-0)에 접속될 수 있다.
일부 실시형태에 따르면, 각각의 아래 놓인 RDL 트레이스에 RDL 트레이스를 접속하기 위한 단일 비아가 아닌 비아 그룹의 채택은 신뢰성을 향상시킬 수 있다. 또한, UBM(52A) 바로 아래 영역으로부터 비아 그룹(VG-1, VG-2, 및 VG-3) 중 적어도 하나 또는, 2개나 3개를 이동시키는 것은 스트레스의 감소를 초래하고, 이에 따라 스트레스에 의해 야기되는 트레이스 왜곡이 감소되며, 이렇게 얻어진 패키지의 신뢰성이 향상된다.
도 12a는, 일부 실시형태에 따른, UBM(52A), 비아(via-4), RDL 트레이스(RDL3), 및 비아(via-3)[및 대응하는 비아 그룹(VG-3)]의 상면도를 도시한다. 비아 그룹(VG-3)이 UBM(52A) 및 비아(via-4) 아래 놓인 영역으로부터 이동되어, UBM(52A) 및 비아(via-4)에 의해 오버랩되는 비아 그룹(VG-3)의 부분이 없다. 설명 전반에 걸쳐, 비아 또는 비아 그룹이 오버랩된 피쳐(feature)로부터 "이동된(shifted away)"것으로 언급될 때, 비아 그룹의 중심(center)과 오버랩된 피쳐의 중심이 동일한 수직선에 정렬되지 않도록, 비아 그룹의 중심이 거리에 대해 가로 방향으로 이동되는 것을 의미한다. 설명 전반에 걸쳐, "중심(center)"이라는 용어는 "질량중심(centroid)"을 의미할 수도 있다. 일부 실시형태에 따르면, UBM(52A)은 긴 형상(elongated shape)을 갖고, 중심(52A')은 via-4의 중심(51)으로부터 이동된다. 또한, 화살표(57)는 각각의 팬 아웃 패키지(60)의 중심의 방향을 포인팅하고, 중심(52A')은 비아(via-4)의 중심(51)보다 각각의 팬 아웃 패키지(60)의 중심으로부터 이동된다. RDL 트레이스(RDL3)는 RDL의 밀도를 감소시키기 위해 형성되는 구멍(hole)(72)을 가질 수 있고, 구멍(72)은 또한 가스제거 구멍(degassing hole)이다. 하나의 구멍(72)이 도시되었지만, 대응하는 유전체 층의 유전체 물질로 구멍이 충전된 RDL 트레이스(RDL3) 내에 더 많은 구멍이 형성될 수 있다. 구멍(들)(72)의 형상은 원형, 직사각형, 또는 다른 형상이 될 수 있다. 비아(via-3)는 구멍(72)을 둘러싸는 원으로 정렬될 수 있다.
도 12b는, 일부 실시형태에 따른, UBM(52A), RDL 트레이스(RDL2), 및 비아(via-2)[및 대응하는 비아 그룹(VG-2)]의 상면도를 도시한다. 비아 그룹(VG-2)이 UBM(52A) 바로 아래 놓인 영역으로부터 이동되어, UBM(52A) 및 비아(via-4)에 의해 오버랩되는 비아 그룹(VG-2)의 부분이 없다.
도 12c는, 일부 실시형태에 따른, UBM(52A), RDL 트레이스(RDL1), 및 비아(via-1)[및 대응하는 비아 그룹(VG-1)]의 상면도를 도시한다. 비아 그룹(VG-1)은, UBM(52A) 바로 아래 영역 내에 있을 수 있고, 비아(via-4) 바로 아래 있는 영역 내에 있거나 있지 않을 수 있다. RDL 트레이스(RDL1)는 가스제거 구멍인 구멍(73)을 가질 수 있다.
도 12a, 도 12b, 및 도 12c에 도시된 바와 같이, 넌 그라운드 업 접속 구조체(70)는 UBM(52A) 및 비아(via-4)와 수직으로 오정렬된 적어도 하나의 비아 그룹(도 12a에서의 VG-2 및 VG-3 등)을 갖는다. 일부 실시형태에 따르면, 비아 그룹(VG-1)은, 위에 놓인 비아 그룹(VG-2)과 오정렬되거나 오버랩될 수 있고, 비아 그룹(VG-2)은 비아 그룹(VG-3)과 오정렬되거나 오버랩될 수 있다. 설명 전반에 걸쳐, 제1 비아 그룹의 윤곽 영역이 적어도 제2 비아 그룹의 일부와 오버랩되는 부분을 갖는 경우, 제1 비아 그룹은 제2 비아 그룹과 오버랩되고, "윤곽 영역"은 도 13b, 도 13c, 및 도 13d를 참조하여 설명한다. 예를 들어, 도 12a에 도시된 바와 같이, 비아 그룹(VG-3)은 비아 그룹(VG-2)와 오버랩된다. 본 개시의 일부 실시형태에 따르면, 제1 비아 그룹이 제2 비아 그룹과 오버랩되는 경우, 제1 비아 그룹 내의 비아는 제2 비아 그룹 내의 비아와 오정렬되도록 디자인될 수 있다. 예를 들어, 비아 그룹(VG-3)이 비아 그룹(VG-2)과 오버랩되지만 비아(via-3)는 비아(via-2)와 오정렬되는 것으로 보이도록, 도 12a에 비아(via-2)가 도시되어 있다. 일부 실시형태에 따르면, 비아(via-2)가 대응하는 비아(via-3)에 의해 오버랩되지 않도록, 비아(via-2)는 비아(via-3)가 정렬되는 링(ring)이 아닌 유사한(또는 더 큰) 링에 정렬된다. 다른 실시형태에 따르면, 도 12a에 도시된 바와 같이, 아래 놓인 비아(비아(via-2) 등)가 위에 놓인 비아(via-3 등)에 의해 오버랩되지 않도록, 비아 그룹(VG-2)의 중심(76) 주위에서 비아 그룹(VG-3)에 대하여비아 그룹(VG-2)이 회전된다. 또한, 비아(via-2)는 중심(76)에 대해 회전 대칭이고, 이것은 질량중심으로서 76을 갖는 동일한 원에 정렬되고 동일한 거리를 갖는 것을 의미한다. 비아(via-3)도 중심(76)에 대하여 회전 대칭이 될 수 있다. 일부 실시형태에 따르면, 비아(via-1, via-2, 및 via-3) 중 어느 것도 동일한 넌 그라운드 업 접속 구조체(70) 내의 다른 비아와 오버랩되거나 오버랩하지 않는다. 다른 실시형태에 따르면, 비아(via-1, via-2, 및 via-3) 중 어느 것도 바로 위에 놓인 비아에 의해 오버랩되지 않고, 비아 중 어느 것도 바로 아래 놓인 비아에 오버랩되지 않는다. 그러나, 비아들의 2개의 층이 바로 이웃한 비아-층들 내에 있지 않으면, 위에 놓인 비아는 아래 놓인 비아에 오버랩되거나 오버랩되지 않을 수 있다. 예를 들어, 비아(via-3)는 비아(via-2)에 오버랩되지 않을 수 있지만, 비아(via-1)에 오버랩되거나 오버랩되지 않을 수 있다.
각각의 비아 또는 비아 그룹은 도 13a, 도 13b, 도 13c, 및 도 13d에 도시된 바와 같이 윤곽 영역을 점유하고, 비아 그룹의 윤곽 영역은 비아에 접속하는 다각형 및 비아 그룹 내의 비아에 의해 점유되는 영역이다. 예를 들어, 도 13a는 5개 비아의 비아 그룹에 의해 점유되는 윤곽 영역(74)을 도시하고, 도 13c는 2개 비아의 비아 그룹에 의해 점유되는 윤곽 영역(74)을 도시하고, 도 13d는 6개 비아의 비아 그룹에 의해 점유되는 윤곽 영역(74)을 도시한다. 도 13b는 단일 비아에 의해 점유되는 윤곽 영역(74)을 도시한다. 본 개시의 일부 실시형태에 따르면, 도 13a의 상면도에 도시된 바와 같이, 비아 그룹(VG-3)의 윤곽 영역(74)의 중심이 비아(via-4)의 중심으로부터 이동된다. 또한, 윤곽 영역(74)은 비아(via-4)에 의해 점유되는 부분을 갖지 않는다. 비아(via-4)의 중심으로부터 비아 그룹(VG-3)의 윤곽 영역(74)의 중심을 이동시키지만, via-4가 여전히 윤곽 영역(74)의 일부에 오버랩되게 하는 것은 결과로 얻어진 구조체에서 높은 스트레스를 생성할 수 있다. 따라서, 일부 실시형태에 따르면, 비어 그룹 중 하나는 via-4로부터 이동되지 않으며, 이는 via-4가 비아 그룹의 윤곽 영역의 부분과 오버랩하지 않도록, 비아 그룹(VG-3 등)의 중심이 비아(via-4)의 중심에 수직으로 정렬되거나, 비아 그룹이 충분히 이동되는 것을 의미한다.
도 14a 및 도 15 내지 도 18은 비아(via-4) 및 UBM(52A)으로부터 비아 그룹(VG-3)이 이동되는 넌 그라운드 업 접속 구조체(70)의 일부의 단면도를 도시한다. 다른 비아 그룹(VG-2 및 VG-1)은 비아(via-4)에 의해 오버랩되거나 오버랩되지 않을 수 있다. 예를 들어, 도 14a에서, 비아(via-3) 및 대응하는 비아 그룹(VG-3)은 via-4로부터 이동된다. 비아 그룹(VG-2)은 비아 그룹(VG-3)에 의해 오버랩된다. 비아(via-1)[비아 그룹(VG-1)]는 비아(via-4) 및/또는 UBM(52A)에 의해 오버랩될 수 있다.
도 14b, 도 14c, 및 도 14d는 도 14a에 도시된 바와 같은 RDL(RDL3, RDL2, 및 RDL1) 및 비아(via-4, via-3, via-2, 및 via-1)을 도시한다. 상면도는 도 15 내지 도 18에 도시된 실시형태에도 적용할 수 있다. 일부 실시형태에 따르면, UBM(52A)은 측방향 치수(폭 또는 길이)(W1)를 갖고, RDL(RDL3, RDL2, 및 RDL1)은 각각의 길이(L3, L2, 및 L1)를 갖는다. 일부 실시형태에 따르면, 길이(L1, L2, 및 L3) 각각은 도 14e에 도시 된 바와 같이 P의 2배의 제곱근보다 작고, P는 UBM(52A)의 피치이다. 구멍(72)(도 14b) 및 구멍(73)(도 14d)은 UBM(52A)의 측방향 치수(W1)(도 14b)보다 작은 치수를 갖는다.
도 15는 비아(via-3) 및 대응하는 비아 그룹(VG-3)이 via-4로부터 이동되는 것을 도시한다. 비아 그룹(VG-2)도 비아 그룹(VG-3)으로부터 이동된다. 비아 그룹(VG-2)은 비아 그룹(VG-1)을 통해 오버랩되지만, 비아 그룹(VG-2)은 위에 놓인 비아 그룹(VG-3)과 수직으로 이동된다. 비아 그룹(VG-1) 및 비아 그룹(VG-2)은 비아(via-4) 및/또는 UBM(52A)에 의해 오버랩될 수 있다.
도 16는 비아(via-3) 및 대응하는 비아 그룹(VG-3)이 via-4로부터 이동되는 것을 도시한다. 비아 그룹(VG-2 및 VG-1)도 비아 그룹 비아(via-4)로부터 이동된다. 비아 그룹(VG-3)은 비아 그룹(VG-2 및 VG-1) 양자에 오버랩된다. 본 개시의 일부 실시형태에 따르면, 비아(via-1)는 위에 놓인 비아(via-2)와 수직으로 이동되고 위에 놓인 비아(via-3)와 더 수직으로 이동된다.
도 17은 비아(via-3) 및 대응하는 비아 그룹(VG-3)이 비아(via-4)로부터 이동되는 것을 도시한다. 비아 그룹(VG-2)은 via-4 및/또는 UBM(52A)에 의해 오버랩된다. 비아(via-1) 및 비아 그룹(VG-1)은 비아 그룹(VG-2), 비아 그룹(VG-3), 비아(via-4), 및 UBM(52A) 중 어느 것과도 오버랩되지 않는다.
도 18은 비아(via-3) 및 대응하는 비아 그룹(VG-3)이 비아(via-4)로부터 이동되는 것을 도시한다. 비아 그룹(VG-2)도 비아 그룹(VG-3)으로부터 이동된다. 비아 그룹(VG-1)은 비아 그룹(VG-2) 및 비아 그룹(VG-3) 중 어느 것과도 오버랩되지 않는다. 비아 그룹(VG-2 및 VG-1)은 비아(via-4) 및 UBM(52A)에 의해 부준적으로 오버랩될 수 있다(도 18에 도시되지 않음).
도 19a, 도 19b, 도 19c, 및 도 19d는 비아 그룹(VG-2)이 각각의 비아(via-4)로부터 이동되는 일부 실시형태에 따른 넌 그라운드 업 접속 구조체(70)의 상면도 및 단면도를 도시한다. 다른 비아 그룹(VG-3 및 VG-1)은 각각의 비아(via-4)에 의해 오버랩되거나 오버랩되지 않을 수 있다. 도 19a는 비아(via-2) 및 대응하는 비아 그룹(VG-2)이 비아(via-4) 및 UBM(52A) 양자로부터 이동되는 것을 나타내는 상면도를 도시한다. 도 19b는 비아 그룹(VG-3) 및 비아 그룹(VG-1)이 UBM(52A)[그리고 가능하게는 비아(via-4)]에 의해 오버랩되는 것을 도시한다. 도 19c는 비아 그룹(VG-3)이 UBM(52A)[그리고 가능하게는 비아(via-4)]에 의해 오버랩되고, 비아 그룹(VG-1)이 비아 그룹(VG-2)에 의해 오버랩되는[비아(via-1)는 비아(via-2)와 수직으로 오정렬됨] 것을 도시한다. 도 19d는 비아 그룹(VG-3)이 UBM(52A)[그리고 가능하게는 비아(via-4)]에 의해 오버랩되고, 비아 그룹(VG-1)이 비아 그룹(VG-3) 및 비아 그룹(VG-2)에 의해 오버랩되지 않는 것을 도시한다.
도 20a, 도 20b, 및 도 20c는, 도 19a 및 도 19b에 도시된 구조체에 대응할 수 있는 일부 실시형태에 따른 RDL(RDL3, RDL2, 및 RDL1) 및 비아(via-4, via-3, via-2, 및 via-1)를 도시한다. 일부 실시형태에 따르면, UBM(52A)(도 20b)은 측방향 치수(W1)를 갖고, RDL(RDL3, RDL2, 및 RDL1)은 각각 길이(L3', L2', 및 L1')을 갖는다. 일부 실시형태에 따르면, 길이(L1, L2, 및 L3) 각각은 도 14e에 도시된 바와 같이 P의 2배의 제곱근보다 작고, P는 UBM(52A)의 피치이다. 구멍(72)(도 20a) 및 구멍(73)(도 20c)은 UBM(52A)의 측방향 치수(W1)(도 20b)보다 작은 치수를 갖는다.
도 21a, 도 21b, 및 도 21c는 비아 그룹(VG-1)이 각각의 비아(via-4)로부터 이동되는 일부 실시형태에 따른 넌 그라운드 업 접속 구조체(70)의 상면도 및 단면도를 도시한다. 다른 비아 그룹(VG-2 및 VG-3)은 비아(via-4)에 의해 오버랩되거나 오버랩되지 않을 수 있다. 도 21a는 비아(via-1) 및 대응하는 비아 그룹(VG-1)이 비아(via-4) 및 UBM(52A) 양자로부터 이동되는 것을 나타내는 상면도를 도시한다. 도 21b는 비아 그룹(VG-3) 및 비아 그룹(VG-2)이 UBM(52A)[그리고 가능하게는 비아(via-4)]에 의해 오버랩되는 것을 도시한다. 마찬가지로, 비아(via-3)는 비아(via-2)와 오정렬된다. 도 21c는 비아 그룹(VG-3)이 UBM(52A)[그리고 가능하게는 비아(via-4)]에 의해 오버랩되고, 비아 그룹(VG-1 및 VG-2) 양자가 비아(via-4) 및 UBM(52A)으로부터 이동되고, 비아 그룹(VG-1)이 비아 그룹(VG-2)과 이동되는 것을 도시한다.
도 22a, 도 22b, 및 도 22c는, 도 21a 및 도 21b에 도시된 구조체에 대응할 수 있는 일부 실시형태에 따른 RDL(RDL3, RDL2, 및 RDL1) 및 비아(via-4, via-3, via-2, 및 via-1)를 도시한다. 일부 실시형태에 따르면, UBM(52A)은 측방향 치수(W1)(도 22c)를 갖고, RDL(RDL3, RDL2, 및 RDL1)은 각각의 길이(L3'', L2'', 및 L1'')를 갖는다. 길이(L3'')는 길이(L2'')보다 길다. 일부 실시형태에 따르면, 길이(L1'', L2'', 및 L3'') 각각은 도 14e에 도시된 바와 같이 P의 2배의 제곱근보다 작고, P는 UBM(52A)의 피치이다. 구멍(72)(도 22a) 및 구멍(73)(도 22c)은 UBM(52A)의 측방향 치수(W1)(도 22c)보다 작은 치수를 갖는다.
도 23은 일부 실시형태에 따른 그라운드 업 접속 구조체(70)의 사시도를 도시한다. 이 실시형태들도 스트레스를 감소시키는 기능을 갖는다. 도 23에 도시된 바와 같이, RDL 트레이스(RDL1, RDL2, 및 RDL3)의 복수의 층 및 복수의 합성 비아(via-1, via-2, 및 via-3)는 UBM(52A)에 접속된다. 용어 "그라운드 업"은, 모든 RDL(RDL1, RDL2, 및 RDL3) 및 비아 그룹(VG-1, VG-2, 및 VG-3)의 중심이 비아(via-4)의 중심에 대하여 수직으로 정렬되는 것을 나타낸다. 그러나, 비아(via-1 및 via-2)는 각각 바로 위에 놓인 비아(via-2 및 via-3)에 의해 오버랩되지 않는다. 비아(via-1)가 비아(via-3)에 의해 오버랩될 수 있고, 또는 대안적으로 비아(via-1)가 비아(via-3)와 오정렬될 수 있다.
도 24a, 도 24b, 및 도 24c는, 도 23에 도시된 구조체에 대응할 수 있는 일부 실시형태에 따른 RDL(RDL3, RDL2, 및 RDL1) 및 비아(via-4, via-3, via-2, 및 via-1)의 상면도를 도시한다. 일부 실시형태에 따르면, RDL(RDL3, RDL2, 및 RDL1)은 라운드(round) 상면 형상을 갖는다. UBM(52A)은 측방향 치수(W1)를 갖고, RDL(RDL3, RDL2, 및 RDL1)은 각각 직경(D3, D2, 및 D1)을 갖는다. 일부 실시형태에 따르면, 각각의 직경(D3, D2, 및 D1)은 약 0.5W1 내지 약 1.5W1의 범위 내에 있다.
도 25 및 도 26은 일부 실시형태에 따른 패키지(60)의 상면도(레이아웃)를 도시한다. 일부 실시형태에 따르면, 패키지 콤포넌트(26A)는 상면도 영역이 패키지(60)의 상면도 영역의 약 60 퍼센트보다 클 수 있는 더 큰 패키지 콤포넌트이다. 상호접속 구조체(49)(도 9)는 더 높은 스트레스를 겪는 높은 스트레스 영역 및 낮은 스트레스를 겪는 낮은 스트레스 영역을 포함한다. 높은 스트레스 영역은, 패키지 콤포넌트(26A)의 주변 영역(중심 영역 및 엣지 영역을 포함함)에 오버랩되는 영역(126A)을 포함한다. 일부 실시형태에 따르면, 패키지 콤포넌트(26A)의 주변 영역은, 패키지 콤포넌트(26A)의 엣지로부터 측정되고 각각 대응 폭(Wb1 및 Wb2)의 약 20 퍼센트보다 작은 폭(Wa1 및 Wa2)을 갖는 영역이다. 낮은 스트레스 부분은 패키지 콤포넌트(26A)의 중심 부분 바로 위에 있는 영역(126B)이다. 낮은 스트레스 부분은 또한, 비교적 작은 영역으로 인한 낮은 스트레스를 도입하는 패키지 콤포넌트 바로 위의 부분을 포함할 수 있다. 일부 높은 스트레스 영역(126A) 및 낮은 스트레스 영역(126B)은 도 9에도 개략적으로 도시되어 있다. 일부 실시형태에 따르면, 넌 그라운드 업 접속 구조체(70)(도 11) 및 그라운드 업 접속 구조체(70')(도 23)는 높은 스트레스 영역 내에 형성된다. 낮은 스트레스 영역(126A)에서, 넌 그라운드 업 접속 구조체(70)(도 11), 그라운드 업 접속 구조체(70'), 및 추가적으로 단일 비아 접속 구조체(70'')(도 27)가 임의의 조합으로 형성될 수 있다.
도 27에서, 아래 놓인 RDL 트레이스에 RDL 트레이스를 접속시키는 단일 비아가 있을 수 있다. 또한, 비아(via-3)은 비아(via-4)로부터 이동될 수 있지만, 이동 거리는 충분히 크거나 크지 않을 수 있고, 비아(via-3)는 UBM(52A) 및/또는 비아(via-4)에 의해 커버되거나 커버되지 않을 수 있다. 따라서, 단일 비아 접속 구조체(70'')는 넌 그라운드 업 접속 구조체(70) 및 그라운드 업 접속 구조체(70') 양자보다 높은 스트레스를 겪는다(그리고 낮은 신뢰성을 가짐). 그러나, 단일 비아 접속 구조체(70'')는 낮은 스트레스 영역에 형성되기 때문에, 그 신뢰성은 여전히 디자인 사양을 만족시킬 수 있다. 단일 비아 접속 구조체(70'')는 높은 스트레스 영역(126A)(도 25 및 도 26) 내에 형성되지 않을 것이다. 단일 비아 접속 구조체(70'')는 디자인에 더 많은 유연성을 제공하고 단일 비아 접속으로 인한 작은 칩 영역을 취할 수 있다.
도 26은 일부 실시형태에 따른 패키지(26)의 상면도를 도시한다. 이 실시형태들은 더 많은 패키지 콤포넌트(26B)가 형성된 것을 제외하고 도 25의 실시형태와 유사하다. 마찬가지로, 넌 그라운드 업 접속 구조체(70)(도 11) 및 그라운드 업 접속 구조체(70')(도 23)가 형성되는 높은 스트레스 영역(126A)이 마킹된다(marked). 단일 비아 접속 구조체(70'')는 높은 스트레스 영역(126A) 내에 형성되지 않는다. 넌 그라운드 업 접속 구조체(70), 그라운드 업 접속 구조체(70'), 및 단일 비아 접속 구조체(70'')는 임의의 조합으로 낮은 스트레스 영역(126B) 내에 형성될 수 있다.
도 25 및 도 26을 더 참조하면, 넌 그라운드 업 접속 구조체(70)가 양호한 신뢰성을 갖기 때문에, 패키지 콤포넌트(26A)의 코너 영역 위의 영역과 같은 스트레스가 가장 큰 영역은 넌 그라운드 업 접속 구조체(70)를 갖지만, 단일 비아 접속 구조체(70'')를 갖지 않을 수 있다. 패키지 콤포넌트(26A)의 엣지 부분(코너 영역 제외함) 바로 위의 영역은 넌 그라운드 업 접속 구조체(70) 및/또는 그라운드 업 접속 구조체(70')를 포함할 수 있지만, 단일 비아 접속 구조체(70'')가 없다.
도 28 내지 도 31은, 접속 구조체(70) 및 패키지 콤포넌트(26A 및 26B)에 대한 대응하는 접속이 도시된, 일부 실시형태에 따른 패키지(60)의 일부의 단면도를 도시한다. 도 28 및 도 31에서, 복수의 비아(via-1)와 접속된 단일 비아(via-0)가 있다. 도 29 및 도 30에서, 복수의 비아(via-1)와 접속된 다수의 비아(via-0)가 있다. 도 28 및 도 31에 도시된 바와 같은 구조는 도 11 내지 도 24a/도24b/도24c를 참조하여 논의된 실시형태들 각각에 도시된 실시형태에서 채택될 수 있다. 도 28 및 도 29에 도시된 패키지는 도 1 내지 도 10에 도시된 프로세스를 채택함으로써 형성될 수 있다. 도 30 및 도 31에 도시된 패키지는, 우선 상호접속 구조체(49)를 기판으로서 형성하고, 본딩에 사용되는 솔더 영역(82)으로 플립 칩 본딩을 통해 이미 형성된 상호접속 구조체(49)에 패키지 콤포넌트(26A 및 26B)를 본딩함으로써 형성될 수 있다. 이어서, 언더필(84)이 도포될 수 있고, 도 30 및 도 31에 도시된 구조체를 형성하기 위해 캡슐재(34)가 분배될(dispensed) 수 있다.
본 개시의 일부 실시형태에 따르면, 접속 구조체(70)(도 11), 접속 구조체(70')(도 23), 및 접속 구조체(70'')(도 27)는, RDL 트레이스(RDL1, RDL2, 및 RDL3)이 임의의 다른 도전성 피쳐에 측방으로(sideways) 접속되지 않는다는 것을 의미하는 싱글 브랜치 접속 구조체(single-branch connection structure)이다. 대안 적으로, 도전성 트레이스(RDL1, RDL2, 및 RDL3) 각각의 모든 측벽들은 유전체 물질과 접촉한다. 따라서, via-4를 통해 흐르는 전류는 via-0을 통해 흐르는 전류와 동일할 것이다.
상기 실시형태들에서, 일부 프로세스 및 피쳐(feature)들은 본 개시의 일부 실시형태에 따라 논의되었다. 다른 피처들 및 프로세스들도 포함될 수 있다. 예컨대, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 돕기 위해 테스팅 구조체가 포함될 수 있다. 테스팅 구조체는 예컨대 3D 패키징 또는 3DIC의 테스팅, 프로브 및/또는 프로브 카드의 사용 등을 허용하는 재분배 층에 또는 기판 상에 형성된 테스트 패드를 포함할 수 있다. 검증 테스팅은 중간 구조체 및 최종 구조체에서 수행될 수 있다. 또한, 여기에 개시된 구조 및 방법은 수율을 증가시키고 비용을 감소시키기 위해 알려진 양호한 다이의 중간 검증을 통합하는 테스트 방법과 관련하여 사용될 수 있다.
본 발명의 실시형태는 몇가지 유익한 피처(feature)를 갖는다. RDL 트레이스를 상호접속하기 위해 (단일 비아 접속 대신) 비아 그룹를 형성함으로써, 대응하는 접속 구조체의 신뢰성이 향상된다. 또한 높은 스트레스 영역 내에 넌 그라운드 업 접속 구조체 및 그라운드 업 접속 구조체를 채택함으로써, 스트레스가 해제될 수 있고, 이에 따라 접속 구조체의 신뢰성이 더 향상된다.
본 개시의 일부 실시형태에 따르면, 방법은, 상기 캐리어 위에 패키지 콤포넌트를 배치하는 단계; 캡슐재 내에 상기 패키지 콤포넌트를 캡슐화하는 단계; 및 상기 패키지 콤포넌트 위에 상기 패키지 콤포넌트에 전기적으로 연결되는 제1 접속 구조체를 형성하는 단계를 포함하고, 상기 제1 접속 구조체를 형성하는 단계는, 상기 패키지 콤포넌트 위에 상기 패키지 콤포넌트에 전기적으로 연결되는 제1 비아 그룹을 형성하는 단계; 상기 제1 비아 그룹 위에 상기 제1 비아 그룹에 접촉하는 제1 도전성 트레이스를 형성하는 단계; 상기 제1 도전성 트레이스 위에 놓이고 상기 제1 도전성 트레이스에 접촉하는 제2 비아 그룹을 형성하는 단계; 상기 제2 비아 그룹 위에 상기 제2 비아 그룹에 접촉하는 제2 도전성 트레이스를 형성하는 단계; 상기 제2 도전성 트레이스 위에 놓이고 상기 제2 도전성 트레이스에 접촉하는 상부 비아를 형성하는 단계; 및 상기 상부 비아 위에 상기 상부 비아에 접촉하는 UBM을 형성하는 단계를 포함한다. 실시형태에서, 상기 방법은 상기 UBM 위에서 상기 UBM에 접촉하는 솔더 영역을 형성하는 단계를 더 포함한다. 실시형태에서, 상기 제1 비아 그룹 및 상기 제2 비아 그룹 중 하나의 비아 그룹의 윤곽 영역은 상기 상부 비아로부터 수직으로 이동된다. 실시형태에서, 상기 제1 비아 그룹을 형성하는 단계는, 상기 패키지 콤포넌트 및 상기 캡슐재 위에 유전체 층을 형성하는 단계; 아래 놓인 도전성 피쳐를 노출시키기 위해 상기 유전체 층 내에 개구부를 형성하는 단계; 및 도금 프로세스를 통해 제1 도전성 트레이스 및 제1 비아 그룹을 형성하는 단계를 포함한다. 실시형태에서, 상기 제1 비아 그룹은 상기 패키지 콤포넌트 내의 표면 비아에 전기적으로 연결되고, 상기 상부 비아는 상기 표면 비아에 오버랩되고, 상기 제1 비아 그룹 및 상기 제2 비아 그룹 중 하나의 비아 그룹의 윤곽 영역은 또한 상기 상부 비아 및 상기 표면 비아 모두와 수직으로 오정렬된다. 실시형태에서, 상기 방법은 상기 제1 비아 그룹 아래 놓이고 상기 제1 비아 그룹과 접촉하는 제3 도전성 트레이스를 형성하는 단계; 및 상기 제3 도전성 트레이스 아래 놓이고 상기 제3 도전성 트레이스와 접촉하는 제3 비아 그룹을 형성하는 단계를 더 포함하고, 상기 제3 비아 그룹은 또한 상기 패키지 콤포넌트 내의 상기 표면 비아 위에 놓이고 상기 표면 비아와 접촉한다. 실시형태에서, 상기 제1 비아 그룹의 중심은 상기 제2 비아 그룹의 중심에 수직으로 정렬되고, 상기 제1 비아 그룹의 비아들은 상기 제2 비아 그룹의 비아들과 수직으로 오정렬된다. 실시형태에서, 상기 제1 접속 구조체는 상기 패키지 콤포넌트의 주변 영역에 오버랩되고, 상기 방법은, 상기 패키지 콤포넌트의 중심 영역에 오버랩되고 제2 접속 구조체를 형성 - 상기 제2 접속 구조체를 형성하는 것은 상기 패키지 콤포넌트 위에서 상기 패키지 콤포넌트에 전기적으로 연결되는 단일 비아를 형성하는 것임 - 하는 단계; 상기 단일 비아 위에 놓이고 상기 단일 비아에 접촉하는 추가 도전성 트레이스를 형성하는 단계; 상기 추가 도전성 트레이스 위에 놓이고 상기 추가 도전성 트레이스와 접촉하는 추가 상부 비아를 형성하는 단계; 및 상기 추가 상부 비아 위에서 상기 추가 상부 비아와 접촉하는 추가 UBM을 형성하는 단계를 더 포함하고, 상기 단일 비아의 중심은 상기 추가 상부 비아로부터 수직으로 이동된다. 실시형태에서, 상기 추가 상부 비아는 상기 추가 UBM에 의해 오버랩되는 부분을 포함한다.
본 개시의 일부 실시형태에 따르면, 방법은, 캐리어(carrier) 위에 제1 패키지 콤포넌트 및 제2 패키지 콤포넌트 - 상기 제1 패키지 콤포넌트는 상기 제2 패키지 콤포넌트보다 큰 상면 영역을 갖고, 상기 제1 패키지 콤포넌트는 전기 커넥터를 포함함 - 를 배치하는 단계; 캡슐재 내에 상기 제1 패키지 콤포넌트 및 상기 제2 패키지 콤포넌트를 캡슐화하는 단계; 및 상기 제1 패키지 콤포넌트의 주변 영역 위에 제1 접속 구조체 - 상기 제1 접속 구조체는 상기 전기 커넥터에 전기적으로 연결됨 - 를 형성하는 단계를 포함하고, 상기 제1 접속 구조체는, 제1 금속 필라(metal pillar); 상기 제1 금속 필라 아래 놓이고 상기 제1 금속 필라에 전기적으로 연결되는 제1 상부 비아; 상기 제1 상부 비아 아래 놓이는 제1 도전성 트레이스; 상기 제1 도전성 트레이스 아래 놓이고 상기 제1 도전성 트레이스와 접촉하며, 제1 복수의 비아들을 포함하고, 제1 윤곽 영역을 갖는, 제1 비아 그룹; 상기 제1 비아 그룹 아래 놓이고 상기 제1 비아 그룹에 전기적으로 연결되는 제2 도전성 트레이스; 및 상기 제2 도전성 트레이스 아래 놓이고 상기 제2 도전성 트레이스와 접촉하며, 제2 복수의 비아들을 포함하고, 상기 제1 윤곽 영역에 의해 오버랩되는 제2 윤곽 영역을 갖는, 제2 비아 그룹을 포함한다. 실시형태에서, 상기 방법은 분리된 패키지를 형성하기 위해 상기 캡슐재를 절단하는 단계를 더 포함하고, 상기 제1 패키지 콤포넌트의 제1 상면 영역은 상기 분리된 패키지의 상면 영역의 약 60 퍼센트보다 크다. 실시형태에서, 상기 제1 복수의 비아들은 상기 제2 복수의 비아들과 수직으로 오정렬된다. 실시형태에서, 상기 제1 윤곽 영역의 중심은 상기 제2 윤곽 영역의 중심에 오버랩된다. 실시형태에서, 상기 방법은 상기 제2 패키지 콤포넌트 내의 추가 전기 커넥터 위에 놓이고 상기 추가 커넥터에 전기적으로 연결되는 추가 접속 구조체를 형성하는 단계를 더 포함하고, 상기 추가 접속 구조체는 상기 추가 접속 구조체 내의 2개의 도전성 트레이스를 전기적으로 접속하기 위해 단일 비아를 사용한다. 실시형태에서, 상기 제1 접속 구조체의 상면도에서, 상기 제1 복수의 비아들 및 상기 제2 복수의 비아들은 동일 원형 링에 정렬되고, 상기 제1 복수의 비아들은 상기 제2 복수의 비아들과 수직으로 오정렬된다.
본 개시의 일부 실시형태에 따르면, 패키지는, UBM; 상기 UBM 아래 놓이고 상기 UBM에 전기적으로 연결되는 상부 비아; 상기 상부 비아 아래 놓이고 상기 상부 비아에 전기적으로 연결되는 제1 도전성 트레이스; 상기 제1 도전성 트레이스 아래 놓이고 상기 제1 도전성 트레이스와 접촉하며, 제1 복수의 비아들을 포함하고 제1 윤곽 영역을 갖는, 제1 비아 그룹; 상기 제1 비아 그룹 아래 놓이고 상기 제1 비아 그룹에 전기적으로 연결되는 제2 도전성 트레이스; 및 상기 제2 도전성 트레이스 아래 놓이고 상기 제2 도전성 트레이스와 접촉하며, 제2 복수의 비아들을 포함하고 상기 제1 윤곽 영역에 의해 오버랩되는 제2 윤곽 영역을 갖는, 제2 비아 그룹을 포함하고, 상기 제1 복수의 비아들은 상기 제2 복수의 비아들과 수직으로 오정렬된다. 실시형태에서, 상기 패키지는, 금속 필라를 포함하는 디바이스 다이; 상기 디바이스 다이를 캡슐화하는 캡슐재; 및 상기 캡슐재 및 상기 금속 필라 모두에 오버랩되고 접촉하는 유전체 층을 더 포함하고, 상기 금속 필라는 상기 제2 복수의 비아들의 하부 표면 아래 놓이고 하부 표면과 접촉한다. 실시형태에서, 상기 금속 필라는 상기 UBM에 의해 오버랩된다. 실시형태에서, 상기 UBM은 상기 디바이스 다이의 주변 영역에 오버랩된다. 실시형태에서, 상기 제1 복수의 비아들은 제1 수직 중심 라인에 대칭으로 할당되고, 상기 제2 복수의 비아들은 제2 수직 중심 라인에 대칭으로 할당되고, 상기 제1 수직 중신 라인 및 상기 제2 수직 중심 라인은 수직으로 오정렬된다.
1) 본 개시의 실시형태에 따른 방법은, 캐리어 위에 패키지 콤포넌트를 배치하는 단계; 캡슐재 내에 상기 패키지 콤포넌트를 캡슐화하는 단계; 및 상기 패키지 콤포넌트 위에 상기 패키지 콤포넌트에 전기적으로 연결되는 제1 접속 구조체를 형성하는 단계를 포함하고, 상기 제1 접속 구조체를 형성하는 단계는, 상기 패키지 콤포넌트 위에 상기 패키지 콤포넌트에 전기적으로 연결되는 제1 비아 그룹을 형성하는 단계; 상기 제1 비아 그룹 위에 상기 제1 비아 그룹에 접촉하는 제1 도전성 트레이스를 형성하는 단계; 상기 제1 도전성 트레이스 위에 놓이고 상기 제1 도전성 트레이스에 접촉하는 제2 비아 그룹 - 상기 제1 비아 그룹 및 상기 제2 비아 그룹 각각은 복수의 비아들을 포함함 - 을 형성하는 단계; 상기 제2 비아 그룹 위에 상기 제2 비아 그룹에 접촉하는 제2 도전성 트레이스를 형성하는 단계; 상기 제2 도전성 트레이스 위에 놓이는 상부 비아를 형성하는 단계; 및 상기 상부 비아 위에 상기 상부 비아에 접촉하는 UBM(Under-Bump-Metallurgy)을 형성하는 단계를 포함한다.
2) 본 개시의 실시형태에 따른 방법은, 상기 UBM 위에 상기 UBM에 접촉하는 솔더 영역을 형성하는 단계를 더 포함한다.
3) 본 개시의 실시형태에 따른 방법에 있어서, 상기 제1 비아 그룹 및 상기 제2 비아 그룹 중 하나의 비아 그룹의 윤곽 영역은 상기 상부 비아로부터 멀어지게 수직으로 이동된다.
4) 본 개시의 실시형태에 따른 방법에 있어서, 상기 제1 비아 그룹을 형성하는 단계는, 상기 패키지 콤포넌트 및 상기 캡슐재 위에 유전체 층을 형성하는 단계; 상기 유전체 층 내에 노출시키기 위한 개구부를 형성하는 단계; 및 상기 개구부 내에 상기 제1 비아 그룹을 형성하는 단계를 포함한다.
5) 본 개시의 실시형태에 따른 방법에 있어서, 상기 제1 비아 그룹은 상기 패키지 콤포넌트 내의 표면 비아에 전기적으로 연결되고, 상기 상부 비아는 상기 표면 비아에 오버랩되고, 상기 제1 비아 그룹 및 상기 제2 비아 그룹 중 하나의 비아 그룹의 윤곽 영역은 또한 상기 상부 비아 및 상기 표면 비아 모두와 수직으로 오정렬된다.
6) 본 개시의 실시형태에 따른 방법은, 상기 제1 비아 그룹 아래 놓이고 상기 제1 비아 그룹에 접촉하는 제3 도전성 트레이스를 형성하는 단계; 및 상기 제3 도전성 트레이스 아래 놓이고 상기 제3 도전성 트레이스에 접촉하는 제3 비아 그룹을 형성하는 단계를 더 포함하고, 상기 제3 비아 그룹은 또한 상기 패키지 콤포넌트 내의 상기 표면 비아 위에 놓이고 상기 표면 비아에 접촉한다.
7) 본 개시의 실시형태에 따른 방법에 있어서, 상기 제1 비아 그룹의 중심은 상기 제2 비아 그룹의 중심에 수직으로 정렬되고, 상기 제1 비아 그룹의 비아들은 상기 제2 비아 그룹의 비아들과 수직으로 오정렬된다.
8) 본 개시의 실시형태에 따른 방법에 있어서, 상기 제1 접속 구조체는 상기 패키지 콤포넌트의 주변 영역에 오버랩되고, 상기 방법은, 상기 패키지 콤포넌트의 중심 영역에 오버랩되는 제2 접속 구조체를 형성하는 단계를 더 포함하고, 상기 제2 접속 구조체를 형성하는 단계는, 상기 패키지 콤포넌트 위에 상기 패키지 콤포넌트에 전기적으로 연결되는 단일 비아를 형성하는 단계; 상기 단일 비아 위에 놓이고 상기 단일 비아에 접촉하는 추가 도전성 트레이스를 형성하는 단계; 상기 추가 도전성 트레이스 위에 놓이고 상기 추가 도전성 트레이스에 접촉하는 추가 상부 비아를 형성하는 단계; 및 상기 추가 상부 비아 위에 상기 추가 상부 비아에 접촉하는 추가 UBM을 형성하는 단계를 포함하고, 상기 단일 비아의 중심은 상기 추가 상부 비아로부터 멀어지게 수직으로 이동된다.
9) 본 개시의 실시형태에 따른 방법에 있어서, 상기 추가 상부 비아는 상기 추가 UBM에 의해 오버랩되는 부분을 포함한다.
10) 본 개시의 다른 실시형태에 따른 방법은, 캐리어 위에 제1 패키지 콤포넌트 및 제2 패키지 콤포넌트 - 상기 제1 패키지 콤포넌트는 상기 제2 패키지 콤포넌트보다 큰 상면 영역을 갖고, 상기 제1 패키지 콤포넌트는 전기 커넥터를 포함함 - 를 배치하는 단계; 상기 제1 패키지 콤포넌트 및 상기 제2 패키지 콤포넌트를 캡슐재 내에 캡슐화하는 단계; 및 상기 제1 패키지 콤포넌트의 주변 영역 위에 제1 접속 구조체 - 상기 제1 접속 구조체는 상기 전기 커넥터에 전기적으로 연결됨 - 를 형성하는 단계를 포함하고, 상기 제1 접속 구조체는, 제1 금속 필라(metal pillar); 상기 제1 금속 필라 아래 놓이고 상기 제1 금속 필라에 전기적으로 연결되는 제1 상부 비아; 상기 제1 상부 비아 아래 놓이는 제1 도전성 트레이스; 상기 제1 도전성 트레이스 아래 놓이고 상기 제1 도전성 트레이스에 접촉하며, 제1 복수의 비아들을 포함하고, 제1 윤곽 영역을 갖는, 제1 비아 그룹; 상기 제1 비아 그룹 아래 놓이고 상기 제1 비아 그룹에 전기적으로 연결되는 제2 도전성 트레이스; 및 상기 제2 도전성 트레이스 아래 놓이고 상기 제2 도전성 트레이스에 접촉하며, 제2 복수의 비아들을 포함하고, 상기 제1 윤곽 영역이 오버랩되는 제2 윤곽 영역을 갖는, 제2 비아 그룹을 포함한다.
11) 본 개시의 다른 실시형태에 따른 방법은, 분리된 패키지를 형성하기 위해 상기 캡슐재를 절단하는 단계를 더 포함하고, 상기 제1 패키지 콤포넌트의 제1 상면 레이아웃 영역은 상기 분리된 패키지의 상면 레이아웃 영역의 약 60 퍼센트보다 크다.
12) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 제1 복수의 비아들은 상기 제2 복수의 비아들과 수직으로 오정렬된다.
13) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 제1 윤곽 영역의 중심은 상기 제2 윤곽 영역의 중심에 오버랩된다.
14) 본 개시의 다른 실시형태에 따른 방법은, 상기 제2 패키지 콤포넌트 내의 추가 전기 커넥터 위에 놓이고 상기 추가 전기 커넥터에 전기적으로 연결되는 추가 접속 구조체를 형성하는 단계를 더 포함하고, 상기 추가 접속 구조체는 상기 추가 접속 구조체 내의 2개의 도전성 트레이스를 전기적으로 접속하기 위해 단일 비아를 사용한다.
15) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 제1 접속 구조체의 상면에서, 상기 제1 복수의 비아들 및 상기 제2 복수의 비아들은 동일 원형 링에 정렬되고, 상기 제1 복수의 비아들은 상기 제2 복수의 비아들과 수직으로 오정렬된다.
16) 본 개시의 또 다른 실시형태에 따른 패키지는, UBM; 상기 UBM 아래 놓이고 상기 UBM에 전기적으로 연결되는 상부 비아; 상기 상부 비아 아래 놓이고 상기 상부 비아에 전기적으로 연결되는 제1 도전성 트레이스; 상기 제1 도전성 트레이스 아래 놓이고 상기 제1 도전성 트레이스에 접촉하며, 제1 복수의 비아들을 포함하고, 제1 윤곽 영역을 갖는, 제1 비아 그룹; 상기 제1 비아 그룹 아래 놓이고 상기 제1 비아 그룹에 전기적으로 연결되는 제2 도전성 트레이스; 및 상기 제2 도전성 트레이스 아래 놓이고 상기 제2 도전성 트레이스에 접촉하며, 제2 복수의 비아들을 포함하고, 상기 제1 윤곽 영역이 오버랩되는 제2 윤곽 영역을 갖는, 제2 비아 그룹을 포함하고, 상기 제1 복수의 비아들은 상기 제2 복수의 비아들과 수직으로 오정렬된다.
17) 본 개시의 또 다른 실시형태에 따른 패키지는, 금속 필라를 포함하는 디바이스 다이; 상기 디바이스 다이를 캡슐화하는 캡슐재; 및 상기 캡슐재 및 상기 금속 필라 모두에 오버랩되고 상기 캡슐재 및 상기 금속 필라 모두에 접촉하는 유전체 층을 더 포함하고, 상기 금속 필라는 상기 제2 복수의 비아들의 하부 표면 아래 놓이고 하부 표면에 접촉한다.
18) 본 개시의 또 다른 실시형태에 따른 패키지에 있어서, 상기 금속 필라는 상기 UBM에 의해 오버랩된다.
19) 본 개시의 또 다른 실시형태에 따른 패키지에 있어서, 상기 UBM은 상기 디바이스 다이의 주변 영역에 오버랩된다.
20) 본 개시의 또 다른 실시형태에 따른 패키지에 있어서, 상기 제1 복수의 비아들은 제1 수직 중심 라인에 대칭으로 할당되고, 상기 제2 복수의 비아들은 제2 수직 중심 라인에 대칭으로 할당되고, 상기 제1 수직 중신 라인 및 상기 제2 수직 중심 라인은 수직으로 오정렬된다.
상기 내용은 당업자가 본 발명의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것과 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. 반도체 패키지를 형성하는 방법에 있어서,
    캐리어 위에 패키지 콤포넌트를 배치하는 단계;
    상기 패키지 콤포넌트를 캡슐재 내에 캡슐화하는 단계; 및
    상기 패키지 콤포넌트 위에 상기 패키지 콤포넌트에 전기적으로 연결되는 제1 접속 구조체를 형성하는 단계
    를 포함하고,
    상기 제1 접속 구조체를 형성하는 단계는,
    상기 패키지 콤포넌트 위에 상기 패키지 콤포넌트에 전기적으로 연결되는 제1 비아 그룹을 형성하는 단계 - 상기 제1 비아 그룹은 제1 복수의 비아들을 포함함 -;
    상기 제1 비아 그룹 위에 제1 도전성 트레이스를 형성하는 단계 - 상기 제1 도전성 트레이스의 제1 하부 표면은 상기 제1 복수의 비아들 각각의 제1 상부 표면에 물리적으로 접촉함 -;
    상기 제1 도전성 트레이스 위에 놓이는 제2 비아 그룹 - 상기 제2 비아 그룹 각각은 제2 복수의 비아들을 포함하고, 상기 제2 복수의 비아들 각각의 제2 하부 표면은 상기 제1 도전성 트레이스의 제2 상부 표면에 물리적으로 접촉함 - 을 형성하는 단계;
    상기 제2 비아 그룹 위에 놓이고 상기 제2 비아 그룹에 물리적으로 접촉하는 제2 도전성 트레이스를 형성하는 단계;
    상기 제2 도전성 트레이스 위에 놓이는 상부 비아를 형성하는 단계; 및
    상기 상부 비아 위에 놓이고 상기 상부 비아에 접촉하는 UBM(Under-Bump-Metallurgy)을 형성하는 단계
    를 포함하는 것인, 반도체 패키지를 형성하는 방법.
  2. 제1항에 있어서,
    상기 UBM 위에 상기 UBM에 접촉하는 솔더 영역을 형성하는 단계를 더 포함하는, 반도체 패키지를 형성하는 방법.
  3. 제1항에 있어서,
    상기 제1 비아 그룹 및 상기 제2 비아 그룹 중 하나의 비아 그룹의 윤곽 영역은 상기 상부 비아로부터 멀어지게 수직으로 이동되는 것인, 반도체 패키지를 형성하는 반도체 패키지를 형성하는 방법.
  4. 제1항에 있어서,
    상기 제1 비아 그룹을 형성하는 단계는,
    상기 패키지 콤포넌트 및 상기 캡슐재 위에 유전체 층을 형성하는 단계;
    상기 유전체 층 내에 노출시키기 위한 개구부를 형성하는 단계; 및
    상기 개구부 내에 상기 제1 비아 그룹을 형성하는 단계
    를 포함하는 것인, 반도체 패키지를 형성하는 방법.
  5. 제1항에 있어서,
    상기 제1 비아 그룹은 상기 패키지 콤포넌트 내의 표면 비아에 전기적으로 연결되고, 상기 상부 비아는 상기 표면 비아에 오버랩되고, 상기 제1 비아 그룹 및 상기 제2 비아 그룹 중 하나의 비아 그룹의 윤곽 영역은 또한 상기 상부 비아 및 상기 표면 비아 모두와 수직으로 오정렬되는 것인, 반도체 패키지를 형성하는 방법.
  6. 제5항에 있어서,
    상기 제1 비아 그룹 아래 놓이고 상기 제1 비아 그룹에 접촉하는 제3 도전성 트레이스를 형성하는 단계; 및
    상기 제3 도전성 트레이스 아래 놓이고 상기 제3 도전성 트레이스에 접촉하는 제3 비아 그룹을 형성하는 단계
    를 더 포함하고,
    상기 제3 비아 그룹은 또한 상기 패키지 콤포넌트 내의 상기 표면 비아 위에 놓이고 상기 표면 비아에 접촉하는 것인, 반도체 패키지를 형성하는 방법.
  7. 제1항에 있어서,
    상기 제1 비아 그룹의 중심은 상기 제2 비아 그룹의 중심에 수직으로 정렬되고, 상기 제1 비아 그룹의 비아들은 상기 제2 비아 그룹의 비아들과 수직으로 오정렬되는 것인, 반도체 패키지를 형성하는 방법.
  8. 제1항에 있어서,
    상기 제1 접속 구조체는 상기 패키지 콤포넌트의 주변 영역에 오버랩되고, 상기 방법은, 상기 패키지 콤포넌트의 중심 영역에 오버랩되는 제2 접속 구조체를 형성하는 단계를 더 포함하고,
    상기 제2 접속 구조체를 형성하는 단계는,
    상기 패키지 콤포넌트 위에 상기 패키지 콤포넌트에 전기적으로 연결되는 단일 비아를 형성하는 단계;
    상기 단일 비아 위에 놓이고 상기 단일 비아에 접촉하는 추가 도전성 트레이스를 형성하는 단계;
    상기 추가 도전성 트레이스 위에 놓이고 상기 추가 도전성 트레이스에 접촉하는 추가 상부 비아를 형성하는 단계; 및
    상기 추가 상부 비아 위에 상기 추가 상부 비아에 접촉하는 추가 UBM을 형성하는 단계
    를 포함하고,
    상기 단일 비아의 중심은 상기 추가 상부 비아로부터 멀어지게 수직으로 이동되는 것인, 반도체 패키지를 형성하는 방법.
  9. 반도체 패키지를 형성하는 방법에 있어서,
    캐리어 위에 제1 패키지 콤포넌트 및 제2 패키지 콤포넌트 - 상기 제1 패키지 콤포넌트는 상기 제2 패키지 콤포넌트보다 큰 상면 영역을 갖고, 상기 제1 패키지 콤포넌트는 전기 커넥터를 포함함 - 를 배치하는 단계;
    상기 제1 패키지 콤포넌트 및 상기 제2 패키지 콤포넌트를 캡슐재 내에 캡슐화하는 단계; 및
    상기 제1 패키지 콤포넌트의 주변 영역 위에 제1 접속 구조체 - 상기 제1 접속 구조체는 상기 전기 커넥터에 전기적으로 연결됨 - 를 형성하는 단계
    를 포함하고,
    상기 제1 접속 구조체는,
    제1 금속 필라(metal pillar);
    상기 제1 금속 필라 아래 놓이고 상기 제1 금속 필라에 전기적으로 연결되는 제1 상부 비아;
    상기 제1 상부 비아 아래 놓이는 제1 도전성 트레이스;
    상기 제1 도전성 트레이스 아래 놓이고 상기 제1 도전성 트레이스에 접촉하며, 상기 제1 도전성 트레이스에 각각 물리적으로 접촉하는 제1 복수의 비아들을 포함하고, 제1 윤곽 영역을 갖는, 제1 비아 그룹;
    상기 제1 비아 그룹 아래 놓이고 상기 제1 비아 그룹에 전기적으로 연결되는 제2 도전성 트레이스; 및
    상기 제2 도전성 트레이스 아래 놓이고, 상기 제2 도전성 트레이스에 각각 물리적으로 접촉하는 제2 복수의 비아들을 포함하고, 상기 제1 윤곽 영역이 오버랩되는 제2 윤곽 영역을 갖는, 제2 비아 그룹
    을 포함하는 것인, 반도체 패키지를 형성하는 방법.
  10. 반도체 패키지에 있어서,
    UBM;
    상기 UBM 아래 놓이고 상기 UBM에 전기적으로 연결되는 상부 비아;
    상기 상부 비아 아래 놓이고 상기 상부 비아에 전기적으로 연결되는 제1 도전성 트레이스;
    상기 제1 도전성 트레이스 아래 놓이고 상기 제1 도전성 트레이스에 접촉하며, 제1 복수의 비아들을 포함하고, 제1 윤곽 영역을 갖는, 제1 비아 그룹 - 상기 제1 도전성 트레이스의 제1 하부 표면은 상기 제1 복수의 비아들 각각의 제1 상부 표면에 물리적으로 접촉함 -;
    상기 제1 비아 그룹 아래 놓이고 상기 제1 비아 그룹에 전기적으로 연결되는 제2 도전성 트레이스; 및
    상기 제2 도전성 트레이스 아래 놓이고, 제2 복수의 비아들을 포함하고, 상기 제1 윤곽 영역이 오버랩되는 제2 윤곽 영역을 갖는, 제2 비아 그룹 - 상기 제2 복수의 비아들 각각의 제2 하부 표면은 상기 제1 도전성 트레이스의 제2 상부 표면에 물리적으로 접촉함 -
    을 포함하고,
    상기 제1 복수의 비아들은 상기 제2 복수의 비아들과 수직으로 오정렬되는 것인, 반도체 패키지.
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