TW201511257A - 半導體基板及半導體基板之製造方法 - Google Patents

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Abstract

本發明提供一種下述半導體基板：第1超晶格層具有複數之由第1層及第2層而成的第1單元層，第2超晶格層具有複數之由第3層及第4層而成的第2單元層，第1層係由Alx1Ga1-x1N(0<x1≦1)而成，第2層係由Aly1Ga1-y1N(0≦y1<1，x1>y1)而成，第3層係由Alx2Ga1-x2N(0<x2≦1)而成，第4層係由Aly2Ga1-y2N(0≦y2<1，x2>y2)而成，第1超晶格層之平均晶格常數與第2超晶格層之平均晶格常數相異，於選自第1超晶格層及第2超晶格層之1層以上之層中，以超過7×1018〔atoms/cm3〕之密度含有提升耐電壓性之雜質原子。

Description

半導體基板及半導體基板之製造方法
本發明係關於半導體基板及半導體基板之製造方法。
以應用於高耐壓元件為目的，於矽基板上形成高品質之氮化物半導體結晶層的技術備受期待。非專利文獻1中，係揭露於矽(111)面上依序積層有緩衝層、超晶格構造及氮化鎵層之構造。氮化鎵層為電晶體之活性層。該構造係藉超晶格構造抑制基板之翹曲，故有可容易地形成較厚之氮化鎵層，且易得到較高耐壓性之氮化物半導體結晶層的優點。然而，若要追求更高之耐壓性而使氮化物半導體結晶層成為厚膜，則基板之翹曲會變大，且超出於裝置之製作步驟中所容許之翹曲範圍。就控制基板之翹曲量之技術而言，已知有專利文獻1及專利文獻2之技術。
在專利文獻1之技術中，於基板上，以使GaN層及AlN層交替地積層之方式，形成第1 GaN/AlN超晶格層，該第1GaN/AlN超晶格層係積層複數對之GaN層 及AlN層。又，以使GaN層及AlN層交替地積層之方式，形成第2 GaN/AlN超晶格層，使該第2 GaN/AlN超晶格層接於第1 GaN/AlN超晶格層，該第2 GaN/AlN超晶格層係積層複數對之GaN層及AlN層。接著，於第2 GaN/AlN超晶格層上，形成由GaN電子移動層及AlGaN電子供應層而成之元件動作層。於此，揭露了第1GaN/AlN超晶格層之c軸平均晶格常數LC1與第2GaN/AlN超晶格層之c軸平均晶格常數LC2，以及GaN電子移動層之c軸平均晶格常數LC3係滿足LC1<LC2<LC3。
於專利文獻2中，揭露了磊晶(epitaxial) 基板，該磊晶基板係於(111)單晶Si基板上，以(0001)結晶面相對於基板面為幾乎平行之方式，形成III族氮化物層群。該磊晶基板係第1積層單元與第2積層單元交替地積層，且最上部與最下部皆具備以第1積層單元所構成之緩衝層，及形成於緩衝層上之結晶層。第1積層單元係藉由使組成相異之第1單元層與第2單元層重複並交替地積層，以含有位於內部之壓應變(compression strain)的組成調變層、，與加強位於組成調變層之內部之壓應變的第1中間層。第2積層單元係實質上無變形之第2中間層。
[先行技術文獻] [專利文獻]
[專利文獻1]日本特開2011-238685號公報
[專利文獻2]日本國際公開WO2011/102045號
[非專利文獻]
[非專利文獻1]”High quality GaN grown on Si(111) by gas source molecular beam epitaxy with ammonia”, S. A. Nikishin et. al., Applied Physics letter, Vol.75, 2073(1999)
本發明人為了得到較高耐電壓性之氮化物半導體結晶層，至今進行了將碳原子等雜質原子導入於氮化物半導體結晶層之基座層(超晶格層)之實驗探討。然而，已知道若僅將雜質原子導入，則會有下述問題：用以控制基板之翹曲量而設置之超晶格層內之應力被鬆弛，控制基板之翹曲量的效果降低。即，得知上述專利文獻1及專利文獻2記載之用以控制基板之翹曲量的技術係僅能使用於未導入用以提升耐電壓性之雜質原子之狀態，或雜質原子之導入量較少之狀態，若導入能夠得到充分提升耐電壓性之效果程度之雜質原子，則專利文獻1及專利文獻2記載之技術有無法控制基板之翹曲量的課題。
本發明之目的係提供一種半導體基板，該半導體基板係具有層構造，該層構造係即使將能得到充分提升耐電壓性之效果程度之量之雜質原子導入至屬於氮化物半導體結晶層之基座層之超晶格層，亦不會失去控制翹曲量之效果，或提供一種上述半導體基板之製造方法。
為了解決上述課題，本發明之第1態樣中，提供一種半導體基板，係具有基座基板、第1超晶格層、 連接層、第2超晶格層及氮化物半導體結晶層；其中，基座基板、第1超晶格層、連接層、第2超晶格層及前述氮化物半導體結晶層係以前述基座基板、前述第1超晶格層、前述連接層、前述第2超晶格層、前述氮化物半導體結晶層之順序置放；前述第1超晶格層具有複數之由第1層及第2層而成之第1單元層；前述第2超晶格層具有複數之由第3層及第4層而成之第2單元層；前述第1層係由Alx1Ga1-x1N(0<x1≦1)而成；前述第2層係由Aly1Ga1-y1N(0≦y1<1，x1>y1)而成；前述第3層係由Alx2Ga1-x2N(0<x2≦1)而成；前述第4層係由Aly2Ga1-y2N(0≦y2<1，x2>y2)而成；前述第1超晶格層之平均晶格常數與前述第2超晶格層之平均晶格常數相異；於選自前述第1超晶格層及前述第2超晶格層之1層以上之層中，以超過7×1018〔atoms/cm3〕之密度含有提升耐電壓性之雜質原子。
作為雜質原子，可舉例如選自由C原子、Fe原子、Mn原子、Mg原子、V原子、Cr原子、，Be原子及B原子而成之群之1種以上之原子。C原子或Fe原子為較佳之雜質原子。較佳係連接層接於第1超晶格層及第2超晶格層之結晶層。連接層之組成亦可為於連接層之厚度方向中，從第1超晶格層朝前述第2超晶格層連續地變化者。或，連接層之組成亦可為於前述連接層之厚度方向中，從第1超晶格層朝第2超晶格層階段性地變化者。作為連接層，可舉例如以AlzGa1-zN(0≦z≦1)而成者。較佳係連接層之厚度較第1層、第2層、第3層及第4層之任 一層之厚度更厚。較佳係連接層之平均晶格常數較第1超晶格層及第2超晶格層之任一者之平均晶格常數更小。
本發明之第2態樣中，提供一種第1態樣 之半導體基板的製造方法，係包含：將第1層及第2層作為第1單元層，重複第1單元層之形成n次，而形成第1超晶格層之步驟；形成連接層之步驟；將第3層及第4層作為第2單元層，重複第2單元層之形成m次，而形成第2超晶格層之步驟；形成氮化物半導體結晶層之步驟；其中，於選自形成第1超晶格層之步驟及形成第2超晶格層之步驟之1個以上之步驟中，以超過7×1018〔atoms/cm3〕之密度含有提升所形成之層之耐電壓性之雜質原子的方式，形成該層。
能以依照氮化物半導體結晶層之組成及厚 度，使半導體基板之氮化物半導體結晶層的表面的翹曲在50μm以下之方式，調整選自第1層至第4層之各個組成、第1層至第4層之各個厚度、第1超晶格層的單元層之重複次數n及第2超晶格層的單元層之重複次數m之1個以上之參數。較佳係以依照氮化物半導體結晶層之組成及厚度，使半導體基板之氮化物半導體結晶層的表面的翹曲在50μm以下之方式，調整第1超晶格層的單元層之重複次數n及第2超晶格層的單元層之重複次數m。
100‧‧‧半導體基板
102‧‧‧基座基板
104‧‧‧緩衝層
110‧‧‧第1超晶格層
112‧‧‧第1層
114‧‧‧第2層
116‧‧‧第1單元層
120‧‧‧連接層
130‧‧‧第2超晶格層
132‧‧‧第3層
134‧‧‧第4層
136‧‧‧第2單元層
140‧‧‧氮化物半導體結晶層
142‧‧‧裝置基層
144‧‧‧活性層
第1圖係表示半導體基板100之剖面圖。
第2圖係表示對應於實施例1之半導體基板之碳原子濃度的翹曲量及耐電壓性之曲線圖。
第3圖係表示對應於比較例1之半導體基板之碳原子濃度的翹曲量及耐電壓性曲線圖。
第4圖係表示對應於比較例2之半導體基板之碳原子濃度的翹曲量及耐電壓性曲線圖。
第5圖係表示對應於比較例3之半導體基板之碳原子濃度的翹曲量及耐電壓性曲線圖。
第6圖係表示對應於實施例2之半導體基板之碳原子濃度的翹曲量及耐電壓性曲線圖。
第7圖係表示對應於實施例1及2以及比較例1至3之半導體基板之碳原子濃度的翹曲量曲線圖。
第8圖係表示使實施例3之半導體基板之第1超晶格層及第2超晶格層的層數變化時之翹曲量及耐電壓性曲線圖。
第9圖係表示使實施例4之半導體基板之第1超晶格層及第2超晶格層的層數變化時之翹曲量及耐電壓性曲線圖。
第10圖係表示對應於實施例5之半導體基板之平均晶格常數差之翹曲量的曲線圖。
第1圖係表示本發明之實施形態之半導體基板100之剖面圖。半導體基板100具有基座基板102、緩衝層104、第1超晶格層110、連接層120、第2超晶格 層130、氮化物半導體結晶層140。基座基板102、第1超晶格層110、連接層120、第2超晶格層130及氮化物半導體結晶層140係為下述順序：基座基板102、第1超晶格層110、連接層120、第2超晶格層130、氮化物半導體結晶層140。
基座基板102係支持於以下說明之緩衝層 104以上之各層的基板。只要具有支持各層所必要之機械強度，及具有藉由磊晶成長法等形成各層時之熱穩定性，基座基板102之材質可為任意者。可舉例如Si基板、藍寶石基板、Ge基板、GaAs基板、InP基板、或ZnO基板作為基座基板102。
緩衝層104係緩衝基座基板102與第1超晶 格層110之間的晶格常數之差異之層。緩衝層104可藉由反應溫度(基板溫度)在500℃至1000℃之磊晶成長法來形成。使用Si(111)基板作為基座基板102，且使用AlGaN系之材料作為第1超晶格層110時，能舉例如作為緩衝層104之AlN層。緩衝層104之厚度係以10nm至300nm之範圍為較佳，以50nm至200nm之範圍為更佳。
第1超晶格層110、連接層120及第2超晶 格層130係即使導入充分之用以提升耐電壓性之雜質原子之量，亦能控制半導體基板100之翹曲量的層構造。第1超晶格層110具有複數之第1單元層116，第2超晶格層130具有複數之第2單元層136。
第1單元層116係由第1層112及第2層 114而成，第2單元層136係由第3層132及第4層134而成。第1層112係由Alx1Ga1-x1N(0<x1≦1)而成，第2層114係由Aly1Ga1-y1N(0≦y1<1，x1>y1)而成。第3層132係由Alx2Ga1-x2N(0<x2≦1)而成，第4層134係由Aly2Ga1-y2N(0≦y2<1，x2>y2)而成。
第1層112、第2層114、第3層132及第 4層134能使用磊晶成長法來形成。可舉出第1層112及第3層132中之x1及x2為1時，即AlN層為例。第1層112及第3層132之厚度以1nm至10nm之範圍為佳，以3nm至7nm之範圍為更佳。可舉出第2層114及第4層134中之y1及y2為從0.05至0.25之範圍，即從Al0.05Ga0.95N層至Al0.25Ga0.75N層之範圍為例。第2層114及第4層134之厚度以10nm至30nm之範圍為佳，以15nm至25nm之範圍為更佳。
由第1層112及第2層114而成之第1單元 層116係形成複數層，而構成第1超晶格層110。可藉由改變第1層112及第2層114之組成(Al組成比)及厚度來改變第1超晶格層110之平均晶格常數a1。第1超晶格層110之平均晶格常數a1可定義為第1層112之晶格常數×第1層112之比例+第2層114之晶格常數×第2層114之比例。包含於第1超晶格層110之第1單元層116之層數n係以1層至200層之範圍為佳，以1層至150層之範圍為更佳。
由第3層132及第4層134而成之第2單元 層136係形成複數層，而構成第2超晶格層130。可藉由改變第3層132及第4層134之組成(Al組成比)及厚度來改變第2超晶格層130之平均晶格常數a2。第2超晶格層130之平均晶格常數a2可定義為第3層132之晶格常數×第3層132之比例+第4層134之晶格常數×第4層134之比例。包含於第2超晶格層130之第2單元層136之層數m係以1層至200層之範圍為佳，以1層至150層之範圍為更佳。
半導體基板100中，第1超晶格層110之平 均晶格常數a1與第2超晶格層130之平均晶格常數a2相異，且選自第1超晶格層110及第2超晶格層130之1層以上之層中，以超過7×1018〔atoms/cm3〕之密度含有提升耐電壓性之雜質原子。可舉例出選自由C原子、Fe原子、Mn原子、Mg原子、V原子、Cr原子、Be原子及B原子而成之群之1種以上之原子作為雜質原子。雜質原子以C原子或Fe原子為佳，尤其以C原子為較佳。
連接層120係連接第1超晶格層110與第2 超晶格層130。連接層120可藉由磊晶成長法來形成。可舉出AlzGa1-zN(0≦z≦1)作為連接層120之例。連接層120亦可接於第1超晶格層110及第2超晶格層130之結晶層。連接層120可為單層，亦可為多層。又，連接層120之組成可在厚度方向上變化。具體而言，連接層120之組成亦可為在連接層120之厚度方向中，從第1超晶格層110朝向第2超晶格層130連續地變化者。或，連接層120之 組成亦可為在連接層120之厚度方向中，從第1超晶格層110朝向第2超晶格層130階段性地變化者。可使連接層120之厚度較第1層112、第2層114、第3層132及第4層134之任一層之厚度更厚。又，可使連接層120之平均晶格常數較第1超晶格層110及第2超晶格層130之任一者之平均晶格常數更小。連接層120之厚度係20至300nm，以25至200nm為佳，以30至200nm為較佳，又以30至150nm為更佳。
氮化物半導體結晶層140可具有裝置基層 142及活性層144。可藉由使裝置基層142變厚來提升裝置之耐電壓性。於活性層144中形成電晶體之通道等活性領域。
根據本實施形態之半導體基板100，可藉由 以超過7×1018〔atoms/cm3〕之密度來導入雜質原子，以實現450V以上之高耐電壓性，同時，使氮化物半導體結晶層140之表面之翹曲量在50μm(絕對值)以下。於此，翹曲量係指以氮化物半導體結晶層140側成為凸起之方向為負，成為凹陷之方向為正，並以邊緣為基準之基板中央之標高。
即使以可實現450V以上之高耐電壓性之濃 度(7×1018〔atoms/cm3〕)導入雜質原子時，亦可將半導體基板100之翹曲量控制在50μm(絕對值)以下之理由認為是如以下之機制。
於Si基板上積層GaN系之結晶層時，由於 GaN系之結晶之熱膨脹率較Si之熱膨脹率大，因此在高溫下晶格整合而成長之Si基板上的GaN系之結晶，於降溫後於上側翹曲成凹陷。於上側凹陷係指GaN系之結晶層之面中，與Si基板相反側之面呈凹陷之狀態。於此，於Si基板與GaN層之間設置由上層超晶格層(USL層)與下層超晶格層(LSL層)而成之積層。接著，若使USL層之平均晶格常數aU與LSL層之平均晶格常數aL成為aU>aL之關係，藉由來自USL層與LSL層之平均晶格常數差之應力，使壓縮應力作用於USL層，而拉伸應力作用於LSL層。作用於由USL層與LSL層而成之積層構造(本說明書中有時稱作「USL/LSL構造」)之應力係於上側翹曲成凸起之力，與上述之熱膨脹係數差所引起之翹曲相反方向之力。因此，USL/LSL構造有降低基板之翹曲的效果。
此外，USL/LSL構造之應力係以USL層與LSL層之界面附近之支點而進行作用。由於在實際之結晶中具有移位或界面之凹凸等，故認為支點具有數nm至數十nm左右之寬度(成長方向之厚度)。若GaN結晶含有較多之碳原子等雜質原子，則具有於積層界面附近變得容易產生缺陷之性質，因此若USL/LSL構造含有較多雜質原子，認為於USL層與LSL層之界面或USL層及LSL層內之超晶格界面產生較多之缺陷。若於該等具有較多缺陷之狀態下使力作用於界面，認為會引起結晶界面附近之結晶鬆弛。藉由結晶鬆弛，以USL/LSL構造產生之應力會被吸収，而USL/LSL構造之應力會變得無助於使結晶翹曲呈上 凸。即，會變得無法藉由USL/LSL構造來控制基板之翹曲量。因此，認為含有較多碳原子之半導體基板係僅依照Si與GaN之熱膨脹差之力會作用，結果引起大幅度地翹曲呈下凸。
相對於此，本實施形態之半導體基板100中，將連接層120設置於第1超晶格層110(相當於上述LSL層)與第2超晶格層130(相當於上述USL層)之間。連接層120係作用為藉由第1超晶格層110與第2超晶格層130之平均晶格常數差而產生之應力的支點。連接層120係較構成第1超晶格層110及第2超晶格層130之第1層112、第2層114、第3層132及第4層134更厚，且於成長方向(厚度方向)之每單位長度之界面密度較小。故不易受界面鬆弛之影響。因此，認為即使第1超晶格層110或第2超晶格層130含有較多之碳原子，亦能相互傳達發生於第1超晶格層110及第2超晶格層130之應力，亦即能控制翹曲量，結果，變得能降低半導體基板100之翹曲。
又，由於連接層120之厚度較構成第1超晶格層110及第2超晶格層130之第1層112、第2層114、第3層132及第4層134之厚度更厚，因此，亦具有於成長過程中降低於界面產生之移位等缺陷的效果。此係藉由具有之符號顛倒的伯格斯向量(Burgers vector)之移位於成長過程中結合而發生。結果，認為不僅是界面，亦可抑制大塊(bulk)結晶中的缺陷，而能更有效率地傳達應力。該等結果，認為是即使第1超晶格層110或第2超晶格層 130含有高濃度之碳原子時，亦能降低基板之翹曲。
上述半導體基板100能藉由如下之製造方 法來製造。即，於基座基板102形成緩衝層104後，將第1層112及第2層114作為第1單元層116，重複第1單元層116之形成n次而形成第1超晶格層110。接著，形成連接層120，將第3層132及第4層134作為第2單元層136，重複第2單元層136之形成m次而形成第2超晶格層130。又，能形成氮化物半導體結晶層140。於此，於選自形成第1超晶格層110之步驟及形成第2超晶格層130之步驟之1個以上之步驟中，以超過7×1018〔atoms/cm3〕之密度含有提升形成之層之耐電壓性的雜質原子，來形成該層。
第1層112、第2層114、連接層120、第3 層132、第4層134及氮化物半導體結晶層140能使用磊晶成長法來形成。磊晶成長法之例，可舉出如MOCVD(Metal Organic Chemical Vapor Deposition)法，MBE(Molecular Beam Epitaxy)法。使用MOCVD法時，原料氣體之例，可舉出如TMG(三甲基鎵)、TMA(三甲基鋁)、或NH3(氨)。亦可使用氮氣或氫氣作為載體氣體。反應溫度可從400℃至1300℃之範圍選擇。
將碳原子作為雜質原子時，碳原子濃度可 藉由改變III族原料氣體與V族原料氣體之比、反應溫度、及反應壓力之至少一者來控制。其他條件相同時，反應溫度越高，則碳原子濃度會下降，相對於III族原料氣體之V 族原料氣體之比越小，則碳原子濃度會變高。又，反應壓力越低，則碳原子濃度會變高。碳原子濃度可藉由例如SIMS(二次離子質量分析)法來檢測。
能以依照氮化物半導體結晶層140之組成 及厚度，以半導體基板100之氮化物半導體結晶層140之表面的翹曲成為50μm以下之方式，來調整選自第1層112至第4層134之各個組成、第1層112至第4層134之各個厚度、第1超晶格層110之單元層之重複次數n及第2超晶格層130之單元層之重複次數m之1個以上之參數。 能以依照氮化物半導體結晶層140之組成及厚度，以半導體基板100之氮化物半導體結晶層140之表面的翹曲成為50μm以下之方式，來調整第1超晶格層110之單元層之重複次數n及第2超晶格層130之單元層之重複次數m。
(實施例1)
使用面方位為(111)之4吋Si基板(厚度625μm，p型摻雜物)作為基座基板102，於Si基板上以150nm之厚度形成AlN層來作為緩衝層104。於該AlN層上以5nm之厚度形成AlN層來作為第1層112，以16nm之厚度形成Al0.15Ga0.85N層來作為第2層114，而成為第1單元層116。形成75層第1單元層116作為第1超晶格層110後，以70nm之厚度形成AlN層作為連接層120。又，以5nm之厚度形成AlN層作為第3層132，以16nm之厚度形成Al0.1Ga0.9N層作為第4層134，而成為第2單元層136。形成75層第2單元層136作為第2超晶格層130後，以 800nm之厚度形成GaN層作為裝置基層142，又，以20nm之厚度形成Al0.2Ga0.8N層作為活性層144。再者，改變形成第1超晶格層110時之反應溫度來製作複數個半導體基板100。藉此，製作碳原子濃度以1×1018、5×1018、7×1018、1×1019、6×1019(單位：cm-3)之5種改變之複數個半導體基板100。第1超晶格層110之平均晶格常數係0.316187nm，第2超晶格層130之平均晶格常數係0.316480nm。連接層120之平均晶格常數係0.311200nm。
(比較例)
製作以下之比較例1至3當做比較例。
〔比較例1〕：不設置連接層120，而使第4層134之Al組成為0.15，且使第1超晶格層110之平均晶格常數與第2超晶格層130之平均晶格常數相同，其餘則為與實施例1相同者
〔比較例2〕：使第4層134之Al組成為0.15，且使第1超晶格層110之平均晶格常數與第2超晶格層130之平均晶格常數相同，其餘則為與實施例1相同者
〔比較例3〕：不設置連接層120，而其餘則為與實施例1相同者
第2圖係表示對應於實施例1之半導體基板之碳原子濃度的翹曲量及耐電壓性之曲線圖。第3圖係表示對應於比較例1之半導體基板之碳原子濃度的翹曲量及耐電壓性之曲線圖。第4圖係表示對應於比較例2之半 導體基板之碳原子濃度的翹曲量及耐電壓性之曲線圖。第5圖係表示對應於比較例3之半導體基板之碳原子濃度的翹曲量及耐電壓性之曲線圖。碳原子濃度係SIMS深度分析之平均濃度。翹曲量係以基板中央部較周圍部高之方向為正，藉由使用雷射光之基板各部位之高度測量來評價。 耐電壓性係定義為：於活性層144上形成之250μm×200μm之歐姆(Ohmic)電極與於基座基板102之背面整面所形成之歐姆電極之間的電流電壓測量中，電流值超過1μA/mm2之施加電壓。
從第2圖至第5圖之結果可知，於碳原子 濃度超過5×1018(cm-3)之較高領域中，耐電壓性會提高至700V左右。然而，於碳原子濃度較高之領域中，比較例1至3中之翹曲量超過100μm而變高。相較於此，實施例1中，即使碳原子濃度變高，翹曲量亦在40μm左右以下，能將翹曲量維持在較小之狀態。再者，於碳原子濃度為5×1018(cm-3)以下之較低領域中，比較例2及比較例3中之翹曲量亦能與實施例1同樣程度地抑制在較小之狀態。認為此係展現了連接層120之效果(比較例2)、第1超晶格層110與第2超晶格層130之平均晶格常數差所產生的效果(比較例3)。然而，可知該比較例2及比較例3之效果限於碳原子濃度較低之領域之效果，於碳原子濃度較高之領域中，此等效果會消失。
(實施例2)
實施例2之半導體基板除了使連接層120之厚度方向之組成從第1超晶格層110朝向第2超晶格層130之方向，從AlN連續地變化至Al0.3Ga0.7N之外，與實施例1同樣地形成。再者，碳原子濃度為1×1019及6×1019(單位：cm-3)之2種。第6圖係表示對應於實施例2之半導體基板之碳原子濃度的翹曲量及耐電壓性之曲線圖。為了使實施例2與實施例1之比較容易理解，表示第7圖。第7圖係表示對應於實施例1及2以及比較例1至3之半導體基板之碳原子濃度的翹曲量之曲線圖。比較例1至3當然無庸置疑，實施例2之半導體基板之翹曲量抑制在較實施例1之半導體基板低之狀態。
(實施例3)
實施例3之半導體基板係改變第1超晶格層110之第1單元層116之層數n與第2超晶格層130之第2單元層136之層數m之例。除了將碳原子濃度固定於1×1019(cm-3)，而改變層數n與層數m之外，其餘與實施例1同樣地形成半導體基板。層數n及層數m係n/m=75/75、100/50、1/149之3種。第8圖係表示使實施例3之半導體基板之翹曲量及耐電壓性之曲線圖。可知，能藉由改變層數n與層數m來控制翹曲量。
(實施例4)
實施例4之半導體基板係使用藍寶石基板作為基座基 板102之例。除了使用藍寶石基板作為基座基板102，將碳原子濃度固定至1×1019(cm-3)，並改變層數n與層數m之外，與實施例1同樣地形成半導體基板。層數n及層數m係n/m=75/75、50/100之2種。第9圖係表示使實施例4之半導體基板之翹曲量及耐電壓性之曲線圖。可知，即時於基座基板102為藍寶石基板之情形，能夠藉由改變第1超晶格層110及第2超晶格層130之單元層之層數n及層數m來控制翹曲量。
(實施例5)
實施例5係將屬於第4層134之AlGaN層之Al組成在0.15到0.10之範圍改變之半導體基板之例。將碳原子濃度固定至1×1019(cm-3)，其餘與實施例1相同。Al組成為0.15、0.14、0.13、0.12、0.11、0.10之6種。由於Al組成為0.10及0.15時，分別對應於實施例1及比較例2之碳原子濃度為1×1019(cm-3)之情形，因此，使用實施例1及比較例2之碳原子濃度為1×1019(cm-3)時之半導體基板作為Al組成為0.10及0.15時之半導體基板。Al組成為0.15、0.14、0.13、0.12、0.11及0.10時之第2超晶格層130之平均晶格常數分別為0.316187、0.316245、0.316304、0.316363、0.316421及0.316480(單位：nm)。由於第1超晶格層110之平均晶格常數為0.316187nm，故Al組成為0.15、0.14、0.13、0.12、0.11及0.10時之平均晶格常數差(第2超晶格層130之平均晶格常數-第1超晶格層110之平均晶格常 數)分別為0.000000、0.000059、0.000117、0.000176、0.000235及0.000293(單位：nm)。
第10圖係表示對應於實施例5之半導體基板之平均晶格常數差之翹曲量之曲線圖。可知，平均晶格常數差越大，則翹曲量越小。接著，可知，只要第2超晶格層130之平均晶格常數稍微大於第1超晶格層110之平均晶格常數(平均晶格常數差較大)，則翹曲量會出現變化，對應於平均晶格常數差，翹曲量之值會敏感地變化。此如先前之說明，在即使導入高濃度之雜質原子，亦可將半導體基板之翹曲量控制在低的狀態之機制中，第1超晶格層110及第2超晶格層130產生之應力能互相傳達，而能控制翹曲量。
又，從平均晶格常數差超過0.00017nm左右，相對於平均晶格常數差之増加，翹曲量之降低可看到飽和趨勢。認為此係顯示隨著平均晶格常數差之増大，應力會増加，而結晶界面之晶格鬆弛也増加之趨勢。晶格鬆弛之増加係來自應力之吸収，而使翹曲量之控制性降低。因此，認為確保翹曲量之控制性的平均晶格常數差之範圍係存在上限。再者，能藉由平均晶格常數差來精確地控制翹曲量之點，若平均晶格常數差變大，則翹曲量變成飽和趨勢之點，係符合先前說明之機制，可謂推導出該機制之正確性的事實之一。
100‧‧‧半導體基板
102‧‧‧基座基板
104‧‧‧緩衝層
110‧‧‧第1超晶格層
112‧‧‧第1層
114‧‧‧第2層
116‧‧‧第1單元層
120‧‧‧連接層
130‧‧‧第2超晶格層
132‧‧‧第3層
134‧‧‧第4層
136‧‧‧第2單元層
140‧‧‧氮化物半導體結晶層
142‧‧‧裝置基層
144‧‧‧活性層

Claims (14)

  1. 一種半導體基板，係具有基座基板、第1超晶格層、連接層、第2超晶格層及氮化物半導體結晶層，其中，前述基座基板、前述第1超晶格層、前述連接層、前述第2超晶格層及前述氮化物半導體結晶層係依前述基座基板、前述第1超晶格層、前述連接層、前述第2超晶格層、前述氮化物半導體結晶層之順序置放，前述第1超晶格層具有複數之由第1層及第2層而成之第1單元層，前述第2超晶格層具有複數之由第3層及第4層而成之第2單元層，前述第1層係由Alx1Ga1-x1N(0<x1≦1)而成，前述第2層係由Aly1Ga1-y1N(0≦y1<1，x1>y1)而成，前述第3層係由Alx2Ga1-x2N(0<x2≦1)而成，前述第4層係由Aly2Ga1-y2N(0≦y2<1，x2>y2)而成，前述第1超晶格層之平均晶格常數與前述第2超晶格層之平均晶格常數相異，於選自前述第1超晶格層及前述第2超晶格層之1層以上之層中，以超過7×1018〔atoms/cm3〕之密度含有提升耐電壓性之雜質原子。
  2. 如申請專利範圍第1項所述之半導體基板，其中，前述雜質原子係選自由C原子、Fe原子、Mn原子、Mg 原子、V原子、Cr原子、Be原子及B原子而成之群之1種以上之原子。
  3. 如申請專利範圍第2項所述之半導體基板，其中，前述雜質原子係C原子或Fe原子。
  4. 如申請專利範圍第1項所述之半導體基板，其中，前述連接層係連接於前述第1超晶格層及前述第2超晶格層之結晶層。
  5. 如申請專利範圍第1項所述之半導體基板，其中，前述連接層之組成係於前述連接層之厚度方向，從前述第1超晶格層朝前述第2超晶格層連續地變化。
  6. 如申請專利範圍第1項所述之半導體基板，其中，前述連接層之組成係於前述連接層之厚度方向，從前述第1超晶格層朝前述第2超晶格層階段性變化。
  7. 如申請專利範圍第1項所述之半導體基板，其中，前述連接層係以AlzGa1-zN(0≦z≦1)而成。
  8. 如申請專利範圍第1項所述之半導體基板，其中，前述連接層之厚度係比前述第1層、前述第2層、前述第3層及前述第4層之任一層之厚度更厚。
  9. 如申請專利範圍第1項所述之半導體基板，其中，前述連接層之平均晶格常數係小於前述第1超晶格層及前述第2超晶格層之任一者之平均晶格常數。
  10. 如申請專利範圍第1項所述之半導體基板，其中，前述第1超晶格層具有1層至200層之由前述第1層及前述第2層而成之前述第1單元層。
  11. 如申請專利範圍第1項所述之半導體基板，其中，前述第2超晶格層具有1層至200層之由前述第3層及前述第4層而成之前述第2單元層。
  12. 一種如申請專利範圍第1至11項中任一項所述之半導體基板的製造方法，其係包含：將前述第1層及前述第2層作為第1單元層，重複n次前述第1單元層之形成，而形成前述第1超晶格層之步驟，形成前述連接層之步驟，以前述第3層及前述第4層作為第2單元層，重複m次前述第2單元層之形成，而形成前述第2超晶格層之步驟，形成前述氮化物半導體結晶層之步驟；於選自形成前述第1超晶格層之步驟及形成前述第2超晶格層之步驟之1個以上之步驟中，以超過7×1018〔atoms/cm3〕之密度含有提升所形成之層之耐電壓之雜質原子的方式，形成該層。
  13. 如申請專利範圍第12項所述之半導體基板的製造方法，其中，以依照前述氮化物半導體結晶層之組成及厚度，使前述半導體基板之前述氮化物半導體結晶層的表面之翹曲成為50μm以下之方式，調整選自前述第1層至第4層之各個組成、前述第1層至第4層之各個厚度、前述第1超晶格層的單元層之重複次數n及前述第2超晶格層的單元層之重複次數m之1個以上之 參數。
  14. 如申請專利範圍第13項所述之半導體基板的製造方法，其中，以依照前述氮化物半導體結晶層之組成及厚度，使前述半導體基板之前述氮化物半導體結晶層的表面之翹曲成為50μm以下之方式，調整前述第1超晶格層的單元層之重複次數n及前述第2超晶格層的單元層之重複次數m。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11335799B2 (en) * 2015-03-26 2022-05-17 Chih-Shu Huang Group-III nitride semiconductor device and method for fabricating the same
JP2017163050A (ja) * 2016-03-10 2017-09-14 株式会社東芝 半導体装置
FR3049762B1 (fr) 2016-04-05 2022-07-29 Exagan Structure semi-conductrice a base de materiau iii-n
KR102383837B1 (ko) * 2016-05-26 2022-04-07 로비 조젠슨 3a족 질화물 성장 시스템 및 방법
TWI670852B (zh) * 2017-01-23 2019-09-01 比利時商愛美科公司 用於功率電子元件的三族氮化物基板及其製作方法
EP3618123A4 (en) * 2017-04-24 2020-05-13 Enkris Semiconductor, Inc. SEMICONDUCTOR STRUCTURE AND PRODUCTION METHOD FOR SEMICONDUCTOR STRUCTURE
EP3486939B1 (en) * 2017-11-20 2020-04-01 IMEC vzw Method for forming a semiconductor structure for a gallium nitride channel device
JP6812333B2 (ja) * 2017-12-08 2021-01-13 エア・ウォーター株式会社 化合物半導体基板
JP7034723B2 (ja) * 2018-01-16 2022-03-14 クアーズテック株式会社 化合物半導体基板の製造方法
EP3576132A1 (en) * 2018-05-28 2019-12-04 IMEC vzw A iii-n semiconductor structure and a method for forming a iii-n semiconductor structure
KR102131619B1 (ko) * 2018-06-12 2020-07-08 한국과학기술연구원 인화계 기판의 결정결함을 방지하기 위해 박막층을 형성하는 방법
DE102018132263A1 (de) * 2018-12-14 2020-06-18 Aixtron Se Verfahren zum Abscheiden einer Heterostruktur und nach dem Verfahren abgeschiedene Heterostruktur
JP6666417B2 (ja) * 2018-12-17 2020-03-13 株式会社東芝 半導体装置
US11387356B2 (en) * 2020-07-31 2022-07-12 Vanguard International Semiconductor Corporation Semiconductor structure and high-electron mobility transistor device having the same
CN115249741A (zh) * 2021-04-25 2022-10-28 联华电子股份有限公司 超晶格结构
CN115249740A (zh) * 2021-04-27 2022-10-28 中微半导体设备(上海)股份有限公司 一种半导体器件及其制造方法
JP2023096570A (ja) * 2021-12-27 2023-07-07 国立研究開発法人産業技術総合研究所 化合物半導体基板

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11298091A (ja) * 1998-04-10 1999-10-29 Matsushita Electron Corp 半導体装置
US7112830B2 (en) * 2002-11-25 2006-09-26 Apa Enterprises, Inc. Super lattice modification of overlying transistor
US7115896B2 (en) * 2002-12-04 2006-10-03 Emcore Corporation Semiconductor structures for gallium nitride-based devices
JP5309452B2 (ja) * 2007-02-28 2013-10-09 サンケン電気株式会社 半導体ウエーハ及び半導体素子及び製造方法
JP5477685B2 (ja) * 2009-03-19 2014-04-23 サンケン電気株式会社 半導体ウェーハ及び半導体素子及びその製造方法
CN102460664B (zh) * 2009-05-11 2014-08-13 同和电子科技有限公司 电子器件用外延衬底及其制造方法
EP2498282A4 (en) * 2009-11-04 2014-06-25 Dowa Electronics Materials Co NITRIDE III SUBSTRATE WITH EPITAXIAL STRATIFICATION
JP5706102B2 (ja) * 2010-05-07 2015-04-22 ローム株式会社 窒化物半導体素子
JP2012009630A (ja) * 2010-06-24 2012-01-12 Panasonic Corp 窒化物半導体装置及び窒化物半導体装置の製造方法
JP5824814B2 (ja) * 2011-01-21 2015-12-02 サンケン電気株式会社 半導体ウエーハ及び半導体素子及びその製造方法
JP5987288B2 (ja) * 2011-09-28 2016-09-07 富士通株式会社 半導体装置
JP5912383B2 (ja) * 2011-10-03 2016-04-27 クアーズテック株式会社 窒化物半導体基板

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