CN110494987B - 一种半导体结构和制备半导体结构的方法 - Google Patents

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Abstract

一种半导体结构和制备半导体结构的方法,解决了现有技术中在衬底上外延生长半导体化合物外延结构所存在的易龟裂、翘曲大的问题。该半导体结构包括:衬底(1);设置在所述衬底(1)上方的至少一个周期结构(3);其中,每个所述周期结构(3)包括至少一个周期,每个所述周期包括沿外延方向依次叠加的第一周期层(31)和第二周期层(32);其中,所述第n个周期结构(3)的厚度小于所述第n+1个周期结构(3)的厚度,n为大于等于1的整数。

Description

一种半导体结构和制备半导体结构的方法
技术领域
本发明涉及半导体技术,具体涉及一种半导体结构和制备半导体结构的方法。
发明背景
半导体化合物由于具备优异的半导体性能,被广泛的用于制备各种发光元件和电子器件元件中。利用半导体化合物所制备的元件动作层一般是在一个衬底上通过外延生长来形成的。然而,在衬底上外延生长半导体化合物结构时,在从高温冷却的过程中会因引入张应力而产生很大的拉伸应变。
虽然外延生长的半导体化合物与衬底之间的晶格失配会引入一些压应力来平衡该张应力,但由于越靠近衬底的外延结构中的位错密度越大,而这些位错会导致压应力的释放,被释放掉的压应力就无法发挥对于张应力的平衡作用了。因此,现有的外延生长的半导体结构并不能很好的发挥对于张应力的平衡作用,从而使得外延生长的半导体结构表面仍会因为该张应力的存在而产生易龟裂和翘曲大的问题。
发明内容
有鉴于此,本发明提供一种半导体结构和制备半导体结构的方法,解决了现有技术中在衬底上外延生长半导体化合物外延结构所存在的易龟裂、和翘曲大的问题。
本发明一实施例提供的一种半导体结构,包括:
衬底;
设置在所述衬底上方的至少一个周期结构;
其中,所述周期结构的材料为III-V族化合物,每个所述周期结构包括至少一个周期,每个所述周期包括沿外延方向依次叠加的第一周期层和第二周期层;
其中,所述第一周期层包括第一III族元素、第二III族元素以及第一V族元素,所述第二周期层包括所述第一III族元素、所述第二III族元素以及所述第一V族元素;或,所述第一周期层包括所述第一III族元素以及所述第一V族元素,所述第二周期层包括所述第一III族元素、所述第二III族元素以及所述第一V族元素;其中,所述第一III族元素的原子序数小于所述第二III族元素的原子序数;
其中,所述第n个周期结构的厚度小于所述第n+1个周期结构的厚度,n为大于等于1的整数。
其中,所述第一III族元素为Al,所述第二III族元素Ga,所述第一V族元素为N。
其中,所述第n个周期结构的周期数小于所述第n+1个周期结构的周期数。
其中,所述至少一个周期结构中在外延方向的第n个周期结构的第一周期层的厚度大于第n+1个周期结构的第一周期层的厚度,第n个周期结构的第二周期层的厚度等于第n+1个周期结构的第二周期层的厚度;或,
所述至少一个周期结构中在外延方向第n个周期结构的第一周期层的厚度等于第n+1个周期结构的第一周期层的厚度,第n个周期结构的第二周期层的厚度小于第n+1个周期结构的第二周期层的厚度;或,
所述至少一个周期结构中在外延方向的第n个周期结构的第一周期层的厚度大于第n+1个周期结构的第一周期层的厚度,第n个周期结构的第二周期层的厚度小于第n+1个周期结构的第二周期层的厚度。
其中,所述半导体结构包括3个周期结构,第一个周期结构包括40个周期,第二个周期结构包括50个周期,第三个周期结构包括60个周期;
3个周期结构中的所述第一周期层的厚度为3nm~10nm,第n个周期结构的第一周期层的厚度比第n+1个周期结构的第一周期层的厚度大2nm~3nm;和/或,3个周期结构中的所述第二周期层的厚度为10nm~30nm,第n个周期结构的第二周期层的厚度比第n+1个周期结构的第二周期层的厚度小0nm~10nm。
其中,所述半导体结构包括5个周期结构,第一个周期结构包括10个周期,第二个周期结构包括20个周期,第三个周期结构包括30个周期,第四个周期结构包括40个周期,第五个周期结构包括45个周期;
5个周期结构中的所述第一周期层的厚度相等为5nm~10nm;和/或,5个周期结构中的所述第二周期层的厚度为10nm~25nm,第n个周期结构的第二周期层的厚度比第n+1个周期结构的第二周期层的厚度小0nm~5nm。
其中,同一周期结构中的所述第二周期层的厚度大于所述第一周期层的厚度。
其中,所述至少一个周期结构沿所述衬底的外延方向依次叠加。
其中,所述半导体结构进一步包括:成核层,设置于所述衬底与第一个所述周期结构之间。
其中,所述成核层包括AlN、AlGaN中的一种或多种。
其中,所述半导体结构进一步包括:元件动作层,设置在所述至少一个周期结构上方。
其中,所述元件动作层包括GaN、AlGaN、AIInGaN中的一种或多种。
其中,所述衬底包括Si、SiC、GaN、Al2O3中的一种或多种。
本发明一实施例提供一种制备半导体结构的方法,包括:
在衬底上方制备至少一个周期结构;其中,所述周期结构的材料为III-V族化合物,每个所述周期结构包括至少一个周期,每个所述周期包括沿外延方向依次叠加的第一周期层和第二周期层;其中,所述第一周期层包括第一III族元素、第二III族元素以及第一V族元素,所述第二周期层包括所述第一III族元素、所述第二III族元素以及所述第一V族元素;或,所述第一周期层包括所述第一III族元素以及所述第一V族元素,所述第二周期层包括所述第一III族元素、所述第二III族元素以及所述第一V族元素;其中,所述第一III族元素的原子序数小于所述第二III族元素的原子序数;其中,所述第n个周期结构的厚度小于所述第n+1个周期结构的厚度,n为大于等于1的整数。
本发明实施例所提供的半导体结构以及制备半导体结构的方法,考虑到外延结构中越靠近衬底的地方位错密度越大,且位错密度越大的地方越容易导致压应力的释放,而被释放掉的压应力就无法起到平衡张应力的作用了。因此,通过设置沿外延方向第n个周期结构的厚度小于第n+1个周期结构的厚度,可使得具有较低位错密度的周期结构具有更大的厚度,以使得越远离衬底的周期结构中所引入的压应力能更好的平衡张应力,从而有效的平衡整体外延结构中的压应力释放,保证整个外延结构中的压应力对于张应力的平衡作用,使得整个外延结构不易龟裂和翘曲。
附图简要说明
图1为本发明一实施例提供的一种半导体结构的示意图。
图2为本发明另一实施例提供的一种半导体结构的示意图。
实施本发明的方式
为使本发明的目的、技术手段和优点更加清楚明白,以下结合附图对本发明作进一步详细说明。
实施例一
图1为本发明一实施例提供的一种半导体结构的示意图。如图1所示,该半导体结构包括:衬底1,以及设置在衬底1上方的至少一个周期结构3。每个周期结构3包括至少一个周期,每个周期包括沿外延方向依次叠加的第一周期层31和第二周期层32。
在本发明一实施例中,如图2所示,为了降低位错密度和缺陷密度,防止回熔,该半导体结构还可进一步包括设置于衬底1与第一个周期结构3之间的成核层2。在本发明另一实施例中,为了形成完整的电子器件结构,该半导体结构还可进一步包括设置在至少一个周期结构3上方的元件动作层4。在该元件动作层4上可以继续堆叠有源区,有源区可选自铟镓氮/镓氮多量子阱结构和p型氮化物构成的发光二极管、铝镓氮/氮化镓异质结构成的高电子迁移率晶体管、铝镓铟氮/氮化镓异质结构成的高电子迁移率晶体管、氮化铝/氮化镓异质结构成的高迁移率三极管、氮化镓MOSFET、UV-LED、光电探测器、氢气产生器或太阳能电池。
在本发明一实施例中,成核层2可包括AlN、AlGaN中的一种或多种。元件动作层4可包括GaN、AlGaN、AlInGaN中的一种或多种。衬底1可包括Si、SiC、GaN、Al2O3中的一种或多种。然而,成核层2、元件动作层4以及衬底1的材料均可根据实际应用场景的需要而调整,本发明对此不做限定。
周期结构3中的周期层的材料采用III-V族化合物。具体而言,第一周期层31包括第一III族元素、第二III族元素以及第一V族元素,第二周期层32包括第一III族元素、第二III族元素以及第一V族元素;或,第一周期层31包括第一III族元素以及第一V族元素,第二周期层32包括第一III族元素、第二III族元素以及第一V族元素;其中,第一III族元素的原子序数小于第二III族元素的原子序数;其中,第n个周期结构3的厚度小于第n+1个周期结构3的厚度,n为大于等于1的整数。
在本发明一实施例中,可通过使得第n个周期结构3的周期数小于所述第n+1个周期结构3的周期数,以实现第n个周期结构3的厚度小于第n+1个周期结构3的厚度。通过设置周期数以实现相邻两个周期结构3的厚度调整,工艺实现更为简单。
由此可见,在本发明实施例所提供的半导体结构中,考虑到外延结构中越靠近衬底的地方位错密度越大,且位错密度越大的地方越容易导致压应力的释放,而被释放掉的压应力就无法起到平衡张应力的作用了。因此,通过设置沿外延方向第n个周期结构3的厚度小于第n+1个周期结构3的厚度,可使得具有较低位错密度的周期结构3具有更大的厚度,以使得越远离衬底的周期结构3中所引入的压应力能更好的平衡张应力,从而有效的平衡整体外延结构中的压应力释放,保证整个外延结构中的压应力对于张应力的平衡作用,使得整个外延结构不易龟裂和翘曲。
在本发明一实施例中,第一III族元素为Al,第二III族元素Ga,第一V族元素为N此时,第一周期层31的材料可表示为AlyGa1-yN,第二周期层32的材料可表示为AlxGa1-xN。
在本发明一进一步实施例中,同一周期结构3中的第二周期层32的厚度T2还可大于第一周期层31的厚度T1。从而使得在一个周期结构3中,Al的原子个数百分比较高的第一周期层31的厚度小于Al的原子个数百分比较低的第二周期层32的厚度,可进一步减少压应力释放,减少整个外延结构中的位错密度,提高材料及器件性能。
应当理解,虽然在上述的实施例描述中,将III族元素限定为Al或Ga,将V族元素限定为N,但周期结构3中还可包括其他的III族元素和V族元素,本发明对III族元素和V族元素的具体选择不做限定。同时,周期层的材料也可采用三元以上的III-V族化合物,本发明对周期层所包括的III族元素和V族元素的数量也不做限定。
在本发明一实施例中,如图1所示,该至少一个周期结构3是沿衬底1的外延方向依次叠加的。然而,应当理解,该至少一个周期结构3也可以并不是依次叠加的,而是中间夹杂着其他的半导体结构(例如Al在化合物组成中的原子个数百分比沿外延方向先变小后变大的至少一个III-V族化合物层,且变小部分的厚度大于变大部分的厚度,以构建周期性变化的应力场来进一步减少外延结构中的位错密度,并进一步引入压应力),本发明对衬底1上方周期结构3的排布结构不做限定。此外,该至少一个周期结构3的具体数量也可根据实际应用场景的需要而调整,本发明对衬底1上方周期结构3的数量同样不做限定。
实施例二
当通过设置周期数沿外延方向的递增来实现周期结构3的厚度沿外延方向的递增时,还可对相邻的周期结构3分别进行厚度调整。具体而言,至少一个周期结构3中在外延方向的第n个周期结构3的第一周期层31的厚度可大于第n+1个周期结构3的第一周期层31的厚度,第n个周期结构3的第二周期层32的厚度可等于第n+1个周期结构3的第二周期层32的厚度;或,至少一个周期结构3中在外延方向的第n个周期结构3的第二周期层32的厚度可小于第n+1个周期结构3的第二周期层32的厚度,第n个周期结构3的第一周期层31的厚度可等于第n+1个周期结构3的第一周期层31的厚度;或,至少一个周期结构3中在外延方向的第n个周期结构3的第一周期层31的厚度可大于第n+1个周期结构3的第一周期层31的厚度,第n个周期结构3的第二周期层32的厚度可小于第n+1个周期结构3的第二周期层32的厚度。
在本发明一实施例中,衬底1上方包括三个周期结构3;
第一个周期结构3为40个周期的周期结构3,其中Al0.8Ga0.2N(厚度10nm)与Al0.3Ga0.7N(厚度10nm)依次层叠为一个周期;
第二个周期结构3为50个周期的周期结构3,其中Al0.8Ga0.2N(厚度10nm)与Al0.3Ga0.7N(厚度20nm)依次层叠为一个周期;
第三个周期结构3为60个周期的周期结构3,其中Al0.8Ga0.2N(厚度10nm)与Al0.3Ga0.7N(厚度30nm)依次层叠为一个周期。
在本发明另一实施例中,衬底1上方包括三个周期结构3;
第一个周期结构3为40个周期的周期结构3,其中Al0.8Ga0.2N(厚度10nm)与Al0.3Ga0.7N(厚度20nm)依次层叠为一个周期;
第二个周期结构3为50个周期的周期结构3,其中Al0.8Ga0.2N(厚度7nm)与Al0.3Ga0.7N(厚度20nm)依次层叠为一个周期;
第三个周期结构3为60个周期的周期结构3,其中Al0.8Ga0.2N(厚度4nm)与Al0.3Ga0.7N(厚度20nm)依次层叠为一个周期。
在本发明另一实施例中,衬底1上方包括三个周期结构3;
第一个周期结构3为40个周期的周期结构3,其中Al0.8Ga0.2N(厚度8nm)与Al0.3Ga0.7N(厚度15nm)依次层叠为一个周期;
第二个周期结构3为50个周期的周期结构3,其中Al0.8Ga0.2N(厚度5nm)与Al0.3Ga0.7N(厚度20nm)依次层叠为一个周期;
第三个周期结构3为60个周期的周期结构3,其中Al0.8Ga0.2N(厚度3nm)与Al0.3Ga0.7N(厚度25nm)依次层叠为一个周期。
在本发明另一实施例中,衬底1上方包括三个周期结构3;
第一个周期结构3为40个周期的周期结构3,其中AlN(厚度5nm)与Al0.3Ga0.7N(厚度10nm)依次层叠为一个周期;
第二个周期结构3为50个周期的周期结构3,其中AlN(厚度5nm)与Al0.3Ga0.7N(厚度20nm)依次层叠为一个周期;
第三个周期结构3为60个周期的周期结构3,其中AlN(厚度5nm)与Al0.3Ga0.7N(厚度30nm)依次层叠为一个周期。
在本发明另一实施例中,衬底1上方包括三个周期结构3;
第一个周期结构3为40个周期的周期结构3,其中AlN(厚度8nm)与Al0.3Ga0.7N(厚度20nm)依次层叠为一个周期;
第二个周期结构3为50个周期的周期结构3,其中AlN(厚度5nm)与Al0.3Ga0.7N(厚度20nm)依次层叠为一个周期;
第三个周期结构3为60个周期的周期结构3,其中AlN(厚度3nm)与Al0.3Ga0.7N(厚度20nm)依次层叠为一个周期。
在本发明另一实施例中,衬底1上方包括三个周期结构3;
第一个周期结构3为40个周期的周期结构3,其中AlN(厚度8nm)与Al0.3Ga0.7N(厚度15nm)依次层叠为一个周期;
第二个周期结构3为50个周期的周期结构3,其中AlN(厚度5nm)与Al0.3Ga0.7N(厚度20nm)依次层叠为一个周期;
第三个周期结构3为60个周期的周期结构3,其中AlN(厚度3nm)与Al0.3Ga0.7N(厚度25nm)依次层叠为一个周期。
应当理解,虽然在上述包括三个周期结构3的实施例中,3个周期结构3中的第一周期层31的厚度为3nm~10nm,第n个周期结构3的第一周期层31的厚度比第n+1个周期结构3的第一周期层31的厚度大2nm~3nm;3个周期结构3中的第二周期层32的厚度为10nm~30nm,第n个周期结构3的第二周期层32的厚度比第n+1个周期结构3的第二周期层32的厚度小0nm~10nm(例如0nm、5nm和10nm),但第一周期层31和第二周期层32的具体厚度均可根据具体的应用场景需要而调整,各周期结构3的周期数也可相应调整。例如,在本发明另一实施例中,衬底1上方包括五个周期结构3,第一个周期结构3可包括10个周期,第二个周期结构3可包括20个周期,第三个周期结构3可包括30个周期,第四个周期结构3可包括40个周期,第五个周期结构3可包括45个周期。5个周期结构3中的第一周期层31的厚度相等为5nm~10nm;5个周期结构3中的第二周期层32的厚度为10nm~25nm,第n个周期结构3的第二周期层32的厚度比第n+1个周期结构3的第二周期层32的厚度小0nm~5nm。然而,本发明对第一周期层31和第二周期层32的具体厚度以及各周期结构3的周期数并不做具体限定。
实施例三
本发明一实施例提供的一种制备半导体结构的方法。该方法包括:在衬底1上方制备至少一个周期结构3;其中,周期结构3的材料为III-V族化合物,每个周期结构3包括至少一个周期,每个周期包括沿外延方向依次叠加的第一周期层31和第二周期层32;其中,第一周期层31包括第一III族元素、第二III族元素以及第一V族元素,第二周期层32包括第一III族元素、第二III族元素以及第一V族元素;或,第一周期层31包括第一III族元素以及第一V族元素,第二周期层32包括第一III族元素、第二III族元素以及第一V族元素;其中,第一III族元素的原子序数小于第二III族元素的原子序数;其中,第n个周期结构3的厚度小于第n+1个周期结构3的厚度,n为大于等于1的整数。
在本发明一实施例中,第n个周期结构3的周期数小于第n+1个周期结构3的周期数以使第n个周期结构3的厚度小于第n+1个周期结构3的厚度。
在本发明一实施例中,可采用金属气相沉积的方式来制备该至少一个周期结构3,然而应当理解周期结构3的具体制备方式可根据具体组成而进行调整,本发明对该至少一个周期结构3的具体制备方式并不做限定。
应当理解,衬底1可以是直接获取的,也可以是通过制备过程获取的,本领域技术人员可根据具体的应用场景需求来有选择性的直接获取或制备合适的衬底1,本发明对衬底1的获取方式并不做限定。
通过上述方法所制备出的半导体结构,考虑到外延结构中越靠近衬底1的地方位错密度越大,且位错密度越大的地方越容易导致压应力的释放,而被释放掉的压应力就无法起到平衡张应力的作用了。因此,通过设置沿外延方向第n个周期结构3的厚度小于第n+1个周期结构3的厚度,可使得具有较低位错密度的周期结构3具有更大的厚度,以使得越远离衬底1的周期结构3中所引入的压应力能更好的平衡张应力,从而有效的平衡整体外延结构中的压应力释放,保证整个外延结构中的压应力对于张应力的平衡作用,使得整个外延结构不易龟裂和翘曲。
应当理解,限定词“第一”和“第二”仅用于区分不同的III族元素或V族元素,以及区分不同的周期层,以便于更清楚的解释本发明的技术方案;同时,字母n、x和y也仅用于更清楚的解释本发明的技术方案,以上限定词、标记和字母不能用于限制本发明的保护范围。
以上仅为本发明的较佳实施例而已,并非用于限定本发明的保护范围。凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。

Claims (6)

1.一种半导体结构,其特征在于,包括:
衬底;
设置在所述衬底上方的3个周期结构;
其中,所述周期结构的材料为III-V族化合物,每个所述周期结构包括至少一个周期,每个所述周期包括沿外延方向依次叠加的第一周期层和第二周期层;所述第一周期层包括第一III族元素、第二III族元素以及第一V族元素,所述第二周期层包括所述第一III族元素、所述第二III族元素以及所述第一V族元素;其中,所述第一III族元素的原子序数小于所述第二III族元素的原子序数;
所述第一III族元素为Al,所述第二III族元素Ga,所述第一V族元素为N;
其中第n个周期结构的厚度小于第n+1个周期结构的厚度,n为大于等于1的整数;
所述第一周期层的厚度为3nm~10nm,第n个周期结构的第一周期层的厚度比第n+1个周期结构的第一周期层的厚度大2nm~3nm;所述第二周期层的厚度为10nm~30nm,第n个周期结构的第二周期层的厚度比第n+1个周期结构的第二周期层的厚度小0nm~10nm。
2.根据权利要求1所述的半导体结构,其特征在于,进一步包括:成核层,设置于所述衬底与第一个所述周期结构之间。
3.根据权利要求2所述的半导体结构,其特征在于,所述成核层包括AlN、AlGaN中的一种或多种。
4.根据权利要求1所述的半导体结构,其特征在于,进一步包括:元件动作层,设置在所述3个周期结构上方。
5.根据权利要求4所述的半导体结构,其特征在于,所述元件动作层包括GaN、AlGaN、AlInGaN中的一种或多种。
6.一种制备半导体结构的方法,其特征在于,包括:
在衬底上方制备3个周期结构;
其中,所述周期结构的材料为III-V族化合物,每个所述周期结构包括至少一个周期,每个所述周期包括沿外延方向依次叠加的第一周期层和第二周期层;所述第一周期层包括第一III族元素、第二III族元素以及第一V族元素,所述第二周期层包括所述第一III族元素、所述第二III族元素以及所述第一V族元素;其中,所述第一III族元素的原子序数小于所述第二III族元素的原子序数;
所述第一III族元素为Al,所述第二III族元素Ga,所述第一V族元素为N;
其中第n个周期结构的厚度小于第n+1个周期结构的厚度,n为大于等于1的整数;
所述第一周期层的厚度为3nm~10nm,第n个周期结构的第一周期层的厚度比第n+1个周期结构的第一周期层的厚度大2nm~3nm;所述第二周期层的厚度为10nm~30nm,第n个周期结构的第二周期层的厚度比第n+1个周期结构的第二周期层的厚度小0nm~10nm。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104518019A (zh) * 2013-09-27 2015-04-15 富士通株式会社 半导体器件及其制造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0377940B1 (en) * 1989-01-13 1994-11-17 Kabushiki Kaisha Toshiba Compound semiconductor material and semiconductor element using the same and method of manufacturing the semiconductor element
US6677619B1 (en) * 1997-01-09 2004-01-13 Nichia Chemical Industries, Ltd. Nitride semiconductor device
WO1998039827A1 (fr) * 1997-03-07 1998-09-11 Sharp Kabushiki Kaisha Element electroluminescent semi-conducteur a base de nitrure de gallium muni d'une zone active presentant une structure de multiplexage a puits quantique et un dispostif semi-conducteur a sources de lumiere utilisant le laser
JP3719047B2 (ja) * 1999-06-07 2005-11-24 日亜化学工業株式会社 窒化物半導体素子
JP4710139B2 (ja) * 2001-01-15 2011-06-29 豊田合成株式会社 Iii族窒化物系化合物半導体素子
JP2005064072A (ja) * 2003-08-20 2005-03-10 Rohm Co Ltd 半導体発光素子
US7436045B2 (en) * 2004-03-04 2008-10-14 Showa Denko K.K. Gallium nitride-based semiconductor device
WO2006116030A2 (en) * 2005-04-21 2006-11-02 Aonex Technologies, Inc. Bonded intermediate substrate and method of making same
US20070045638A1 (en) * 2005-08-24 2007-03-01 Lumileds Lighting U.S., Llc III-nitride light emitting device with double heterostructure light emitting region
WO2008100502A1 (en) * 2007-02-12 2008-08-21 The Regents Of The University Of California Al(x)ga(1-x)n-cladding-free nonpolar iii-nitride based laser diodes and light emitting diodes
JP2009099893A (ja) * 2007-10-19 2009-05-07 Showa Denko Kk Iii族窒化物半導体発光素子
KR101358633B1 (ko) * 2009-11-04 2014-02-04 도와 일렉트로닉스 가부시키가이샤 Ⅲ족 질화물 에피택셜 적층 기판
US8575592B2 (en) * 2010-02-03 2013-11-05 Cree, Inc. Group III nitride based light emitting diode structures with multiple quantum well structures having varying well thicknesses
US20110188528A1 (en) * 2010-02-04 2011-08-04 Ostendo Technologies, Inc. High Injection Efficiency Polar and Non-Polar III-Nitrides Light Emitters
JP5996846B2 (ja) * 2011-06-30 2016-09-21 シャープ株式会社 窒化物半導体発光素子およびその製造方法
CN103346223B (zh) * 2013-06-06 2016-08-10 华灿光电股份有限公司 一种发光二极管的外延片
US9660133B2 (en) * 2013-09-23 2017-05-23 Sensor Electronic Technology, Inc. Group III nitride heterostructure for optoelectronic device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104518019A (zh) * 2013-09-27 2015-04-15 富士通株式会社 半导体器件及其制造方法

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