TW201511189A - 半導體裝置及半導體裝置之檢查方法 - Google Patents

半導體裝置及半導體裝置之檢查方法 Download PDF

Info

Publication number
TW201511189A
TW201511189A TW102146999A TW102146999A TW201511189A TW 201511189 A TW201511189 A TW 201511189A TW 102146999 A TW102146999 A TW 102146999A TW 102146999 A TW102146999 A TW 102146999A TW 201511189 A TW201511189 A TW 201511189A
Authority
TW
Taiwan
Prior art keywords
layer
ground line
wiring
semiconductor device
conductive
Prior art date
Application number
TW102146999A
Other languages
English (en)
Other versions
TWI503931B (zh
Inventor
Yusuke Takano
Yoshiaki Goto
Takeshi Watanabe
Takashi Imoto
Original Assignee
Toshiba Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Kk filed Critical Toshiba Kk
Publication of TW201511189A publication Critical patent/TW201511189A/zh
Application granted granted Critical
Publication of TWI503931B publication Critical patent/TWI503931B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2853—Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本發明之實施形態提供一種可簡便地進行導通檢查的半導體裝置及半導體裝置之檢查方法。 實施形態之半導體裝置1包括：配線基板2，其具有相互對向之第1面及第2面；半導體晶片3，其設置於第1面上；外部連接端子6，其設置於第2面上；密封樹脂層5，其以密封半導體晶片3之方式設置於第1面上；及導電性屏蔽層7，其覆蓋配線基板2之側面之至少一部分及密封樹脂層5。配線基板2包括：第1接地線，其電性連接於導電性屏蔽層7；及第2接地線，其電性連接於導電性屏蔽層，並與第1接地線電性分離。

Description

半導體裝置及半導體裝置之檢查方法 【相關申請案】
本申請案享受以日本專利申請案2013-187132號(申請日：2013年9月10日)為基礎申請案之優先權。本申請案藉由參照基礎申請案而包含基礎申請案之所有內容。
本發明之實施形態係關於一種半導體裝置及半導體裝置之檢查方法。
於用於通訊設備等之半導體裝置中，為了抑制EMI(Electro Magnetic Interference，電磁干擾)等電磁干擾，而使用有以導電性屏蔽層覆蓋表面之構造。為了於上述構造中獲得充分之磁屏蔽效果，較佳為使導電性屏蔽層與接地線電性連接，從而經由接地線將電磁雜訊釋放至外部。
此時，若導電性屏蔽層與接地線之電性連接不充分，則存在無法獲得磁屏蔽效果之情形。因此，如下情形較為有效：進行導電性屏蔽層與接地線之電性連接是否充分之檢查(導通檢查)，篩選可獲得充分之磁屏蔽效果之半導體裝置。上述導通檢查係藉由使測試器之端子與電性連接於接地線之外部連接端子及導電性屏蔽層接觸，並測定外部連接端子與導電性屏蔽層之間之電阻值而進行。於此種檢查方法中，必須使用專用之測定設備，因此較為不便，又，存在導電性屏蔽層之表面之一部分損傷之情形。因此，需要更簡便且損傷較少之檢查 方法。
本發明所欲解決之課題係提供一種可簡便地進行導通檢查的半導體裝置及半導體裝置之檢查方法。
實施形態之半導體裝置包括：配線基板，其具有相互對向之第1面及第2面；半導體晶片，其設置於配線基板之第1面上；密封樹脂層，其以密封半導體晶片之方式設置於第1面上；及導電性屏蔽層，其覆蓋配線基板之側面之至少一部分及密封樹脂層。配線基板包括：第1接地線，其電性連接於導電性屏蔽層；及第2接地線，其電性連接於導電性屏蔽層，並與第1接地線電性分離；且外部連接端子包括：第1接地端子，其電性連接於第1接地線；及第2接地端子，其電性連接於第2接地線。
1‧‧‧半導體裝置
2‧‧‧配線基板
3‧‧‧半導體晶片
4‧‧‧焊球
4A‧‧‧焊球
4B‧‧‧焊球
5‧‧‧密封樹脂層
6‧‧‧外部連接端子
6A‧‧‧接地端子
6B‧‧‧接地端子
7‧‧‧導電性屏蔽層
8A‧‧‧接合線
8B‧‧‧接合線
10A‧‧‧露出部
10B‧‧‧露出部
15‧‧‧導電層
15A‧‧‧導電層
15B‧‧‧導電層
20A‧‧‧接觸部
20B‧‧‧接觸部
21‧‧‧絕緣層
21A‧‧‧絕緣層
21B‧‧‧絕緣層
22‧‧‧配線層
22A‧‧‧配線
22B‧‧‧配線
22C‧‧‧連接墊
23‧‧‧配線層
23A‧‧‧配線
23B‧‧‧配線
24‧‧‧通孔
24A‧‧‧通孔
24B‧‧‧通孔
28‧‧‧阻焊層
29‧‧‧阻焊層
30‧‧‧區域
圖1係表示半導體裝置之立體圖。
圖2係表示半導體裝置之剖面圖。
圖3係配線基板之俯視模式圖。
圖4係配線基板之俯視模式圖。
圖5係表示半導體裝置之其他例之剖面圖。
圖6係表示半導體裝置之其他例之剖面圖。
圖7係表示半導體裝置之其他例之剖面圖。
圖8係表示半導體裝置之其他例之剖面圖。
圖9係表示電阻值之測定結果之圖。
以下，參照圖式對實施形態之半導體裝置進行說明。圖1係表示半導體裝置之立體圖，圖2係圖1所示之半導體裝置之剖面圖。
圖1及圖2所示之半導體裝置1包括：配線基板2，其具有第1面及 第2面；半導體晶片3，其具有電極墊，且設置於配線基板2之第1面上；密封樹脂層5，其以密封半導體晶片3之方式設置於配線基板2之第1面上；外部連接端子6，其設置於第2面上；導電性屏蔽層7，其覆蓋配線基板2之側面之至少一部分及密封樹脂層5；以及接合線8A及接合線8B。再者，配線基板2之第1面相當於圖2中之配線基板2之上表面，第2面相當於圖2中之配線基板2之下表面，配線基板2之第1面與第2面相互對向。
配線基板2包括：絕緣層21，其設置於第1面與第2面之間；配線層22，其設置於第1面上；配線層23，其設置於第2面上；通孔24，其以貫通絕緣層21之方式設置；阻焊層28，其設置於配線層22上；及阻焊層29，其設置於配線層23上。
作為絕緣層21，例如可使用矽基板或玻璃基板、陶瓷基板、環氧等樹脂基板等。又，作為密封樹脂層5，例如可使用絕緣性之有機樹脂材料等。
於配線層22及配線層23例如設置信號配線、電源配線、接地線等。配線層22及配線層23之各者不限定於單層構造，亦可為夾住絕緣層而積層有複數個導電層之積層構造。配線層22及配線層23例如使用銅箔或者含銀或銅之導電膏，並視需要對表面實施鍍鎳或鍍金等。
配線層22具有配線22A及配線22B。配線22A具有作為第1接地線之功能，配線22B具有作為第2接地線之功能。再者，供給至配線22A之接地電位之值亦可不同於供給至配線22B之接地電位之值。又，配線22A及配線22B具有連接墊。配線層23具有配線23A及配線23B。配線23A及配線23B具有連接墊。再者，配線23A亦可具有作為第1接地線之功能，配線23B亦可具有作為第2接地線之功能。
通孔24係以貫通絕緣層21之方式設置複數個。通孔24例如具有：導體層，其設置於貫通絕緣層21之開口之內面；及填孔材，其填 充於導體層之內側。導體層例如使用銅箔或者含銀或銅之導電膏，並視需要對表面實施鍍鎳或鍍金等。填孔材例如係使用絕緣性材料或導電性材料而形成。再者，並不限定於此，例如亦可藉由利用鍍敷等將金屬材料(銅等)填充於貫通孔而形成通孔24。
進而，作為外部連接端子6，例如設置信號端子、電源端子、接地端子等。例如，外部連接端子6具有接地端子6A及接地端子6B。接地端子6A電性連接於配線22A，接地端子6B電性連接於配線22B。換言之，接地端子6A電性連接於第1接地線，接地端子6B電性連接於第2接地線。外部連接端子6具有焊球4。焊球4設置於配線層23之連接墊上。再者，亦可設置焊墊代替焊球4。
導電性屏蔽層7具有屏蔽自半導體晶片3等放射之不需要之電磁波而防止向外部洩漏的功能。作為導電性屏蔽層7，例如較佳為使用電阻率較低之金屬層，例如較佳為使用含銅、銀、鎳等之金屬層。藉由將電阻率較低之金屬層用於導電性屏蔽層7，可抑制經由半導體晶片3或配線基板2而放射之不需要之電磁波之洩漏。
導電性屏蔽層7例如藉由利用轉印法、網版印刷法、噴霧塗佈法、噴射點膠法、噴墨法、氣溶膠法等塗佈導電膏而形成。導電膏例如較佳為包含銀或銅及樹脂作為主成分，電阻率較低。又，亦可應用如下方法形成導電性屏蔽層7：利用無電電鍍法或電解電鍍法形成銅膜或鎳膜等之方法；及利用濺鍍法形成銅膜等之方法。
導電性屏蔽層7之厚度較佳為基於其電阻率而設定。例如，較佳為以導電性屏蔽層7之電阻率除以厚度而得之薄片電阻值為0.5Ω以下之方式設定導電性屏蔽層7之厚度。藉由將導電性屏蔽層7之薄片電阻值設為0.5Ω以下，可再現性較佳地抑制來自密封樹脂層5之不需要之電磁波洩漏。再者，亦可視需要以耐蝕性或耐遷移性優異之保護層覆蓋導電性屏蔽層7。作為保護層，可使用聚醯亞胺樹脂等。
接合線8A電性連接於配線22A及半導體晶片3，接合線8B電性連接於配線22B及半導體晶片3。再者，並不限定於此，至少藉由接合線8A而使配線基板2之連接墊或半導體晶片3與第1接地線或第2接地線電性連接即可。
進而，本實施形態之半導體裝置係第1接地線及第2接地線之各者電性連接於導電性屏蔽層7，且第1接地線及第2接地線相互電性分離。
例如，圖3係配線基板2之俯視模式圖。圖3中，為方便起見，圖示有配線22A及配線22B，而除此之外之構成要素則省略。區域30係設置半導體晶片3及各種配線之區域。
圖3中，配線22A及配線22B以相互電性分離之方式沿著配線基板2之周緣而配置。配線22A於接觸部20A中經由通孔24A而電性連接於接地端子6A，配線22B於接觸部20B中經由通孔24B而電性連接於接地端子6B。再者，接觸部20A及接觸部20B之各者亦可設置有複數個。
進而，配線22A之側面及配線22B之側面露出於配線基板2之側面。藉此，配線22A之側面及配線22B之側面與導電性屏蔽層7接觸。如此，可藉由使第1接地線及第2接地線電性連接於導電性屏蔽層7而經由第1接地線及第2接地線將不需要之電磁波釋放至外部。並不限定於此，亦可設為配線23A之側面及配線23B之側面與導電性屏蔽層7接觸之構造。
又，配線22A具有露出於配線基板2之側面之複數個露出部10A，配線22B具有沿著配線基板2之周緣而露出於配線基板2之側面之複數個露出部10B。藉由增大配線22A之面積及配線22B之於配線基板2之側面露出之面積，可降低配線22A及配線22B與導電性屏蔽層7之接觸電阻，從而可提高磁屏蔽效果。
於設置有導電性屏蔽層之半導體裝置中，為了檢查有無例如導電性屏蔽層所產生之屏蔽效果，有時會進行導電性屏蔽層與接地端子之導通檢查。通常之檢查方法係藉由使測試器與導電性屏蔽層及接地端子接觸並測定導電性屏蔽層與接地端子之間之電阻值而進行導電性屏蔽層與接地端子之導通檢查。於該情形時，必須使用專用設備，且存在因檢查而損傷導電性屏蔽層之情形。
於本實施形態之半導體裝置中，係將接地線分為2個系統(第1接地線、第2接地線)，並將第1接地線電性連接於接地端子6A，將第2接地線電性連接於接地端子6B，且使第1接地線及第2接地線電性連接於導電性屏蔽層7。因此，例如可藉由使測試器與接地端子6A及接地端子6B接觸而測定接地端子6A與接地端子6B之間之電阻值，並基於測定結果而檢查第1接地線及第2接地線與導電性屏蔽層7之連接狀態。因此，即便不使用專用設備亦可進行檢查。又，由於不使測試器與導電性屏蔽層7接觸，因此可抑制檢查所導致之導電性屏蔽層7之損傷。
再者，於本實施形態中，對將接地線分為2個系統之例進行了說明，但並不限定於此，亦可分為3個系統以上(例如4個系統)。本實施形態之半導體裝置適合應用於例如智慧型手機等行動式資訊通訊終端、或平板型資訊通訊終端等。
又，於本實施形態之半導體裝置中，藉由沿著配線基板2之周緣而配置第1接地線或第2接地線，可使第1接地線及第2接地線作為導電性屏蔽層而發揮功能，從而抑制經由半導體晶片3或配線基板2放射之不需要之電磁波之洩漏。
將於複數個半導體裝置之樣品中，使測試器與接地端子6A及接地端子6B接觸時的接地端子6A與接地端子6B之間之電阻值之測定結果示於圖9。如圖9所示，所測定之半導體裝置之樣品分為電阻值可測 定之樣品(此處係電阻值顯示為0.1Ω~0.3Ω之樣品(樣品1))及電阻值不可測定之開路(open)狀態之樣品(樣品2)。
進而，將屬於樣品1之樣品及屬於樣品2之樣品的磁屏蔽效果示於表1。再者，磁場強度係設為藉由以距半導體裝置之中央部1mm處之磁場強度為基準使測定設備進行掃描而獲得之測定值。又，所謂磁屏蔽效果，係設為根據有導電性屏蔽層之情形與無導電性屏蔽層之情形之差分而求得之值。
根據表1可知，屬於樣品1之樣品之磁屏蔽效果為19.9dB，相對於此，屬於樣品2之樣品之磁屏蔽效果極小，為7.6dB，屬於樣品1之樣品之磁屏蔽效果之值與屬於樣品2之樣品之磁屏蔽效果之值明顯不同。由此可知，藉由測定電阻值，可篩選電性連接不充分、即磁屏蔽效果不充分之半導體裝置。
進而，於本實施形態之半導體裝置中，可藉由改進配線22A及配線22B之上表面佈局而進一步提高磁屏蔽效果。例如，亦可將配線22A及配線22B延伸至配線基板之周緣以外例如未設置有其他配線之區域。此時，亦可將配線22A及配線22B之形狀設為網狀。越延伸配線22A及配線22B，越可於半導體裝置1之厚度方向上抑制經由半導體晶片3或配線基板2放射之不需要之電磁波之洩漏。又，如圖4所示，亦可將配線22B用作導通檢查用配線。藉此，於導通檢查時，可抑制對於連接於接地線之其他元件之影響。
進而，本實施形態之半導體裝置之構造並不限定於上述構造。 參照圖5至圖8對半導體裝置之其他構造例進行說明。圖5至圖8係表示半導體裝置之其他例之剖面圖。再者，於圖5至圖8所示之半導體裝置中，對於與圖2所示之半導體裝置相同之部分標註相同符號，並適當引用圖2所示之半導體裝置之說明。
圖5所示之半導體裝置1包括絕緣層21A及絕緣層21B代替圖2所示之半導體裝置1之絕緣層21，進而包括設置於絕緣層21A與絕緣層21B之間之導電層15。再者，對於半導體晶片3、密封樹脂層5、外部連接端子6、導電性屏蔽層7、接合線8A及接合線8B之構成，係引用圖2所示之半導體裝置1之說明。
作為絕緣層21A及絕緣層21B，例如可使用可應用於絕緣層21之基板。
導電層15具有導電層15A及導電層15B。導電層15A及導電層15B較佳為重疊於半導體晶片3之至少一部分上。導電層15A具有作為第1接地線之功能，導電層15B具有作為第2接地線之功能。導電層15A及導電層15B例如較佳為固體膜或網狀膜。換言之，較佳為第1接地線及第2接地線中之至少一者具有固體膜或網狀膜。
導電層15A及導電層15B例如係藉由使用光微影技術於同一導電膜上形成抗蝕劑，並以該抗蝕劑為遮罩除去導電膜之一部分而形成。作為導電膜，例如較佳為使用可應用於導電性屏蔽層7之材料。
又，通孔24A係以貫通絕緣層21A、導電層15A及絕緣層21B之方式設置，通孔24B係以貫通絕緣層21A、導電層15B及絕緣層21B之方式設置。再者，電性連接於信號配線等之通孔24與導電層15A及導電層15B電性分離。例如，可藉由預先於導電層15B上設置開口而使電性連接於信號配線等之通孔24與導電層15A及導電層15B電性分離。再者，對於配線22A、配線22B、配線23A、配線23B、通孔24A、通孔24B、阻焊層28及阻焊層29之構成，係引用圖2所示之半導體裝置1 之說明。
藉由設置導電層15A及導電層15B，可提高經由配線基板2之不需要之電磁波之洩漏的抑制效果。進而，導電層15A之側面及導電層15B之側面較佳為與導電性屏蔽層7接觸。藉此，由於可增加與導電性屏蔽層7之連接點數，因此可抑制接地端子6A及接地端子6B與導電性屏蔽層7之連接不良，且由於可降低接觸電阻，因此可提高磁屏蔽效果。
又，圖6所示之半導體裝置1係圖5所示之半導體裝置1之接合線8B之表面自密封樹脂層5露出並與導電性屏蔽層7接觸。此時，亦可於半導體晶片3上設置虛設之電極墊，並將接合線8B連接至該電極墊。又，通孔24B與導電層15B電性分離，且配線22B之側面未與導電性屏蔽層7接觸。例如，可藉由於導電層15B上預先設置開口而使通孔24B與導電層15B電性分離。此時，配線23B或導電層15B之側面亦可未與導電性屏蔽層7接觸。藉由設為上述構造，接地端子6B成為導通檢查用端子，於導通檢查時，可抑制對於連接於接地線之其他元件之影響。
又，圖7所示之半導體裝置1係圖6所示之半導體裝置1之接合線8B電性連接於配線層22上所設置之連接墊22C而非半導體晶片3。連接墊22C具有作為虛設墊之功能。藉由設為上述構造，接地端子6B成為導通檢查用端子，於導通檢查時，可抑制對於連接於接地線之其他元件之影響。
又，圖8所示之半導體裝置1係如下構造：圖2所示之半導體裝置1之通孔24A及通孔24B配置於配線基板2之周緣，且具有於厚度方向(通孔之貫通方向)上被切割之形狀。通孔24A之切割面於配線基板2之側面露出，並與導電性屏蔽層7接觸，通孔24B之切割面於配線基板2之側面露出，並與導電性屏蔽層7接觸。再者，雖然圖8所示之半導體 裝置1係將通孔24A及通孔24B之形狀設為至厚度方向之中途為止被切割之形狀，但並不限定於此，亦可將通孔24A及通孔24B之形狀設為至厚度方向(通孔24之貫通方向)之最後為止被切割之形狀。又，通孔24A及通孔24B之切割面亦可未必通過中心，只要切割面中包含通孔之一部分即可。
藉由設為使通孔24A及通孔24B之切割面與導電性屏蔽層7接觸之構造，可增加通孔24A及通孔24B與導電性屏蔽層7之接觸面積，換言之第1接地線及第2接地線與導電性屏蔽層7之接觸面積，因此可降低接觸電阻，從而可提高磁屏蔽效果。再者，亦可設置圖5所示之半導體裝置1之絕緣層21A及絕緣層21B代替圖8所示之半導體裝置1之絕緣層21，且設置導電層15A及導電層15B。
再者，上述實施形態係一例，並非意欲限定發明之範圍。該等新穎之實施形態可以其他各種各樣之形態加以實施，且可於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍中所記載之發明及其均等之範圍內。
1‧‧‧半導體裝置
3‧‧‧半導體晶片
7‧‧‧導電性屏蔽層
21‧‧‧絕緣層
28‧‧‧阻焊層

Claims (5)

  1. 一種半導體裝置，其特徵在於包括：配線基板，其具有第1面及第2面；半導體晶片，其設置於上述第1面上；外部連接端子，其設置於上述第2面上；密封樹脂層，其以密封上述半導體晶片之方式設置於上述第1面上；及導電性屏蔽層，其覆蓋上述配線基板之側面之至少一部分及上述密封樹脂層；且上述配線基板包括：第1接地線，其電性連接於上述導電性屏蔽層；及第2接地線，其電性連接於上述導電性屏蔽層，且與上述第1接地線電性分離；且上述外部連接端子包括：第1接地端子，其電性連接於上述第1接地線；及第2接地端子，其電性連接於上述第2接地線。
  2. 如請求項1之半導體裝置，其中上述配線基板進而包括：絕緣層，其設置於上述第1面與上述第2面之間；及通孔，其以貫通上述絕緣層之方式設置，並電性連接於上述第1接地線或上述第2接地線；且上述第1接地線或上述第2接地線及上述通孔中之至少一者露出於上述配線基板之側面，且與上述導電性屏蔽層接觸。
  3. 如請求項1之半導體裝置，其進而包括將上述配線基板之連接墊或上述半導體晶片與上述第1接地線或上述第2接地線電性連接之接合線，且 上述接合線露出於上述密封樹脂層之表面，且與上述導電性屏蔽層接觸。
  4. 如請求項1之半導體裝置，其中上述第1接地線及上述第2接地線中之至少一者係具有與上述半導體晶片之至少一部分重疊之固體膜或網狀膜。
  5. 一種半導體裝置之檢查方法，其特徵在於包括如下步驟：對如請求項1至4中任一項之半導體裝置的上述第1接地端子與上述第2接地端子之間之電阻值進行測定；及基於上述電阻值之測定結果，對上述第1接地線及第2接地線與上述導電性屏蔽層之連接狀態進行檢查。
TW102146999A 2013-09-10 2013-12-18 Semiconductor device and semiconductor device inspection method TWI503931B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013187132A JP5684349B1 (ja) 2013-09-10 2013-09-10 半導体装置および半導体装置の検査方法

Publications (2)

Publication Number Publication Date
TW201511189A true TW201511189A (zh) 2015-03-16
TWI503931B TWI503931B (zh) 2015-10-11

Family

ID=52624997

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102146999A TWI503931B (zh) 2013-09-10 2013-12-18 Semiconductor device and semiconductor device inspection method

Country Status (4)

Country Link
US (2) US20150070046A1 (zh)
JP (1) JP5684349B1 (zh)
CN (1) CN104425459B (zh)
TW (1) TWI503931B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5684349B1 (ja) 2013-09-10 2015-03-11 株式会社東芝 半導体装置および半導体装置の検査方法
KR20160036945A (ko) * 2014-09-26 2016-04-05 삼성전기주식회사 인쇄회로기판 및 이를 포함하는 전자부품 패키지
JP5933047B2 (ja) * 2015-01-13 2016-06-08 株式会社東芝 半導体装置の製造方法、半導体装置の検査方法、および半導体装置
US10379156B2 (en) 2015-05-29 2019-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Bump ball testing system and method
JP6418605B2 (ja) * 2015-07-31 2018-11-07 東芝メモリ株式会社 半導体装置および半導体装置の製造方法
JP6397806B2 (ja) 2015-09-11 2018-09-26 東芝メモリ株式会社 半導体装置の製造方法および半導体装置
WO2017179325A1 (ja) 2016-04-11 2017-10-19 株式会社村田製作所 高周波部品
US9793222B1 (en) 2016-04-21 2017-10-17 Apple Inc. Substrate designed to provide EMI shielding
JP6887326B2 (ja) * 2017-06-28 2021-06-16 株式会社ディスコ 半導体パッケージの形成方法
JP7001096B2 (ja) * 2017-08-21 2022-01-19 株式会社村田製作所 電子部品モジュール及び電子部品モジュールの製造方法
US11694972B2 (en) 2020-06-09 2023-07-04 Mediatek Inc. Semiconductor package with heatsink

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2531464B2 (ja) * 1993-12-10 1996-09-04 日本電気株式会社 半導体パッケ―ジ
US6552425B1 (en) * 1998-12-18 2003-04-22 Intel Corporation Integrated circuit package
WO2004093506A2 (en) * 2003-04-15 2004-10-28 Wavezero, Inc. Electomagnetic interference shielding for a printed circuit board
KR100691632B1 (ko) 2006-05-16 2007-03-12 삼성전기주식회사 반도체칩, 반도체칩의 제조방법 및 반도체칩 패키지
JP2008251608A (ja) 2007-03-29 2008-10-16 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2009236712A (ja) * 2008-03-27 2009-10-15 Toyota Motor Corp 半導体集積回路及び半導体集積回路の検査装置、検査方法
EP2308085A4 (en) * 2008-07-31 2013-06-05 Skyworks Solutions Inc SEMICONDUCTOR HOUSING HAVING AN INTEGRATED INTERFERENCE SHIELD AND ITS MANUFACTURING METHOD
JP2010109274A (ja) 2008-10-31 2010-05-13 Sanyo Electric Co Ltd 半導体モジュールおよび半導体モジュールの製造方法
US9362196B2 (en) * 2010-07-15 2016-06-07 Kabushiki Kaisha Toshiba Semiconductor package and mobile device using the same
JP2012146882A (ja) 2011-01-13 2012-08-02 Renesas Electronics Corp 半導体装置
JP2012151353A (ja) * 2011-01-20 2012-08-09 Sharp Corp 半導体モジュール
JP5512566B2 (ja) * 2011-01-31 2014-06-04 株式会社東芝 半導体装置
US8766654B2 (en) * 2012-03-27 2014-07-01 Universal Scientific Industrial Co., Ltd. Package structure with conformal shielding and inspection method using the same
US8948712B2 (en) * 2012-05-31 2015-02-03 Skyworks Solutions, Inc. Via density and placement in radio frequency shielding applications
JP5684349B1 (ja) 2013-09-10 2015-03-11 株式会社東芝 半導体装置および半導体装置の検査方法
KR102163707B1 (ko) * 2013-11-14 2020-10-08 에스케이하이닉스 주식회사 전자기간섭 차폐층을 갖는 반도체 패키지 및 테스트 방법

Also Published As

Publication number Publication date
US20190244912A1 (en) 2019-08-08
CN104425459B (zh) 2017-10-20
US20150070046A1 (en) 2015-03-12
JP2015056427A (ja) 2015-03-23
JP5684349B1 (ja) 2015-03-11
CN104425459A (zh) 2015-03-18
TWI503931B (zh) 2015-10-11
US11715701B2 (en) 2023-08-01

Similar Documents

Publication Publication Date Title
TWI503931B (zh) Semiconductor device and semiconductor device inspection method
JP6412844B2 (ja) 電子部品
CN103996670B (zh) 半导体装置
TW201533860A (zh) 配線基板及使用其之半導體裝置
TWI579934B (zh) 半導體裝置之製造方法及半導體裝置
KR101046250B1 (ko) 반도체 패키지의 전자파 차폐장치
TW201340261A (zh) 半導體裝置及其製造方法
JP2011086453A (ja) 高周波検査ソケット
KR20190085263A (ko) 가스 센서 패키지 및 이를 포함하는 센싱 장치
CN111326502B (zh) 半导体封装件以及获得半导体封装件的接触电阻的方法
JP5933047B2 (ja) 半導体装置の製造方法、半導体装置の検査方法、および半導体装置
TWI499372B (zh) 適形遮蔽封裝結構及檢測方法
JP5779265B2 (ja) 半導体装置
KR102279152B1 (ko) 배선용 인터포저 및 이를 구비하는 전자 모듈
TWM625777U (zh) 記憶模組之改良結構
TW201815239A (zh) 晶片之封裝結構
JP2016063045A (ja) 配線基板及びその製造方法
JP2015084456A (ja) 半導体装置