TW201507071A - 半導體裝置及半導體裝置的製造方法 - Google Patents

半導體裝置及半導體裝置的製造方法 Download PDF

Info

Publication number
TW201507071A
TW201507071A TW103110458A TW103110458A TW201507071A TW 201507071 A TW201507071 A TW 201507071A TW 103110458 A TW103110458 A TW 103110458A TW 103110458 A TW103110458 A TW 103110458A TW 201507071 A TW201507071 A TW 201507071A
Authority
TW
Taiwan
Prior art keywords
wafer
semiconductor device
pad
wafer pad
wires
Prior art date
Application number
TW103110458A
Other languages
English (en)
Other versions
TWI639214B (zh
Inventor
Akito Shimizu
Shirou Okada
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of TW201507071A publication Critical patent/TW201507071A/zh
Application granted granted Critical
Publication of TWI639214B publication Critical patent/TWI639214B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H01L23/49555—Cross section geometry characterised by bent parts the bent parts being the outer leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/32257—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the layer connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48624—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48639—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48644—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85439—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本發明的課題是在於使半導體裝置的可靠度提升。 其解決手段是半導體裝置(1)具有搭載半導體晶片(3)的晶片焊墊(10)。晶片焊墊(10)是以位於搭載半導體晶片(3)的上面(10a)的相反側的下面(10b)能夠露出的方式樹脂密封。並且，晶片焊墊(10)是平面視具有包含搭載半導體晶片(3)的領域的中央部(11)及設在中央部(11)的旁邊的周緣部(12)。並且，在中央部(11)與周緣部(12)的境界是設有形成周緣部(12)的高度會比中央部(11)的高度更高的階差面(13a)。

Description

半導體裝置及半導體裝置的製造方法
本發明是有關半導體裝置及其製造技術，例如有關適用在將半導體晶片搭載於晶片焊墊(die pad)上的半導體裝置之有效的技術。
在日本特開2001-85591號公報(專利文獻1)中記載：在搭載半導體晶片的晶片焊墊(晶片焊墊)的上面形成溝。
並且，在日本特開2008-211231號公報(專利文獻2)中記載：以搭載半導體晶片的晶片焊墊的圓形的中央部能夠比周圍更配置於上方的方式實施沖壓加工。
並且，在日本特開2002-134677號公報(專利文獻3)中記載：在搭載半導體晶片的晶片焊墊(島)的周緣近旁設置下面的一部分會藉由蝕刻來除去的薄片部，在薄片部形成有縫隙的構造。
〔先行技術文獻〕 〔專利文獻〕
〔專利文獻1〕日本特開2001-85591號公報
〔專利文獻2〕日本特開2008-211231號公報
〔專利文獻3〕日本特開2002-134677號公報
作為半導體裝置的封裝形態，有使搭載半導體晶片的晶片焊墊(短小突出部(tab))從密封體露出之所謂短小突出部露出型的半導體裝置。由於短小突出部露出型的半導體裝置可擴大往半導體裝置的外部之放熱路徑的面積，因此可使放熱性提升。並且，藉由電性連接晶片焊墊與半導體晶片，可利用晶片焊墊作為端子。
如此的半導體裝置是晶片焊墊的平面積會形成比半導體晶片的平面積更大。可是，一旦晶片焊墊的平面積變大，則容易發生密封半導體晶片的密封體與晶片焊墊的剥離，半導體裝置的可靠度降低會成為問題。
其他的課題及新穎的特徵是由本說明書的記述及附圖可明確得知。
一實施形態的半導體裝置是具有搭載半導體晶片的晶片焊墊。上述晶片焊墊是以位於搭載上述半導體晶片的第1面的相反側的第2面能夠露出的方式樹脂密封。並且，上述晶片焊墊是平面視具有包含搭載上述半導體晶片的領域的第1部分及設在上述第1部分的旁邊的第2部分。並 且，在上述第1部分與上述第2部分的境界是設有形成上述第2部分的高度會比上述第1部分的高度更高的階差面。
若根據上述一實施形態，則可使半導體裝置的可靠度提升。
1‧‧‧半導體裝置
3‧‧‧半導體晶片
3a‧‧‧表面(主面，上面)
3b‧‧‧背面(主面，下面)
4‧‧‧導線(端子，外部端子)
4a‧‧‧內導線部
4b‧‧‧外導線部
5，5a，5b‧‧‧接線(導電性構件)
7‧‧‧密封體(樹脂體)
7a‧‧‧上面
7b‧‧‧下面(背面，安裝面)
7c‧‧‧側面
7f‧‧‧填料粒子
7p‧‧‧樹脂
8‧‧‧晶粒黏著材(接著材)
9‧‧‧吊導線
9a‧‧‧傾斜部
10，10H1‧‧‧晶片焊墊(晶片搭載部，短小突出部)
10a‧‧‧上面(晶片搭載面)
10b‧‧‧下面(安裝面)
10c‧‧‧側面
10d‧‧‧晶片搭載領域
10wb‧‧‧接線連接領域(打線接合領域)
11‧‧‧中央部(部分)
11a‧‧‧上面
11b‧‧‧下面
12‧‧‧周緣部(部分)
12‧‧‧晶片連接部
12a‧‧‧上面
12b‧‧‧下面
12j‧‧‧連結部
13‧‧‧階差部
13a，13b‧‧‧階差面
13H1‧‧‧折彎部
13H1a‧‧‧傾斜面
13j‧‧‧連結部
14‧‧‧金屬膜
15‧‧‧縫隙
20‧‧‧導線架
20a‧‧‧製品形成部
20b‧‧‧外框
20c‧‧‧框部(閘部)
21‧‧‧連桿(閘部)
31，32‧‧‧治具(剪斷治具)
31，32‧‧‧治具
31a‧‧‧上治具
31b‧‧‧下治具
32a‧‧‧上治具
32b‧‧‧下治具
35‧‧‧成形金屬模
36‧‧‧上模(第1金屬模)
36a‧‧‧金屬模面(第1金屬模面)
36b‧‧‧模穴(凹部)
37‧‧‧下模(第2金屬模)
37a‧‧‧金屬模面(第2金屬模面)
37b‧‧‧模穴(凹部)
CP‧‧‧毛細管
Cu‧‧‧銅
HS‧‧‧熱平台(加熱台)
HSa‧‧‧晶片焊墊保持面
HSb‧‧‧導線保持面
HSc‧‧‧周緣部保持面
HT‧‧‧加熱器(熱源)
PD‧‧‧焊墊(電極，接合焊墊)
SD‧‧‧金屬膜(外裝鍍膜，焊錫膜)
圖1是一實施形態的半導體裝置的上面圖。
圖2是圖1所示的半導體裝置的下面圖。
圖3是在除去圖1所示的密封體的狀態下顯示半導體裝置的內部構造之透視平面圖。
圖4是沿著圖1的A-A線的剖面圖。
圖5是沿著圖1的B-B線的剖面圖。
圖6是擴大顯示圖3所示的晶片焊墊的擴大平面圖。
圖7是沿著圖6的A-A線的擴大剖面圖。
圖8是圖3的C部的擴大平面圖。
圖9是沿著圖8的A-A線的擴大剖面圖。
圖10是對於圖9的檢討例之晶片焊墊的擴大剖面圖。
圖11是表示圖1~圖10所示的半導體裝置的裝配流程的說明圖。
圖12是表示在圖11的導線架準備工程所準備的導線 架的全體構造的平面圖。
圖13是圖12所示的複數的製品形成部之中的一部分的擴大平面圖。
圖14是表示即將在圖11所示的階差面形成工程形成階差面之前的狀態的擴大剖面圖。
圖15是表示在圖14所示的晶片焊墊實施沖壓加工而形成階差面的狀態的擴大剖面圖。
圖16是沿著圖13所示的導線架的導線的延伸方向的擴大剖面圖。
圖17是沿著圖13所示的導線架的吊導線的延伸方向的擴大剖面圖。
圖18是表示在圖13所示的晶片焊墊上經由接合材來搭載半導體晶片的狀態的擴大平面圖。
圖19是表示在圖16所示的晶片焊墊上經由接合材來搭載半導體晶片的狀態的擴大剖面圖。
圖20是表示經由接線來電性連接圖18所示的半導體晶片與複數的導線及晶片焊墊的狀態的擴大平面圖。
圖21是表示經由接線來電性連接圖19所示的半導體晶片與複數的導線的狀態的擴大剖面圖。
圖22是將圖21的晶片焊墊的接線連接領域周邊擴大顯示的擴大剖面圖。
圖23是表示在圖20所示的導線架的製品形成部形成密封體的狀態的擴大平面圖。
圖24是表示在圖21所示的導線架的製品形成部形成 密封體的狀態的擴大剖面圖。
圖25是在擴大圖24的一部分的剖面中模式性地顯示密封用的樹脂的流動的說明圖。
圖26是表示在從圖24所示的密封體露出的複數的導線及晶片焊墊的露出面形成金屬膜(外裝鍍膜，焊錫膜)的狀態的擴大剖面圖。
圖27是表示將在圖11所示的外裝電鍍工程形成金屬膜的複數的導線予以從導線架的框部切斷成形的狀態的擴大平面圖。
(本案的記載形式．基本的用語．用法的說明)
在本案中，實施形態的記載是因應所需，基於方便起見分成複數的區段等來記載，但除特別明示非如此時，該等不是相互獨立個別者，不論記載的前後，單一的例子的各部分，一方為另一方的一部分詳細或一部分或全部的變形例等。並且，原則上，同樣的部分是省略重複的說明。並且，實施形態的各構成要素是非必須者，除特別明示非如此時及理論上限於該數量時以及由文章的前後明顯非如此時。
同樣在實施形態等的記載中，有關材料，組成等，「由A所構成的X」等也不是排除包含A以外的要素者，除特別明示非如此時及由文章的前後明顯非如此時。例如，針對成分而言，是「以A為主要的成分而含的X」 等的意思。例如，即使為「矽構件」等，也非限於純粹的矽者，當然也包括SiGe(矽．鍺)合金或其他以矽為主要成分的多元合金，含其他的添加物等的構件者。並且，即是為鍍金，Cu層，鍍鎳等也不只是純粹者，包含分別以金，Cu，鎳等為主要成分的構件者，除特別明示非如此時。
而且，言及特定的數值，數量時，也可為超過其特定的數值的數值，或該特定的數值未滿的數值，除特別明示非如此時及理論上限於該數量時以及由文章的前後明顯非如此時。
並且，在實施形態的各圖中，同一或同樣的部分是以同一或類似的記號或參照號碼來表示，原則上說明是不重複。
並且，在附圖中，反而形成繁雜的情況或與空隙的區別為明確的情況，即使是剖面也會有時省略剖面線等。有關於此，由說明等可明確得知的情況等，即使是平面性關閉的孔也會有時省略背景的輪廓線。而且，即使不是剖面，為了明示非空隙，或為了明示領域的境界，而有附上剖面線或點圖案的情形。
在以下的實施形態說明的技術是可適用在利用導線架來製造的各種的封裝型式的半導體裝置，在本實施形態中是說明有關適用在外部端子的複數的導線露出於密封體的側面之QFP(Quad Flat Package)型的半導體裝置的實施形態，作為其一例。圖1是本實施形態的半導體裝置的上 面圖，圖2是圖1所示的半導體裝置的下面圖。又，圖3是在去掉圖1所示的密封體的狀態下顯示半導體裝置的內部構造的透視平面圖。又，圖4是沿著圖1的A-A線的剖面圖，圖5是沿著圖1的B-B線的剖面圖。
<半導體裝置>
首先，利用圖1~圖5來說明有關本實施形態的半導體裝置1的構成的概要。本實施形態的半導體裝置1是具備：晶片焊墊(晶片搭載部，短小突出部)10(參照圖3~圖5)，及在晶片焊墊10上經由晶粒黏著材(接著材)8(參照圖3~圖5)來搭載的半導體晶片3(參照圖3~圖5)。又，半導體裝置1具有：配置於半導體晶片3(晶片焊墊10)的旁邊(周圍)之複數的導線(端子，外部端子)4，及分別電性連接半導體晶片3的複數的焊墊(電極，接合焊墊)PD(參照圖3，圖4)與複數的導線4之複數的接線(導電性構件)5(參照圖3，圖4)。又，半導體裝置1具備密封半導體晶片3及複數的接線5之密封體(樹脂體)7。並且，在晶片焊墊10連接複數的吊導線9。
<外觀構造>
首先，說明有關半導體裝置1的外觀構造。圖1所示的密封體(樹脂體)7的平面形狀是四角形。詳細是各角部會被倒角加工，藉此抑制密封體7的破損。密封體7是 具有上面7a，及與此上面7a相反側的下面(背面，安裝面)7b(參照圖2)，及位於此上面7a與下面7b之間的側面7c。側面7c是如圖4所示般成為傾斜面。所謂密封體7的角部是包含密封體7的四邊(四個的主邊)之中，交叉的任意的二邊(二個的主邊)的交點的角的周邊領域。另外，嚴格來說，如圖1所示般，由於密封體7的角部是一部分會被倒角加工，因此主邊的交點是比密封體7的角部更配置於外側。但，由於倒角加工部與主邊的長度作比較十分地小，因此在本案將倒角加工部的中心看作是密封體7的角來進行說明。亦即，在本案中，密封體7的四邊(四個的主邊)之中，任意的二邊(二個的主邊)所交叉的領域，當該領域被倒角加工時，其倒角加工部是相當於角部，當該領域未被倒角加工時，任意的二邊(二個的主邊)的交點是相當於角部。以下，在本案中，說明密封體7的角部時，除了特別明確記載為不同的意思，內容的情況，否則是與上述同樣的意思，內容。
並且，如圖1及圖2所示般，半導體裝置1是沿著密封體7的各邊(各主邊)來分別配置有複數的導線4。複數的導線4是分別由金屬材料所構成，本實施形態是例如以銅(Cu)為主體的金屬所構成。並且，就圖1及圖2所示的例子而言，複數的導線4是分別從密封體7的側面7c一部分(外導線部4b)突出至外側，在密封體7的外側形成鷗翼狀。換言之，複數的導線4的外導線部4b是分別具備複數的彎曲部，外導線部4b的端部是配置於比 密封體7的下面7b更低的位置。並且，在導線4之自密封體7露出的露出部(外導線部4b)形成有金屬膜SD，覆蓋前述基材的下面。金屬膜SD是例如由焊錫膜(外裝鍍膜)所形成，該焊錫膜是藉由電鍍法所形成，在將導線4與未圖示的安裝基板側的端子接合時作為接合材的機能。
本實施形態的金屬膜SD是由實質不含鉛(Pb)所謂的無鉛焊錫所構成，例如僅錫(Sn)，錫-鉍(Sn-Bi)，或錫-銅-銀(Sn-Cu-Ag)等。在此，所謂無鉛焊錫是意思鉛(Pb)的含量為0.1wt%以下者，此含量是作為RoHS(Restriction of Hazardous Substances)指令的基準而訂定。
並且，如圖2所示般，晶片焊墊(晶片搭載部，短小突出部)10的下面10b是在密封體7的下面7b中，從密封體7露出。亦即，半導體裝置1是晶片焊墊露出型(短小突出部露出型)的半導體裝置。
晶片焊墊10是由比密封體7更高熱傳導率的金屬材料所構成，本實施形態是層疊金屬膜所構成，該層疊金屬膜是在例如由銅(Cu)，或銅(Cu)所構成的基材的表面形成例如由鎳(Ni)所構成的金屬膜(圖示是省略)。如此，晶片焊墊露出型的半導體裝置是熱傳導率比密封體7更高，例如，在使銅(Cu)等的金屬構件(晶片焊墊10)露出之下，與晶片焊墊10不露出的半導體裝置作比較，可使封裝的放熱性提升。並且，在將半導體裝置1安 裝於未圖示的安裝基板時，只要將晶片焊墊10的下面10b例如經由焊錫材(接合材)來與安裝基板的端子連接，便可更有效地將在半導體裝置1產生的熱予以放熱至安裝基板側。
並且，在本實施形態中，如圖3及圖4所示般，電性連接半導體晶片3與晶片焊墊10，利用晶片焊墊10作為外部端子。在如此使晶片焊墊10的下面10b露出，而與未圖示的安裝基板電性連接之下，可有效地活用半導體裝置1的端子配置空間。並且，在晶片焊墊10是例如供給基準電位(例如接地電位)。由使半導體裝置1的電性特性提升的觀點來看，供給基準電位的端子是擴大傳送路徑的面積為理想。亦即，如圖3或圖4所示般，在利用晶片焊墊10作為供給基準電位的外部端子之下，可使傳送路徑的面積擴大而提升半導體裝置1的電性特性。
又，圖2所示的例子是在晶片焊墊10的下面10b形成有安裝時作為接合材機能的金屬膜SD，覆蓋前述基材的下面。金屬膜SD是如前述般例如藉由電鍍法所形成的焊錫膜。藉由如此在晶片焊墊10的露出面形成金屬膜SD，可容易將晶片焊墊10與未圖示的安裝基板的端子連接。
<內部構造>
其次，說明有關半導體裝置1的內部構造。如圖3所示般，晶片焊墊10的上面(晶片搭載面)10a是平面形 狀形成四角形(四邊形)。並且，在本實施形態中，晶片焊墊10的外形尺寸(平面尺寸)要比半導體晶片3的外形尺寸(圖4所示的背面3b的平面尺寸)更大。如此將半導體晶片3搭載於具有比其外形尺寸更大的面積的晶片焊墊10，如圖2所示般，在使晶片焊墊10的下面10b從密封體7露出之下，可使放熱性提升。晶片焊墊10的其他詳細的構造是後述。
又，如圖3所示般，在晶片焊墊10的周圍(半導體晶片3的周圍)是配置有複數的導線4。如圖4所示般，複數的導線4是分別具備：被密封體7密封的內導線部4a，及從密封體7露出的外導線部4b。並且，在外導線部4b的表面(上面，下面，及側面)是形成有金屬膜SD。並且，在內導線部4a是含有接合接線5的打線接合(Wire Bonding)部。
又，如圖3所示般，在晶片焊墊10是連接(連結)有複數的吊導線9。複數的吊導線9是分別一方的端部會連接至平面視形成四角形的晶片焊墊10的角部(角)。並且，複數的吊導線9是分別另一方的端部會朝密封體7的角部延伸，在角部中從密封體7露出。
可是，如圖4所示般，晶片焊墊10是被配置(偏移(offset)配置)於與內導線部4a不同的高度。詳細，晶片焊墊10是被配置(下移配置)於比內導線部4a更低的置。像本實施形態那樣導線4形成鷗翼狀的封裝中，導線4是在密封體7的側面7c從成為上面7a與下面7b的中間 的位置導出為理想。為了以密封體7來牢牢地固定內導線部4a。另一方面，為了使晶片焊墊10從密封體7露出，而需要配置於與內導線部4a不同的高度。為此，在本實施形態中，偏移配置(下移配置)晶片焊墊10。
作為如此偏移配置的方法，在本實施形態中，分別在支持晶片焊墊10的複數的吊導線9形成傾斜部9a(參照圖5)。藉此，可偏移配置(下移配置)晶片焊墊10。
又，如圖3所示般，在晶片焊墊10上搭載半導體晶片3。半導體晶片3是搭載在位於晶片焊墊10的中央的晶片搭載領域10d(參照圖4，圖5)上。如圖4所示般，半導體晶片3是背面3b與晶片焊墊10的上面10a對向的狀態下，經由晶粒黏著材(接著材)8來搭載於晶片焊墊10上。亦即，藉由使形成有複數的焊墊PD的表面(主面)3a的相反面(背面3b)與晶片搭載面(上面10a)對向之所謂面向上安裝方式來搭載。此晶粒黏著材8是晶粒黏著半導體晶片3時的接著材，例如使用環氧基系的接著材，或，使由銀(Ag)等所構成的金屬粒子含於環氧基系的熱硬化性樹脂中的導電性接著材。
如圖3所示般，搭載於晶片焊墊10上的半導體晶片3的平面形狀是形成四角形。在本實施形態中，例如為正方形。又，如圖4所示般，半導體晶片3是具有：表面(主面，上面)3a，及與表面3a相反側的背面(主面，下面)3b，及位於該表面3a與背面3b之間的側面。而且，如圖3及圖4所示般，在半導體晶片3的表面3a形 成有複數的焊墊(接合焊墊)PD，在本實施形態中，複數的焊墊PD是沿著表面3a的各邊來形成。又，雖圖示省略，但實際在半導體晶片3的主面(詳細是設在半導體晶片3的基材(半導體基板)的上面的半導體元件形成領域)中形成有複數的半導體元件(電路元件)。而且，複數的焊墊PD是經由配置在半導體晶片3的內部(詳細是表面3a與未圖示的半導體元件形成領域之間)的配線層所形成的配線(圖示省略)來與該半導體元件電性連接。
半導體晶片3(詳細是半導體晶片3的半導體基板)是例如由矽(Si)所形成。並且，在表面3a上形成有覆蓋半導體晶片3的基材及配線的絶緣膜，複數的焊墊PD的各表面是在形成於該絶緣膜的開口部從絶緣膜露出。並且，此焊墊PD是由金屬所構成，在本實施形態中，例如由鋁(Al)所構成。另外，焊墊PD亦可採用以鋁(Al)為主體的合金層。
又，如圖3所示般，在半導體晶片3的周圍(詳細是晶片焊墊10的周圍)配置有例如由與晶片焊墊10相同的銅(Cu)所構成的複數的導線4。而且，形成於半導體晶片3的表面3a的複數的焊墊(接合焊墊)PD是經由複數的接線(導電性構件)5來分別與複數的導線4電性連接。接線5是例如由金(Au)所構成，接線5的一部分(例如一方的端部)會接合於焊墊PD，其他部分(例如另一方的端部)會接合於導線4的接合領域。另外，雖圖 示省略，但實際在導線4的接合領域的表面是形成例如由銀(Ag)或金(Au)所構成的鍍膜為理想。藉由在導線4(內導線部4a)的接合領域(打線接合領域)的表面形成由銀(Ag)或金(Au)所構成的鍍膜，可使與由金(Au)所構成的接線5的接合強度提升。
並且，在本實施形態中，複數的焊墊PD的其中的一部分是經由接線(導電性構件)5b來與晶片焊墊10的打線接合領域電性連接。換言之，在連接至半導體晶片3的複數的焊墊PD的複數的接線5中包含：電性連接複數的焊墊PD與複數的導線4之複數的接線5a，及電性連接焊墊PD與晶片焊墊10的接線5b。藉由如此經由接線5b來電性連接半導體晶片3的焊墊PD與晶片焊墊10，可活用晶片焊墊10作為外部端子。例如，如前述般，在晶片焊墊10供給基準電位(例如接地電位)，經由晶片焊墊10及接線5b來對半導體晶片3供給基準電位。
<晶片焊墊的詳細構造>
其次，說明有關圖2~圖4所示的晶片焊墊10的詳細構造及藉由其構造所取得的效果。圖6是擴大顯示圖3所示的晶片焊墊的擴大平面圖。又，圖7是沿著圖6的A-A線的擴大剖面圖。又，圖8是圖3的C部的擴大平面圖，圖9是沿著圖8的A-A線的擴大剖面圖。另外，在圖6中，為了容易得知中央部11與周緣部12的境界，而在周緣部12附上點圖案。並且，在圖9中，為了明示接 線5的一部分(接線5a)被連接至導線4，接線5的其他一部分(接線5b)被連接晶片焊墊10的情形，而以點線來表示接線5a，以實線來表示接線5b。
本實施形態的半導體裝置1是如利用圖1~圖5來說明般，晶片焊墊10的平面積會比半導體晶片3的背面3b的平面積更大。而且，如圖4所示般使比半導體晶片3的平面積更大的晶片焊墊10的下面10b從密封體7露出。但，若晶片焊墊10的平面積變大，則密封半導體晶片3的密封體7與晶片焊墊10的剥離會容易發生，半導體裝置1的可靠度降低會成為問題。例如，半導體晶片3與晶片焊墊10因為線膨脹係數不同，所以隨溫度循環的施加，容易在半導體晶片3與晶片焊墊10的接著界面發生剥離。詳細是在接著固定半導體晶片3的晶粒黏著材8與晶片焊墊10的接著界面產生溫度循環負荷所引起的應力，藉由該應力而發生剥離。此溫度循環負荷所引起的應力是與晶片焊墊10的平面積成比例變大，因此若晶片焊墊10的平面積變大，則容易發生剥離。
而且，在晶片焊墊10與晶粒黏著材8的接著界面發生剥離後，若再施加溫度循環負荷，則剥離會以剥離的發生處為起點朝晶片焊墊10的周緣部(側面10c)(沿著晶片焊墊10的上面10a)進展。並且，在晶片焊墊10的晶片搭載領域10d與側面10c之間，密封體7與晶片焊墊10的上面10a會密著，但晶片焊墊10與密封體7的密著強度和晶片焊墊10與晶粒黏著材8的密著強度作比較為 同程度或以下。因此，前述的剥離是進展至晶片焊墊10與密封體7的密著界面。
一旦晶片焊墊10與密封體7的密著性降低，則會成為晶片焊墊10自密封體7脫落等的原因，因此由抑制半導體裝置1的可靠度降低的觀點來看，最好是防止或抑制剥離的進展。特別是像本實施形態那樣，在晶片焊墊10的一部分接合接線5b時，一旦剥離進展至接線5b與晶片焊墊10的接合部，則接線5b會形成斷線的原因。因此，由使半導體裝置1的電性可靠度提升的觀點來看，最好是防止或抑制剥離的進展。
在此，本實施形態的半導體裝置1所具備的晶片焊墊10是如圖6所示般，平面視，具有：包含晶片搭載領域10d的部分之中央部11，及設成包圍中央部11的部分之周緣部12。並且，如圖7所示般，在中央部11與周緣部12的境界，以周緣部12的高度能夠比中央部11的高度更高的方式，設有階差面13a，13b。
換言之，如圖7所示般，晶片焊墊10的中央部11是具有：晶片搭載面的上面11a，及位於上面11a的相反側的下面11b。並且，設在比中央部11更外側(側面10c側)的周緣部12是具有：朝向與中央部11的上面11a同方向(在圖7所示的例子是Z方向)的上面12a，及位於上面12a的相反側的下面12b。並且，在中央部11與周緣部12的境界是形成有階差部13，周緣部12的上面12a是在比中央部11的上面11a更高的位置。並且，周緣部 12的下面12b是在比中央部11的下面11b更高的位置。
而且，換言之，在晶片焊墊10的周緣部12的上面12a與中央部11的上面11a之間是沿著對於上面11a及上面12a正交之厚度方向(在圖7是Z方向)來形成有階差面13a。階差面13a是分別連綿於周緣部12的上面12a及中央部11的上面11a。並且，在晶片焊墊10的周緣部12的下面12b與中央部11的下面11b之間是沿著對於下面11b及下面12b正交之厚度方向(在圖7是Z方向)來形成有階差面13b。階差面13b是分別連綿於周緣部12的下面12b及中央部11的下面11b。
詳細後述，階差部13是以未圖示的治具(剪斷治具)來推壓晶片焊墊10的中央部11與周緣部12的狀態下藉由實施沖壓加工的加工法(以下記載為錯開加工)所形成。如此藉由錯開加工所形成的階差部13的階差面13a，13b是分別形成藉由治具來剪斷的剪切面。
並且，在本實施形態的半導體裝置1所具備的晶片焊墊10的周緣部12是設有電性連接接線5b(參照圖8，圖9)的領域之接線連接領域10wb。換言之，本實施形態的半導體裝置1是在設於晶片焊墊10的上面10a側的接線連接領域10wb與晶片搭載領域10d之間配置具有階差面13a的階差部13。
在此，說明有關在本實施形態的半導體裝置1(參照圖8)中，在晶片焊墊10與晶粒黏著材8的接著界面發生剥離時的剥離的進展的傾向。如在圖9中模式性附上箭 號所示般，一旦在晶片焊墊10與晶粒黏著材8的接著界面發生剥離，則剥離會沿著晶片焊墊10的上面10a來從中央部11往周緣部12進展。並且，一旦剥離到達密封體7與晶片焊墊10的上面10a的密著界面，則密封體7與晶片焊墊10的剥離會行進。
此時，密封體7與晶片焊墊10的密著界面的剥離是沿著中央部11的上面11a往周緣部12來平面性地進展。因此，像本實施形態那樣，只要在接線連接領域10wb與晶片搭載領域10d(參照圖7)之間設有階差面13a(階差部13)，便可容易使剥離的進展停止於階差面13a與上面11a的境界。
並且，如圖6所示般，本實施形態的階差面13a是設成連續性地包圍晶片搭載領域10d的周圍，換言之如圖3所示的半導體晶片3的周圍。因此，例如圖9所示的密封體7與晶片焊墊10的密著界面的剥離平面視朝全方位進展時，階差面13a一定會存在於接線連接領域10wb與晶片搭載領域10d之間。因此，可防止剥離繞入未設有階差部13的部分而進展。
並且，如圖7所示般，藉由錯開加工所形成的階差面13a與中央部11的上面11a所成的角θ1是例如形成直角或比直角更小的銳角。在圖7所示的例子中，階差面13a與中央部11的上面11a所成的角θ1是形成直角(90°)。若如此配置對於剥離的進行方向設成直角或銳角的階差面13a，則更容易抑制進展。
作為將周緣部12配置於比中央部11更高的位置，而在周緣部12設置接線連接領域10wb的構成，可思考如圖10所示的檢討例的晶片焊墊10那樣，在周緣部12與中央部11之間實施彎曲加工，形成折彎部13H1的實施形態。圖10是對於圖9的檢討例之晶片焊墊的擴大剖面圖。在圖10所示的晶片焊墊10H1所具有的折彎部13H1是與圖4所示的導線4的外導線部4b同樣，例如實施沖壓加工的彎曲加工。折彎部13H1的上面10a是形成對於中央部11的上面11a及周緣部12的上面12a傾斜的傾斜面13H1a。
像晶片焊墊10H1那樣，在周緣部12的接線連接領域10wb與中央部11的晶片搭載領域10d之間設置傾斜面13H1a時，若與未圖示的平坦構造的晶片焊墊作比較，則可抑制剥離的進展。但，藉由彎曲加工來形成的傾斜面13H1a是難以如圖7所示的階差面13a那樣以陡峭的角度來形成。因此，如圖10所示般，藉由彎曲加工來形成的傾斜面13H1a與中央部11的上面11a所成的角θ2是比直角更大，形成鈍角，所以抑制剥離的進展的效果是與圖7所示的實施形態作比較相對低。換言之，若如圖7所示般藉由錯開加工來形成階差面13a，則與如圖10所示般藉由彎曲加工來形成傾斜面13H1a的實施形態作比較，抑制剥離的進展的效果大。
並且，藉由彎曲加工來形成傾斜面13H1a時，平面視，需要折彎部13H1的配置空間，因此晶片焊墊10H1 的平面尺寸會變大。另一方面，如圖7所示般，若藉由錯開加工來形成階差面13a，則平面視，幾乎不需要階差部13的配置空間，因此可縮小晶片焊墊10的平面尺寸。
並且，藉由彎曲加工來形成傾斜面13H1a時，在對於上面11a正交的方向的剖面視(亦即，圖10所示的剖面視)中，中央部11的上面11a與傾斜面13H1a的境界的角容易形成圓弧。另一方面，如圖7所示般，藉由錯開加工來形成剪切面之階差面13a時，中央部11的上面11a與階差面13a的境界的角難以形成圓弧。另外，錯開加工時，雖也有時角會微視性地形成圓弧，但若與彎曲加工時作比較，則形成圓弧的部分的半徑(R徑)極小。換言之，就圖7所示的例子而言，在中央部11的上面11a與階差面13a的境界是存在對於上面11a的傾斜角度會變化的反曲點(反曲線)。
藉由如此以能夠存在傾斜角度對於剥離的進行方向變化的反曲點之方式形成階差面13a，在反曲點容易抑制剥離的進展。又，雖圖示省略，但例如像圖7所示的階差面13a那樣，作為形成對於中央部11的上面11a成直角的階差面13a的方法，亦可思考藉由蝕刻處理等利用化學反應的除去處理來除去晶片焊墊10的中央部11的一部分而形成的實施形態。但，在以蝕刻處理來形成階差面13a時，中央部11的上面11a與階差面13a的境界是角容易形成圓弧。因此，由抑制剥離的進展的觀點來看，如圖7所示般藉由錯開加工來形成階差面13a特別理想。
並且，圖7所示的中央部11與周緣部12的錯開量，亦即，階差面13a，13b的高度相對於晶片焊墊10的板厚(圖7所示的例子為Z方向的長度)是一半以下，例如1/3程度。圖7所示的例子，中央部11及周緣部12的板厚是分別為150μm程度。相對於此，階差面13a，13b的高度，亦即，Z方向的長度是形成50μm程度。
如圖7所示般，實施錯開加工時，位於階差面13a，13b之間的連結部13j的厚度是比被加工物(在本實施形態是晶片焊墊10)的板厚更薄。因此，由使連結晶片焊墊10的中央部11與周緣部12之連結部13j的強度提升的觀點來看，最好使階差面13a，13b的高度分別形成晶片焊墊10的板厚的一半以下。在圖7所示的例子中，連結部13j的厚度是形成100μm程度。
並且，圖7所示的例子是在接線連接領域10wb與階差面13a之間形成有複數的縫隙15。縫隙15是形成從晶片焊墊10的周緣部12所具有的上面12a及下面12b的其中一方的面貫通至另一方的面之貫通溝。
如上述般，本實施形態是藉由錯開加工來形成階差面13a，13b，因此周緣部12的下面12b的位置是配置於比中央部11的下面11b更高的位置。因此，如圖9所示般，周緣部12的下面12b是被密封體7所覆蓋。並且，在本實施形態中，由於在周緣部12設置接線連接領域10wb，因此周緣部12的寬度(對於延伸方向正交的方向的長度，在圖7是X方向的長度)會變長。例如在圖7所 示的例子中，周緣部12的寬度是比周緣部12的厚度更大，為2mm程度。
晶片焊墊10與密封體7剥離的原因，是針對在半導體晶片3與晶片焊墊10的接著部發生剥離，該剥離朝晶片焊墊10的周緣部12進展的模式進行說明。但，像本實施形態那樣使晶片焊墊10的下面10b的一部分(下面11b)從密封體7露出的型式的半導體裝置時，晶片焊墊10與密封體7剥離的原因是有其他的模式。亦即，水分會從晶片焊墊10的露出部(下面11b)之密封體7與晶片焊墊10的密著界面侵入，有時密封體7與晶片焊墊10會因為此水分而剥離。成為來自此下面11b側的剥離模式的原因的水分主要是從封裝的外部侵入。在晶片焊墊10的露出部的端部，只要密封體7與晶片焊墊10密著，便可防止水分的侵入。但，在晶片焊墊10與密封體7之間有間隙時，侵入間隙的水分會沿著晶片焊墊10來侵入至內部，使晶片焊墊10與密封體7的密著性降低。
詳細後述，本實施形態中是藉由在未圖示的成形金屬模內壓入軟化的樹脂後使硬化之所謂轉送模製(transfer molding)方式來形成圖9所示的密封體7。此情況，像本實施形態那樣，一旦周緣部12的下面12b的面積變寬，則難以供給樹脂使覆蓋下面12b的全體。而且，一旦在周緣部12與密封體7之間產生間隙，則如上述般，水分會從間隙侵入，成為使晶片焊墊10與密封體7的密著性降低的原因。
於是，由減低成為水分侵入的原因之密封體7與晶片焊墊10之間的間隙的觀點來看，像本實施形態那樣，為了容易在面積大的周緣部12的下面12b側供給樹脂，最好在接線連接領域10wb與階差面13a之間設置縫隙15。若設置縫隙15，則藉由轉送模製方式來形成密封體7時，可活用縫隙15作為樹脂或氣體的流路。因此，可使往周緣部12的下面12b側之樹脂的充填性提升。
並且，就圖9所示的例子而言，縫隙15是設在接線連接領域10wb與中央部11之間，亦即，周緣部12之中，於中央部11比側面10c更靠近階差面13a的位置。藉此，往周緣部12的下面12b側之樹脂的充填性會更提升，可用樹脂(密封體7)來覆蓋周緣部12的下面12b及下面10b側的階差面13b。
並且，假設上述剥離的進展越過階差面13a而進展至周緣部12的上面12a側時，藉由在接線連接領域10wb與階差面13a之間設置縫隙15，可藉由縫隙15來抑制剥離的進展。但，為了在周緣部12設置接線連接領域10wb且電性連接中央部11的下面11b與周緣部12，是無法平面視以能夠包圍階差部13的周圍之方式連續性地設置縫隙15。
例如，就圖6所示的例子而言，在吊導線9的延長線上，縫隙15是未被形成。並且，在晶片焊墊10的各邊的中央部分是設有連結接線連接領域10wb與中央部11的連結部12j。換言之，在本實施形態中，晶片焊墊10是以能 夠斷續性地包圍中央部11的周圍之方式配置有複數的縫隙15。
因此，例如，像圖6所示的階差部13那樣未設連續性地包圍晶片搭載領域10d的周圍之部分，所欲只以縫隙15來防止剥離的進展時，剥離會進展至吊導線9的延長線上的部分或從連結部12j繞入至接線連接領域10wb。亦即，在本實施形態中，以能夠連續性地包圍晶片搭載領域10d的周圍之方式設置階差面13a(階差部13)，且在階差面13a與接線連接領域10wb之間設置縫隙15，藉此可更確實地防止剥離進展至接線連接領域10wb。
並且，就圖6及圖7所示的例子而言，在設於周緣部12的上面12a的一部分之接線連接領域10wb中形成有例如由銀(Ag)或金(Au)所構成的鍍膜之金屬膜14。藉由在晶片焊墊10的接線連接領域10wb的表面形成由銀(Ag)或金(Au)所構成的金屬膜14，可使與由金(Au)所構成的接線5的接合強度提升。
<半導體裝置的製造工程>
其次，說明有關利用圖1~圖9來說明的半導體裝置1的製造工程。本實施形態的半導體裝置1是按照圖11所示的裝配流程來製造。圖11是表示圖1~圖9所示的半導體裝置的裝配流程的說明圖。
1.導線架準備工程；
首先，準備圖12所示那樣的導線架20，作為圖11所示的導線架準備工程。圖12是表示在圖11的導線架準備工程所準備的導線架的全體構造的平面圖，圖13是圖12所示的複數的製品形成部之中的一部分的擴大平面圖。又圖14是表示即將在圖11所示的階差面形成工程形成階差面之前的狀態的擴大剖面圖。又，圖15是表示在圖14所示的晶片焊墊實施沖壓加工而形成階差面的狀態的擴大剖面圖。又，圖16是沿著圖13所示的導線架的導線的延伸方向的擴大剖面圖。又，圖17是沿著圖13所示的導線架的吊導線的延伸方向的擴大剖面圖。
在本工程所準備的導線架20是在外框20b的內側具備複數的製品形成部20a。就圖12所示的例子而言，導線架20是在行方向14個，在列方向4個的製品形成部20a會被配置成矩陣狀，合計具備56個的製品形成部20a。導線架20是例如以銅(Cu)為主體的金屬膜所構成。
並且，在各製品形成部20a之間式配置有分別包圍各製品形成部20a的周圍之框部(閘部)20c。如圖13所示般，框部20c是形成包圍複數的導線4的周圍，與圖12所示的外框20b一體形成。
並且，如圖13所示般，在各製品形成部20a的中央部，平面視形成有呈四角形的晶片焊墊10。在晶片焊墊10的4個角部是分別連接複數的吊導線9，以能夠朝製品形成部20a的角部延伸之方式配置。並且，在晶片焊墊 10的周圍，在複數的吊導線9之間分別形成有複數的導線4。並且，複數的導線4對於晶片焊墊10是分別連接至被配置於比複數的導線4更外側的框部20c。換言之，導線架20是具備：框部20c，平面視配置於框部20c的內側的晶片焊墊10，連結晶片焊墊10與框部20c的複數的吊導線9，及配置於晶片焊墊10與框部20c之間且連接至框部20c的複數的導線4。並且，複數的導線4是經由連桿(閘部)21來連結。此連桿21是在後述的密封體形成工程中，作為堵住樹脂的洩漏的閘部的機能。亦即，平面視之密封體7(參照圖1)的輪廓是藉由包圍晶片焊墊10的周圍之連桿21所定。
並且，配置於各製品形成部20a的中央之晶片焊墊10的上面10a是平面視具有：含晶片搭載領域10d的部分之中央部11，及設成包圍中央部11的部分之周緣部12。並且，在中央部11與周緣部12的境界，以周緣部12的高度能夠比中央部11的高度更高的方式設有階差面13a(階差部13)。並且，如利用圖7說明般，在晶片焊墊10的下面10b側，且中央部11與周緣部12的境界，以能夠配置於周緣部12的下面12b比中央部11的下面11b更高的位置之方式設有階差面13b(階差部13)。
並且，在周緣部12的上面12a是設有在後述的打線接合工程接合接線的接線連接領域(打線接合領域)10wb。在設於周緣部12的上面12a的一部分之接線連接領域10wb是形成有例如由銀(Ag)或金(Au)所構成的 鍍膜之金屬膜14。並且，在接線連接領域10wb與階差面13a之間，如圖7所示般，形成有從周緣部的上面12a及下面12b的其中一方的面貫通至另一方的面之複數的縫隙15。
上述的導線架20是依照例如圖11所示的流程來製造。首先，在圖案化工程中，準備成為基材的金屬板(圖示是省略)，在該金屬板中形成圖13所示的製品形成部20a內的構成構件(晶片焊墊10，複數的導線4及連桿21)的外形形狀。成形方法並未特別加以限定，例如可藉由使用沖壓機及沖模的沖壓加工或藉由蝕刻來成形。圖13所示的複數的縫隙15是可在本工程中與複數的導線4一起形成。
其次，在階差面形成工程中，如圖7所示般，在晶片焊墊10的上面10a形成階差面13a，在晶片焊墊10的下面10b形成階差面13b。圖7所示的階差部13是如圖14及圖15所示般，分別以獨立的治具(剪斷治具)31，32來推壓周緣部12及中央部11的狀態下實施沖壓加工而形成。
如圖14及圖15所示般，以治具31及治具32來分別夾入周緣部12及中央部11而推壓。治具31是具有上治具31a及下治具31b，分別使上治具31a及下治具31b抵接於周緣部12的被保持面之上面12a及周緣部12的被保持面之下面12b的狀態下夾入周緣部12而固定。另一方面，治具32是具有上治具32a及下治具32b，分別使上 治具32a及下治具32b抵接於中央部11的上面11a及中央部11的下面11b的狀態下夾入晶片連接部12而固定。
並且，治具31，32是形成可使彼此獨立移動的構造，如在圖14附上箭號模式性地表示那樣，可沿著晶片焊墊10的厚度方向(Z方向)來錯開治具31，32的相對性的位置關係。如圖14所示般，以治具31，32來分別將周緣部12及中央部11推壓的狀態下，在晶片焊墊10的厚度方向對治具31，32施加推壓力(亦即，實施沖壓加工)。此時，在晶片焊墊10的周緣部12與中央部11的境界部分是由治具31，32來集中性地施加推壓力，錯開周緣部12與中央部11的厚度方向的位置關係。
並且，此時，在晶片焊墊10的周緣部12與中央部11的境界部分，境界部分的一部分會藉由從治具31，32傳達的推壓力來剪斷變形。但，藉由調整治具31，32的錯開量，可不完全切斷周緣部12與中央部11的境界部分，以一部分被連結的狀態留下。
亦即，一旦實施錯開加工，則如圖15所示般，在晶片焊墊10一起形成：連結周緣部12與中央部11的連結部13j，及朝向連結部13j的下方的階差面13b，及從連結部13j的上端朝向上方的階差面13a。
階差面13a是藉由上治具32a被推至下方，晶片焊墊10的上面10a側的一部分剪斷變形而形成的剪切面，分別連綿於高度不同的周緣部12的上面12a及中央部11的上面11a。又，由於階差面13a是藉由剪斷變形所形成， 因此可使在與上面11a或上面12a之間所成的角度形成陡峭。例如，可分別使上面11a及上面12a與階差面13a所成的角度形成90°。
並且，階差面13b是藉由下治具31b被推至上方，晶片焊墊10的下面10b側的一部分剪斷變形而形成的剪切面，分別連綿於高度不同的周緣部12的下面12b及中央部11的下面11b。又，由於階差面13b是藉由剪斷變形所形成，因此可使在與下面11b或下面12b之間所成的角度形成陡峭。例如，可分別使下面11b及下面12b與階差面13b所成的角度形成90°。
如此，階差部13是如上述般藉由錯開加工來形成，因此平面視之階差部13的配置空間是幾乎不需要(參照圖6)。又，由於上述的錯開加工是以治具31，32來夾著晶片焊墊10的狀態下使變形於厚度方向，因此只要排除變形用的治具的形狀不同的點，便可在圖11所示的偏移工程以和對圖17所示的吊導線9實施彎曲加工的工程同樣的工程來形成。
並且，上述錯開加工法的情況，因為使晶片焊墊10的一部分剪斷變形，所以錯開加工後的推斥力，亦即加工後的晶片焊墊10所欲回到原來的形狀的力量小(幾乎無)。因此，只要控制治具31，32的移動量，便可精度佳地控制中央部11的下面11b與周緣部12的下面12b的高低差。
其次，在偏移工程中，如圖16所示般，以晶片焊墊 10的上面10a位置(高度)能夠成為比導線4(內導線部4a)的位置(高度)更低的位置之方式加工(偏移加工)。偏移加工的方法是例如使用成形金屬模來沖壓加工，藉此使圖17所示的吊導線9變形而可偏移(下移)。
2.半導體晶片搭載；
其次，作為圖11所示的半導體晶片搭載工程，如圖18及圖19所示般，在晶片焊墊10上經由晶粒黏著材8來搭載半導體晶片3。圖18是表示在圖13所示的晶片焊墊上經由接合材來搭載半導體晶片的狀態的擴大平面圖，圖19是表示在圖16所示的晶片焊墊上經由接合材來搭載半導體晶片的狀態的擴大剖面圖。
在本實施形態中，如圖19所示般，使半導體晶片3的背面3b(形成有複數的焊墊PD的表面3a之相反側的面)與晶片焊墊10的上面10a對向的狀態下搭載，以所謂面向上安裝方式搭載。並且，如圖18所示般，半導體晶片3是在晶片焊墊10的中央部11的晶片搭載領域10d中，以表面3a的各邊能夠沿著晶片焊墊10的各邊來配置之方式搭載。
在本實施形態中，例如經由環氧基系的熱硬化性樹脂之晶粒黏著材8(參照圖19)來搭載半導體晶片3，但晶粒黏著材8是使硬化(熱硬化)之前具有流動性的膏材。在如此使用膏材作為晶粒黏著材8時，首先在晶片焊墊 10上塗佈晶粒黏著材8，然後，將半導體晶片3的背面3b接著於晶片焊墊10的上面10a。而且，接著後，一旦使晶粒黏著材8硬化(例如實施熱處理)，則如圖19所示般，半導體晶片3會經由晶粒黏著材8來固定於晶片焊墊10上。
另外，本實施形態是說明有關在晶粒黏著材8使用由熱硬化性樹脂所構成的膏材，但可適用各種的變形例。例如，亦可不是膏材，而是預先將在兩面具備接著層的膠帶材(薄膜材)之接著材貼附於半導體晶片3的背面3b，經由膠帶材來將半導體晶片3搭載於晶片焊墊10上。
並且，本實施形態是在含晶片搭載領域10d的上面10a的全體被粗面化的狀態下搭載半導體晶片3。因此，晶粒黏著材8與晶片焊墊10的密著界面的面積會増加，所以可抑制晶粒黏著材8的剥離。因此，由停止剥離的進展的觀點來看，雖不論晶片搭載領域10d的表面粗度，但由抑制晶粒黏著材8與晶片焊墊10的剥離的觀點來看，最好將晶片搭載領域10d的表面粗度形成比下面10b更粗。
3.打線接合工程；
其次，作為圖11所示的打線接合工程，如圖20及圖21所示般，經由複數的接線(導電性構件)5a來分別電性連接半導體晶片3的複數的焊墊PD與複數的導線4。並且，本工程是經由接線5b來電性連接半導體晶片3與 晶片焊墊10。圖20是表示經由接線來電性連接圖18所示的半導體晶片與複數的導線及晶片焊墊的狀態的擴大平面圖，圖21是表示經由接線來電性連接圖19所示的半導體晶片與複數的導線的狀態的擴大剖面圖。並且，圖22是將圖21的晶片焊墊的接線連接領域周邊擴大顯示的擴大剖面圖。
在本工程中，例如圖21所示般，將在各製品形成部20a的晶片焊墊10上搭載有半導體晶片3的導線架20配置於熱平台(加熱台)HS。而且，經由複數的接線5a來電性連接半導體晶片3的複數的焊墊PD與複數的導線4。並且，在本工程中，經由接線5b來電性連接複數的焊墊PD的一部分與晶片焊墊10的接線連接領域10wb(參照圖22)。接線5是由金屬所構成，在本實施形態中，例如由金(Au)所構成。並且，如圖22所示般，在接線連接領域10wb的上面12a形成有金屬膜14，在本工程中，將接線5接合於金屬膜14。
接線5的連接方式是例如經由圖21所示的毛細管CP來供給接線5，且併用超音波與熱壓接合來接合接線5，藉由所謂釘頭式接合方式來連接接線5。在本實施形態中，為了使接合強度提升，而在分別加熱接合對象物的焊墊PD，導線4及晶片焊墊10的接線連接領域10wb的狀態下接合。
將熱供給至焊墊PD，導線4及晶片焊墊10的熱源是例如被內藏於熱平台HS的加熱器(熱源)HT。詳細是在 使熱平台HS的晶片焊墊保持面HSa與晶片焊墊10的下面10b密著之下，從晶片焊墊10的下面10b側來加熱晶片焊墊10及半導體晶片3所具備的焊墊PD。並且，在使熱平台HS的導線保持面HSb與導線4的下面密著之下，從導線4的下面側來加熱導線4的上面(連接接線5a的面)。在如此加熱被接合構件的焊墊PD，導線4，及晶片焊墊10的打線接合領域之下，可使接線5與被接合物的接合強度。
並且，在本實施形態中，如上述般，中央部11與周緣部12的高度不同，在配置於相對高的位置之周緣部12連接接線5，因此熱平台HS是如圖22所示般，具有配置於比晶片焊墊保持面HSa更高的位置之周緣部保持面HSc。此周緣部保持面HSc是比晶片焊墊保持面HSa更高，且配置於比圖21所示的導線保持面HSb更低的位置，設在可使晶片焊墊10的周緣部12的下面12b密著的高度。
藉由如此使熱平台HS的一部分緊貼於周緣部12的下面12b換言之晶片焊墊10的接線連接領域10wb的相反側的面，可有效地加熱接線連接領域10wb。
4.密封工程；
其次，作為圖11所示的密封工程(密封體形成工程)，如圖23及圖24所示般，形成密封體(樹脂體)7，密封半導體晶片3(參照圖24)，複數的接線5(參 照圖24)，導線4的內導線部4a，及晶片焊墊10(參照圖24)的上面10a(參照圖24)。圖23是表示在圖20所示的導線架的製品形成部形成密封體的狀態的擴大平面圖，圖24是表示在圖21所示的導線架的製品形成部形成密封體的狀態的擴大剖面圖。並且，圖25是在擴大圖24的一部分的剖面中模式性地顯示密封用的樹脂的流動的說明圖。
在本工程中，首先，如圖24所示般，準備成形金屬模35，其係具備：金屬模面(第1金屬模面)36a，及具有形成於此金屬模面36a的模穴(凹部)36b的上模(第1金屬模)36，及與上模36的金屬模面36a對向的金屬模面(第2金屬模面)37a，及具有形成於此金屬模面37a的模穴(凹部)37b的下模(第2金屬模)37。而且，以半導體晶片3及晶片焊墊10能夠位於上模36的模穴36b及下模37的模穴37b內之方式，將施以打線接合工程的導線架20配置於成形金屬模35的內部(上模36與下模37之間)。在此，本實施形態是使晶片焊墊10的下面10b露出於密封體7的下面7b側，因此下面10b是使抵接於下模37的模穴37b的底面。
其次，以上模36及下模37來夾緊導線架20。此時，在夾緊導線架20時是夾緊形成於導線架20的複數的導線4的一部分(至少與圖23所示的連桿21重疊的部分)。而且，導線4的一部分(內導線部4a)是配置於模穴36b，37b內，導線4的其他部分(外導線部4b)是 在模穴36b，37b的外側，藉由成形金屬模35來夾緊。並且，模穴37b是其深度(從金屬模面37a的高度到模穴37b的底面的高度為止的距離)會按照晶片焊墊10的偏移量(以偏移量與模穴37b的深度能夠形成相同的方式)來形成。因此，一旦以上模36及下模37來夾緊導線架20，則晶片焊墊10的下面10b會與下模37的模穴37b的底面密著。
其次，在以上模36及下模37來夾緊導線架20的狀態下，對重疊上模36的模穴36b及下模37的模穴37b而形成的空間內供給樹脂(例如藉由加熱來使軟化的樹脂)7p(參照圖24)。而且，以此密封用的樹脂7p來密封半導體晶片3，複數的接線5，複數的導線4的一部分(內導線部4a)，及晶片焊墊10的上面10a。最後，使被供給的樹脂7p熱硬化，而形成密封體7。將如此的密封方式稱為轉送模製方式。
轉送模製方式是從供給部(閘部)供給樹脂(壓入)至模穴36b，37b內部，從排出部(vent)排出模穴36b，37b內的殘留氣體或剩餘的樹脂7p。若依據對於模穴36b，37b的供給部的位置來分類，則可大致分成：在模穴的36b的上方配置供給部的頂閘方式，及在模穴36b，37b的側面側配置供給部的側閘方式。本實施形態是基於成形金屬模的小型化的觀點，或，成形金屬模的維修的容易度的觀點，適用有利的側閘方式。
在本實施形態中，如圖24所示般，以晶片焊墊10的 下面10b的一部分，詳細是中央部11的下面11b能夠露出的方式形成密封體7，但像上述那樣不設縫隙15時，當周緣部12的寬度大時，難以覆蓋周緣部12的下面12b的全體之方式供給樹脂7p。例如，就圖25所示的例子而言，周緣部12的寬度(與延伸方向正交的方向的長度)是比晶片焊墊10的厚度更，例如2倍程度。
如圖25所示般，周緣部12的下面12b側的空間是被周緣部12的下面12b，階差面13b，及下模37的模穴37b包圍。因此，從側面10c側供給樹脂7p時，需要從樹脂7p的供給口排出空間內的殘存氣體。而且，周緣部12的寬度越大，作用於供給壓力的相反方向的壓力(静壓)會越大，因此殘存氣體的排出困難，樹脂7p的充填性會降低。
並且，樹脂7p為了使密封體7的線膨脹係數接近半導體晶片3的線膨脹係數，而含有矽石等多數的填料粒子7f。而且，一旦填料粒子7f夾域周緣部12的下面12b與下模37的模穴37b之間，則有時填料粒子7f會堵住樹脂7p的流動。
於是，在本實施形態中，為了容易在面積大的周緣部12的下面12b側供給樹脂，而在接線連接領域10wb與階差面13a之間設置縫隙15。若設置縫隙15，則例如從晶片焊墊10的側面10c與下模37之間供給樹脂7p時，縫隙15是作為排出殘存氣體等的排出部的機能。並且，從縫隙15供給樹脂7p時，晶片焊墊10的側面10c與下模 37之間的開口部是作為排出殘存氣體等的排出部的機能。藉此，可使往周緣部12的下面12b側之樹脂的充填性提升。
並且，縫隙15是設在接線連接領域10wb與中央部11之間，亦即，周緣部12之中，於中央部11比側面10c更近階差面13a的位置。藉此，假設即使填料粒子7f夾在周緣部12的下面12b與下模37的模穴37b之間，還是可縮小作用於樹脂7p的供給壓力的相反方向的静壓，因此可使往周緣部12的下面12b側之樹脂的充填性更提升。亦即，若根據本實施形態，則可藉由在接線連接領域10wb與階差面13a之間設置縫隙15來減低成為水分侵入的原因之密封體7與晶片焊墊10之間的間隙。
其次，在使供給至模穴36b，37b內的樹脂7p硬化下，可取得圖23及圖24所示的密封體7。只要樹脂7p例如使用環氧基系樹脂等的熱硬化性樹脂，便可在實施加熱處理下使硬化。
5.外裝電鍍工程；
其次，作為圖11所示的外裝電鍍工程，如圖26所示般，在從密封體7露出的複數的導線4的露出面(外導線部4b)形成金屬膜(外裝鍍膜，焊錫膜)SD。圖26是表示在從圖24所示的密封體露出的複數的導線及晶片焊墊的露出面形成金屬膜(外裝鍍膜，焊錫膜)的狀態的擴大剖面圖。
本工程是在電鍍液(圖示省略)所進入的電鍍槽(圖示省略)內配置被電鍍加工物的導線架20，例如，藉由電解電鍍法來形成金屬膜SD。若根據此電解電鍍法，則可一起在從密封體7露出的導線架20的各領域形成外裝鍍膜。因此，除了導線4的露出部以外，還覆蓋晶片焊墊10的露出部(中央部11的下面11b)的方式形成金屬膜SD。並且，在框部20c(參照圖23)也形成有金屬膜SD。
6.導線成形工程；
其次，作為導線成形工程，是在切斷被連結於導線架20的框部20c的複數的導線4的連結部之後，對導線4施以彎曲加工而成形。圖27是表示將在圖11所示的外裝電鍍工程形成金屬膜的複數的導線予以從導線架的框部切斷成形的狀態的擴大平面圖。另外，相對於圖23的剖面圖是與圖4同樣，因此圖示省略。並且，圖27是表示圖11所示的小片化工程完了的狀態，圖23所示的吊導線9也被切斷。
在本工程中，首先，在連結部切斷分別被連結至框部20c而一體化的複數的導線4，設為各獨立的構件(導線切斷工程)。另外，連結複數的導線4的連桿21是在密封體工程之後，且外裝電鍍工程之前，先在相鄰的導線之間切斷(連桿切斷工程)。此連桿切斷工程是亦可在外裝電鍍工程之後進行，但在外裝電鍍工程之前切斷連桿21 之下，在切剖面也形成金屬膜SD。因此，由使安裝圖1所示的半導體裝置1時的焊錫的浸潤性提升的觀點來看，最好是在外裝電鍍工程之前切斷連桿21。
連桿切斷工程及導線切斷工程是分別在導線架20的一方的面(例如下面)側配置沖模(支持構件；圖示是省略)，在另一方的面(例如上面)側配置沖壓機(切斷刃；圖示是省略)而沖壓下切斷導線4。如此藉由沖壓加工來切斷的導線4的端部是如圖4所示般，具有大致平坦的切剖面，在切剖面中，導線4的基材會從金屬膜SD露出。藉由本工程，複數的導線4是成為各分離的獨立構件。
其次，對被切斷的複數的導線4實施彎曲加工而成形(彎曲加工工程)。在本實施形態中，例如圖4所示般將外導線部4b形成鷗翼狀。並且，亦可因應所需，更切斷導線4(外導線部4b)的前端，進行調整導線4的長度之工程。
7.小片化工程；
其次，作為圖11所示的小片化工程，如圖27所示般，切斷被連結於框部20c的複數的吊導線9(參照圖23)，按每個製品形成部20a小片化而取得複數的半導體裝置1。
小片化方法並無特別加以限定，可適用與前述的導線切斷工程同樣，利用未圖示的切斷金屬模藉由沖壓加工來 切斷的方法。本工程之後，進行外觀檢査，電性試驗等，必要的檢査，試驗，合格者會成為圖1~圖9所示的完成品的半導體裝置1。然後，半導體裝置1出貨，或安裝於未圖示的安裝基板。
<變形例>
以上，根據實施形態具體說明本案發明者研發的發明，但本發明並不是限於前述實施形態者，當然可在不脫離其主旨的範圍實施各種的變更。
例如，在上述實施形態中，作為晶片焊墊10的下面10b露出的半導體封裝的例子是舉QFP型的半導體裝置1來進行說明，但所被適用的半導體封裝是不限於QFP型。例如可適用於複數的導線的一部分在密封體7的下面(安裝面)中露出之QFN(Quad Flat Non-leaded package)型的半導體裝置(圖示省略)。
又，例如，在上述實施形態中，說明有關以能夠連續性地包圍中央部11的周圍之方式形成階差面13a的實施形態。例如圖6所示的晶片焊墊10那樣，平面視，在呈四邊形的晶片焊墊10的四邊分別設置接線連接領域10wb時，由分別在複數的接線連接領域10wb抑制剥離進展的觀點來看，最好以階差面13a連續性包圍中央部11的周圍。但，也有在四邊的其中一部分(例如一邊)設置接線連接領域10wb，在其他的邊不設接線連接領域10wb的情況作為變形例。此情況，在形成有接線連接領域10wb的 邊，只要在接線連接領域10wb與中央部11之間形成有階差面13a，便亦可在其他的邊不形成階差面13a。
又，例如，在上述實施形態中，說明有關夾著晶片焊墊10的周緣部12來實施錯開加工，使與中央部11的境界剪斷變形，藉此形成階差面13a的實施形態。此情況，在周緣部12的下面12b與中央部11的下面11b之間是形成有階差面13b。但，由抑制中央部11的上面11a側之剥離的進展的觀點來看，亦可在晶片焊墊10的下面10b側不形成階差面13b。例如，作為對於上述實施形態的變形例，可適用在周緣部12的上面12a側形成階差面13a，在周緣部12的下面12b側不形成階差面13b的實施形態。此情況，周緣部12的下面12b是形成位於與中央部11的下面11b同高度。但，由防止晶片焊墊10從密封體7脫落的觀點，及抑制水分從晶片焊墊10的下面10b側侵入的觀點來看，最好如上述實施形態說明般，將周緣部12的下面12b配置於比中央部11的下面11b更高的位置，以密封體7來覆蓋下面11b。
又，例如，在上述實施形態中，有關晶片焊墊10的表面的平坦度雖未特別言及，但亦可對於晶片焊墊10與密封體7的密著界面實施粗面化處理，使晶片焊墊10與密封體7的密著性更提升。亦即，可使晶片焊墊10的中央部11的上面11a的表面粗度比下面11b的表面粗度更大(粗)。但，若在接線連接領域10wb實施粗面化處理，則會擔心接線5的連接強度降低，因此在中央部11 的上面11a實施粗面化處理時，也最好在周緣部12的上面12a不實施粗面化處理。亦即，最好使上面11a的表面粗度形成比上面12a的表面粗度更大(粗)。
又，前述實施形態是說明有關在形成密封體7之後，形成例如由焊錫所構成的金屬膜(外裝鍍膜)SD，藉此使安裝於未圖示的安裝基板時的焊錫的浸潤性提升之方法(後電鍍法)，但可適用以下的變形例。亦即，作為使半導體裝置的端子表面之焊錫的浸潤性提升的技術，除了前述的後電鍍法以外，還有預先在導線架的表面形成金屬膜之所謂先電鍍法。在前述實施形態說明的技術是在此先電鍍法的情況也可適用。
適用先電鍍法時是在圖11所示的導線架準備工程中，例如在階差面形成工程或偏移工程之後，追加在導線架的露出面全體形成使焊錫的浸潤性提升的表面金屬膜之表面金屬膜形成工程。在此表面金屬膜形成工程中，藉由電鍍法來形成例如由鎳(Ni)，鈀(Pd)，金(Au)所構成的表面金屬膜。並且，適用先電鍍法時是可省略圖11所示的外裝電鍍工程。因此，適用先電鍍法的半導體裝置時，如圖9所示般，由焊錫所構成的金屬膜SD是未被形成。並且，適用先電鍍法的半導體裝置時，在晶片焊墊10及導線4的表面(上面及下面)全體形成例如由鎳(Ni)，鈀(Pd)，金(Au)所構成的表面金屬膜。
並且，可組合上述各變形例的構成來適用。
1‧‧‧半導體裝置
3‧‧‧半導體晶片
3b‧‧‧背面(主面，下面)
5，5a，5b‧‧‧接線(導電性構件)
7‧‧‧密封體(樹脂體)
8‧‧‧晶粒黏著材(接著材)
10‧‧‧晶片焊墊(晶片搭載部，短小突出部)
10a‧‧‧上面(晶片搭載面)
10b‧‧‧下面(安裝面)
10c‧‧‧側面
10wb‧‧‧接線連接領域(打線接合領域)
11‧‧‧中央部(部分)
11a‧‧‧上面
11b‧‧‧下面
12‧‧‧周緣部(部分)
12‧‧‧晶片連接部
12a‧‧‧上面
12b‧‧‧下面
13‧‧‧階差部
13a，13b‧‧‧階差面
14‧‧‧金屬膜
15‧‧‧縫隙

Claims (20)

  1. 一種半導體裝置，其特徵係具有：晶片焊墊，其係具有第1面，及位於前述第1面的相反側的第2面；複數的導線，其係配置於前述晶片焊墊的旁邊；半導體晶片，其係具有表面，及形成於前述表面的複數的電極，以及位於前述表面的相反側的背面，被搭載於前述晶片焊墊的前述第1面的晶片搭載領域上；複數的第1接線，其係電性連接前述半導體晶片的前述複數的電極的一部分與前述複數的導線；第2接線，其係電性連接前述半導體晶片的前述複數的電極的其他部分與前述晶片焊墊；及密封體，其係以前述複數的導線的一部分及前述晶片焊墊的前述第2面能夠露出的方式，密封前述半導體晶片，前述複數的第1接線及前述第2接線，前述晶片焊墊係具備：第1部分，其係包含前述晶片搭載領域，具有朝向與前述第1面同方向的第3面，及位於前述第3面的相反側的第4面；第2部分，其係具有朝向與前述第1面同方向的第5面及位於前述第5面的相反側的第6面，平面視，設成包圍前述第1部分；及第1階差面，其係於前述第1面中，設在前述第1部分的前述第3面與前述第2部分的前述第5面之間， 前述第2接線係連接至設在前述第2部分的前述第5面的接線連接領域，前述第2部分的前述第5面係配置於比前述第1部分的前述第3面更高的位置。
  2. 如申請專利範圍第1項之半導體裝置，其中，前述第1階差面係形成連續性地包圍前述第1部分的前述第3面的周圍。
  3. 如申請專利範圍第2項之半導體裝置，其中，前述第2部分的前述第6面係配置於比前述第1部分的前述第4面更高的位置，且被前述密封體覆蓋。
  4. 如申請專利範圍第3項之半導體裝置，其中，在前述第2部分的前述接線連接領域與前述第1階差面之間，係前述第5面及前述第6面之中，以能夠從一方貫通至另一方的方式形成有縫隙。
  5. 如申請專利範圍第4項之半導體裝置，其中，前述第2部分的寬度係比前述晶片焊墊的厚度更大。
  6. 如申請專利範圍第4項之半導體裝置，其中，前述第1階差面的高度為前述晶片焊墊的厚度的一半以下。
  7. 如申請專利範圍第4項之半導體裝置，其中，在前述密封體中含有複數的填料粒子。
  8. 如申請專利範圍第1項之半導體裝置，其中，前述第1階差面與前述第1部分的前述第3面所成的角係形成直角，或，比直角更小的銳角。
  9. 如申請專利範圍第1項之半導體裝置，其中，前 述第1階差面係藉由使前述第1部分與前述第2部分的境界剪斷變形而形成的剪切面。
  10. 如申請專利範圍第1項之半導體裝置，其中，在前述晶片焊墊的前述第2面，係於前述第1部分的前述第4面與前述第2部分的前述第6面之間設有第2階差面，前述第2階差面及前述第2部分的前述第3面係被前述密封體覆蓋。
  11. 一種半導體裝置的製造方法，其特徵係具有：(a)準備導線架之工程，該導線架係具備：具有第1面與位於前述第1面的相反側的第2面之晶片焊墊，及配置於前述晶片焊墊的旁邊之複數的導線；(b)將半導體晶片搭載於前述晶片焊墊的前述第1面的晶片搭載領域上之工程，該半導體晶片係具有表面，及形成於前述表面的複數的電極，以及位於前述表面的相反側的背面；(c)前述(b)工程之後，經由複數的第1接線來電性連接前述半導體晶片的前述複數的電極的一部分與前述複數的導線，經由第2接線來電性連接前述複數的電極的其他部分與前述晶片焊墊之工程；及(d)前述(c)工程之後，以前述複數的導線的一部分及前述晶片焊墊的前述第2面能夠露出的方式，用樹脂來密封前述半導體晶片，前述複數的第1接線及前述第2接線之工程，在前述(a)工程所準備的前述導線架的前述晶片焊 墊係具備：第1部分，其係包含前述晶片搭載領域，具有朝向與前述第1面同方向的第3面，及位於前述第3面的相反側的第4面；第2部分，其係具有：朝向與前述第1面同方向，且配置於比前述第1部分的前述第3面更高的位置的第5面，及位於前述第5面的相反側的第6面，平面視，設成包圍前述第1部分；及第1階差面，其係於前述第1面中，設在前述第1部分的前述第3面與前述第2部分的前述第5面之間，在前述(c)工程，前述第2接線係連接至設在前述第2部分的前述第5面的接線連接領域。
  12. 如申請專利範圍第11項之半導體裝置的製造方法，其中，前述第1階差面係形成連續性地包圍前述第1部分的前述第3面的周圍。
  13. 如申請專利範圍第12項之半導體裝置的製造方法，其中，前述第2部分的前述第6面係配置於比前述第1部分的前述第4面更高的位置，在前述(d)工程，係以能夠用前述樹脂來覆蓋前述第2部分的前述第6面之方式密封。
  14. 如申請專利範圍第13項之半導體裝置的製造方法，其中，在前述第2部分的前述接線連接領域與前述第1階差面之間，係前述第5面及前述第6面之中，以能夠從一方貫通至另一方的方式形成有縫隙。
  15. 如申請專利範圍第14項之半導體裝置的製造方法，其中，在前述(d)工程，係於成形金屬模內配置前述導線架的狀態下，將軟化的前述樹脂壓入後，使硬化。
  16. 如申請專利範圍第15項之半導體裝置的製造方法，其中，前述第2部分的寬度係比前述晶片焊墊的厚度更大。
  17. 如申請專利範圍第15項之半導體裝置的製造方法，其中，前述第1階差面的高度為前述晶片焊墊的厚度的一半以下。
  18. 如申請專利範圍第15項之半導體裝置的製造方法，其中，在前述(d)工程，在密封前述半導體晶片，前述複數的第1接線及前述第2接線的前述樹脂中含有複數的填料粒子。
  19. 如申請專利範圍第11項之半導體裝置的製造方法，其中，前述第1階差面與前述第1部分的前述第3面所成的角係形成直角，或，比直角更小的銳角。
  20. 如申請專利範圍第11項之半導體裝置的製造方法，其中，在前述(a)工程係包含：藉由使前述晶片焊墊的前述第1部分與前述第2部分的境界剪斷變形來形成前述第1階差面之工程。
TW103110458A 2013-05-29 2014-03-20 Semiconductor device and method of manufacturing the same TWI639214B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013113337A JP6129645B2 (ja) 2013-05-29 2013-05-29 半導体装置および半導体装置の製造方法
JP2013-113337 2013-05-29

Publications (2)

Publication Number Publication Date
TW201507071A true TW201507071A (zh) 2015-02-16
TWI639214B TWI639214B (zh) 2018-10-21

Family

ID=51827812

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103110458A TWI639214B (zh) 2013-05-29 2014-03-20 Semiconductor device and method of manufacturing the same

Country Status (6)

Country Link
US (1) US9368432B2 (zh)
JP (1) JP6129645B2 (zh)
KR (1) KR20140140486A (zh)
CN (2) CN203932042U (zh)
HK (1) HK1204506A1 (zh)
TW (1) TWI639214B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI646608B (zh) * 2016-03-17 2019-01-01 東芝記憶體股份有限公司 Semiconductor device manufacturing method and semiconductor device

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11325828B2 (en) * 2013-02-22 2022-05-10 Vibrant Composites Inc. High-volume millimeter scale manufacturing
CN104576411A (zh) * 2013-10-25 2015-04-29 飞思卡尔半导体公司 双角部顶部闸道模制
KR101631558B1 (ko) * 2014-12-05 2016-06-24 주식회사 에스에프에이반도체 라우터블 ｑｆｎ 패키지 및 그 제조 방법
US9972557B2 (en) 2014-12-11 2018-05-15 Stmicroelectronics Pte Ltd Integrated circuit (IC) package with a solder receiving area and associated methods
US9972508B2 (en) * 2015-06-24 2018-05-15 Renesas Electronic Corporation Manufacturing method of semiconductor device
JP2017147272A (ja) * 2016-02-15 2017-08-24 ローム株式会社 半導体装置およびその製造方法、ならびに、半導体装置の製造に使用されるリードフレーム中間体
JP2018107296A (ja) * 2016-12-27 2018-07-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6788509B2 (ja) * 2017-01-17 2020-11-25 株式会社三井ハイテック リードフレームの製造方法およびリードフレーム
US10132504B1 (en) 2017-05-15 2018-11-20 Backer Ehp Inc. Dual coil electric heating element
US11067288B2 (en) 2017-05-15 2021-07-20 Backer Ehp Inc. Dual coil electric heating element
JP6922674B2 (ja) * 2017-11-09 2021-08-18 トヨタ自動車株式会社 半導体装置
US10777489B2 (en) * 2018-05-29 2020-09-15 Katoh Electric Co., Ltd. Semiconductor module
JP7057727B2 (ja) * 2018-07-12 2022-04-20 株式会社三井ハイテック リードフレームおよび半導体装置
JP7134137B2 (ja) * 2019-05-31 2022-09-09 三菱電機株式会社 半導体装置
US11581156B2 (en) 2019-07-03 2023-02-14 Backer Ehp Inc. Dual coil electric heating element
USD955168S1 (en) 2019-07-03 2022-06-21 Backer Ehp Inc. Electric heating element

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02308563A (ja) * 1989-05-23 1990-12-21 Shinko Electric Ind Co Ltd リードフレーム
JPH0529529A (ja) * 1991-07-24 1993-02-05 Matsushita Electron Corp 樹脂封止型半導体装置
EP0895287A3 (en) * 1997-07-31 2006-04-05 Matsushita Electric Industrial Co., Ltd. Semiconductor device and lead frame for the same
JP2971449B2 (ja) * 1997-07-31 1999-11-08 松下電子工業株式会社 半導体装置、その製造方法及び半導体装置のリードフレーム
US6831352B1 (en) * 1998-10-22 2004-12-14 Azimuth Industrial Company, Inc. Semiconductor package for high frequency performance
KR100335480B1 (ko) 1999-08-24 2002-05-04 김덕중 칩 패드가 방열 통로로 사용되는 리드프레임 및 이를 포함하는반도체 패키지
JP4417541B2 (ja) 2000-10-23 2010-02-17 ローム株式会社 半導体装置およびその製造方法
JP3436253B2 (ja) * 2001-03-01 2003-08-11 松下電器産業株式会社 樹脂封止型半導体装置およびその製造方法
JP2003142636A (ja) * 2001-08-02 2003-05-16 Nec Kyushu Ltd 封止用樹脂、樹脂封止型半導体及びシステムインパッケージ
TWI338358B (en) * 2003-11-19 2011-03-01 Rohm Co Ltd Method of fabricating lead frame and method of fabricating semiconductor device using the same, and lead frame and semiconductor device using the same
JP4511278B2 (ja) * 2004-08-11 2010-07-28 三洋電機株式会社 セラミックパッケージ
JP4767277B2 (ja) 2008-04-08 2011-09-07 パナソニック株式会社 リードフレームおよび樹脂封止型半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI646608B (zh) * 2016-03-17 2019-01-01 東芝記憶體股份有限公司 Semiconductor device manufacturing method and semiconductor device

Also Published As

Publication number Publication date
CN104218013A (zh) 2014-12-17
JP6129645B2 (ja) 2017-05-17
TWI639214B (zh) 2018-10-21
US9368432B2 (en) 2016-06-14
JP2014232811A (ja) 2014-12-11
US20140353809A1 (en) 2014-12-04
HK1204506A1 (zh) 2015-11-20
KR20140140486A (ko) 2014-12-09
CN203932042U (zh) 2014-11-05
CN104218013B (zh) 2018-11-23

Similar Documents

Publication Publication Date Title
TWI639214B (zh) Semiconductor device and method of manufacturing the same
KR101645771B1 (ko) 반도체 장치 및 그 제조 방법
US9741641B2 (en) Method for manufacturing semiconductor device, and semiconductor device
US9385072B2 (en) Method of manufacturing semiconductor device and semiconductor device
US8115299B2 (en) Semiconductor device, lead frame and method of manufacturing semiconductor device
JP5100967B2 (ja) リードフレーム、これを利用した半導体チップパッケージ及びその製造方法
US20180040487A1 (en) Manufacturing method of semiconductor device and semiconductor device
TWI627684B (zh) 半導體裝置之製造方法及半導體裝置
TWI573235B (zh) 半導體裝置及其製造方法
US9099484B2 (en) Method of manufacturing semiconductor device
US20210265214A1 (en) Methods and apparatus for an improved integrated circuit package
JP2014082385A (ja) 半導体装置の製造方法および半導体装置
US7582974B2 (en) Semiconductor device and method of manufacturing same
JP2017108191A (ja) 半導体装置