KR20140140486A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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KR20140140486A
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die pad
stepped
semiconductor chip
wire
leads
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KR20140057610A
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아키토 시미즈
시로 오카다
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

[과제] 반도체 장치의 신뢰성을 향상시킨다.
[해결 수단] 반도체 장치(1)는, 반도체칩(3)이 탑재된 다이패드(10)를 가지고 있다. 다이패드(10)는, 반도체칩(3)이 탑재된 상면(10a)의 반대 측에 위치하는 하면(10b)이 노출되도록, 수지 밀봉되어 있다. 또한, 다이패드(10)는, 평면으로 볼 때, 반도체칩(3)이 탑재된 영역을 포함한 중앙부(11)와, 중앙부(11)의 근처에 설치되어 있는 주연부(12)를 가지고 있다. 또한, 중앙부(11)와 주연부(12)의 경계에는, 중앙부(11)의 높이보다 주연부(12)의 높이가 높게 되도록 형성된 단차면(13a)이 설치되어 있다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치 및 그 제조 기술에 관한 것으로, 예를 들면 반도체칩을 다이패드 상에 탑재하는 반도체 장치에 적용하는데 유용한 기술에 관한 것이다.
일본 특개 2001－85591호 공보(특허 문헌 1)에는, 반도체칩을 탑재하는 다이패드(칩 패드)의 상면에 홈을 형성하는 것이 기재되어 있다.
또한, 일본 특개 2008－211231호 공보(특허 문헌 2)에는, 반도체칩을 탑재하는 다이패드의 원형의 중앙부가 주위보다 위쪽(上方)에 배치되도록 프레스 가공을 실시하는 것이 기재되어 있다.
또한, 일본 특개 2002－134677호 공보(특허 문헌 3)에는, 반도체칩을 탑재하는 다이패드(아일랜드)의 주연(周緣) 근방에, 하면의 일부가 에칭에 의해 제거된 박육부(薄肉部)를 마련해서, 박육부에 슬릿(slit)이 형성된 구조가 기재되어 있다.
JP 2001-85591 A JP 2008-211231 A JP 2002-134677 A
반도체 장치의 패키지 형태로서, 반도체칩을 탑재하는 다이패드(탭)를 밀봉체로부터 노출시키는, 소위, 탭 노출형의 반도체 장치가 있다. 탭 노출형의 반도체 장치는, 반도체 장치의 외부로의 방열 경로의 면적을 크게 할 수 있으므로, 방열성을 향상시킬 수 있다. 또한, 다이패드와 반도체칩을 전기적으로 접속하는 것으로, 다이패드를 단자로서 이용할 수 있다.
이러한 반도체 장치는, 다이패드의 평면적이 반도체칩의 평면적보다 커진다. 그러나, 다이패드의 평면적이 커지면, 반도체칩을 밀봉하는 밀봉체와 다이패드의 박리가 발생하기 쉬워져 반도체 장치의 신뢰성 저하가 문제로 된다.
그 외의 과제와 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명확해 질 것이다.
일 실시 형태로서 반도체 장치는, 반도체칩이 탑재된 다이패드를 가지고 있다. 상기 다이패드는, 상기 반도체칩이 탑재된 제1면의 반대 측에 위치하는 제2면이 노출되도록, 수지 밀봉되어 있다. 또한, 상기 다이패드는, 평면으로 볼 때, 상기 반도체칩이 탑재된 영역을 포함한 제1 부분과, 상기 제1 부분의 근처(隣)에 설치되어 있는 제2 부분을 가지고 있다. 또한, 상기 제1 부분과 상기 제2 부분의 경계에는, 상기 제1 부분의 높이보다 상기 제2 부분의 높이가 높게 되도록 형성된 단차면이 설치되어 있다.
상기 일 실시 형태에 의하면, 반도체 장치의 신뢰성을 향상시킬 수 있다.
[도 1] 일 실시 형태에 따른 반도체 장치의 상면도이다.
[도 2] 도 1의 반도체 장치의 하면도이다.
[도 3] 도 1의 밀봉체를 제거한 상태에서 반도체 장치의 내부 구조를 나타내는 투시 평면도이다.
[도 4] 도 1의 A－A선에 따른 단면도이다.
[도 5] 도 1의 B－B선에 따른 단면도이다.
[도 6] 도 3의 다이패드를 확대하여 나타내는 확대 평면도이다.
[도 7] 도 6의 A－A선에 따른 확대 단면도이다.
[도 8] 도 3의 C부의 확대 평면도이다.
[도 9] 도 8의 A－A선에 따른 확대 단면도이다.
[도 10] 도 9에 대한 검토 예로서 다이패드의 확대 단면도이다.
[도 11] 도 1 ~ 도 10에 따른 반도체 장치의 조립 플로우를 나타내는 설명도이다.
[도 12] 도 11의 리드 프레임 준비 공정에서 준비하는 리드 프레임의 전체 구조를 나타내는 평면도이다.
[도 13] 도 12의 복수의 제품 형성부 중 일부의 확대 평면도이다.
[도 14] 도 11의 단차면 형성 공정에서 단차면을 형성하기 직전 상태를 나타내는 확대 단면도이다.
[도 15] 도 14의 다이패드에 프레스 가공을 실시하여 단차면을 형성한 상태를 나타내는 확대 단면도이다.
[도 16] 도 13의 리드 프레임의 리드의 연재 방향에 따른 확대 단면도이다.
[도 17] 도 13의 리드 프레임의 현수 리드의 연재 방향에 따른 확대 단면도이다.
[도 18] 도 13의 다이패드 상에, 본딩재를 통하여 반도체칩을 탑재한 상태를 나타내는 확대 평면도이다.
[도 19] 도 16의 다이패드 상에, 본딩재를 통하여 반도체칩을 탑재한 상태를 나타내는 확대 단면도이다.
[도 20] 도 18의 반도체칩과, 복수의 리드 및 다이패드를, 와이어를 통하여 전기적으로 접속한 상태를 나타내는 확대 평면도이다.
[도 21] 도 19에서 반도체칩과 복수의 리드를, 와이어를 통하여 전기적으로 접속한 상태를 나타내는 확대 단면도이다.
[도 22] 도 21의 다이패드의 와이어 접속영역 주변을 확대하여 나타내는 확대 단면도이다.
[도 23] 도 20의 리드 프레임의 제품 형성부에, 밀봉체를 형성한 상태를 나타내는 확대 평면도이다.
[도 24] 도 21의 리드 프레임의 제품 형성부에, 밀봉체를 형성한 상태를 나타내는 확대 단면도이다.
[도 25] 도 24의 일부를 확대한 단면에 있어서, 밀봉용 수지의 흐름을 모식적으로 나타내는 설명도이다.
[도 26] 도 24의 밀봉체로부터 노출되는 복수의 리드 및 다이패드의 노출면에 금속막(외장 도금막, 땜납막)을 형성한 상태를 나타내는 확대 단면도이다.
[도 27] 도 11의 외장 도금 공정에서 금속막을 형성한 복수의 리드를, 리드 프레임의 테두리부로부터 절단하여, 성형한 상태를 나타내는 확대 평면도이다.
(본 발명에 있어서의 기재 형식·기본적 용어·용법의 설명)
본 발명에 있어서, 실시 형태의 기재는, 필요에 따라, 편의상 복수의 섹션 등으로 나누어 기재하지만, 특별히 그렇지 않다는 취지를 명시한 경우를 제외하고, 이것들은 서로 독립 별개의 것이 아니고, 기재 전후를 불문하고, 단일 예의 각 부분, 한쪽이 다른 쪽의 일부 상세 설명이나, 일부 혹은 전부의 변형 예 등이다. 또한, 원칙으로서, 같은 부분은 반복 설명을 생략한다. 또한, 실시 형태에 있어서의 각 구성요소는, 특별히 그렇지 않다는 취지를 명시한 경우, 이론적으로 그 수로 한정되는 경우 및 문맥으로부터 분명하게 그렇지 않은 경우를 제외하고, 필수적인 것은 아니다.
마찬가지로 실시 형태 등의 기재에 있어서, 재료, 조성 등에 대해, 「A로 이루어진 X」등이라고 해도, 특별히 그렇지 않다는 취지를 명시한 경우 및 문맥으로부터 분명하게 그렇지 않은 경우를 제외하고, A 이외의 요소를 포함하는 것을 배제하는 것은 아니다. 예를 들어, 성분에 대해 말한다면, 「A를 주요한 성분으로서 포함한 X」등의 의미이다. 예로써, 「실리콘 부재」등이라고 해도, 순수한 실리콘으로 한정되는 것이 아니라, SiGe(실리콘·게르마늄) 합금이나 그 외 실리콘을 주요한 성분으로 하는 다원 합금, 그 외의 첨가물 등을 포함한 부재도 포함하는 것인 것은 말할 것도 없다. 또한, 금도금, Cu층, 니켈·도금 등이라고 해도, 그렇지 않다는 취지를, 특별히 명시한 경우를 제외하고, 순수한 것만이 아니라, 각각 금, Cu, 니켈 등을 주요한 성분으로 하는 부재를 포함하는 것으로 한다.
게다가, 특정 수치, 수량을 언급했을 때도, 특별히 그렇지 않다는 취지를 명시한 경우, 이론적으로 그 수로 한정되는 경우 및 문맥으로부터 분명하게 그렇지 않은 경우를 제외하고, 그 특정 수치를 초과하는 수치여도 좋고, 그 특정 수치 미만의 수치여도 좋다.
또한, 실시 형태의 각 도면 중에서, 동일 또는 같은 부분은 동일 또는 유사한 기호 또는 참조 번호로 나타내고, 설명은 원칙으로서 반복하지 않는다.
또한, 첨부 도면에 있어서는, 오히려, 번잡하게 되는 경우 또는 공극(空隙)과의 구별이 명확한 경우에는, 단면이라도 해칭 등을 생략하는 경우가 있다. 이것에 관련하여, 설명 등으로부터 분명한 경우 등에는, 평면적으로 닫힌 구멍이라도, 배경의 윤곽선을 생략하는 경우가 있다. 또한, 단면이 아니어도, 공극이 아닌 것을 명시하기 위해, 혹은 영역의 경계를 명시하기 위해, 해칭이나 도트 패턴을 첨부하는 경우가 있다.
이하의 실시 형태에서 설명하는 기술은 리드 프레임을 이용하여 제조하는 다양한 패키지 타입의 반도체 장치에 적용 가능하지만, 본 실시 형태에서는, 일례로서, 외부 단자인 복수의 리드가, 밀봉체의 측면에 있어서 노출되는, QFP(Quad Flat Package)형의 반도체 장치에 적용한 실시 형태에 대해 설명한다. 도 1은 본 실시 형태의 반도체 장치의 상면도, 도 2는, 도 1의 반도체 장치의 하면도이다. 또한, 도 3은, 도 1의 밀봉체를 제거한 상태에서 반도체 장치의 내부 구조를 나타내는 투시 평면도이다. 또한, 도 4는 도 1의 A－A선에 따른 단면도, 도 5는 도 1의 B－B선에 따른 단면도이다.
〈반도체 장치〉
우선, 본 실시 형태의 반도체 장치(1)의 구성 개요에 대해서, 도 1 ~ 도 5를 이용하여 설명한다. 본 실시 형태의 반도체 장치(1)는, 다이패드(칩 탑재부, 탭: 10)(도 3 ~ 도 5 참조)와, 다이패드(10) 상에 다이본드재(접착재: 8)(도 3 ~ 도 5 참조)를 통하여 탑재된 반도체칩(3)(도 3 ~ 도 5 참조)을 갖추고 있다. 또한, 반도체 장치(1)는, 반도체칩(3)(다이패드(10))의 근처(주위)에 배치된 복수의 리드(단자, 외부 단자: 4)와, 반도체칩(3)의 복수의 패드(전극, 본딩 패드: PD)(도 3, 도 4 참조)와 복수의 리드(4)를 각각 전기적으로 접속하는 복수의 와이어(도전성 부재: 5)(도 3, 도 4 참조)를 가지고 있다. 또한, 반도체 장치(1)는 반도체칩(3) 및 복수의 와이어(5)를 밀봉하는 밀봉체(수지체: 7)를 갖추고 있다. 또한, 다이패드(10)에는, 복수의 현수 리드(suspended lead: 9)가 접속되어 있다.
〈외관 구조〉
우선, 반도체 장치(1)의 외관 구조에 대해 설명한다. 도 1에 나타내는 밀봉체(수지체: 7)의 평면 형상은 사각형이다. 상세하게는, 각 각부가 면취 가공되어 있고, 이것에 의해 밀봉체(7)의 이지러짐(한쪽 귀퉁이가 떨어져 없어짐)을 억제하고 있다. 밀봉체(7)는 상면(7a)과, 이 상면(7a)과는 반대 측의 하면(이면, 실장면: 7b)(도 2 참조)과, 이 상면(7a)과 하면(7b)의 사이에 위치하는 측면(7c)을 가지고 있다. 측면(7c)은, 도 4에 나타내는 바와 같이 경사면으로 되어 있다. 밀봉체(7)의 각부(角部)란, 밀봉체(7)의 네 변(네 개의 주요 변(主邊)) 중, 교차하는 임의의 두 변(두 개의 주요 변)의 교점인 각의 주변(周邊) 영역을 포함하고 있다. 또한, 엄밀하게는, 도 1에 나타내는 바와 같이, 밀봉체(7)의 각부는, 일부가 면취 가공되어 있으므로, 주요 변의 교점은 밀봉체(7)의 각부보다 외측에 배치된다. 그러나, 면취 가공부는, 주요 변의 길이와 비교해 충분히 작기 때문에, 본 발명에서는, 면취 가공부의 중심을 밀봉체(7)의 각으로 가정하여 설명한다. 다시 말해, 본 발명에 있어서는, 밀봉체(7)의 네 변(네 개의 주요 변) 중, 임의의 두 변(두 개의 주요 변)이 교차하는 영역이며, 해당 영역이 면취 가공되어 있는 경우에는 그 면취 가공부가 각부에 상당하고, 해당 영역이 면취 가공되지 않은 경우에는, 임의의 두 변(두 개의 주요 변)의 교점이 각부에 상당한다. 이하, 본 발명에 있어서, 밀봉체(7)의 각부라고 설명할 때는, 특별히 다른 의미, 내용으로 이용하고 있는 취지를 명기한 경우를 제외하고, 상기와 같은 의미, 내용으로서 이용한다.
또한, 도 1 및 도 2에 나타내는 바와 같이, 반도체 장치(1)에서는, 밀봉체(7)의 각 변(각 주요 변)을 따라, 각각 복수의 리드(4)가 배치되어 있다. 복수의 리드(4)는, 각각 금속재료로 이루어지고, 본 실시 형태에서는, 예로써 동(Cu)을 주체로 하는 금속으로 이루어진다. 또한, 도 1 및 도 2에 나타내는 예에서는, 복수의 리드(4)의 각각은, 밀봉체(7)의 측면(7c)으로부터 일부(아우터 리드부(4b))가 외측으로 돌출하고, 밀봉체(7)의 외측에서, 걸윙(gull wing) 형상으로 형성되어 있다. 바꿔 말하면, 복수의 리드(4)의 아우터 리드부(4b)는, 각각 복수의 굴곡부(屈曲部)를 갖추고, 아우터 리드부(4b)의 단부는, 밀봉체(7)의 하면(7b)보다 낮은 위치에 배치된다. 또한 리드(4)의 밀봉체(7)로부터의 노출부(아우터 리드부(4b))에는, 금속막(SD)이 형성되어, 상기한 기재(基材)의 하면을 덮고 있다. 금속막(SD)은, 예를 들면 도금법에 의해 형성된 땜납막(외장 도금막)으로 이루어지고, 리드(4)를 도시하지 않은 실장 기판측의 단자와 접합할 때에 접합재로서 기능한다.
본 실시 형태의 금속막(SD)은, 납(Pb)을 실질적으로 포함하지 않는, 소위, 납프리 땜납으로 이루어지고, 예를 들면 주석(Sn), 주석-비스무트(Sn－Bi), 또는 주석-동-은(Sn－Cu－Ag) 등이다. 여기서, 납프리 땜납이란, 납(Pb)의 함유량이 0.1wt% 이하의 것을 의미하고, 이 함유량은, RoHS(Restriction of Hazardous Substances) 지령의 기준으로서 정해져 있다.
또한, 도 2에 나타내는 바와 같이, 다이패드(칩 탑재부, 탭)(10)의 하면(10b)은, 밀봉체(7)의 하면(7b)에 있어서, 밀봉체(7)로부터 노출되어 있다. 즉, 반도체 장치(1)는, 다이패드 노출형(탭 노출형)의 반도체 장치이다.
다이패드(10)는, 밀봉체(7) 보다 열전도율이 높은 금속재료로 이루어지고, 본 실시 형태에서는, 예를 들면 동(Cu), 또는 동(Cu)으로 이루어진 기재의 표면에 예로써 니켈(Ni)로 이루어진 금속막(미도시)이 형성된 적층 금속막으로 이루어진다. 이와 같이, 다이패드 노출형의 반도체 장치는, 열전도율이 밀봉체(7)보다 높은, 예를 들면, 동(Cu) 등의 금속 부재(다이패드(10))를 노출시키는 것으로, 다이패드(10)가 노출되지 않은 반도체 장치와 비교하여, 패키지의 방열성을 향상시킬 수 있다. 또한, 반도체 장치(1)를 도시하지 않은 실장 기판에 실장할 때에, 다이패드(10)의 하면(10b)을 실장 기판의 단자와, 예를 들면 땜납재(접합재)를 통하여 접속하면, 반도체 장치(1)에서 발생한 열을 한층 더 효율적으로 실장 기판 측으로 방열할 수 있다.
또한, 도 3 및 도 4에 나타내는 바와 같이, 본 실시 형태에서는, 반도체칩(3)과 다이패드(10)를 전기적으로 접속하고, 다이패드(10)를 외부 단자로서 이용한다. 이와 같이 다이패드(10)의 하면(10b)을 노출시키고, 도시하지 않은 실장 기판과 전기적으로 접속하는 것으로, 반도체 장치(1)의 단자 배치 스페이스를 유효하게 활용할 수 있다. 또한, 다이패드(10)에는, 예를 들면, 기준 전위(예로써, 접지 전위)가 공급된다. 반도체 장치(1)의 전기적 특성을 향상시키는 관점으로부터, 기준 전위를 공급하는 단자는, 전송 경로의 면적을 크게 하는 것이 바람직하다. 즉, 도 3이나 도 4에 나타내는 바와 같이, 기준 전위가 공급되는 외부 단자로서, 다이패드(10)를 이용하는 것으로, 전송 경로의 면적을 확대시켜서, 반도체 장치(1)의 전기적 특성을 향상시킬 수 있다.
또한, 도 2에 나타내는 예에서, 다이패드(10)의 하면(10b)에는, 실장 시에 접합재로서 기능하는 금속막(SD)이 형성되어, 상기 기재의 하면을 덮고 있다. 금속막(SD)은 상기한 것처럼 예로써 도금법에 의해 형성된 땜납막이다. 이와 같이 다이패드(10)의 노출면에 금속막(SD)을 형성하는 것으로, 다이패드(10)를 도시하지 않은 실장 기판의 단자와 접속하기 쉽게 할 수 있다.
〈내부 구조〉
다음으로, 반도체 장치(1)의 내부 구조에 대해 설명한다. 도 3에 나타내는 바와 같이, 다이패드(10)의 상면(칩 탑재면: 10a)은, 평면 형상이 사각형(사변형)으로 이루어진다. 또한, 본 실시 형태에서는, 반도체칩(3)의 외형 사이즈(도 4에 나타내는 이면(3b)의 평면 사이즈)보다, 다이패드(10)의 외형 사이즈(평면 사이즈)가 크다. 이와 같이 반도체칩(3)을, 그 외형 사이즈보다 큰 면적을 가지는 다이패드(10)에 탑재하고, 도 2에 나타내는 바와 같이 다이패드(10)의 하면(10b)을 밀봉체(7)로부터 노출시키는 것으로, 방열성을 향상시킬 수 있다. 다이패드(10)의 그 외의 상세한 구조는 후술한다.
또한, 도 3에 나타내는 바와 같이 다이패드(10)의 주위(반도체칩(3)의 주위)에는, 복수의 리드(4)가 배치된다. 도 4에 나타내는 바와 같이 복수의 리드(4)의 각각은, 밀봉체(7)로 밀봉되는 이너 리드부(4a)와, 밀봉체(7)로부터 노출되는 아우터 리드부(4b)를 갖춘다. 또한 아우터 리드부(4b)의 표면(상면, 하면, 및 측면)에는, 금속막(SD)이 형성되어 있다. 또한, 이너 리드부(4a)에는, 와이어(5)를 접합하는 와이어 본딩부가 포함된다.
또한, 도 3에 나타내는 바와 같이, 다이패드(10)에는, 복수의 현수 리드(9)가 접속(연결)되어 있다. 복수의 현수 리드(9)는, 각각 한쪽 단부가, 평면으로 볼 때(즉, 평면시(平面視)에 있어서) 사각형을 이루는 다이패드(10)의 각부(각)에 접속되어 있다. 또한 복수의 현수 리드(9)는 각각 다른 쪽 단부가 밀봉체(7)의 각부를 향하여 늘어나, 각부에서 밀봉체(7)로부터 노출되어 있다.
그런데, 도 4에 나타내는 바와 같이, 다이패드(10)는, 이너 리드부(4a)와 다른 높이에 배치(오프셋 배치)되어 있다. 자세하게는, 다이패드(10)는, 이너 리드부(4a)보다 낮은 위치에 배치(다운셋 배치)되어 있다. 본 실시 형태와 같이 리드(4)가 걸윙 형상으로 형성된 패키지에서, 리드(4)는 밀봉체(7)의 측면(7c)에서, 상면(7a)과 하면(7b)의 중간이 되는 위치로부터 도출되는 것이 바람직하다. 이너 리드부(4a)를 밀봉체(7)로 제대로 고정하기 때문이다. 한편, 다이패드(10)를, 밀봉체(7)로부터 노출시키기 위해서는, 이너 리드부(4a)와 다른 높이에 배치할 필요가 있다. 이를 위해, 본 실시 형태에서는, 다이패드(10)를 오프셋 배치(다운셋 배치)하고 있다.
이와 같이 오프셋 배치하는 방법으로서, 본 실시 형태에서는, 다이패드(10)를 지지하는 복수의 현수 리드(9)의 각각에, 경사부(9a)(도 5 참조)를 형성하고 있다. 이것에 의해, 다이패드(10)를 오프셋 배치(다운셋 배치)할 수 있다.
또한, 도 3에 나타내는 바와 같이 다이패드(10) 상에는, 반도체칩(3)이 탑재되어 있다. 반도체칩(3)은 다이패드(10)의 중앙에 위치하는 칩 탑재영역(10d)(도 4, 도 5 참조) 상에 탑재되어 있다. 도 4에 나타내는 바와 같이 반도체칩(3)은, 이면(3b)이 다이패드(10)의 상면(10a)과 대향한 상태에서, 다이본드재(접착재)(8)를 통하여 다이패드(10) 상에 탑재되어 있다. 즉, 복수의 패드(PD)가 형성된 표면(주면)(3a)의 반대면(이면: 3b)을 칩 탑재면(상면: 10a)과 대향시키는, 소위, 페이스업 실장 방식으로 탑재되어 있다. 이 다이본드재(8)는, 반도체칩(3)을 다이 본딩 할 때의 접착재로서, 예를 들면 에폭시계의 접착재, 혹은, 에폭시계의 열경화성 수지에, 은(Ag) 등으로 이루어지는 금속 입자를 함유시킨 도전성 접착재를 이용한다.
도 3에 나타내는 바와 같이, 다이패드(10) 상에 탑재되는 반도체칩(3)의 평면 형상은 사각형으로 이루어진다. 본 실시 형태에서는, 예를 들면, 정방형(正方形)이다. 또한, 도 4에 나타내는 바와 같이, 반도체칩(3)은, 표면(주면, 상면)(3a)과, 표면(3a)과는 반대측의 이면(주면, 하면)(3b)과, 이 표면(3a)과 이면(3b)의 사이에 위치하는 측면을 가지고 있다. 그리고, 도 3 및 도 4에 나타내는 바와 같이, 반도체칩(3)의 표면(3a)에는, 복수의 패드(본딩 패드: PD)가 형성되어 있고, 본 실시 형태에서는, 복수의 패드(PD)가 표면(3a)의 각 변을 따라 형성되어 있다. 또한, 도시는 생략하였으나, 반도체칩(3)의 주면(자세하게는, 반도체칩(3)의 기재(반도체기판)의 상면에 설치되는 반도체소자 형성영역)에는, 복수의 반도체소자(회로 소자)가 형성되어 있다. 그리고, 복수의 패드(PD)는, 반도체칩(3)의 내부(자세하게는, 표면(3a)과 도시하지 않은 반도체소자 형성영역의 사이)에 배치되는 배선층에 형성된 배선(미도시)을 통하여, 이 반도체소자와 전기적으로 접속되어 있다.
반도체칩(3)(자세하게는, 반도체칩(3)의 반도체기판)은, 예로써 실리콘(Si)으로 이루어진다. 또한, 표면(3a)에는, 반도체칩(3)의 기재 및 배선을 덮는 절연막이 형성되어 있고, 복수의 패드(PD)의 각각의 표면은, 이 절연막에 형성된 개구부에서, 절연막으로부터 노출되어 있다. 또한, 이 패드(PD)는 금속으로 이루어지고, 본 실시 형태에서는, 예를 들면 알루미늄(Al)으로 이루어진다. 또한 패드(PD)는, 알루미늄(Al)을 주체로 하는 합금층을 채용해도 좋다.
또한, 도 3에 나타내는 바와 같이, 반도체칩(3)의 주위(자세하게는, 다이패드(10)의 주위)에는, 예를 들면, 다이패드(10)와 같은 동(Cu)으로 이루어지는 복수의 리드(4)가 배치되어 있다. 그리고, 반도체칩(3)의 표면(3a)에 형성된 복수의 패드(본딩 패드: PD)는, 복수의 리드(4)와, 복수의 와이어(도전성 부재: 5)를 통하여 각각 전기적으로 접속되어 있다. 와이어(5)는, 예를 들면, 금(Au)으로 이루어지고, 와이어(5)의 일부(예로써 한쪽 단부)가 패드(PD)에 접합되며, 다른 부분(예로써 다른 쪽 단부)가 리드(4)의 본딩 영역에 접합되고 있다. 또한, 도시는 생략하였으나, 리드(4)의 본딩 영역의 표면에는, 예를 들면, 은(Ag), 혹은 금(Au)으로 이루어지는 도금막을 형성하는 것이 바람직하다. 리드(4)(이너 리드부(4a))의 본딩 영역(와이어 본딩 영역)의 표면에, 은(Ag)이나 금(Au)으로 이루어지는 도금막을 형성함으로써, 금(Au)으로 이루어진 와이어(5)와의 접합 강도를 향상시킬 수 있다.
또한, 본 실시 형태에서, 복수의 패드(PD) 중 일부는, 와이어(도전성 부재: 5b)를 통하여 다이패드(10)의 와이어 본딩 영역과 전기적으로 접속되어 있다. 바꿔 말하면, 반도체칩(3)의 복수의 패드(PD)에 접속되는 복수의 와이어(5)에는, 복수의 패드(PD)와 복수의 리드(4)를 전기적으로 접속하는 복수의 와이어(5a) 및, 패드(PD)와 다이패드(10)를 전기적으로 접속하는 와이어(5b)가 포함된다. 이와 같이 와이어(5b)를 통하여 반도체칩(3)의 패드(PD)와 다이패드(10)를 전기적으로 접속함으로써, 다이패드(10)를 외부 단자로서 활용할 수가 있다. 예를 들어, 상기한 것처럼, 다이패드(10)에는, 기준 전위(예로써 접지 전위)가 공급되고, 다이패드(10) 및 와이어(5b)를 통하여 반도체칩(3)에 기준 전위가 공급된다.
〈다이패드의 상세 구조〉
다음으로, 도 2 ~ 도 4에 따른 다이패드(10)의 상세한 구조와, 그 구조로 함으로써 얻어지는 효과에 대해 설명한다. 도 6은, 도 3에서의 다이패드를 확대하여 나타내는 확대 평면도이다. 또한, 도 7은, 도 6의 A－A선에 따른 확대 단면도이다. 또한, 도 8은, 도 3의 C부의 확대 평면도, 도 9는, 도 8의 A－A선에 따른 확대 단면도이다. 또한, 도 6에서는, 중앙부(11)와 주연부(12)의 경계를 알기 쉽게 나타내기 위해, 주연부(12)에 도트 패턴을 첨부해 나타내고 있다. 또한, 도 9에서는, 와이어(5)의 일부(와이어(5a))가 리드(4)에 접속되고, 와이어(5)의 다른 일부(와이어(5b))가 다이패드(10)에 접속되는 것을 명시하기 위해, 와이어(5a)를 점선으로, 와이어(5b)를 실선으로 나타내고 있다.
본 실시 형태의 반도체 장치(1)는, 도 1 ~ 도 5를 이용하여 설명한 것처럼, 다이패드(10)의 평면적이, 반도체칩(3)의 이면(3b)의 평면적보다 크다. 그리고, 도 4에 나타내는 바와 같이 반도체칩(3)의 평면적보다 큰 다이패드(10)의 하면(10b)을 밀봉체(7)로부터 노출시킨다. 그러나, 다이패드(10)의 평면적이 커지면, 반도체칩(3)을 밀봉하는 밀봉체(7)와 다이패드(10)의 박리가 발생하기 쉬워져, 반도체 장치(1)의 신뢰성 저하가 문제로 된다. 예를 들면, 반도체칩(3)과 다이패드(10)는, 선 팽창계수가 다르므로, 온도 사이클이 인가되는 것에 의해, 반도체칩(3)과 다이패드(10)의 접착계면에서 박리가 생기기 쉬워진다. 자세하게는, 반도체칩(3)을 접착 고정하는 다이본드재(8)와 다이패드(10)의 접착계면에 있어서, 온도 사이클 부하에 기인하는 응력이 발생하고, 해당 응력에 의해 박리가 발생한다. 이 온도 사이클 부하에 기인하는 응력은, 다이패드(10)의 평면적에 비례하여 커지므로, 다이패드(10)의 평면적이 커지면, 박리가 발생하기 쉬워진다.
그리고, 다이패드(10)와 다이본드재(8)의 접착계면에서 박리가 발생한 후, 온도 사이클 부하가 더 인가되면, 박리의 발생 개소를 기점으로 하여 다이패드(10)의 주연부(측면(10c))를 향하여(다이패드(10)의 상면(10a)을 따라), 박리가 진전한다. 또한, 다이패드(10)의 칩 탑재영역(10d)과 측면(10c)의 사이에서는, 밀봉체(7)와 다이패드(10)의 상면(10a)이 밀착하고 있지만, 다이패드(10)와 밀봉체(7)의 밀착 강도는, 다이패드(10)와 다이본드재(8)의 밀착 강도와 비교하여 동일한 정도 또는 그 이하이다. 이 때문에, 상기한 박리는, 다이패드(10)와 밀봉체(7)의 밀착계면까지 진전한다.
다이패드(10)와 밀봉체(7)의 밀착성이 저하하면, 다이패드(10)가 밀봉체(7)로부터 빠짐(脫落) 등의 원인이 되기 때문에, 반도체 장치(1)의 신뢰성 저하를 억제하는 관점에서는, 박리의 진전을 방지 또는 억제하는 것이 바람직하다. 특히, 본 실시 형태에서와 같이, 다이패드(10)의 일부에 와이어(5b)를 접합하는 경우에는, 박리가 와이어(5b)와 다이패드(10)의 접합부까지 진전하면, 와이어(5b)가 단선되는 원인이 된다. 따라서, 반도체 장치(1)의 전기적 신뢰성을 향상시키는 관점으로부터, 박리의 진전을 방지 또는 억제하는 것이 바람직하다.
여기서, 본 실시 형태의 반도체 장치(1)가 구비한 다이패드(10)는, 도 6에 나타내는 바와 같이, 평면으로 볼 때, 칩 탑재영역(10d)을 포함한 부분인 중앙부(11)와, 중앙부(11)를 둘러싸도록 설치되고 있는 부분인 주연부(12)를 가지고 있다. 또한, 도 7에 나타내는 바와 같이, 중앙부(11)와 주연부(12)의 경계에는, 중앙부(11)의 높이보다 주연부(12)의 높이가 높게 되도록, 단차면(13a, 13b)이 설치되어 있다.
바꿔 말하면, 도 7에 나타내는 바와 같이, 다이패드(10)의 중앙부(11)는, 칩 탑재면인 상면(11a), 및 상면(11a)의 반대 측에 위치하는 하면(11b)을 가지고 있다. 또한, 중앙부(11)보다 외측(측면(10c)측)에 설치된 주연부(12)는, 중앙부(11)의 상면(11a)과 같은 방향(도 7에 나타내는 예에서는 Z방향)을 향하는 상면(12a), 및 상면(12a)의 반대 측에 위치하는 하면(12b)을 가지고 있다. 또한 중앙부(11)와 주연부(12)의 경계에는, 단차부(13)가 형성되어 있고, 주연부(12)의 상면(12a)은 중앙부(11)의 상면(11a)보다 높은 위치에 있다. 또한, 주연부(12)의 하면(12b)은 중앙부(11)의 하면(11b)보다 높은 위치에 있다
더 바꿔 말하면, 다이패드(10)의 주연부(12)의 상면(12a)과 중앙부(11)의 상면(11a)의 사이에는, 상면(11a) 및 상면(12a)에 대해서 직교하는, 두께 방향(도 7에서는 Z방향)을 따라서 단차면(13a)이 형성되어 있다. 단차면(13a)은, 주연부(12)의 상면(12a) 및 중앙부(11)의 상면(11a)에 각각 이어져 있다. 또한, 다이패드(10)의 주연부(12)의 하면(12b)과 중앙부(11)의 하면(11b)의 사이에는, 하면(11b) 및 하면(12b)에 대해서 직교하는, 두께 방향(도 7에서는 Z방향)을 따라서 단차면(13b)이 형성되어 있다. 단차면(13b)은, 주연부(12)의 하면(12b) 및 중앙부(11)의 하면(11b)에 각각 이어져 있다.
자세하게는 후술하겠지만, 단차부(13)는, 도시하지 않은 치구(전단 치구)로, 다이패드(10)의 중앙부(11)와 주연부(12)를 잡은 상태에서 프레스 가공을 실시하는 가공법(이하, 시프트 가공이라고 기재한다)에 의해 형성된다. 이러한 시프트 가공에 의해 형성된 단차부(13)의 단차면(13a, 13b)의 각각은, 치구에 의해 전단된, 전단면으로 되어 있다.
또한, 본 실시 형태의 반도체 장치(1)가 구비한 다이패드(10)의 주연부(12)에는, 와이어(5b)(도 8, 도 9 참조)를 전기적으로 접속하는 영역인, 와이어 접속영역(10wb)이 설치되어 있다. 바꿔 말하면, 본 실시 형태의 반도체 장치(1)는, 다이패드(10)의 상면(10a)측에 설치된 와이어 접속영역(10wb)과 칩 탑재영역(10d)과의 사이에, 단차면(13a)을 가지는 단차부(13)가 배치되어 있다.
여기서, 본 실시 형태의 반도체 장치(1)(도 8 참조)에 있어서, 다이패드(10)와 다이본드재(8)의 접착계면에서 박리가 발생한 경우의 박리의 진전 경향에 대해 설명한다. 도 9에 모식적으로 화살표를 첨부하여 나타내는 바와 같이, 다이패드(10)와 다이본드재(8)의 접착계면에서 박리가 발생하면, 다이패드(10)의 상면(10a)을 따라 중앙부(11)로부터 주연부(12)를 향해 박리가 진전한다. 또한, 밀봉체(7)와 다이패드(10)의 상면(10a)과의 밀착계면까지 박리가 도달하면, 밀봉체(7)와 다이패드(10)의 박리가 진행된다.
이 때, 밀봉체(7)와 다이패드(10)의 밀착계면의 박리는, 중앙부(11)의 상면(11a)을 따라, 주연부(12)를 향해 평면적으로 진전한다. 따라서, 본 실시 형태와 같이, 와이어 접속영역(10wb)과 칩 탑재영역(10d)(도 7 참조)의 사이에 단차면(13a)(단차부(13))이 설치되어 있으면, 단차면(13a)과 상면(11a)의 경계에서 박리의 진전을 정지시키기 쉬워진다.
또한, 도 6에 나타내는 바와 같이, 본 실시 형태의 단차면(13a)은, 칩 탑재영역(10d)의 주위, 바꿔 말하면 도 3에 나타내는 반도체칩(3)의 주위를, 연속적으로 둘러싸도록 설치되어 있다. 이 때문에, 예로써 도 9에 나타내는 밀봉체(7)와 다이패드(10)의 밀착계면의 박리가, 평면으로 볼 때 전방위(全方位)로 향해 진전한 경우에 있어서도, 와이어 접속영역(10wb)과 칩 탑재영역(10d)의 사이에는, 반드시 단차면(13a)이 존재하게 된다. 따라서, 단차부(13)가 설치되지 않은 부분으로 돌아 들어가서, 박리가 진전하는 것을 방지할 수 있다.
또한, 도 7에 나타내는 바와 같이, 시프트 가공에 의해 형성된 단차면(13a)과 중앙부(11)의 상면(11a)이 이루는 각 θ1은, 예를 들면 직각, 혹은, 직각보다 작은 예각으로 형성되어 있다. 도 7에 나타내는 예에서는, 단차면(13a)과 중앙부(11)의 상면(11a)이 이루는 각 θ1은, 직각(90°)으로 되어 있다. 이와 같이, 박리의 진행 방향에 대해서 직각 또는 예각을 이루도록 설치된 단차면(13a)을 배치하면, 한층 더 진전을 억제하기 쉬워진다.
그런데, 주연부(12)를 중앙부(11)보다 높은 위치에 배치하고, 주연부(12)에 와이어 접속영역(10wb)을 마련하는 구성으로서는, 도 10에 나타내는 검토 예의 다이패드(10)에서와 같이, 주연부(12)와 중앙부(11)의 사이에 굽힘 가공을 실시하여, 절곡부(13H1)를 형성한 실시형태를 생각할 수 있다. 도 10은, 도 9에 대한 검토 예인 다이패드의 확대 단면도이다. 도 10에서 다이패드(10H1)가 가지는 절곡부(13H1)는, 도 4에서 리드(4)의 아우터 리드부(4b)와 같이, 예를 들면, 프레스 가공에 의한 굽힘 가공이 실시되고 있다. 절곡부(13H1)의 상면(10a)은, 중앙부(11)의 상면(11a), 및 주연부(12)의 상면(12a)에 대해 경사지는, 경사면(13Hla)으로 되어 있다.
다이패드(10H1)와 같이, 주연부(12)의 와이어 접속영역(10wb)과 중앙부(11)의 칩 탑재영역(10d)의 사이에, 경사면(13Hla)을 마련한 경우, 도시하지 않은 평탄 구조의 다이패드와 비교해서, 박리의 진전을 억제할 수 있다. 그러나, 굽힘 가공에 의해 형성된 경사면(13Hla)은, 도 7에서 나타내는 단차면(13a)과 같이 급준한 각도로 형성되는 것이 어렵다. 이 때문에, 도 10에 나타내는 바와 같이, 굽힘 가공에 의해 형성된 경사면(13Hla)과 중앙부(11)의 상면(11a)이 이루는 각 θ2는, 직각보다 큰, 둔각이 되므로, 박리의 진전을 억제하는 효과는, 도 7에 나타내는 실시형태와 비교하여 상대적으로 낮다. 바꿔 말하면, 도 7에 나타내는 바와 같이 시프트 가공에 의해 단차면(13a)을 형성하면, 도 10에 나타내는 바와 같이 굽힘 가공에 의해 경사면(13Hla)를 형성하는 실시형태와 비교하여, 박리의 진전을 억제하는 효과가 커진다.
또한, 굽힘 가공에 의해 경사면(13Hla)을 형성한 경우, 평면으로 볼 때, 절곡부(13H1)의 배치 스페이스가 필요하게 되므로, 다이패드(10H1)의 평면 사이즈가 커진다. 한편, 도 7에 나타내는 바와 같이 시프트 가공에 의해 단차면(13a)을 형성하면, 평면으로 볼 때, 단차부(13)의 배치 스페이스는 거의 필요 없기 때문에, 다이패드(10)의 평면 사이즈를 작게 할 수 있다.
또한, 굽힘 가공에 의해 경사면(13Hla)을 형성한 경우, 상면(11a)에 대해서 직교하는 방향의 단면시(즉, 도 10에 나타내는 단면으로 볼 때)에 있어서, 중앙부(11)의 상면(11a)과 경사면(13Hla)의 경계의 각이 둥글어지기 쉽다. 한편, 도 7에 나타내는 바와 같이, 시프트 가공에 의해 전단면인 단차면(13a)을 형성한 경우에는, 중앙부(11)의 상면(11a)과 단차면(13a)의 경계의 각은 둥글어지기 어렵다. 또한, 시프트 가공의 경우에서도, 미시적(微視的)으로는 각이 둥글어지는 경우도 있지만, 굽힘 가공의 경우와 비교하면, 둥글어진 부분의 반경(R지름)이 지극히 작다. 바꿔 말하면, 도 7에 나타내는 예에서는, 중앙부(11)의 상면(11a)과 단차면(13a)의 경계에는, 상면(11a)에 대한 경사 각도가 변화하는, 변곡점(변곡선)이 존재한다.
이와 같이, 박리의 진행 방향에 대해서 경사 각도가 변화하는 변곡점이 존재하도록 단차면(13a)을 형성함으로써, 변곡점에서, 박리의 진전을 억제하기 쉬워진다. 또한, 도시는 생략하였으나, 예를 들면 도 7에 나타내는 단차면(13a)과 같이, 중앙부(11)의 상면(11a)에 대해서, 직각을 이루는 단차면(13a)을 형성하는 방법으로서, 에칭 처리 등, 화학반응을 이용한 제거 처리에 의해, 다이패드(10)의 중앙부(11)의 일부를 제거하여 형성하는 실시형태도 생각할 수 있다. 다만, 에칭 처리로 단차면(13a)을 형성한 경우에는, 중앙부(11)의 상면(11a)과 단차면(13a)의 경계는, 각이 둥글어지기 쉽다. 따라서, 박리의 진전을 억제하는 관점에서는, 도 7에 나타내는 바와 같이 시프트 가공에 의해, 단차면(13a)을 형성하는 것이, 특히 바람직하다.
또한, 도 7에 나타내는 중앙부(11)와 주연부(12)의 시프트(단차)량, 즉, 단차면(13a, 13b)의 높이는, 다이패드(10)의 판두께(도 7에 나타내는 예에서는 Z방향의 길이)에 대해서, 절반 이하, 예를 들면, 1/3 정도로 되고 있다. 도 7에 나타내는 예에서는, 중앙부(11) 및 주연부(12)의 판두께는, 각각 150㎛정도이다. 이에 대해서, 단차면(13a, 13b)의 높이, 즉, Z방향의 길이는, 50㎛정도로 되어 있다.
도 7에 나타내는 바와 같이, 시프트 가공을 실시하는 경우, 단차면(13a, 13b)의 사이에 위치하는 연결부(13j)의 두께는, 피가공물(본 실시 형태에서는 다이패드(10))의 판 두께보다 얇아진다. 따라서, 다이패드(10)의 중앙부(11)와 주연부(12)를 연결하는 연결부(13j)의 강도를 향상시키는 관점에서는, 단차면(13a, 13b)의 높이를, 각각 다이패드(10)의 판두께의 절반 이하로 하는 것이 바람직하다. 도 7에 나타내는 예에서는, 연결부(13j)의 두께는, 100㎛정도로 되어 있다.
또한, 도 7에 나타내는 예에서는, 와이어 접속영역(10wb)과 단차면(13a)의 사이에, 복수의 슬릿(15)이 형성되어 있다. 슬릿(15)은, 다이패드(10)의 주연부(12)가 가지는 상면(12a)과 하면(12b) 중, 한쪽 면으로부터 다른 쪽 면까지를 관통하도록 형성된 관통홈이다.
상기한 바와 같이, 본 실시 형태에서는, 시프트 가공에 의해, 단차면(13a, 13b)을 형성하므로, 주연부(12)의 하면(12b)의 위치는, 중앙부(11)의 하면(11b)보다 높은 위치에 배치되어 있다. 따라서, 도 9에 나타내는 바와 같이, 주연부(12)의 하면(12b)은, 밀봉체(7)로 덮여 있다. 또한, 본 실시 형태에서는, 주연부(12)에 와이어 접속영역(10wb)을 마련하고 있으므로, 주연부(12)의 폭(연재 방향에 대해서 직교하는 방향의 길이, 도 7에서는 X방향의 길이)은, 길어진다. 예를 들면 도 7에 나타내는 예에서, 주연부(12)의 폭은, 주연부(12)의 두께보다 크며, 2mm정도이다.
그런데, 다이패드(10)와 밀봉체(7)가 박리하는 원인으로서, 반도체칩(3)과 다이패드(10)의 접착부에서 박리가 발생하고, 해당 박리가 다이패드(10)의 주연부(12)를 향하여 진전하는 방식(mode)에 대해 설명했다. 그러나, 본 실시 형태와 같이 다이패드(10)의 하면(10b)의 일부(하면(11b))를 밀봉체(7)로부터 노출시키는 타입의 반도체 장치의 경우, 다이패드(10)와 밀봉체(7)가 박리하는 원인에는, 다른 방식이 있다. 즉, 다이패드(10)의 노출부(하면(11b))에서의 밀봉체(7)와 다이패드(10)의 밀착계면으로부터 수분이 침입하여, 이 수분에 의해 밀봉체(7)와 다이패드(10)가 박리되는 경우가 있다. 이 하면(11b) 측으로부터의 박리 방식의 원인이 되는 수분은, 주로 패키지의 외부로부터 침입한다. 다이패드(10)의 노출부의 단부에 있어서, 밀봉체(7)와 다이패드(10)가 밀착하고 있으면 수분의 침입을 방지할 수 있다. 그러나, 다이패드(10)와 밀봉체(7)의 사이에 틈새가 있는 경우, 틈새로 침입한 수분이 다이패드(10)를 따라 내부로 침입하여, 다이패드(10)와 밀봉체(7)의 밀착성을 저하시킨다.
자세하게는 후술하겠지만, 본 실시 형태에서, 도시하지 않은 성형 금형(成形 金型) 내에 연화(軟化)한 수지를 압입(壓入)한 후, 경화시키는, 소위, 트랜스퍼 성형(transfer molding) 방식에 의해, 도 9에 나타내는 밀봉체(7)를 형성한다. 이 경우, 본 실시 형태와 같이, 주연부(12)의 하면(12b)의 면적이 넓어지면, 하면(12b)의 전체를 덮도록 수지를 공급하는 것이 어려워진다. 그리고, 주연부(12)와 밀봉체(7)의 사이에 틈새가 생기면, 상기한 것처럼, 틈새로부터 수분이 침입하여, 다이패드(10)와 밀봉체(7)의 밀착성을 저하시키는 원인이 되는 것이 우려된다.
그래서, 수분 침입의 원인이 되는, 밀봉체(7)와 다이패드(10)의 사이의 틈새를 저감하는 관점으로부터, 본 실시 형태에서와 같이, 면적이 큰 주연부(12)의 하면(12b)측에 수지를 공급하기 쉽도록 하기 위해, 와이어 접속영역(10wb)과 단차면(13a)의 사이에, 슬릿(15)을 설치하고 있는 것이 바람직하다. 슬릿(15)을 설치하면, 트랜스퍼 몰딩 방식에 의해 밀봉체(7)를 형성할 때에, 슬릿(15)을 수지 또는 가스의 유로(流路)로서 활용할 수 있다. 이 때문에, 주연부(12)의 하면(12b)측으로의 수지의 충전성이 향상한다.
또한, 도 9에 나타내는 예에서는, 슬릿(15)은, 와이어 접속영역(10wb)과 중앙부(11)의 사이, 즉, 주연부(12) 중, 중앙부(11)로 측면(10c)보다 단차면(13a)에 가까운 위치에 설치되어 있다. 이에 따라, 주연부(12)의 하면(12b)측으로의 수지의 충전성이 한층 더 향상하여, 주연부(12)의 하면(12b) 및 하면(10b)측의 단차면(13b)을 수지(밀봉체(7))로 덮을 수 있다.
또한, 만일, 상기한 박리의 진전이, 단차면(13a)을 넘어, 주연부(12)의 상면(12a)측으로까지 진전했을 경우에는, 와이어 접속영역(10wb)과 단차면(13a)의 사이에 슬릿(15)을 설치함으로써, 슬릿(15)에 의해 박리의 진전을 억제할 수 있다. 다만, 주연부(12)에 와이어 접속영역(10wb)을 마련하고, 또한 중앙부(11)의 하면(11b)과 주연부(12)를 전기적으로 접속하기 위해서는, 슬릿(15)을 평면으로 볼 때, 단차부(13)의 주위를 둘러싸도록 연속적으로 설치할 수는 없다.
예를 들면, 도 6에 나타내는 예에서는, 현수 리드(9)의 연장선상에는, 슬릿(15)은 형성되어 있지 않다. 또한, 다이패드(10)의 각 변의 중앙 부분에는, 와이어 접속영역(10wb)과 중앙부(11)를 연결하는 연결부(12j)가 설치되어 있다. 바꿔 말하면, 본 실시 형태에서는, 다이패드(10)는, 중앙부(11)의 주위를 단속적(斷續的)으로 둘러싸도록, 복수의 슬릿(15)이 배치되어 있다.
따라서, 예를 들면, 도 6에 나타내는 단차부(13)와 같이 칩 탑재영역(10d)의 주위를 연속적으로 둘러싸는 부분을 마련하지 않고, 단지 슬릿(15)만으로 박리의 진전을 방지하려고 한 경우에는, 현수 리드(9)의 연장선상의 부분이나, 연결부(12j)로부터 돌아 들어가 와이어 접속영역(10wb)까지 박리가 진전해 버린다. 즉, 본 실시 형태에서는, 칩 탑재영역(10d)의 주위를 연속적으로 둘러싸도록 단차면(13a)(단차부(13))을 설치하고, 또한, 단차면(13a)과 와이어 접속영역(10wb)의 사이에 슬릿(15)을 설치함으로써, 박리가 와이어 접속영역(10wb)까지 진전하는 것을, 한층 더 확실히 방지할 수 있다.
또한, 도 6 및 도 7에 나타내는 예에서는, 주연부(12)의 상면(12a)의 일부에 설치된 와이어 접속영역(10wb)에는, 예를 들면, 은(Ag), 혹은 금(Au)으로 이루어지는 도금막인, 금속막(14)이 형성되어 있다. 다이패드(10)의 와이어 접속영역(10wb)의 표면에, 은(Ag)이나 금(Au)으로 이루어지는 금속막(14)을 형성함으로써, 금(Au)으로 이루어진 와이어(5)와의 접합 강도를 향상시킬 수 있다.
〈반도체 장치의 제조 공정〉
다음으로, 도 1 ~ 도 9를 이용하여 설명한 반도체 장치(1)의 제조 공정에 대해서, 설명한다. 본 실시 형태에 있어서의 반도체 장치(1)는, 도 11에 나타내는 조립 플로우(순서)에 따라 제조된다. 도 11은, 도 1 ~ 도 9에 따른 반도체 장치의 조립 플로우를 나타내는 설명도이다.
1. 리드 프레임 준비 공정;
우선, 도 11에 나타내는 리드 프레임 준비 공정으로서, 도 12에 나타내는 리드 프레임(20)을 준비한다. 도 12는, 도 11의 리드 프레임 준비 공정에서 준비하는 리드 프레임의 전체 구조를 나타내는 평면도, 도 13은, 도 12의 복수의 제품 형성부 중 일부의 확대 평면도이다. 또한, 도 14는, 도 11의 단차면 형성 공정에서 단차면을 형성하기 직전 상태를 나타내는 확대 단면도이다. 또한, 도 15는, 도 14의 다이패드에 프레스 가공을 실시하여 단차면을 형성한 상태를 나타내는 확대 단면도이다. 또한, 도 16은, 도 13의 리드 프레임의 리드 연재 방향에 따른 확대 단면도이다. 또한, 도 17은, 도 13의 리드 프레임의 현수 리드 연재 방향에 따른 확대 단면도이다.
본 공정에서 준비하는 리드 프레임(20)은, 외곽 테두리(20b)의 내측에 복수의 제품 형성부(20a)를 갖추고 있다. 도 12에 나타내는 예에서는, 리드 프레임(20)은, 행 방향으로 14개, 열방향으로 4개의 제품 형성부(20a)가, 매트릭스 형상으로 배치되어, 합계 56개의 제품 형성부(20a)를 갖추고 있다. 리드 프레임(20)은, 예를 들면 동(Cu)을 주체로 하는 금속막으로 이루어진다.
또한, 각 제품 형성부(20a)의 사이에는, 각 제품 형성부(20a)의 주위를 각각 둘러싸는 테두리부(댐부: 20c)가 배치되어 있다. 도 13에 나타내는 바와 같이 테두리부(20c)는, 복수의 리드(4) 주위를 둘러싸도록 형성되어, 도 12에 나타내는 외곽 테두리(20b)와 일체로 형성되어 있다.
또한, 도 13에 나타내는 바와 같이, 각 제품 형성부(20a)의 중앙부에는, 평면으로 볼 때 사각형을 이루는 다이패드(10)가 형성되어 있다. 다이패드(10)의 4개의 각부에는, 각각 복수의 현수 리드(9)가 접속되어, 제품 형성부(20a)의 각부를 향해 연장되도록 배치되어 있다. 또한, 다이패드(10)의 주위에는, 복수의 현수 리드(9)의 사이에, 각각 복수의 리드(4)가 형성되어 있다. 또한, 복수의 리드(4)는, 다이패드(10)에 대해서, 복수의 리드(4)보다 외측에 배치되는 테두리부(20c)에 각각 접속되어 있다. 바꿔 말하면, 리드 프레임(20)은, 테두리부(20c), 평면으로 볼 때 테두리부(20c)의 내측에 배치된 다이패드(10), 다이패드(10)와 테두리부(20c)를 연결하는 복수의 현수 리드(9), 및 다이패드(10)와 테두리부(20c)의 사이에 배치되어 테두리부(20c)에 접속되는 복수의 리드(4)를 갖추고 있다. 또한, 복수의 리드(4)는, 타이 바(댐부)(21)를 통하여 연결되고 있다. 이 타이 바(21)는, 후술하는 밀봉체 형성공정에 있어서, 수지의 누출을 막는 댐(dam)부로서 기능한다. 즉, 평면으로 볼 때의 밀봉체(7)(도 1 참조)의 윤곽은, 다이패드(10)의 주위를 둘러싸는 타이 바(21)에 의해 규정된다.
또한, 각 제품 형성부(20a)의 중앙에 배치되는 다이패드(10)의 상면(10a)은, 평면으로 볼 때, 칩 탑재영역(10d)을 포함한 부분인 중앙부(11)와, 중앙부(11)를 둘러싸도록 설치되어 있는 부분인 주연부(12)를 가지고 있다. 또한, 중앙부(11)와 주연부(12)의 경계에는, 중앙부(11)의 높이보다 주연부(12)의 높이가 높게 되도록, 단차면(13a)(단차부(13))이 설치되어 있다. 또한, 도 7을 이용하여 설명한 것처럼, 다이패드(10)의 하면(10b)측에서, 및, 중앙부(11)와 주연부(12)의 경계에는, 중앙부(11)의 하면(11b)보다 주연부(12)의 하면(12b)이 높은 위치에 배치되도록, 단차면(13b)(단차부(13))이 설치되어 있다.
또한, 주연부(12)의 상면(12a)에는, 후술하는 와이어 본딩 공정에서 와이어를 접합하는 와이어 접속영역(와이어 본딩 영역)(10wb)이 설치되어 있다. 주연부(12)의 상면(12a)의 일부에 설치된 와이어 접속영역(10wb)에는, 예를 들면, 은(Ag), 혹은 금(Au)으로 이루어지는 도금막인, 금속막(14)이 형성되어 있다. 또한, 와이어 접속영역(10wb)과 단차면(13a)의 사이에는, 도 7에 나타내는 바와 같이, 주연부의 상면(12a)과 하면(12b) 중, 한쪽 면으로부터 다른 쪽 면까지를 관통하는 복수의 슬릿(15)이 형성되어 있다.
상기한 리드 프레임(20)은, 예를 들면 도 11에 나타내는 플로우에 의해서 제조된다. 우선, 패터닝 공정에서는, 기재(基材)가 되는 금속판(미도시)을 준비하고, 해당 금속판에 도 13에 나타내는 제품 형성부(20a) 내의 구성 부재(다이패드(10), 복수의 리드(4) 및 타이 바(21))의 외형 형상을 성형한다. 성형 방법은 특별히 한정되지 않지만, 예를 들면 펀치(punch)와 다이(die)를 이용한 프레스 가공, 혹은 에칭에 의해 성형할 수 있다. 도 13에 나타내는 복수의 슬릿(15)은, 본 공정에 있어서 복수의 리드(4)와 일괄하여 형성할 수 있다.
다음으로, 단차면 형성공정에서는, 도 7에 나타내는 바와 같이, 다이패드(10)의 상면(10a)에 단차면(13a)을, 다이패드(10)의 하면(10b)에 단차면(13b)을, 각각 형성한다. 도 7에 나타내는 단차부(13)는, 도 14 및 도 15에 나타내는 바와 같이, 각각 독립한 치구(전단 치구)(31, 32)로 주연부(12)와 중앙부(11)를 잡은 상태에서 프레스 가공을 실시하는 것으로 형성된다.
도 14 및 도 15에 나타내는 바와 같이, 주연부(12)를 치구(治具: 31)로, 중앙부(11)를 치구(32)로 사이에 두어 누른다. 치구(31)는, 상치구(31a)와 하치구(31b)를 가지며, 상치구(31a)를 주연부(12)의 피유지면(被保持面)인 상면(12a)에, 하치구(31b)를 주연부(12)의 피유지면인 하면(12b)에, 각각 당접시킨 상태로 주연부(12)를 사이에 두고 고정한다. 한편, 치구(32)는, 상치구(32a)와 하치구(32b)를 가지며, 상치구(32a)를 중앙부(11)의 상면(11a)에, 하치구(32b)를 중앙부(11)의 하면(11b)에, 각각 당접시킨 상태로 칩 접속부(12)를 사이에 두고 고정한다.
또한, 치구(31, 32)는, 서로 독립하여 이동시키는 것이 가능한 구조로 되어 있어, 도 14에 화살표를 첨부하여 모식적으로 나타내는 바와 같이, 다이패드(10)의 두께 방향(Z방향)을 따라 치구(31, 32)의 상대적인 위치 관계를 변경할 수 있다. 도 14에 나타내는 바와 같이, 치구(31, 32)로 주연부(12)와 중앙부(11)를 각각 개별로 잡은 상태에서, 다이패드(10)의 두께 방향으로 치구(31, 32)에 압압력(押壓力)을 인가한다(즉, 프레스 가공을 한다). 이 때, 다이패드(10)의 주연부(12)와 중앙부(11)의 경계 부분에는, 치구(31, 32)로부터 압압력이 집중적으로 인가되므로, 주연부(12)와 중앙부(11)의 두께 방향에 있어서의 위치 관계가 변경된다.
또한 이 때, 다이패드(10)의 주연부(12)와 중앙부(11)의 경계 부분에서는, 치구(31, 32)로부터 전달된 압압력에 의해, 경계 부분의 일부가 전단 변형된다. 다만, 치구(31, 32)의 시프트(단차)량을 조정함으로써, 주연부(12)와 중앙부(11)의 경계 부분을 완전하게 절단하지 않고, 일부가 연결된 상태로 남길 수 있다.
다시 말해, 시프트 가공을 실시하면, 도 15에 나타내는 바와 같이, 다이패드(10)에는, 주연부(12)와 중앙부(11)를 연결하는 연결부(13j)와, 연결부(13j)의 아래쪽을 향하는 단차면(13b)과, 연결부(13j)의 상단에서 위쪽을 향하는 단차면(13a)이, 일괄하여 형성된다.
단차면(13a)은, 상치구(32a)가 아래쪽으로 눌려져, 다이패드(10)의 상면(10a)측의 일부가 전단 변형됨으로써 형성된, 전단면이며, 높이가 다른 주연부(12)의 상면(12a)과 중앙부(11)의 상면(11a)에 각각 이어진다. 또한, 단차면(13a)은, 전단 변형에 의해 형성되므로, 상면(11a)이나 상면(12a)과의 사이가 이루는 각도를 급준하게(가파르게) 할 수 있다. 예를 들면, 상면(11a) 및 상면(12a)과, 단차면(13a)이 이루는 각도를 각각 90°로 할 수 있다.
또한, 단차면(13b)은, 하치구(31b)가 위쪽으로 눌려져, 다이패드(10)의 하면(10b)측의 일부가 전단 변형됨으로써 형성된, 전단면이며, 높이가 다른 주연부(12)의 하면(12b)와 중앙부(11)의 하면(11b)에 각각 이어진다. 또한, 단차면(13b)은, 전단 변형에 의해 형성되므로, 하면(11b)이나 하면(12b)과의 사이가 이루는 각도를 급준하게 할 수 있다. 예를 들면, 하면(11b) 및 하면(12b)과, 단차면(13b)이 이루는 각도를 각각 90°로 할 수 있다.
이와 같이, 단차부(13)는, 상기한 바와 같이, 시프트 가공에 의해 형성되므로, 평면으로 볼 때의 단차부(13)의 배치 스페이스는 거의 필요없다(도 6 참조). 또한, 상기한 시프트 가공은, 치구(31, 32)로 다이패드(10)를 사이에 둔 상태에서 두께 방향으로 변형시키므로, 변형용 치구 형상이 다른 점을 제외하면, 도 11에 나타내는 오프셋 공정으로 도 17의 현수 리드(9)에 굽힘 가공을 실시하는 공정과 같은 공정으로 형성할 수 있다.
또한, 상기한 시프트 가공법의 경우, 다이패드(10)의 일부를 전단 변형시키므로, 시프트 가공 후의 반발력, 즉, 가공 후의 다이패드(10)가 원래의 형상으로 돌아가려고 하는 힘이 작다(거의 없다). 따라서, 치구(31, 32)의 이동량을 제어하면, 중앙부(11)의 하면(11b)과 주연부(12)의 하면(12b)의 고저차(高低差)를 정밀도 높게 제어할 수 있다.
다음으로, 오프셋 공정에서는, 도 16에 나타내는 바와 같이, 다이패드(10)의 상면(10a) 위치(높이)가, 리드(4)(이너 리드부(4a))의 위치(높이)보다 낮은 위치로 되도록 가공(오프셋 가공)한다. 오프셋 가공의 방법은, 예를 들면, 성형 금형을 이용하여 프레스 가공함으로써, 도 17에 나타내는 현수 리드(9)를 변형시키고, 오프셋(다운셋) 할 수 있다.
2. 반도체칩 탑재;
다음으로, 도 11의 반도체칩 탑재 공정으로서, 도 18 및 도 19에 나타내는 바와 같이 반도체칩(3)을, 다이패드(10) 상에 다이본드재(8)를 통하여 탑재한다. 도 18은, 도 13의 다이패드 상에, 본딩재를 통하여 반도체칩을 탑재한 상태를 나타내는 확대 평면도, 도 19는, 도 16의 다이패드 상에, 본딩재를 통하여 반도체칩을 탑재한 상태를 나타내는 확대 단면도이다.
본 실시 형태에서는, 도 19에 나타내는 바와 같이, 반도체칩(3)의 이면(3b)(복수의 패드(PD)가 형성된 표면(3a)과 반대측의 면)을 다이패드(10)의 상면(10a)과 대향시킨 상태로 탑재하는, 소위 페이스업(face up) 실장 방식으로 탑재한다. 또한, 도 18에 나타내는 바와 같이, 반도체칩(3)은 다이패드(10)의 중앙부(11)의 칩 탑재영역(10d)에, 표면(3a)의 각 변이, 다이패드(10)의 각 변을 따라 배치되도록 탑재한다.
본 실시 형태에서는, 예를 들면, 에폭시계의 열경화성 수지인 다이본드재(8)(도 19 참조)를 통하여 반도체칩(3)을 탑재하지만, 다이본드재(8)는, 경화(열경화)시키기 전에는 유동성을 가지는 페이스트재이다. 이러한 페이스트재를 다이본드재(8)로서 이용하는 경우에는, 우선, 다이패드(10) 상에, 다이본드재(8)를 도포하고, 그 후, 반도체칩(3)의 이면(3b)을 다이패드(10)의 상면(10a)에 접착한다. 그리고, 접착 후에, 다이본드재(8)를 경화시키면(예로써 열처리를 실시), 도 19에 나타내는 바와 같이, 반도체칩(3)은 다이본드재(8)를 통하여 다이패드(10) 상에 고정된다.
또한, 본 실시 형태에서는, 다이본드재(8)에, 열경화성 수지로 이루어진 페이스트재를 이용하는 실시형태에 대해 설명했지만, 다양한 변형 예를 적용할 수 있다. 예를 들면, 페이스트재가 아니라, 양면에 접착층을 갖춘 테이프재(필름재)인 접착재를, 미리 반도체칩(3)의 이면(3b)에 붙여 두어, 테이프재를 통하여 반도체칩(3)을 다이패드(10) 상에 탑재해도 좋다.
또한, 본 실시 형태에서는, 칩 탑재영역(10d)을 포함한 상면(10a)의 전체가 조면화(粗面化)된 상태에서 반도체칩(3)을 탑재한다. 이 때문에, 다이본드재(8)와 다이패드(10)의 밀착계면의 면적이 증가하므로, 다이본드재(8)의 박리를 억제할 수 있다. 따라서, 박리의 진전을 멈추는 관점에서는, 칩 탑재영역(10d)의 표면 거칠기는 따지지 않지만, 다이본드재(8)와 다이패드(10)의 박리를 억제하는 관점에서는, 칩 탑재영역(10d)의 표면 거칠기를 하면(10b)보다 거칠게 하는 것이 바람직하다.
3. 와이어 본딩 공정;
다음으로, 도 11의 와이어 본딩 공정으로서, 도 20 및 도 21에 나타내는 바와 같이, 반도체칩(3)의 복수의 패드(PD)와 복수의 리드(4)를, 복수의 와이어(도전성 부재)(5a)를 통하여, 각각 전기적으로 접속한다. 또한, 본 공정에서는, 와이어(5b)를 통하여 반도체칩(3)과 다이패드(10)를 전기적으로 접속한다. 도 20은, 도 18의 반도체칩과, 복수의 리드 및 다이패드를, 와이어를 통하여 전기적으로 접속한 상태를 나타내는 확대 평면도, 도 21은, 도 19의 반도체칩과 복수의 리드를, 와이어를 통하여 전기적으로 접속한 상태를 나타내는 확대 단면도이다. 또한, 도 22는, 도 21의 다이패드의 와이어 접속영역 주변을 확대하여 나타내는 확대 단면도이다.
본 공정에서는, 예를 들면 도 21에 나타내는 바와 같이, 각 제품 형성부(20a)의 다이패드(10) 상에 반도체칩(3)이 탑재된 리드 프레임(20)을, 히트 스테이지(가열대)(HS)에 배치한다. 그리고, 반도체칩(3)의 복수의 패드(PD)와 복수의 리드(4)를, 복수의 와이어(5a)를 통하여 전기적으로 접속한다. 또한 본 공정에서는, 복수의 패드(PD)의 일부와 다이패드(10)의 와이어 접속영역(10wb)(도 22 참조)을, 와이어(5b)를 통하여 전기적으로 접속한다. 와이어(5)는 금속으로 이루어지되, 본 실시 형태에서는, 예로써 금(Au)으로 이루어진다. 또한, 도 22에 나타내는 바와 같이, 와이어 접속영역(10wb)의 상면(12a)에는, 금속막(14)이 형성되어 있고, 본 공정에서는, 와이어(5)를 금속막(14)에 접합한다.
와이어(5)의 접속 방식은, 예를 들면 도 21에 나타내는 모세관(Capillary: CP)을 통하여 와이어(5)를 공급하고, 초음파와 열압착을 병용하여 와이어(5)를 접합하는, 소위, 네일 헤드 본딩(nail head bonding ) 방식에 의해 와이어(5)를 접속한다. 본 실시 형태에서는, 접합 강도를 향상시키기 위해, 접합 대상물인 패드(PD), 리드(4) 및 다이패드(10)의 와이어 접속영역(10wb)을 각각 가열한 상태로 접합한다.
패드(PD), 리드(4) 및 다이패드(10)에 열을 공급하는 열원은, 예를 들면, 히트 스테이지(HS)에 내장된 히터(열원)(HT)이다. 자세하게는, 히트 스테이지(HS)의 다이패드 유지면(HSa)과 다이패드(10)의 하면(10b)을 밀착시킴으로써, 다이패드(10)의 하면(10b)측으로부터 다이패드(10) 및 반도체칩(3)이 갖춘 패드(PD)를 가열한다. 또한, 히트 스테이지(HS)의 리드 유지면(HSb)과 리드(4)의 하면을 밀착시킴으로써, 리드(4)의 하면측으로부터 리드(4)의 상면(와이어(5a)를 접속하는 면)을 가열한다. 이와 같이 피접합 부재인 패드(PD), 리드(4), 및 다이패드(10)의 와이어 본딩 영역을 가열함으로써, 와이어(5)와, 피접합물의 접합 강도를 향상시킬 수 있다
또한, 본 실시 형태에서는, 상기한 것처럼 중앙부(11)와 주연부(12)의 높이가 다르고, 상대적으로 높은 위치에 배치되는 주연부(12)에 와이어(5)를 접속하므로, 히트 스테이지(HS)는, 도 22에 나타내는 바와 같이, 다이패드 유지면(HSa)보다 높은 위치에 배치되는 주연부 유지면(HSc)을 가지고 있다. 이 주연부 유지면(HSc)은, 다이패드 유지면(HSa)보다 높고, 또한, 도 21에 나타내는 리드 유지면(HSb)보다 낮은 위치에 배치되어, 다이패드(10)의 주연부(12)의 하면(12b)을 밀착시킬 수 있는 높이에 설치되어 있다.
이와 같이, 주연부(12)의 하면(12b), 다시 말해 다이패드(10)의 와이어 접속영역(10wb)의 반대측의 면에, 히트 스테이지(HS)의 일부를 밀착시킴으로써, 와이어 접속영역(10wb)을 효율적으로 가열할 수 있다.
4. 밀봉 공정;
다음으로, 도 11에 나타내는 밀봉 공정(밀봉체 형성공정)으로서, 도 23 및 도 24에 나타내는 바와 같이, 밀봉체(수지체)(7)를 형성하여, 반도체칩(3)(도 24 참조), 복수의 와이어(5)(도 24 참조), 리드(4)의 이너 리드부(4a), 및 다이패드(10)(도 24 참조)의 상면(10a)(도 24 참조)을 밀봉한다. 도 23은, 도 20에 나타내는 리드 프레임의 제품 형성부에, 밀봉체를 형성한 상태를 나타내는 확대 평면도, 도 24는 도 21에 나타내는 리드 프레임의 제품 형성부에, 밀봉체를 형성한 상태를 나타내는 확대 단면도이다. 또한, 도 25는, 도 24의 일부를 확대한 단면에 있어서, 밀봉용 수지의 흐름을 모식적으로 나타내는 설명도이다.
본 공정에서는, 우선, 도 24에 나타내는 바와 같이, 금형면(제1 금형면)(36a), 및 이 금형면(36a)에 형성된 캐비티(오목부)(36b)를 가지는 상형(제1 금형)(36)과 상형(36)의 금형면(36a)에 대향하는 금형면(제2 금형면)(37a), 및 이 금형면(37a)에 형성된 캐비티(오목부)(37b)를 가지는 하형(제2 금형)(37)을 갖춘 성형 금형(35)을 준비한다. 그리고, 반도체칩(3) 및 다이패드(10)가 상형(36)의 캐비티(36b) 및 하형(37)의 캐비티(37b)내에 위치하도록, 와이어 본딩 공정을 실시한 리드 프레임(20)을 성형 금형(35)의 내부(상형(36)과 하형(37)의 사이)에 배치한다. 여기서, 본 실시 형태에서는, 다이패드(10)의 하면(10b)을, 밀봉체(7)의 하면(7b)측에서 노출시키기 때문에, 하면(10b)은, 하형(37)의 캐비티(37b)의 저면에 당접시킨다.
다음으로, 리드 프레임(20)을 상형(36)과 하형(37)으로 클램프한다. 이 때, 리드 프레임(20)을 클램프할 때에는, 리드 프레임(20)에 형성된 복수의 리드(4)의 일부(적어도 도 23에 나타내는 타이 바(21)와 겹치는 부분)를 클램프 하고 있다. 그리고, 리드(4)의 일부(이너 리드부(4a))는 캐비티(36b, 37b) 내에 배치되고, 리드(4)의 다른 부분(아우터 리드부(4b))는, 캐비티(36b, 37b)의 외측에서, 성형 금형(35)에 의해, 클램프 된다. 또한, 캐비티(37b)는, 그 깊이(금형면(37a)의 높이로부터 캐비티(37b)의 저면의 높이까지의 거리)가, 다이패드(10)의 오프셋량에 따라(오프셋량과 캐비티(37b)의 깊이가 같게 되도록) 형성되어 있다. 이 때문에, 리드 프레임(20)을 상형(36)과 하형(37)으로 클램프 하면, 다이패드(10)의 하면(10b)은, 하형(37)의 캐비티(37b)의 저면과 밀착된다.
다음으로, 리드 프레임(20)을 상형(36)과 하형(37)으로 클램프한 상태에서, 상형(36)의 캐비티(36b) 및 하형(37)의 캐비티(37b)를 중첩시켜 형성되는 공간 내에 수지(예를 들면 가열에 의해 연화시킨 수지)(7p)(도 24 참조)를 공급한다. 그리고, 반도체칩(3), 복수의 와이어(5), 복수의 리드(4)의 일부(이너 리드부(4a)), 및 다이패드(10)의 상면(10a)을 이 밀봉용 수지(7p)로 밀봉한다. 마지막으로, 공급된 수지(7p)를 열경화시킴으로써, 밀봉체(7)를 형성한다. 이러한 밀봉 방식을 트랜스퍼 몰딩 방식이라고 부른다.
트랜스퍼 몰딩 방식에서는, 공급부(게이트부)로부터 캐비티(36b, 37b) 내부에 수지를 공급(압입)하고, 배출부(벤트부)로부터 캐비티(36b, 37b) 내의 잔가스나 잉여인 수지(7p)를 배출한다. 캐비티(36b, 37b)에 대한 공급부의 위치에 의해 분류하면, 캐비티(36b)의 위쪽에 공급부를 배치하는 톱 게이트 방식, 및 캐비티(36b, 37b)의 측면 측에 공급부를 배치하는 사이드 게이트 방식으로 크게 나눌 수 있다. 본 실시 형태에서는, 성형 금형의 소형화의 관점, 혹은, 성형 금형의 메인터넌스(maintenance)가 용이한 관점에서 유리한 사이드 게이트 방식을 적용하고 있다.
본 실시 형태에서는, 도 24에 나타내는 바와 같이, 다이패드(10)의 하면(10b)의 일부, 자세하게는 중앙부(11)의 하면(11b)이 노출되도록 밀봉체(7)를 형성하지만, 상기한 것처럼, 슬릿(15)을 설치하지 않는 경우에는, 주연부(12)의 폭이 큰 경우에, 주연부(12)의 하면(12b)의 전체를 덮도록 수지(7p)를 공급하는 것이 어려워진다. 예를 들면, 도 25에 나타내는 예에서는, 주연부(12)의 폭(연재 방향과 직교하는 방향의 길이)은, 다이패드(10)의 두께보다 크고, 예로써 2배 정도이다.
도 25에 나타내는 바와 같이, 주연부(12)의 하면(12b)측의 공간은, 주연부(12)의 하면(12b), 단차면(13b), 및 하형(37)의 캐비티(37b)에 둘러싸여 있다. 이 때문에, 측면(10c)측으로부터 수지(7p)를 공급하는 경우, 수지(7p)의 공급구로부터, 공간내의 잔존 가스를 배출할 필요가 있다. 그리고, 주연부(12)의 폭이 커지는 만큼, 공급 압력의 반대 방향에 작용하는 압력(정압)이 커지므로, 잔존 가스의 배출이 곤란하게 되고, 수지(7p)의 충전성이 저하한다.
또한, 수지(7p)는 밀봉체(7)의 선 팽창계수를 반도체칩(3)의 선 팽창계수에 근접시키기 위해, 실리카 등, 다수의 필러 입자(7f)를 함유하고 있다. 그리고, 필러 입자(7f)가 주연부(12)의 하면(12b)과, 하형(37)의 캐비티(37b) 사이에 끼이면, 필러 입자(7f)가 수지(7p)의 흐름을 가로막는 경우가 있다.
그래서, 본 실시 형태에서는, 면적이 큰 주연부(12)의 하면(12b)측에 수지를 공급하기 쉽게 하기 위해, 와이어 접속영역(10wb)과 단차면(13a) 사이에, 슬릿(15)을 설치하고 있다. 슬릿(15)을 설치하면, 예로써, 다이패드(10)의 측면(10c)과 하형(37)의 사이로부터 수지(7p)를 공급하는 경우에, 슬릿(15)은, 잔존 가스 등을 배출하는 벤트(vent)부로서 기능한다. 또한, 슬릿(15)으로부터 수지(7p)가 공급되었을 경우에는, 다이패드(10)의 측면(10c)과 하형(37)의 사이의 개구부가, 잔존 가스 등을 배출하는 벤트부로서 기능한다. 이것에 의해, 주연부(12)의 하면(12b)측으로의 수지의 충전성(充塡性)을 향상시킬 수 있다.
또한, 슬릿(15)은, 와이어 접속영역(10wb)과 중앙부(11)의 사이, 즉, 주연부(12) 중, 중앙부(11)에 측면(10c)보다 단차면(13a)에 가까운 위치에 설치되어 있다. 이것에 의해, 가령, 필러 입자(7f)가 주연부(12)의 하면(12b)과, 하형(37)의 캐비티(37b)의 사이에 끼인 경우에도, 수지(7p)의 공급 압력의 반대 방향으로 작용하는 정압을 작게 할 수 있으므로, 주연부(12)의 하면(12b)측으로의 수지의 충전성을 한층 더 향상시킬 수 있다. 즉, 본 실시 형태에 의하면, 와이어 접속영역(10wb)과 단차면(13a)의 사이에, 슬릿(15)을 설치함으로써, 수분 침입의 원인이 되는, 밀봉체(7)와 다이패드(10)의 사이의 틈새를 저감할 수 있다.
다음으로, 캐비티(36b, 37b)내에 공급된 수지(7p)를 경화시키는 것으로, 도 23 및 도 24에 나타내는 밀봉체(7)를 얻을 수 있다. 수지(7p)에, 예로써 에폭시계 수지 등의 열경화성 수지를 이용하면, 가열 처리를 실시함으로써, 경화시킬 수 있다.
5. 외장 도금 공정;
다음으로, 도 11의 외장 도금 공정으로서, 도 26에 나타내는 바와 같이 밀봉체(7)로부터 노출되는 복수의 리드(4)의 노출면(아우터 리드부(4b))에 금속막(외장 도금막, 땜납막)(SD)을 형성한다. 도 26은, 도 24에 나타내는 밀봉체로부터 노출되는 복수의 리드 및 다이패드의 노출면에 금속막(외장 도금막, 땜납막)을 형성한 상태를 나타내는 확대 단면도이다.
본 공정에서는, 피도금 가공물인 리드 프레임(20)을, 도금액(미도시)이 들어간 도금조(미도시) 내에 배치하고, 예로써, 전해 도금법에 의해 금속막(SD)을 형성한다. 이 전해 도금법에 의하면, 밀봉체(7)로부터 노출되고 있는 리드 프레임(20)의 각 영역에 일괄하여 외장 도금막을 형성할 수 있다. 따라서, 리드(4)의 노출부는 물론, 다이패드(10)의 노출부(중앙부(11)의 하면(11b))를 덮도록 금속막(SD)이 형성된다. 또한, 테두리부(20c)(도 23 참조)에도 금속막(SD)이 형성된다.
6. 리드 성형 공정;
다음으로, 리드 성형 공정으로서, 리드 프레임(20)의 테두리부(20c)에 연결된 복수의 리드(4)의 연결부를 절단한 후, 리드(4)에 굽힘 가공을 실시하여 성형한다. 도 27은, 도 11의 외장 도금 공정에서 금속막을 형성한 복수의 리드를, 리드 프레임의 테두리부로부터 절단하여, 성형한 상태를 나타내는 확대 평면도이다. 또한, 도 23에 대한 단면도는, 도 4와 동일하여 도시는 생략한다. 또한, 도 27은, 도 11의 개편화 공정이 완료된 상태를 나타내고 있고, 도 23의 현수 리드(9)도 절단되어 있다.
본 공정에서는, 우선, 테두리부(20c)에 각각 연결되어 일체화하고 있는 복수의 리드(4)를 연결부에서 절단하여, 각각 독립한 부재로 한다(리드 컷 공정). 또한, 복수의 리드(4)를 연결하는 타이 바(21)는, 밀봉체 공정 후, 또한, 외장 도금 공정 전에 인접하는 리드 사이에서 절단해 둔다(타이 바 컷 공정). 이 타이 바 컷 공정은, 외장 도금 공정 후에 행할 수도 있지만, 외장 도금 공정 전에 타이 바(21)를 절단하는 것으로, 절단면에도 금속막(SD)이 형성된다. 따라서, 도 1에 나타내는 반도체 장치(1)를 실장할 때의 땜납의 습윤성(wettability)을 향상시키는 관점에서는, 외장 도금 공정 전에 타이 바(21)를 절단하는 것이 바람직하다.
타이 바 컷 공정 및 리드 컷 공정에서는, 리드 프레임(20)의 한쪽 면(예를 들면, 하면)측에 다이(지지 부재: 미도시), 다른 쪽 면(예를 들면 상면)측에 펀치(절단 칼날: 미도시)를 각각 배치하여 프레스함으로써 리드(4)를 절단한다. 이러한 프레스 가공에 의해 절단된 리드(4)의 단부는, 도 4에 나타내는 바와 같이, 대략 평탄한 절단면을 가지고, 절단면에서, 리드(4)의 기재가 금속막(SD)으로부터 노출된다. 본 공정에 의해, 복수의 리드(4)는, 각각이 분리된 독립부재가 된다.
다음으로, 절단된 복수의 리드(4)에 굽힘 가공을 실시하여 성형한다(굽힘 가공 공정). 본 실시 형태에서는, 예를 들면, 도 4에 나타내는 바와 같이 아우터 리드부(4b)를 걸윙 형상으로 성형한다. 또한, 필요에 따라서, 리드(4)(아우터 리드부(4b))의 선단(先端)을 더 절단하여, 리드(4)의 길이를 조정하는 공정을 행해도 좋다.
7. 개편화 공정;
다음으로, 도 11의 개편화 공정으로서, 도 27에 나타내는 바와 같이, 테두리부(20c)에 연결되어 있는 복수의 현수 리드(9)(도 23 참조)를 절단하고, 제품 형성부(20a) 마다 개편화하여 복수의 반도체 장치(1)를 취득한다.
개편화 방법은 특별히 한정되지 않지만, 상기한 리드 컷 공정과 같이, 도시하지 않은 절단 금형을 이용하여 프레스 가공에 의해 절단하는 방법을 적용할 수 있다. 본 공정 후, 외관 검사, 전기적 시험 등, 필요한 검사, 시험을 행하여, 합격한 것이, 도 1 ~ 도 9에 나타내는 완성품의 반도체 장치(1)가 된다. 그리고, 반도체 장치(1)는 출시되거나, 도시하지 않은 실장 기판에 실장된다.
〈변형 예〉
이상, 본 발명자에 의해서 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태로 한정되는 것이 아니라, 그 요지를 벗어나지 않는 범위에서 다양한 변경이 가능한 것은 말할 것도 없다.
예를 들면, 상기 실시 형태에서는, 다이패드(10)의 하면(10b)이 노출되는 반도체 패키지의 예로서 QFP형의 반도체 장치(1)를 들어 설명했지만, 적용되는 반도체 패키지는 QFP형으로 한정되지 않는다. 도시는 생략하였으나, 예를 들면 복수의 리드의 일부가, 밀봉체(7)의 하면(실장면)에서 노출되는, QFN(Quad Flat Non-l eaded package) 형의 반도체 장치에 적용할 수 있다.
또한, 예를 들면, 상기 실시 형태에서는, 중앙부(11)의 주위를 연속적으로 둘러싸도록 단차면(13a)을 형성하는 실시형태에 대해 설명했다. 예로써, 도 6에 나타내는 다이패드(10)와 같이, 평면으로 볼 때, 사각형을 이루는 다이패드(10)의 네 변의 각각에, 와이어 접속영역(10wb)을 마련하는 경우에는, 복수의 와이어 접속영역(10wb)의 각각에, 박리가 진전하는 것을 억제하는 관점에서, 중앙부(11)의 주위를 단차면(13a)으로 연속적으로 둘러싸는 것이 바람직하다. 다만, 변형 예로서, 네 변 중 일부(예를 들면, 한 변)에 와이어 접속영역(10wb)을 마련하고, 다른 변에는, 와이어 접속영역(10wb)을 마련하지 않는 경우도 있다. 이 경우에는, 와이어 접속영역(10wb)이 형성된 변에 있어서, 와이어 접속영역(10wb)과 중앙부(11)의 사이에 단차면(13a)이 형성되어 있으면, 다른 변에는 단차면(13a)이 형성되어 있지 않아도 좋다.
또한, 예를 들면, 상기 실시 형태에서는, 다이패드(10)의 주연부(12)를 사이에 두어 시프트 가공을 실시하여, 중앙부(11)와의 경계를 전단 변형시킴으로써, 단차면(13a)을 형성하는 실시형태에 대해 설명했다. 이 경우, 주연부(12)의 하면(12b)과 중앙부(11)의 하면(11b)의 사이에는, 단차면(13b)이 형성되어 있다. 그러나, 중앙부(11)의 상면(11a)측에서의 박리의 진전을 억제하는 관점에서는, 다이패드(10)의 하면(10b)측에, 단차면(13b)이 형성되어 있지 않아도 좋다. 예를 들면, 상기 실시 형태에 대한 변형 예로서, 주연부(12)의 상면(12a)측에 단차면(13a)을 형성하고, 주연부(12)의 하면(12b)측에는 단차면(13b)을 형성하지 않는 실시형태를 적용할 수 있다. 이 경우, 주연부(12)의 하면(12b)은, 중앙부(11)의 하면(11b)과 같은 높이에 위치하게 된다. 다만, 다이패드(10)가 밀봉체(7)로부터 떨어지는 것을 방지하는 관점, 및 다이패드(10)의 하면(10b) 측에서의 수분의 침입을 억제하는 관점에서는, 상기 실시 형태에서 설명한 것처럼, 주연부(12)의 하면(12b)을 중앙부(11)의 하면(11b)보다 높은 위치에 배치하여, 하면(11b)을 밀봉체(7)로 덮는 것이 바람직하다.
또한, 예를 들면, 상기 실시 형태에서는, 다이패드(10)의 표면의 평탄도에 대해서, 특별히 언급하고 있지 않지만, 다이패드(10)와 밀봉체(7)의 밀착계면에 대해서 조면화 처리를 실시하여, 다이패드(10)와 밀봉체(7)의 밀착성을 한층 더 향상시킬 수도 있다. 즉, 다이패드(10)의 중앙부(11)의 상면(11a)의 표면 거칠기를, 하면(11b)의 표면 거칠기보다 크게(거칠게) 할 수 있다. 다만, 와이어 접속영역(10wb)에 조면화 처리를 실시하면, 와이어(5)의 접속 강도가 저하할 우려가 있으므로, 중앙부(11)의 상면(11a)에 조면화 처리를 실시하는 경우에도, 주연부(12)의 상면(12a)에는 조면화 처리를 실시하지 않는 것이 바람직하다. 즉, 상면(11a)의 표면 거칠기를, 상면(12a)의 표면 거칠기보다 크게(거칠게) 하는 것이 바람직하다
또한, 상기 실시 형태에서는, 밀봉체(7)를 형성한 다음에, 예를 들면 땜납으로 이루어지는 금속막(외장 도금막)(SD)을 형성함으로써, 도시하지 않은 실장 기판에 실장할 때의 땜납의 습윤성을 향상시키는 방법(후(後) 도금법)에 대해 설명했지만, 이하의 변형 예를 적용할 수 있다. 즉, 반도체 장치의 단자 표면에 있어서의 땜납의 습윤성을 향상시키는 기술로서 전술한, 후 도금법 외에, 리드 프레임의 표면에 미리 금속막을 형성해 두는, 소위, 선(先) 도금법이 있다. 상기 실시 형태에서 설명한 기술은, 이 선 도금법의 경우에도 적용할 수 있다.
선 도금법을 적용한 경우에는, 도 11의 리드 프레임 준비 공정에 있어서, 예를 들면, 단차면 형성 공정 또는 오프셋 공정 후에, 땜납의 습윤성을 향상시키는 표면 금속막을 리드 프레임의 노출면 전체에 형성하는, 표면 금속막 형성공정이 추가된다. 이 표면 금속막 형성공정에서는, 예를 들면, 니켈(Ni), 팔라듐(Pd), 금(Au)으로 이루어진 표면 금속막을 도금법에 의해 형성한다. 또한, 선 도금법을 적용한 경우에는, 도 11에 나타내는 외장 도금 공정을 생략할 수 있다. 이 때문에, 선 도금법을 적용한 반도체 장치의 경우, 도 9에 나타내는 땜납으로 이루어진 금속막(SD)은 형성되지 않는다. 또한, 선 도금법을 적용한 반도체 장치의 경우, 다이패드(10) 및 리드(4)의 표면(상면 및 하면) 전체에, 예를 들면, 니켈(Ni), 팔라듐(Pd), 금(Au)으로 이루어진 표면 금속막이 형성된다.
또한, 상기한 각 변형 예의 구성을 조합하여 적용할 수도 있다.
1 반도체 장치
3 반도체칩
3a 표면(주면, 상면)
3b 이면(주면, 하면)
4 리드(단자, 외부 단자)
4a 이너 리드부
4b 아우터 리드부
5, 5a, 5b 와이어(도전성 부재)
7 밀봉체(수지체)
7a 상면
7b 하면(이면, 실장면)
7c 측면
7f 필러 입자
7p 수지
8 다이본드재(접착재)
9 현수 리드
9a 경사부
10, 10H1 다이패드(칩 탑재부, 탭)
10a 상면(칩 탑재면)
10b 하면(실장면)
10c 측면
10d 칩 탑재영역
10wb 와이어 접속영역(와이어 본딩 영역)
11 중앙부(부분)
11a 상면
11b 하면
12 주연부(부분)
12 칩 접속부
12a 상면
12b 하면
12j 연결부
13 단차부
13a, 13b 단차면
13H1 절곡부
13Hla 경사면
13j 연결부
14 금속막
15 슬릿
20 리드 프레임
20a 제품 형성부
20b 외곽 테두리
20c 테두리부(댐부)
21 타이 바(댐부)
31, 32 치구(전단 치구)
31a 상치구
31b 하치구
32a 상치구
32b 하치구
35 성형 금형
36 상형(제1 금형)
36a 금형면(제1 금형면)
36b 캐비티(오목부)
37 하형(제2 금형)
37a 금형면(제2 금형면)
37b 캐비티(오목부)
CP 모세관
Cu 동
HS 히트 스테이지(가열대)
HSa 다이패드 유지면
HSb 리드 유지면
HSc 주연부 유지면
HT 히터(열원)
PD 패드(전극, 본딩 패드)
SD 금속막(외장 도금막, 땜납막)

Claims (20)

  1. 제1면, 상기 제1면의 반대 측에 위치하는 제2면을 가지는 다이패드와,
    상기 다이패드의 근처에 배치되는 복수의 리드와,
    표면, 상기 표면에 형성된 복수의 전극, 및 상기 표면의 반대 측에 위치하는 이면을 가지고, 상기 다이패드의 상기 제1면의 칩 탑재영역 상에 탑재되는 반도체칩과,
    상기 반도체칩의 상기 복수의 전극의 일부와 상기 복수의 리드를 전기적으로 접속하는 복수의 제1 와이어와,
    상기 반도체칩의 상기 복수의 전극의 다른 부분과 상기 다이패드를 전기적으로 접속하는 제2 와이어와,
    상기 복수의 리드의 일부 및 상기 다이패드의 상기 제2면이 노출되도록, 상기 반도체칩, 상기 복수의 제1 와이어 및 상기 제2 와이어를 밀봉하는 밀봉체
    를 가지며,
    상기 다이패드는,
    상기 칩 탑재영역을 포함해, 상기 제1면과 같은 방향을 향하는 제3면, 및 상기 제3면의 반대 측에 위치하는 제4면을 가지는 제1 부분과,
    상기 제1면과 같은 방향을 향하는 제5면 및 상기 제5면의 반대 측에 위치하는 제6면을 가지고, 평면으로 볼 때, 상기 제1 부분을 둘러싸도록 설치되어 있는 제2 부분과,
    상기 제1면에서, 상기 제1 부분의 상기 제3면과, 상기 제2 부분의 상기 제5면의 사이에 설치된 제1 단차면을 갖추고,
    상기 제2 와이어는, 상기 제2 부분의 상기 제5면에 설치된 와이어 접속영역에 접속되며,
    상기 제2 부분의 상기 제5면은, 상기 제1 부분의 상기 제3면보다 높은 위치에 배치되어 있는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제1 단차면은, 상기 제1 부분의 상기 제3면의 주위를 연속적으로 둘러싸도록 형성되어 있는, 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제2 부분의 상기 제6면은, 상기 제1 부분의 상기 제4면보다 높은 위치에 배치되고, 또한 상기 밀봉체로 덮여 있는, 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제2 부분의 상기 와이어 접속영역과, 상기 제1 단차면의 사이에는, 상기 제5면 및 상기 제6면 중, 한쪽으로부터 다른 쪽까지를 관통하도록 슬릿이 형성되어 있는, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제2 부분의 폭은, 상기 다이패드의 두께보다 큰, 반도체 장치.
  6. 제 4 항에 있어서,
    상기 제1 단차면의 높이는, 상기 다이패드의 두께의 절반 이하인, 반도체 장치.
  7. 제 4 항에 있어서,
    상기 밀봉체에는, 복수의 필러 입자가 포함되어 있는, 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제1 단차면과 상기 제1 부분의 상기 제3면이 이루는 각은, 직각, 혹은, 직각보다 작은 예각(銳角)으로 형성되어 있는, 반도체 장치.
  9. 제 1 항에 있어서,
    상기 제1 단차면은, 상기 제1 부분과 상기 제2 부분의 경계를 전단 변형(剪斷 變形)시킴으로써 형성된 전단면인, 반도체 장치.
  10. 제 1 항에 있어서,
    상기 다이패드의 상기 제2면에는, 상기 제1 부분의 상기 제4면과, 상기 제2 부분의 상기 제6면의 사이에 제2 단차면이 설치되고,
    상기 제2 단차면 및 상기 제2 부분의 상기 제3면은, 상기 밀봉체로 덮여 있는, 반도체 장치.
  11. (a) 제1면, 상기 제1면의 반대 측에 위치하는 제2면을 가지는 다이패드와, 상기 다이패드의 근처에 배치되는 복수의 리드를 갖추는, 리드 프레임을 준비하는 공정;
    (b) 표면, 상기 표면에 형성된 복수의 전극, 및 상기 표면의 반대 측에 위치하는 이면을 가지는 반도체칩을, 상기 다이패드의 상기 제1면의 칩 탑재영역 상에 탑재하는 공정;
    (c) 상기 (b) 공정 후, 상기 반도체칩의 상기 복수의 전극의 일부와 상기 복수의 리드를 복수의 제1 와이어를 통하여 전기적으로 접속하고, 상기 복수의 전극의 다른 부분과 상기 다이패드를, 제2 와이어를 통하여 전기적으로 접속하는 공정;
    (d) 상기 (c) 공정 후, 상기 복수의 리드의 일부 및 상기 다이패드의 상기 제2면이 노출되도록, 상기 반도체칩, 상기 복수의 제1 와이어 및 상기 제2 와이어를 수지로 밀봉하는 공정;
    를 가지고,
    상기 (a) 공정에서 준비하는 상기 리드 프레임의 상기 다이패드는,
    상기 칩 탑재영역을 포함해, 상기 제1면과 같은 방향을 향하는 제3면, 및 상기 제3면의 반대 측에 위치하는 제4면을 가지는 제1 부분과,
    상기 제1면과 같은 방향을 향해, 상기 제1 부분의 상기 제3면보다 높은 위치에 배치되어 있는 제5면, 및 상기 제5면의 반대 측에 위치하는 제6면을 가지고, 평면으로 볼 때, 상기 제1 부분을 둘러싸도록 설치되어 있는 제2 부분과,
    상기 제1면에서, 상기 제1 부분의 상기 제3면과, 상기 제2 부분의 상기 제5면의 사이에 설치된 제1 단차면을 갖추고 있고,
    상기 (c) 공정에서, 상기 제2 와이어는, 상기 제2 부분의 상기 제5면에 설치된 와이어 접속영역에 접속되는, 반도체 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 제1 단차면은, 상기 제1 부분의 상기 제3면의 주위를 연속적으로 둘러싸도록 형성되어 있는, 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제2 부분의 상기 제6면은, 상기 제1 부분의 상기 제4면보다 높은 위치에 배치되고,
    상기 (d) 공정에서는, 상기 제2 부분의 상기 제6면을 상기 수지로 덮도록 밀봉하는, 반도체 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 제2 부분의 상기 와이어 접속영역과, 상기 제1 단차면의 사이에는, 상기 제5면 및 상기 제6면 중, 한쪽으로부터 다른 쪽까지를 관통하도록 슬릿이 형성되어 있는, 반도체 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 (d) 공정에서는, 성형 금형 내에 상기 리드 프레임을 배치한 상태에서, 연화(軟化)한 상기 수지를 압입(壓入)한 후 경화시키는, 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 제2 부분의 폭은, 상기 다이패드의 두께보다 큰, 반도체 장치의 제조 방법.
  17. 제 15 항에 있어서,
    상기 제1 단차면의 높이는, 상기 다이패드의 두께의 절반 이하인, 반도체 장치의 제조 방법.
  18. 제 15 항에 있어서,
    상기 (d) 공정에서, 상기 반도체칩, 상기 복수의 제1 와이어 및 상기 제2 와이어를 밀봉하는 상기 수지에는, 복수의 필러 입자가 포함되어 있는, 반도체 장치의 제조 방법.
  19. 제 11 항에 있어서,
    상기 제1 단차면과 상기 제1 부분의 상기 제3면이 이루는 각은, 직각, 혹은, 직각보다 작은 예각으로 형성되어 있는, 반도체 장치의 제조 방법.
  20. 제 11 항에 있어서,
    상기 (a) 공정에는, 상기 다이패드의 상기 제1 부분과 상기 제2 부분의 경계를, 전단 변형시킴으로써, 상기 제1 단차면을 형성하는 공정이 포함되어 있는, 반도체 장치의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180020121A (ko) * 2015-06-24 2018-02-27 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치의 제조 방법

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11325828B2 (en) * 2013-02-22 2022-05-10 Vibrant Composites Inc. High-volume millimeter scale manufacturing
CN104576411A (zh) * 2013-10-25 2015-04-29 飞思卡尔半导体公司 双角部顶部闸道模制
KR101631558B1 (ko) * 2014-12-05 2016-06-24 주식회사 에스에프에이반도체 라우터블 ｑｆｎ 패키지 및 그 제조 방법
US9972557B2 (en) 2014-12-11 2018-05-15 Stmicroelectronics Pte Ltd Integrated circuit (IC) package with a solder receiving area and associated methods
JP2017147272A (ja) * 2016-02-15 2017-08-24 ローム株式会社 半導体装置およびその製造方法、ならびに、半導体装置の製造に使用されるリードフレーム中間体
JP2017168703A (ja) * 2016-03-17 2017-09-21 東芝メモリ株式会社 半導体装置の製造方法および半導体装置
JP2018107296A (ja) * 2016-12-27 2018-07-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6788509B2 (ja) * 2017-01-17 2020-11-25 株式会社三井ハイテック リードフレームの製造方法およびリードフレーム
US11067288B2 (en) 2017-05-15 2021-07-20 Backer Ehp Inc. Dual coil electric heating element
US10132504B1 (en) 2017-05-15 2018-11-20 Backer Ehp Inc. Dual coil electric heating element
JP6922674B2 (ja) * 2017-11-09 2021-08-18 トヨタ自動車株式会社 半導体装置
US10777489B2 (en) * 2018-05-29 2020-09-15 Katoh Electric Co., Ltd. Semiconductor module
JP7057727B2 (ja) * 2018-07-12 2022-04-20 株式会社三井ハイテック リードフレームおよび半導体装置
JP7134137B2 (ja) * 2019-05-31 2022-09-09 三菱電機株式会社 半導体装置
US11581156B2 (en) 2019-07-03 2023-02-14 Backer Ehp Inc. Dual coil electric heating element
USD955168S1 (en) 2019-07-03 2022-06-21 Backer Ehp Inc. Electric heating element

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02308563A (ja) * 1989-05-23 1990-12-21 Shinko Electric Ind Co Ltd リードフレーム
JPH0529529A (ja) * 1991-07-24 1993-02-05 Matsushita Electron Corp 樹脂封止型半導体装置
JP2971449B2 (ja) * 1997-07-31 1999-11-08 松下電子工業株式会社 半導体装置、その製造方法及び半導体装置のリードフレーム
EP0895287A3 (en) * 1997-07-31 2006-04-05 Matsushita Electric Industrial Co., Ltd. Semiconductor device and lead frame for the same
US6831352B1 (en) * 1998-10-22 2004-12-14 Azimuth Industrial Company, Inc. Semiconductor package for high frequency performance
KR100335480B1 (ko) 1999-08-24 2002-05-04 김덕중 칩 패드가 방열 통로로 사용되는 리드프레임 및 이를 포함하는반도체 패키지
JP4417541B2 (ja) 2000-10-23 2010-02-17 ローム株式会社 半導体装置およびその製造方法
JP3436253B2 (ja) * 2001-03-01 2003-08-11 松下電器産業株式会社 樹脂封止型半導体装置およびその製造方法
JP2003142636A (ja) * 2001-08-02 2003-05-16 Nec Kyushu Ltd 封止用樹脂、樹脂封止型半導体及びシステムインパッケージ
TWI338358B (en) * 2003-11-19 2011-03-01 Rohm Co Ltd Method of fabricating lead frame and method of fabricating semiconductor device using the same, and lead frame and semiconductor device using the same
JP4511278B2 (ja) * 2004-08-11 2010-07-28 三洋電機株式会社 セラミックパッケージ
JP4767277B2 (ja) 2008-04-08 2011-09-07 パナソニック株式会社 リードフレームおよび樹脂封止型半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180020121A (ko) * 2015-06-24 2018-02-27 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치의 제조 방법

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