TW201436285A - 用於多層高介電係數閘極堆疊之混合式閘極後製積體化方案 - Google Patents

用於多層高介電係數閘極堆疊之混合式閘極後製積體化方案 Download PDF

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Abstract

本發明提供一種用以製造使用混合式閘極後製積體化方案的雙功函數半導體裝置的方法。根據一實施例，該方法包含以第一熱處理溫度熱處理第一高介電係數膜(104)，以使第一化學元素從第一覆蓋層(108)擴散進入在一裝置區域(100a、100b)中之第一高介電係數膜(104)中，以形成第一經改質的高介電係數膜(112、113、119)。該方法更包含一閘極後製處理方案，以形成由複數側壁間隔件(116、140)所界定之複數凹陷特徵部(120、122)於該裝置區域(100a、100b)中，並沉積第二高介電係數膜(124)於該等凹陷特徵部(120、122)中。一些實施例包含形成氧清除層(142、152)於該第一高介電係數膜(104)上，其中該熱處理該第一高介電係數膜(104)清除來自該介面層(102、103、107)的氧以消除或減少介面層(102、103、107)之厚度。

Description

用於多層高介電係數閘極堆疊之混合式閘極後製積體化方案
本發明關於製造半導體裝置。更具體而言，本發明關於用以製造含有複數閘極堆疊之半導體裝置的方法，其中該等閘極堆疊包含高介電係數材料及一含金屬閘極電極，本發明亦關於由上述方法所製成的半導體裝置。
隨著半導體裝置技術之尺寸和比例變小，先前僅造成在長通道裝置中之二次效應的裝置之設計和加工態樣已不容忽視。例如，在習知的互補金屬氧化物半導體(CMOS)電晶體中通道長度和閘極氧化物厚度之減少的比例，使多晶矽閘耗盡、高閘極電阻、高閘極穿隧漏電流和至裝置之通道區域的硼滲透問題加劇。因此，CMOS技術逐漸將二氧化矽閘極介電質和多晶矽閘極導體取代為高介電係數(高-k)閘極介電質結合含金屬之閘極電極。
閘極介電質之比例對於改善先進場效電晶體之性能而言為一大挑戰。高介電係數閘極介電質具有比SiO2(~3.9)更高的介電係數(k)，並提供按比例縮小閘極介電質之有效氧化物厚度(effective oxide thickness,EOT)而不過度地增加閘極漏電流的方法。雖然高介電係數介電質結合低片電阻金屬閘極電極能有利地展現改善的電晶體性能，但使用新的金屬層技術可能會帶來新的技術挑戰。例如，為了使汲極電流和裝置性能最佳化並降低閾電壓Vt，用於負通道金屬氧化物半導體(negative channel metal-oxide-semiconductor,NMOS)以及正通道金屬氧化物半導體(positive channel metal-oxide-semiconductor,PMOS)閘極電極之期望的有效功函數必須靠近矽的傳導(或價能)帶邊緣，意味著用於NMOS電晶體中的金屬應有接近4.1eV之有效功函數且用於PMOS電晶體中的金屬應有接近5.2eV之有效功函數。由於很難找到一旦受沉積後仍可調整其功函數的材料，用以獲得不同的功函數之方法涉及形成獨立的閘極電極層，例如藉由將所沉積之第一金屬閘極層從閘極絕緣層移除以沉積具有不同功函數之第二金屬閘極層。這樣的處理可能會損壞閘極絕緣層，導致最終形成的裝置之高漏電或可靠性問題。用以獲得不同功函數的另一種方法涉及形成兩個為不同高度之閘極堆疊，此對於後續的閘極蝕刻處理可為一大挑戰。
本發明提出一種用以形成具有高介電係數閘極介電質及含金屬之閘極電極的半導體裝置之方法。該方法提供用於多層高介電係數閘極堆疊之混合式閘極後製積體化方案，該方法能夠結合在閘極先製積體化方案中普遍的高熱預算以及在閘極後製積體化方案中普遍的低熱預算。
根據本發明之一實施例，該方法包含提供包括第一和第二裝置區域的基板及該基板上之介面層；沉積一第一高介電係數膜於該第一和第二裝置區域中之該介面層上；形成一含有第一化學元素之第一覆蓋層於該第一裝置區域中之該第一高介電係數膜上；以及沉積一替代閘極電極膜於該第一和第二裝置區域中。該方法更包含以第一熱處理溫度熱處理該第一高介電係數膜，以使該第一化學元素從該第一覆蓋層擴散進入該第一裝置區域中之該第一高介電係數膜中，以形成第一經改質的高介電係數膜；圖案化該第一和第二裝置區域中之該替代閘極電極膜；形成相鄰於該圖案化替代閘極電極膜之複數側壁間隔件；以及移除該圖案化替代閘極電極膜以形成由該第一和第二裝置區域中之該等側壁間隔件所界定的複數凹陷特徵部。該方法更包含沉積第二高介電係數膜於該等凹陷特徵部中，以及沉積一閘極金屬膜於該第二高介電係數膜上。可以第二熱處理溫度熱處理該第二高介電係數膜，該第二熱處理溫度比該第一熱處理溫度低。
100‧‧‧基板
100a‧‧‧第一裝置區域
100b‧‧‧第二裝置區域
101‧‧‧淺溝槽隔離部
102‧‧‧介面層
103‧‧‧圖案化的介面層
104‧‧‧第一高介電係數膜
105‧‧‧熱處理流程
106‧‧‧第二覆蓋層
107‧‧‧圖案化的介面層
108‧‧‧第一覆蓋層
110‧‧‧第二經改質的高介電係數膜
111‧‧‧圖案化之第二經改質的高介電係數膜
112‧‧‧第一經改質的高介電係數膜
113‧‧‧圖案化之第一經改質的高介電係數膜
114‧‧‧替代閘極電極膜
115‧‧‧圖案化之替代閘極電極膜
116‧‧‧側壁間隔件
117a‧‧‧摻雜區
117b‧‧‧摻雜區
118‧‧‧平坦化之介電質膜
119‧‧‧圖案化之第一經改質的高介電係數膜
120‧‧‧凹陷特徵部
121‧‧‧圖案化之第二經改質的高介電係數膜
122‧‧‧凹陷特徵部
124‧‧‧第二高介電係數膜
126‧‧‧閘極電極膜
128‧‧‧主體Al金屬
130‧‧‧介電質膜
140‧‧‧側壁間隔件
142‧‧‧氧清除層
144‧‧‧氧化層
145‧‧‧無
150‧‧‧障壁層
152‧‧‧氧清除層
在隨附圖式中：圖1A-1H顯示用以根據本發明之一實施例形成半導體裝置之處理流程的示意性剖面圖；圖2-圖4顯示根據本發明之其它實施例所形成的半導體裝置之示意性剖面圖；圖5A-5F顯示用以根據本發明之一實施例形成半導體裝置的處理流程之示意性剖面圖；以及圖6-8顯示根據本發明之其他實施例所形成的半導體裝置之示意性剖面圖。
本發明之實施例描述用以製造包含複數閘極堆疊之半導體裝置的方法，以及由該方法所製成的半導體裝置，其中該等閘極堆疊包含高介電係數材料以及一含金屬的閘極電極。
熟習本技藝者將理解，各種實施例可在缺少本文所述之特定細節之一或更多者、或在具有其它替代物及/或可附加的方法、材料、或組件之情況下實施。在其他情形中，眾所周知的結構、材料、或操作則不加以顯示或詳細說明，以避免使本發明的各種實施例之態樣失焦。相似地，為了解釋，本文係提供具體的數字、材料和配置，以提供對於本發明之透徹的理解。此外，吾人應理解，圖式中所示之各種實施例係為為說明之形式且並非按比例繪製。
本說明書通篇所提及之「一實施例」意味著結合該實施例中所描述之特定特徵部、結構、材料、或特性係包含在本發明之至少一實施例中，但不表示其存在於每一實施例中。
在CMOS裝置中，閘極需要一閾電壓(Vt)以使通道區域導電。為建立閾電壓(Vt)之值，PMOS和NMOS各別的閘極材料(閘極堆疊)的有效功函數之差異，以及其所對應之通道區域，係藉由通道處理和閘極處理獨立地建立。換言之，閘極介電質(即由一或更多介電材料組成)和閘極電極(即由至少一個金屬層組成)兩者決定該閘極堆疊(裝置) 之有效功函數。此外，閘極處理本身(即所應用之不同的處理及/或熱處理之順序)可對於閘極堆疊(裝置)之有效功函數造成影響。
閘極堆疊(裝置)之有效功函數為一可調諧(調整/修改)之參數，其可藉由閘極介電材料、閘極電極材料之選擇以及藉由所執行的閘極處理進行調諧。相反地，閘極電極的功函數(WF)為該材料之特性。大體而言，特定材料(例如金屬層)的功函數係為一種以電子伏特(eV)加以表示之能量度量，該能量度量為將一材料中的電子逐出至材料原子外而至真空所需(若該電子最初在費米能階)。閘極電極的功函數亦可稱為材料之初沉積功函數或固有功函數。
圖1A-1H顯示用以根據本發明之一實施例形成半導體裝置之處理流程的示意性剖面圖。處理流程提供使用用於多層高介電係數閘極堆疊之混合式閘極後製積體化方案製造雙功函數半導體裝置的方法，該方案能夠結合在閘極先製積體化方案中普遍的高熱預算以及在閘極後製積體化方案中普遍的低熱預算。
圖1A示意性地顯示包含由淺溝槽隔離部(shallow trench isolation,STI)101所隔開之第一裝置區域100a(例如NMOS或PMOS區域)及第二裝置區域100b(例如PMOS或NMOS區域)的基板100。取決於所製造裝置之類型，基板100與裝置區域100a/100b可包含主體矽基板、單晶矽(摻雜或未摻雜)、絕緣體上覆半導體(SOI)基板、或任何其他包含例如Si、SiC、SiGe、SiGeC、Ge、GaAs、InAs、InP、以及其它III/V或II/VI族化合物半導體或其任何組合的半導體材料。基板100可為任何尺寸，例如200mm之基板、300mm之基板、450mm之基板或甚至更大的基板。在一範例中，基板100可包含拉伸應變Si層。根據另一實施例，基板100可包含Ge或SixGe1-x化合物，其中x為Si的原子分數，1-x為Ge的原子分數，且0<1-x<1。示例性的SixGe1-x化合物包含Si0.1Ge0.9、Si0.2Ge0.8、Si0.3Ge0.7、Si0.4Ge0.6、Si0.5Ge0.5、Si0.6Ge0.4、Si0.7Ge0.3、Si0.8Ge0.2、以及Si0.9Ge0.1。在一範例中，基板100可包含一壓縮應變之Ge層或拉伸應變之SixGe1-x(x>0.5)沉積在一鬆弛的Si0.5Ge0.5緩衝層上。在一範例中，基板100包含Si且PMOS裝置區域100b包含SixGe1-x。
STI 101係形成以將第一裝置區域100a與第二裝置區域 100b電隔離，且STI 101水平地界定裝置區域100a和100b之邊界。STI 101可使用習知的方法形成，例如藉由使用圖案化遮罩或光阻選擇性地蝕刻基板100中之開口、沉積矽氧化物或矽氮化物以填充該開口、以及接著平坦化該氧化物或氮化物。
圖1A更顯示形成於第一裝置區域100a和第二裝置區域100b上之介面層102。介面層102可，例如，包含一高遷移率且低缺陷之氧化物(如SiO2)。介面層102可為藉由在水浴(如含有去離子(DI)水和臭氧(O3))中氧化基板100之表面而形成的化學氧化物、在沉積高介電係數材料期間或過後藉由基板100之表面的氧化作用而形成的氧化物、或藉由使用反應氣體之氣相沉積所沉積至基板100之表面上的氧化物。介面層102可具有例如約6埃至約15埃之間的厚度。
圖1A更顯示形成於介面層102上之第一高介電係數膜104。介面層102具有比第一高介電係數膜104更低的介電係數，且因此，介面層102之存在增加了介面層102和第一高介電係數膜104之組合的有效氧化物厚度(EOT)。第一高介電係數膜104可含有鉿、鋯、或鉿和鋯、包含氧化鉿(HfO2)、氮氧化鉿(HFON)、矽酸鉿(HfSiO)、氮氧矽鉿(HfSiON)、氧化鋯(ZrO2)、氧氮化鋯(ZrON)、矽酸鋯(ZrSiO)、鋯矽氮氧化物(ZrSiON)、氧化鉿鋯(HfZrO2)、鉿鋯氮氧化物(HfZrON)、鉿矽酸鋯(HfZrSiO)、鉿鋯氧氮化矽(HfZrSiON)、或其二或更多者之組合。
根據一些實施例，第一高介電係數膜104可包含氧化物、氧氮化物、或鈦酸鹽層，包含選自第二族(鈹(Be)、鎂(Mg)、鈣(Ca)、鍶(Sr)、以及鋇(Ba))的一或更多元素，以及一或更多選自元素週期表之稀土金屬的元素。稀土金屬包含釔(Y)、鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、钷(Pm)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、和鑥(Lu)。稀土金屬氧化物之範例包含氧化釔(Y2O3)、氧化鑭(La2O3)、及氧化鑥(Lu2O3)。鈦酸鹽層之範例包含鈦酸鋇(BaTiO3)、鈦酸鍶(SrTiO3)、以及鈦酸鍶鋇(BaSrTiO3)。
根據本發明之數個實施例，第一高介電係數膜104可藉由原子層沉積(ALD)、電漿增強ALD(PEALD)、化學氣相沉積(CVD)、或電漿增強CVD(PECVD)方法進行沉積。根據本發明之一實施例，可利用ALD或PEALD方法，此係由於其相較於CVD和PECVD方法之通常較佳的均勻性和原子級厚度控制。第一高介電係數膜104之厚度可，例如，至少為2埃、約2埃和約60埃之間、約5埃和約30埃之間、或約5埃和約15埃之間。
圖1B顯示選擇性地形成於覆蓋第一裝置區域100a之第一高介電係數膜104上的第一覆蓋層108，以及選擇性地形成於覆蓋第二裝置區域100b之第一高介電係數膜104上的第二覆蓋層106。第一覆蓋層108包含第一化學元素，用以在高溫熱處理處理期間擴散進入第一高介電係數膜104中，從而對在第一裝置區域100a中的第一高介電係數膜104進行化學改質。根據一實施例，第一覆蓋層108可包含一金屬或介電質材料，含有選自Mg、Ca、Sr、Ba、Sc、Y、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、或Lu、或其組合的第一化學元素。該介電質材料可包含金屬氧化物、金屬氮化物、或金屬氧氮化物、或其組合。稀土金屬氧化物之範例包含氧化釔(Y2O3)、氧化鑭(La2O3)、及氧化鑥(Lu2O3)。第二覆蓋層106包含第二化學元素，用以在高溫熱處理處理期間擴散進入第一高介電係數膜104中，從而對在第二裝置區域100b中的第一高介電係數膜104進行化學改質。根據本發明之數個實施例，第二覆蓋層106具有不同於第一高介電係數膜104和第一覆蓋層108的化學組成物，且第二化學元素不同於第一化學元素。第二覆蓋層106可包含金屬層(即，零價金屬)。第二化學元素可選自Ti、Ta、Al、Ga、Mg、Ca、Sr、Ba、Sc、Y、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、或Lu、或其組合。
第一覆蓋層108和第二覆蓋層106可藉由原子層沉積(ALD)、電漿增強ALD(PEALD)、化學氣相沉積(CVD)、電漿增強CVD(PECVD)、或濺射法加以沉積。第一覆蓋層108和第二覆蓋層106的厚度可，例如，為約5埃至約200埃之間、約10埃至約30埃之間、約 30埃至約100埃之間、或約100埃和約200埃之間。可選擇第一覆蓋層108和第二覆蓋層106的厚度為提供第一及第二化學元素之適當的供應，其中第一及第二化學元素係用以擴散進入在第一裝置區域100a以及在第二裝置區域100b中之第一高介電係數膜104中，以達到目標的閾電壓偏移。換言之，第一覆蓋層108與第二覆蓋層106的厚度越厚，第一和第二化學元素之可供應量就越大。
藉由可利用圖案化遮罩之標準光微影和蝕刻方法，可選擇性地形成第一覆蓋層108和第二覆蓋層106於第一高介電係數膜104上。圖案轉移可使用一或更多蝕刻步驟，以移除在第一高介電係數膜104上之第一覆蓋層108和第二覆蓋層106之未受保護的部分。該一或更多蝕刻步驟可，例如，包含電漿蝕刻、反應性離子蝕刻(RIE)、或使用在液體溶液中之蝕刻劑物種的濕式蝕刻。該圖案化遮罩可包含光阻。在一些範例中，圖案化遮罩可包含有機遮罩或矽氮化物(SiN)。
圖1B更顯示沉積在第一覆蓋層108與第二覆蓋層106上的替代閘極電極膜114。替代閘極電極膜114可，例如，包含矽(例如，多晶Si或非晶Si)、金屬、或金屬氮化物。
雖然未顯示於圖1B中，但包含例如TiN、TiC、TiCN、TiAlN、TiSiN、TaN、TaC、TaCN、TaAlN、TaSiN、非晶Si、或多晶Si的一或多者之障壁層可形成於替代閘極電極膜114下方或上方，於第一覆蓋層108及第二覆蓋層106上。障壁層之厚度可在例如約50和200埃之間。障壁層可以提供第一覆蓋層108及第二覆蓋層106與任何形成於該障壁膜上之後續的層，例如遮罩層或光阻之物理分離。在熱處理流程期間，障壁層可防止或顯著地減少氧從氣體環境擴散進入第一覆蓋層108及第二覆蓋層106中。
圖1C示意性地顯示高溫熱處理流程105，該流程係執行以使第一化學元素從第一覆蓋層108擴散進入在第一裝置區域100a中之第一高介電係數膜104中，以及使第二化學元素從第二覆蓋層106擴散進入在第二裝置區域100b中之第一高介電係數膜104中。雖然在熱處理流程105示意性地顯示熱係由基板100的上方施加，但熟習本領域者將理解，熱可替代地或可附加地施加至基板100下側。
熱處理流程105可利用基板溫度、時間和氣體環境(例如，含有稀有氣體或N2的惰性氣體環境)，此達成第一化學元素(例如La或Ba)從第一覆蓋層108進入在第一裝置區域100a中之第一高介電係數膜104的目標式擴散，以及第二化學元素(例如，Al)進入在第二裝置區域100b中之第一高介電係數膜104的擴散。在一範例中，熱處理可包含在惰性氣體大氣中的快速熱退火(RTA)，該快速熱退火具有將溫度升高至約800℃和1200℃之間的目標溫度之快速正溫度上升率、隨後維持在該目標溫度、以及後續的快速溫度下降。然而，可使用其它的目標溫度，例如約900℃和1100℃之間、或1000℃和1200℃之間。
圖1D示意性地顯示在熱處理流程105後所得到的膜之結構。第一化學元素從第一覆蓋層108進入在第一裝置區域中之第一高介電係數膜104中的擴散，形成了第一經改質的高介電係數膜112，且第二化學元素進入在第二裝置區域100b中之第一高介電係數膜104中的擴散，形成了第二經改質的高介電係數膜110。
在第一裝置區域100a中的第一高介電係數膜104之化學改質可適合用於調諧形成於第一裝置區域(如NMOS裝置)中之閘極堆疊的有效功函數，且在第二裝置區域100b中的第一高介電係數膜104之化學改質可適合用於調諧形成於第二裝置區域(如PMOS裝置)中之閘極堆疊的有效功函數。
在熱處理流程105後，進一步的處理可包含習知的替換閘極(閘極後製)積體化方案，其係示意性地顯示於圖1E-1H中。該處理包含圖案化在第一裝置區域100a和在第二裝置區域100b中之替代閘極電極膜114，以形成圖案化之替代閘極電極膜115；圖案化第一經改質的高介電係數膜112以形成圖案化之第一經改質的高介電係數膜113；圖案化第二經改質的高介電係數膜110以形成圖案化之第二經改質的高介電係數膜111；以及圖案化介面層102以形成圖案化之介面層103。該處理更包含形成摻雜區117a和117b於基板100中，以及形成相鄰於圖案化之替代閘極電極膜115之側壁間隔件116。側壁間隔件116可包含絕緣材料，例如SiO2，SiN、或SiON。
此後，如圖1F所示，平坦化之介電質膜118係形成於圖1E所示的結構上，且圖案化之替代閘極電極膜115係藉由乾式或濕式蝕刻移除，以形成由側壁間隔件116和圖案化之第一經改質的高介電係數膜113及圖案化之第二經改質的高介電係數膜111所界定的凹陷特徵部120和122。
圖1G示意性地顯示第二高介電係數膜124，其係保形地沉積於圖1F中之結構上，包含在凹陷特徵部120和122內部。第二高介電係數膜124可包含上述用於第一高介電係數膜104之介電質材料的一或更多者，或由上述用於第一高介電係數膜104之介電質材料的一或更多者所組成。根據一實施例，第一高介電係數膜104和第二高介電係數膜124可包含相同的介電材料，例如HfO2。根據另一實施例，第二高介電係數膜124可包含一介電質材料(例如La2O3)或由一介電質材料(例如La2O3)所組成，該介電質材料具有比第一高介電係數膜104(例如HfO2)、圖案化之第一經改質的高介電係數膜113、以及圖案化之第二經改質的高介電係數膜111之介電質材料更高的介電係數。
可使用基板溫度、時間、和氣體環境(例如，含有稀有氣體或N2之惰性氣體環境)對第二高介電係數膜124進行熱處理，此改善第二高介電係數膜124之材料及電性。根據本發明之數個實施例，第二高介電係數膜124可以低於第一高介電係數膜104的熱處理流程105之溫度進行熱處理。在一範例中，第二高介電係數膜124之熱處理可包含，在惰性氣體大氣中的快速熱退火(RTA)，該快速熱退火具有將溫度升高至約600℃和800℃之間的目標溫度之快速正溫度上升率、隨後維持在該目標溫度、以及後續的快速溫度下降。然而，可使用其它的目標溫度，例如約400℃和800℃之間，或400℃和600℃之間。
第一高介電係數膜104之高溫熱處理具有閘極前製積體化方案之特性，且第二高介電係數膜124之低溫熱處理具有閘極後製積體化方案之特性。第一高介電係數膜104之高溫熱處理允許在第一裝置區域100a和第二裝置區域100b中之第一高介電係數膜104的化學改質，且第二高介電係數膜124之低溫熱處理允許形成於第一裝置區域(例如，NMOS 裝置)中之閘極堆疊之有效功函數的進一步調諧，以及形成於第二裝置區域(例如，PMOS裝置)中之閘極堆疊的有效功函數的調諧。
繼續參照圖1G，閘極電極膜126可在第二高介電係數膜124之熱處理之前或之後，形成於該第二高介電係數膜124上。閘極電極膜126可，例如，具有約5nm(奈米)以及約40nm之間，或約5nm和約10nm之間的厚度，且可包含W、WN、WSix、Al、Mo、Ta、TaN、TaSiN、HfN、HfSiN、Ti、TiN、TiSiN、Mo、MoN、Re、Pt、Ru、或Si。
沉積閘極電極膜126後，經平坦化之主體Al金屬128可用於填充凹陷特徵部120和122，且介電質膜130可沉積在經平坦化之膜結構上。介電質膜可，例如，包含SiN、SiC、或SiCN。所產生之膜結構係示意性地顯示於圖1H中。
圖2顯示根據本發明之另一實施例所形成的半導體裝置之示意性剖面圖。圖2中之半導體裝置類似於圖1H中之半導體裝置，惟差別在於相較於形成相鄰於圖案化之第一經改質的高介電係數膜113、圖案化之第二經改質的高介電係數膜111、及圖案化的介面層107的側壁間隔件116，側壁間隔件140係置於圖案化之第一經改質的高介電係數膜119上、圖案化之第二經改質的高介電係數膜121上、以及圖案化之介面層103上。圖2中所示的結構之形成，可藉由在圖案化替代閘極電極膜114期間，使用第一經改質的高介電係數膜112和第二經改質的高介電係數膜110作為蝕刻停止，且其後形成側壁間隔件140於圖案化之第一經改質的高介電係數膜119上以及圖案化之第二經改質的高介電係數膜121上。
圖3顯示根據本發明之另一實施例所形成的半導體裝置之示意性剖面圖。圖3中之半導體裝置類似於圖1H之半導體裝置，惟不同處在於第一高介電係數膜104並未受到在第二裝置區域100b中之第二化學元素的擴散所改質。此可藉由省略圖1B-1C中所示的第二覆蓋層106加以達成。
圖4顯示根據本發明之另一實施例所形成的半導體裝置之示意性剖面圖。圖4所示之半導體裝置類似於圖2中之半導體裝置，惟差別在於第一高介電係數膜104並未受到在第二裝置區域100b中之第二化學元素的擴散所改質。此可藉由省略圖1B-1C中所示的第二覆蓋層106加以 達成。
圖5A-5G顯示用以根據本發明之一實施例形成半導體裝置的處理流程之示意性剖面圖。圖5A-5G中所顯示的處理流程類似於圖1A-1H中所顯示的處理流程，且為求簡明扼要，所有相同或相似的處理步驟和材料之描述將不予重複。
圖5A中之膜結構類似於圖1A中之膜結構，但更包含一障壁層150在第一經改質的高介電係數膜112上和在第二經改質的高介電係數膜110上，以及氧清除層152在障壁層150上。圖5A更顯示沉積在氧清除層152上之替代閘極電極膜114。
氧清除層152包含一化學元素，該化學元素能夠清除來自圖5A所示之材料的氧，包含來自介面層102之氧。氧清除層152可包含金屬層(即零價金屬)。氧清除層152可選自Ti、Ta、Al、Ga、Mg、Ca、Sr、Ba、Sc、Y、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、或Lu、或其組合。可藉由使用在氧清除層152中之化學元素清除氧，可選擇氧清除層152之厚度以提供對於介面層102之期望的減少或消除。在熱處理流程期間，藉由從介面層102進入氧清除層152中的氧擴散以減少或消除介面層102。
障壁層150可，例如，包含TiN、TiC、TiCN、TiAlN、TiSiN、TaN、TaC、TaCN、TaAlN、TaSiN、非晶Si、或多晶矽之一或更多者。障壁膜之厚度可為例如約50至200埃之間。障壁層150可以提供第一覆蓋層108及第二覆蓋層106與任何形成於該障壁膜上之後續的層，例如遮罩層或光阻之物理分離。在熱處理流程期間，障壁層150可防止或顯著地減少氧從氣體環境擴散至第一覆蓋層108及第二覆蓋層106。根據另一實施例，可省略障壁層150。
圖5B示意性地顯示高溫熱處理流程105，該處理係執行以使第一化學元素從第一覆蓋層108擴散進入在第一裝置區域100a中之第一高介電係數膜104中，以及使第二化學元素從第二覆蓋層106擴散進入在第二裝置區域100b中之第一高介電係數膜104中。此外，在熱處理流程105期間，氧物種從介面層102(例如SiO2)擴散，通過第一高介電係數膜104、第一覆蓋層108、第二覆蓋層106、和障壁層150，進入氧清除層 152，從而減少或消除介面層102之厚度。此外，在熱處理流程105期間，氧清除層152可清除來自氣態處理環境擴散通過其它材料層的氧。即使在高溫熱處理流程105或在氧大氣中退火後，此氧之清除依然能維持恆定或幾乎恆定的裝置閾電壓。藉由減少介面層102之厚度或完全將之消除，複合閘極堆疊之有效氧化物厚度(EOT)係減少，從而提高了複合閘極堆疊之可擴展性和場效應電晶體之性能。
圖5C示意性地顯示在熱處理流程後所產生的膜結構。從第一覆蓋層108進入第二裝置區域中之第一高介電係數膜104的第一化學元素之擴散，形成第一經改質的高介電係數膜112，且進入在第二裝置區域100b中之第一高介電係數膜104的第二化學元素之擴散，形成第二經改質的高介電係數膜110。來自圖5B中之介面層102係受到氧清除層142之清除特性而使厚度減少或被消除。此外，氧清除層142係被氧化以形成氧化層144。
在熱處理流程105後，進一步之處理可包含習知的替代閘極(閘極後製)積體化方案。該處理包含圖案化在第一裝置區域100a和第二裝置區域100b中之替代閘極電極膜114；圖案化氧化層144、第一經改質的高介電係數膜112、以及第二經改質的高介電係數膜110；形成摻雜區域117a和117b於基板100中；形成相鄰於圖案化之替代閘極電極膜115的側壁間隔件116。所產生之結構係示意性地顯示於圖5D中。
其後，如圖5E所描繪，平坦化之介電質膜118係形成於圖5D中之結構上，且圖案化之替代閘極電極膜115係藉由乾式或濕式蝕刻移除，以形成由側壁間隔件116和圖案化之第一經改質的高介電係數膜113及圖案化之第二經改質的高介電係數膜111所界定的凹陷特徵部120和122。
接著，該結構係如上圖1G-1H所述地接受進一步處理，以形成示意性地顯示於圖5F中的半導體裝置。
圖6顯示根據本發明之另一實施例所形成的半導體裝置之示意性剖面圖。圖6中之半導體裝置類似於圖5H之半導體裝置，惟差別在於相較於形成鄰近圖案化之第一經改質的高介電係數膜113和圖案化之第二經改質的高介電係數膜111的側壁間隔件116，側壁間隔件140係置於圖 案化之第一經改質的高介電係數膜119上以及圖案化之第二經改質的高介電係數膜121上。圖6所示的結構之形成，可藉由在圖案化替代閘極電極膜114期間，使用第一經改質的高介電係數膜112和第二經改質的高介電係數膜110作為蝕刻停止，以及其後形成側壁間隔件140於圖案化之第一經改質的高介電係數膜119上以及圖案化之第二經改質的高介電係數膜121上。
圖7顯示根據本發明之另一實施例所形成的半導體裝置之示意性剖面圖。圖7中之半導體裝置類似於圖5F之半導體裝置，惟差別在於第一高介電係數膜104未由在第二裝置區域100b中之第二化學元素的擴散所改質。此可藉由省略圖5A-5B中所示的第二覆蓋層106而達成。
圖8顯示根據本發明之另一實施例所形成的半導體裝置之示意性剖面圖。圖8之半導體裝置類似於圖6之半導體裝置，惟差別在於第一高介電係數膜104未受到在第二裝置區域100b中之第二化學元素的擴散所改質。此可藉由省略圖5A-5B中所示的第二覆蓋層106而達成。
已針對用於半導體裝置和用以形成半導體裝置之方法的數個實施例進行描述。前述對於本發明之實施例的描述係為了說明和描述之目的而提供。並非意圖使之為詳盡無遺或將本發明限制為所揭露之精確形式。本實施方式和以下請求項包含用於描述性之目的的用語，且不應被解釋為限制性。例如，如本文中所使用之用語「上」(包含在請求項中)並未要求基板「上」的膜為直接位於基板上並與該基板直接接觸；除非另有說明，否則該膜及該基板之間可有第二膜或其他結構。
熟習本領域之技術者可理解，根據上述教示，許多修改和變化均為可能。熟習本領域之技術者將認識圖式中所顯之各種組件之各種組合及替換均等物。因此欲使本發明之範圍不受該詳細實施方式之限制，而是由隨附之請求項所限制。
100‧‧‧基板
100a‧‧‧第一裝置區域
100b‧‧‧第二裝置區域
101‧‧‧淺溝槽隔離部
103‧‧‧圖案化的介面層
111‧‧‧圖案化之第二經改質的高介電係數膜
113‧‧‧圖案化之第一經改質的高介電係數膜
116‧‧‧側壁間隔件
117a‧‧‧摻雜區
117b‧‧‧摻雜區
118‧‧‧平坦化之介電質膜
124‧‧‧第二高介電係數膜
126‧‧‧閘極電極膜
128‧‧‧主體Al金屬
130‧‧‧介電質膜

Claims (21)

  1. 一種形成半導體裝置的方法，包含：提供一基板，該基板包含第一和第二裝置區域以及該基板上之介面層；沉積一第一高介電係數膜於該第一和第二裝置區域中之該介面層上；形成一包含第一化學元素之第一覆蓋層於該第一裝置區域中之該第一高介電係數膜上；沉積一替代閘極電極膜於該第一和第二裝置區域中；以第一熱處理溫度熱處理該第一高介電係數膜，以使該第一化學元素從該第一覆蓋層擴散進入該第一裝置區域中之該第一高介電係數膜中，以形成第一經改質的高介電係數膜；圖案化該第一和第二裝置區域中之該替代閘極電極膜；形成相鄰於該圖案化之替代閘極電極膜之複數側壁間隔件；移除該圖案化之替代閘極電極膜以形成由該第一和第二裝置區域中之該等側壁間隔件所界定的複數凹陷特徵部；沉積一第二高介電係數膜於該等凹陷特徵部中；以及沉積一閘極金屬膜於該第二高介電係數膜上。
  2. 如申請專利範圍第1項之形成半導體裝置的方法，其中該第一覆蓋層包含一介電質材料，且該第一化學元素係選自Mg、Ca、Sr、Ba、Sc、Y、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、或Lu、或其組合。
  3. 如申請專利範圍第1項之形成半導體裝置的方法，其中該圖案化該替代閘極電極膜更包含圖案化該第一經改質的高介電係數膜。
  4. 如申請專利範圍第1項之形成半導體裝置的方法，更包含：形成一含有第二化學元素之第二覆蓋層於該第二裝置區域中之該高介電係數膜上，其中該第二化學元素係不同於該第一化學元素，且其中該熱 處理該第一高介電係數膜更使該第二化學元素從該第二覆蓋層擴散進入該第二裝置區域中之該第一高介電係數膜中，以形成第二經改質的高介電係數膜。
  5. 如申請專利範圍第4項之形成半導體裝置的方法，其中該第二覆蓋層包含一金屬層，且該第二化學元素係選自Ti、Ta、Al、Ga、Mg、Ca、Sr、Ba、Sc、Y、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、或Lu、或其組合。
  6. 如申請專利範圍第4項之形成半導體裝置的方法，更包含：形成一氧清除層於該第一高介電係數膜上，其中該熱處理該第一高介電係數膜更將氧從該介面層清除，以消除或減少該介面層之厚度。
  7. 如申請專利範圍第6項之形成半導體裝置的方法，其中該氧清除層係選自Ti、Ta、Al、Ga、Mg、Ca、Sr、Ba、Sc、Y、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、或Lu、或其組合。
  8. 如申請專利範圍第1項之形成半導體裝置的方法，更包含以低於該第一熱處理溫度之第二熱處理溫度熱處理該第二高介電係數膜。
  9. 如申請專利範圍第1項之形成半導體裝置的方法，其中該基板更包含一分隔該第一和第二裝置區域之淺溝槽隔離部(STI)。
  10. 如申請專利範圍第1項之形成半導體裝置的方法，其中該第一和第二裝置區域包含用於NMOS和PMOS之複數摻雜區。
  11. 如申請專利範圍第1項之形成半導體裝置的方法，更包含：形成一氧清除層於該第一覆蓋層上，其中該熱處理該第一高介電係數膜將氧從該介面層清除，以消除或減少該介面層之厚度。
  12. 如申請專利範圍第11項之形成半導體裝置的方法，其中該氧清除層係選自Ti、Ta、Al、Ga、Mg、Ca、Sr、Ba、Sc、Y、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、或Lu、或其組合。
  13. 如申請專利範圍第11項之形成半導體裝置的方法，更包含：形成包含第二化學元素之第二覆蓋層於該第二裝置區域中之該高介電係數膜上，其中該第二化學元素係不同於該第一化學元素，且其中該熱處理該第一高介電係數膜更使該第二化學元素從該第二覆蓋層擴散進入該第二裝置區域中之該第一高介電係數膜中，以形成第二經改質的高介電係數膜。
  14. 如申請專利範圍第13項之形成半導體裝置的方法，其中該第二覆蓋層包含一金屬層，且該第二化學元素係選自Ti、Ta、Al、Ga、Mg、Ca、Sr、Ba、Sc、Y、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、或Lu、或其組合。
  15. 如申請專利範圍第13項之形成半導體裝置的方法，其中該圖案化該替代閘極膜更包含圖案化該第二經改質的高介電係數膜。
  16. 一種藉由申請專利範圍第1項之形成半導體裝置的方法所形成之半導體裝置。
  17. 一種形成半導體裝置的方法，包含：提供一基板，該基板包含第一和第二裝置區域以及該基板上之介面層；沉積一第一高介電係數膜於該第一和第二裝置區域中之該介面層上；形成一包含第一化學元素之第一覆蓋層於該第一裝置區域中之該第一高介電係數膜上；形成一包含第二化學元素之第二覆蓋層於該第二裝置區域中之該高介電係數膜上，其中該第二化學元素係不同於該第一化學元素； 形成一氧清除層於該第一和第二覆蓋層上；沉積一替代閘極電極膜於該第一和第二裝置區域中；以第一熱處理溫度熱處理該第一高介電係數膜，以使該第一化學元素從該第一覆蓋層擴散進入該第一裝置區域中之該第一高介電係數膜中，以形成第一經改質的高介電係數膜，以及使該第二化學元素從該第二覆蓋層擴散進入該第二裝置區域中之該第一高介電係數膜中，以形成第二經改質的高介電係數膜，其中該熱處理該第一高介電係數膜更清除來自該介面層之氧，以消除或減少該介面層之厚度；圖案化該第一和第二裝置區域中之該替代閘極電極膜；形成相鄰於該圖案化之替代閘極電極膜之複數側壁間隔件；移除該圖案化之替代閘極電極膜，以形成由該第一和第二裝置區域中之該等側壁間隔件所界定的複數凹陷特徵部；沉積一第二高介電係數膜於該等凹陷特徵部中；以及沉積一閘極金屬膜於該第二高介電係數膜上。
  18. 如申請專利範圍第17項之形成半導體裝置的方法，其中該第一覆蓋層包含一介電質材料，且該第一化學元素係選自Mg、Ca、Sr、Ba、Sc、Y、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、或Lu、或其組合。
  19. 如申請專利範圍第17項之形成半導體裝置的方法，其中該第二覆蓋層包含一金屬層，且該第二化學元素係選自Ti、Ta、Al、Ga、Mg、Ca、Sr、Ba、Sc、Y、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、或Lu、或其組合。
  20. 如申請專利範圍第17項之形成半導體裝置的方法，其中該氧清除層係選自Ti、Ta、Al、Ga、Mg、Ca、Sr、Ba、Sc、Y、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、或Lu、或其組合。
  21. 如申請專利範圍第17項之形成半導體裝置的方法，更包含： 以低於該第一熱處理溫度之第二熱處理溫度熱處理該第二高介電係數膜。
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