TW201436038A - 製造結構的方法 - Google Patents

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Abstract

本發明係關於一種製造結構(3)之方法，該結構依次包含支撐基板(2)、介電層(10)、作用層(11)、多晶矽分離層(20)，此方法包含以下步驟：a)提供供體基板，b)在該供體基板中形成脆化區，c)提供該支撐結構(2)，d)在該支撐基板(2)上形成該分離層(20)，e)形成該介電層(10)，f)裝配該供體基板(1)及該支撐基板(2)，g)沿該脆化區使該供體基板(1)斷裂，h)使該結構(3)經受至少10分鐘之強化退化，該製造方法值得注意之處在於該步驟d)係藉由以下方式執行，即該分離層(20)之該多晶矽展現完全隨機的晶粒取向，且在於該強化退化係在嚴格高於950℃且低於1200℃之溫度下執行。

Description

製造結構的方法
本發明係關於一種製造結構之方法，該結構依次包含支撐基板、介電層、用半導體材料製造之作用層、插入支撐基板與介電層之間的所謂的多晶矽分離層。本發明亦關於一種結構，其依次包含電阻率大於預定值之支撐基板、介電層、用半導體材料製造之作用層、插入支撐基板與介電層之間的所謂的多晶矽分離層。
該類結構尤其適合於高頻(high-frequency；HF)應用，亦即高於100MHz之應用，例如用於具有幾GHz之數量級的工作頻率之積體電路的射頻(radio-frequency；RF)應用，支撐基板為高電阻的，亦即預定電阻率值大於500Ω.cm。
根據先前技術、特別根據文件FR 2 953 640(下文D1)已知的一種製造方法包含以下步驟：a)提供用該半導體材料製造之供體基板，b)在供體基板中形成脆化區以便在脆化區之任一側定界供體基板之第一部分與第二部分，第一部分意欲形成作用層，c)提供電阻率大於預定值之支撐基板，d)在支撐基板上形成分離層，e)在供體基板之第一部分上及/或在分離層上形成介電層，f)穿過介電層與分離層中間來裝配供體基板及支撐基板，g)沿脆化區使供體基板斷裂以便獲得結構，h)在步驟g)之後，使結構經受至少10分鐘之強化退化。
如D1中所說明，在步驟h)期間在低於950℃之溫度下執行強化退化，以使得所施加之熱量收支不足以使分離層之多晶矽轉變成單晶矽。對於分離層而言，為了保持結構的電阻率在RF應用中令人滿 意，不轉變成單晶矽為必要的。
D1強調限制強化退化之持續時間及/或溫度會在裝配步驟f)期間所產生之界面中產生脆化之事實。D1藉由能夠增強結構內聚力的中間處理，諸如電漿處理來補救此缺點。
本發明旨在提供一種用於省掉此等中間處理之替代方案。
為此目的，本發明係關於一種製造結構之方法，該結構依次包含支撐基板、介電層、用半導體材料製造之作用層、插入支撐基板與介電層之間的所謂的多晶矽分離層，該製造方法包含以下步驟：a)提供用該半導體材料製造之供體基板，b)在供體基板中形成脆化區以便在脆化區之任一側定界供體基板之第一部分與第二部分，第一部分意欲形成作用層，c)提供電阻率大於預定值之支撐基板，d)在支撐基板上形成分離層，e)在供體基板之第一部分上及/或在分離層上形成介電層，f)穿過介電層與分離層中間來裝配供體基板及支撐基板，g)沿脆化區使供體基板斷裂以便獲得結構，h)在步驟g)之後，使結構經受至少10分鐘之強化退化， 該製造方法值得注意之處在於步驟d)係藉由以下方式執行，即分離層之多晶矽在面對支撐基板之分離層的至少一部分厚度上展現完全隨機的晶粒取向，且在於強化退化係在步驟h)期間在嚴格高於950℃且低於1200℃之溫度下執行。
多晶矽存在三種類型之形態：- 隨機型形態，亦即在任何方向上具有隨機的結晶晶粒取向，- 柱型形態，亦即偏好在大體實質上垂直之方向上具有結晶晶粒取向，用[111]指示，- 介於隨機形態與柱形態之間的混合形態。
因此，在適合於分離層之多晶矽在面對支撐基板之分離層的至少一部分厚度上展現完全隨機的晶粒取向(亦即等軸晶粒)之條件下執 行步驟d)。
根據一種執行形式，在適合於分離層之多晶矽在分離層之至少10%厚度上，較佳在分離層之至少25%厚度上展現完全隨機的晶粒取向之條件下執行步驟d)。
申請人已出乎意料地發現，在面對支撐基板之分離層之一部分上的多晶矽之該種形態使得結構在步驟h)期間經受強化退化成為可能，其中相比於先前技術，熱量收支增加而不使分離層之多晶矽轉變成單晶矽。因此有可能在嚴格高於950℃之溫度下對分離層之多晶矽的該種形態執行強化退化，且由此省掉中間處理，諸如來自先前技術之電漿處理。
根據一種執行模式，分離層之多晶矽在分離層之實質上所有厚度上展現完全隨機的晶粒取向。
因此，有可能使結構在步驟h)期間經受強化退化，其中相比於先前技術具有最大熱量收支而不使分離層之多晶矽轉變成單晶矽。
根據一種執行形式，步驟d)包含在大氣壓下及在800℃與1050℃之間，較佳850℃的沈積溫度下進行分離層之氣相化學沈積之步驟d1)。
因此，用於步驟d)之該等條件使得形成其中的多晶矽展現完全隨機的晶粒取向之分離層成為可能。
有利地，在反應性氣體消耗下以飽和狀態下之生長速率執行步驟d1)，反應性氣體優先為三氯矽烷與氫氣，二者比率優先為1：6。
因此，該等條件尤其有利於形成其中的多晶矽展現完全隨機的晶粒取向之分離層。
根據一種執行形式，在步驟h)期間在高於1000℃之溫度下執行至少1小時之強化退化，優先在高於1100℃之溫度下執行至少2小時之強化退化。
因此，可將該等熱量收支施加於結構上而不使分離層之多晶矽轉變成單晶矽，且使得在裝配步驟f)期間增強所產生之界面成為可能。
在一種執行模式中，分離層具有大於或等於所謂的臨界厚度(用ec指示)之厚度(用e指示)，在臨界厚度以下，就二次諧波產生而言，結構展現低於預定值之射頻功率，且在臨界厚度以上，就二次諧波產生而言，結構展現高於或等於預定值之射頻功率，預定值之絕對值較佳在85dBm與105dBm之間，絕對值甚至更優先地等於90dBm。
因此，申請人已發現就二次諧波產生而言，射頻效能位準主要受分離層之最小厚度控制。
根據一種執行形式，分離層之厚度滿足以下關係：ec e<10 ec，優先地ec e5 ec，甚至更優先地ec e2 ec。
有利地，支撐基板之電阻率的預定值大於或等於3000Ω.cm。
因此，申請人已發現自支撐基板之此電阻率值來看，就衰減及串擾而言，射頻效能位準與分離層無關，然而就二次諧波產生而言，效能位準仍然主要受分離層之厚度控制，其中支撐基板具有固定電阻率。
根據一個特徵，該方法包含在步驟f)之前，對分離層之多晶矽進行熱氧化之步驟。
因此，所形成之該種氧化物層可促進裝配步驟f)，特別當藉由分子附著來執行此裝配時。
根據一種執行模式，支撐基板包含適合於將支撐基板與分離層之間的結晶網狀結構去耦之去耦層，該分離層係在步驟d)期間在去耦層上形成。
因此，此去耦層避免分離層之多晶矽轉變成單晶矽。
去耦層優先為源自支撐基板之原生氧化物。
因此，申請人已發現該種去耦層尤其非常有利於形成其中的多晶矽展現完全隨機的晶粒取向之分離層。
本發明亦關於一種結構，其依次包含電阻率大於預定值之支撐基板、介電層、用半導體材料製造之作用層、插入支撐基板與介電層之間的所謂的多晶矽分離層，該結構值得注意之處在於分離層之多晶矽在面對支撐基板之分離層之至少一部分厚度上展現完全隨機的晶粒取向，且在於分離層之多晶矽展現介於180nm與250nm之間，較佳介於180nm與200nm之間的平均晶粒尺寸。「平均尺寸」應理解為意謂對分離層之所有厚度求平均所得之尺寸。
因此，根據本發明之該種結構經由結合分離層之多晶矽之隨機型形態與最小晶粒尺寸來展現優良的機械耐受強度。
根據本發明之該種結構可源自強化結構之熱處理，強化熱處理能夠在嚴格高於950℃且低於1200℃之溫度下執行至少10分鐘，強化退化能夠在高於1000℃之溫度下執行至少1小時或甚至在高於1100℃之溫度下執行至少2小時。
有利地，分離層之多晶矽在分離層之實質上所有厚度上展現完全隨機的晶粒取向。
在一個實施例中，分離層具有大於或等於所謂的臨界厚度(用ec指示)之厚度(用e指示)，在臨界厚度以下，就二次諧波產生而言，結構展現低於預定值之射頻功率，且在臨界厚度以上，就二次諧波產生而言，結構展現大於或等於預定值之射頻功率，該預定值之絕對值較佳在85dBm與105dBm之間，絕對值甚至更優先地等於90dBm。
因此，申請人已發現就二次諧波產生而言，射頻效能位準主要受分離層之最小厚度控制。
根據一種執行形式，分離層之厚度滿足以下關係：ec e10 ec，優先地ec e5ec，甚至更優先地ec e2ec。
有利地，支撐基板之電阻率的預定值大於或等於3000Ω.cm。
因此，申請人已發現，自支撐基板之此電阻率值來看，就衰減及串擾而言，射頻效能位準與分離層無關，然而就二次諧波產生而言，效能位準仍然主要受分離層之厚度與支撐基板之固定電阻率控制。
參見附圖，自根據本發明之方法的一個實施例之以下描述，其他特徵與優點將變得顯而易見，該實施例係作為非限制性實例給出，其中：- 圖1A至圖1G說明製造根據本發明之結構的方法之各種步驟，- 圖2為存在去耦層之結構的局部視圖，- 圖3為具有另一去耦層之圖2的執行方案之變型，- 圖4為根據本發明之結構的橫截面圖，其說明電阻率測試之實施。
圖1A至圖1G中所說明之製造方法為製造結構3之方法，該結構依次包含支撐基板2、介電層10、用半導體材料製造之作用層11、插入支撐基板2與介電層10之間的所謂的多晶矽分離層20。
製造方法包含圖1A中所說明之步驟a)，該步驟係提供用該半導體材料製造之供體基板1。供體基板1之半導體材料可為矽。
製造方法包含圖1B中所說明之步驟e)，該步驟係在供體基板1上形成介電層10。介電層10可為二氧化矽。此介電層10可由供體基板1之熱氧化而形成，或已藉由沈積，習知地藉由熟習此項技術者所熟知的氣相化學沈積技術中之一者(縮寫為CVD及LPCVD(代表「化學蒸氣沈積」及「低壓化學蒸氣沈積」))而形成。
製造方法包含圖1C中所說明之步驟b)，該步驟係在供體基板1中形成脆化區13以便在脆化區13之任一側定界供體基板1之第一部分11及第二部分12，第一部分11意欲形成作用層。在步驟b)期間，較佳藉 由植入諸如氫及/或氦之物質而形成脆化區13。可植入單一物質，諸如氫，但亦可連續植入複數種物質，諸如氫及氦。植入參數(基本上為劑量及能量)係根據物質及供體基板1之性質來確定。
製造方法包含圖1D中所說明之步驟c)，該步驟係提供電阻率大於預定值之支撐基板2。電阻率之最小預定值習知地為500Ω.cm。支撐基板2可用矽製造。此支撐基板2具有以下特徵：已經歷能夠賦予其大於500Ω.cm或甚至大於1000Ω.cm，甚至更佳大於2000Ω.cm或甚至更優先地大於3000Ω.cm之電阻率的熱處理。在本發明之製造方法的情形中，在製造支撐基板2時或隨後，此熱處理可已被實施。根據一個替代方案，可用具有低氧含量之材料製造支撐基板2以賦予其大於500Ω.cm之電阻率。
製造方法包含圖1E中所說明之步驟d)，該步驟係在支撐基板2上形成分離層20。步驟d)包含在大氣壓下及在介於800℃與1050℃之間，較佳為850℃之沈積溫度下進行分離層之氣相化學沈積(亦即PECVD型沈積)之步驟d1)。步驟d1)係在反應性氣體消耗下以飽和狀態下之生長速率執行。因此，步驟d)係藉由以下方式執行，即分離層20之多晶矽在分離層20之全部或一部分厚度上展現完全隨機的晶粒取向，或者換言之，分離層20之多晶矽在分離層20之全部或一部分厚度上具有等軸晶粒。
製造方法包含圖1F中所說明之步驟f)，該步驟係穿過介電層10與分離層20中間來裝配供體基板1及支撐基板2。步驟f)可藉由分子附著型黏結來執行。
在裝配步驟f)之前且在拋光分離層20之自由表面的可選步驟(未說明)之後，分離層20具有大於或等於所謂的臨界厚度(用ec指示)之厚度(用e指示)，在臨界厚度以下，就二次諧波產生而言，結構3展現低於預定值之射頻功率，且在臨界厚度以上，就二次諧波產生而言，結 構3展現大於或等於預定值之射頻功率，該預定值之絕對值較佳在85dBm與105dBm之間，絕對值甚至更優先地等於90dBm。分離層20之厚度滿足以下關係：ec e10 ec，優先地ec e5 ec，甚至更優先地ec e2 ec。作為一實例，分離層20之臨界厚度為約1μm。當製造方法包含在步驟f)之前對分離層20之多晶矽進行熱氧化之步驟時，分離層之臨界厚度為約3.5μm。在不存在分離層20之多晶矽的熱氧化之情況下，申請人已揭示就二次諧波產生而言，射頻功率之位準。換言之，當超過臨界厚度時，就二次諧波產生而言，射頻功率實質上等於預定值。應注意在存在分離層20之多晶矽的熱氧化之情況下已觀測不到此位準。
製造方法包含步驟g)，該步驟係沿脆化區13使供體基板1斷裂以便獲得圖1G中所說明之結構3。
製造方法包含步驟h)，該步驟係在步驟g)之後使結構3經受至少10分鐘之強化退化，強化退化係在嚴格高於950℃且低於1200℃之溫度下在步驟h)期間執行。強化退化可在步驟h)期間在高於1000℃之溫度下執行至少1小時，或甚至在高於1100℃之溫度下執行至少2小時。
在圖1G中所說明之結構3中，分離層20之多晶矽在步驟h)之後展現介於180nm與250nm之間，優先地介於180nm與200nm之間的平均晶粒尺寸，該尺寸取決於所採用之熱量收支。
如圖2中所說明，支撐基板2可包含適合於將支撐基板2與分離層20之間的結晶網狀結構去耦之去耦層21，分離層20係在步驟d)期間在去耦層21上形成。當支撐基板2用矽製造時，去耦層21可為具有濃度梯度之層，其展現不同於矽之網格參數。此網格參數差異例如大於5%。在任何情況下，此去耦層21均不應含有純單晶矽。亦可用諸如SiC或SiGe之IV-IV材料製造去耦層21。
此外，分離層20憑藉其孔腔及晶粒接點使以下成為可能： - 截獲使電阻率下降之污染物(B、P、Ca、Na等)，- 對在介電層10下所含之電荷形成障壁。
如圖3中所示，亦有可能形成另一去耦層21，以使得分離層20被夾在兩個去耦層21之間。當作用層11用單晶矽製造時，另一去耦層21可避免使分離層20之多晶矽轉變成來自作用層11之單晶矽。
在圖4中，目的為測試根據本發明所獲得之結構的電阻率。
此特徵一方面係使用熟知的所謂的「4PP」(代表「四點探針」)法來實現，即藉由使用4個通過整個結構之電極。
第二方法稱為「SRP」且亦為熟知的，該方法可繪製電阻率隨著穿過斜面之深度而變化的趨勢，如圖4所示。
顯然，上文所述之本發明的執行模式決不構成限制。在不以任何方式脫離本發明之構架的情況下，在其他執行變型中可另外添加細節及改進。
1‧‧‧供體基板
2‧‧‧支撐基板/支撐結構
3‧‧‧結構
10‧‧‧介電層
11‧‧‧第一部分/作用層
12‧‧‧第二部分
13‧‧‧脆化區
20‧‧‧分離層
21‧‧‧去耦層
2‧‧‧支撐基板/支撐結構
3‧‧‧結構
10‧‧‧介電層
11‧‧‧第一部分/作用層
20‧‧‧分離層

Claims (16)

  1. 一種製造結構(3)之方法，該結構依次包含支撐基板(2)、介電層(10)、用半導體材料製造之作用層(11)、插入該支撐基板(2)與該介電層(10)之間的所謂的多晶矽分離層(20)，該製造方法包含以下步驟：a)提供用該半導體材料製造之供體基板(1)，b)在該供體基板(1)中形成脆化區(13)以便在該脆化區(13)之任一側定界該供體基板(1)之第一部分(11)及第二部分(12)，該第一部分(11)意欲形成該作用層，c)提供電阻率大於預定值之該支撐基板(2)，d)在該支撐基板(2)上形成該分離層(20)，e)在該供體基板(1)之該第一部分(11)上及/或在該分離層(20)上形成該介電層(10)，f)經由在中間夾有該介電層(10)與該分離層(20)之情況下來裝配該供體基板(1)及該支撐基板(2)，g)沿該脆化區(13)使該供體基板(1)斷裂以便獲得該結構(3)，h)在步驟g)之後，使該結構(3)經受至少10分鐘之強化退化，該製造方法之特徵在於步驟d)係藉由以下方式執行，即該分離層(20)之該多晶矽在面對該支撐基板(2)之該分離層(20)之至少一部分厚度上展現完全隨機的晶粒取向，且在於該強化退化係在步驟h)期間在嚴格高於950℃且低於1200℃之溫度下執行。
  2. 如請求項1之方法，其中該分離層(20)之該多晶矽在該分離層(20)之實質上所有厚度上展現完全隨機的晶粒取向。
  3. 如請求項1或2之方法，其中該步驟d)包含在大氣壓下且在介於800℃與1050℃之間，較佳為850℃之沈積溫度下進行該分離層(20)之氣相化學沈積之步驟d1)。
  4. 如請求項3之方法，其中該步驟d1)係在反應性氣體消耗下以飽和狀態下之生長速率執行，該反應性氣體優先地為三氯矽烷與氫 氣。
  5. 如請求項1或2之方法，其中該強化退化係在該步驟h)期間在高於1000℃之溫度下執行至少1小時，優先地在高於1100℃之溫度下執行至少2小時。
  6. 如請求項1或2之方法，其中該分離層(20)具有大於或等於所謂的臨界厚度(用ec指示)之厚度(用e指示)，在該臨界厚度以下，就二次諧波產生而言，該結構(3)展現低於預定值之射頻功率，且在該臨界厚度以上，就二次諧波產生而言，該結構(3)展現大於或等於該預定值之射頻功率，該預定值之絕對值較佳在85dBm與105dBm之間，絕對值甚至更優先地等於90dBm。
  7. 如請求項6之方法，其中該分離層(20)之厚度滿足以下關係：ec e10 ec，優先地ec e5 ec，甚至更優先地ec e2 ec。
  8. 如請求項1或2之方法，其中該支撐基板(2)之該電阻率的該預定值大於或等於3000Ω.cm。
  9. 如請求項1或2之方法，其中其包含在步驟f)之前對該分離層(20)之該多晶矽進行熱氧化之步驟。
  10. 如請求項1或2之方法，其中該支撐基板(2)包含適合於將該支撐基板(2)與該分離層(20)之間的結晶網狀結構去耦之去耦層(21)，該分離層(20)係在步驟d)期間在該去耦層(21)上形成。
  11. 如請求項1或2之方法，其中該去耦層(21)為源自該支撐基板(2)之原生氧化物。
  12. 一種結構(3)，其依次包含電阻率大於預定值之支撐基板(2)、介電層(10)、用半導體材料製造之作用層(11)、插入該支撐基板(2)與該介電層(10)之間的所謂的多晶矽分離層(20)，該結構(3)之特徵在於該分離層(20)之該多晶矽在面對該支撐基板(2)之該分離層(20)之至少一部分厚度上展現完全隨機的晶粒取向，且在於該分 離層(20)之該多晶矽展現介於180nm與250nm之間，較佳介於180nm與200nm之間的平均晶粒尺寸。
  13. 如請求項12之結構(3)，其中該分離層(20)之該多晶矽在該分離層(20)之實質上所有厚度上展現完全隨機的晶粒取向。
  14. 如請求項12或13之結構(3)，其中該分離層(20)具有大於或等於所謂的臨界厚度(用ec指示)之厚度(用e指示)，在該臨界厚度以下，就二次諧波產生而言，該結構(3)展現低於預定值之射頻功率，且在該臨界厚度以上，就二次諧波產生而言，該結構(3)展現大於或等於該預定值之射頻功率，該預定值之絕對值較佳在85dBm與105dBm之間，絕對值甚至更優先地等於90dBm。
  15. 如請求項14之結構(3)，其中該分離層(20)之厚度滿足以下關係：ec e10 ec，優先地ec e5 ec，甚至更優先地ec e2 ec。
  16. 如請求項12或13之結構(3)，其中該支撐基板(2)之該電阻率的該預定值大於或等於3000Ω.cm。
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