TWI766128B - 利用可移除結構移轉一層之方法 - Google Patents

利用可移除結構移轉一層之方法 Download PDF

Info

Publication number
TWI766128B
TWI766128B TW107141709A TW107141709A TWI766128B TW I766128 B TWI766128 B TW I766128B TW 107141709 A TW107141709 A TW 107141709A TW 107141709 A TW107141709 A TW 107141709A TW I766128 B TWI766128 B TW I766128B
Authority
TW
Taiwan
Prior art keywords
layer
separable
vertical wall
transfer method
surface layer
Prior art date
Application number
TW107141709A
Other languages
English (en)
Other versions
TW201926515A (zh
Inventor
米榭 布以爾
Original Assignee
法商索泰克公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 法商索泰克公司 filed Critical 法商索泰克公司
Publication of TW201926515A publication Critical patent/TW201926515A/zh
Application granted granted Critical
Publication of TWI766128B publication Critical patent/TWI766128B/zh

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304Mechanical treatment, e.g. grinding, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/7806Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate
    • H01L21/7813Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate leaving a reusable substrate, e.g. epitaxial lift off
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185Joining of semiconductor bodies for junction formation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/7806Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Micromachines (AREA)
  • Decoration By Transfer Pictures (AREA)
  • Thin Film Transistor (AREA)

Abstract

本發明涉及一種用於從一可分離結構(100)移轉一表面層之方法,其包括以下步驟: a) 提供該可分離結構(100),其包含: • 一載體底材(10); • 一可分離層(20),其沿著一主要平面(x, y)被設置在該載體底材(10)上並包含彼此分離的複數個立壁(21),每一立壁(21)具有至少一側邊垂直於該主要平面(x, y); • 一表面層(30),其沿著該主要平面(x, y)被設置在該可分離層(20)上, b) 施加一機械負荷,所述機械負荷被設定成使該些立壁(21)往與所述側邊相交的方向彎曲,直到該些立壁(21)機械地斷裂,以將該表面層(30)從該載體底材(10)分離。

Description

利用可移除結構移轉一層之方法
本發明涉及移轉薄層之領域,該薄層可用於微電子、光學、微系統之應用。更詳細而言,本發明係關於一可分離結構,其可被用於移轉或處理薄層。
許多應用,尤其是在微電子、光學或微系統領域中,皆需要使用設置在特定底材上(例如薄、有彈性、金屬、絕緣等底材)之一薄層(其可能包含構件)。這些特定底材並非總是與用於製作薄層之製程及/或將構件集成至所述薄層之製程相容。
因此,較有利者為能夠將一薄層(其可包含或不包含集成構件)從相容於上述製程之一初始底材,移轉至具有目標應用所需特性之一特定目標底材。
許多方法可將製作於一初始底材上的一薄層移轉至一目標底材。
一些移轉方法包含將薄層(其被設置在初始底材上)接合至目標底材,接著以機械或化學方法移除該初始底材,從而將該薄層移轉至目標底材。此方法的主要缺點在於初始底材耗損的相關成本,以及容易在移轉期間對該薄層造成負面影響之侷限的機械及化學處理。
其他方法則是在初始底材中,於薄層與初始底材間設置一層或一弱化界面,接著對該層或該弱化界面施予機械應力或施加化學處理,以使該薄層從初始底材分離;已被接合至目標底材之薄層,將在分離操作後被移轉至目標底材上。在文件FR2748851、FR2823599或FR2823596中,皆描述了上述方法。
這些方法的缺點主要是其分離步驟(將刀具插入已接合之初始底材與目標底材之間、使該二底材承受極大伸張應力及/或將該二底材浸入化學溶液中)容易對該薄層造成負面影響。此外,分離有時會在交界處或其他層的位置發生,而不是在該弱化層發生,因為欲將機械應力及/或化學侵蝕準確施加到弱化界面或弱化層之操作,其本身即具有潛在的難度。
其他方法,例如藉由雷射(雷射剝離)使一界面分離之方法,因需要使用透明底材(最終底材或初始載體底材),故限制了可應用的領域。
本發明係關於一種替代解決方案,其目的為克服上述全部或部分缺點。本發明一標的為製作能在可分離層位置處分離之一可分離結構,其可用於移轉或處理層。
本發明係關於一種用於從一可分離結構移轉一表面層之方法,其包括以下步驟: a) 提供該可分離結構,其包含: • 一載體底材; • 一可分離層,其沿著一主要平面被設置在該載體底材上且包含彼此分離的複數個立壁,每一立壁具有至少一側邊垂直於該主要平面; • 一表面層,其沿著該主要平面被設置在該可分離層上, b) 施加一機械負荷,所述機械負荷被設定成使該些立壁往與所述側邊相交的方向彎曲,直到該些立壁機械地斷裂,以將該表面層從該載體底材分離。
根據本發明之有利的特徵,可以單獨實施或以任何可行的組合來實施: • 該些立壁依照一預定網格分佈在該主要平面中; • 該些立壁之所述預定網格使得在該主要平面中存在至少一橫向方向與每一立壁之一側邊形成非零的角度; • 每一立壁包含由該立壁之長度及高度所界定之兩個縱向側邊,以及由該立壁之寬度及高度所界定之兩個橫向側邊,該些縱向及橫向側邊垂直於該主要平面; • 每一立壁之長度大於每一立壁之寬度,且其中所述橫向方向與每一立壁之一縱向側邊形成非零的角度; • 步驟b)中之機械負荷為在所述橫向方向上施加至該可分離層之一剪力(shearing force); • 所述剪力係通過一滾輪之方式施加,該滾輪以一預定接觸力在該主要平面中沿著所述橫向方向在該可分離結構上方逐步前進; • 步驟b)中之機械負荷為在所述橫向方向上施加至該可分離結構之一衝擊力; • 步驟b)中之機械負荷為在所述橫向方向上施加至該可分離結構且能夠使該些立壁振動之一振動波; • 該主要平面中每一立壁之寬度介於0.1與10微米之間; • 每一立壁靠近該載體底材之下部寬度,小於每一立壁靠近該表面層之上部寬度; • 垂直於該主要平面之立壁之高度介於0.5與5微米之間; • 每一立壁之寬度位於該主要平面中,且每一立壁之高度垂直於該主要平面,且高寬比大於1,較佳者大於5; • 在步驟a)中提供之該可分離結構之可分離層,係透過局部蝕刻設置在該載體底材上之一氧化矽層而形成; • 在步驟a)中提供之該可分離結構之可分離層,係透過局部蝕刻該載體底材而形成; • 該載體底材為矽製; • 步驟a)包括將該表面層移轉到該可分離層,其方式為將一施體底材接合到該可分離層並薄化該施體底材以形成該表面層; • 步驟a)包括在該表面層上形成微電子構件; • 該移轉方法包括在步驟b)之前切割該表面層以界定出待移轉之複數個局部表面層之步驟; • 該移轉方法包括在步驟b)之前進行一步驟a’),其包含將該表面層接合至一目標底材; • 該移轉方法包括在使表面層分離之步驟b)後進行一步驟c),其包括移除可分離層的殘留物,以露出該表面層之分離面; • 步驟c)包括在該表面層之分離面上進行微電子步驟。
在以下說明中,圖式裡相同的元件符號可代表同性質之元件。
該些圖式,為了可讀性,係不按比例繪製之概要示意。更詳細而言,相對於x軸和y軸代表的橫向尺寸,z軸代表的層厚度不符比例。
本發明係關於一種用於從一可分離結構100移轉一表面層30之方法。
根據本發明之移轉方法首先包含一步驟a),其提供該可分離結構100。
該可分離結構100包含一載體底材10。該底材可選自與微電子製程相容之材料(例如矽、二氧化矽、玻璃等)。該底材較有利者為矽製,該材料普遍用於半導體產業。舉例而言,該載體底材10可為一晶圓形狀,其直徑在100及450毫米之間,厚度在介於250及850微米之間。
該可分離結構100亦包含一可分離層20,,其沿著一主要平面被設置在該載體底材10上,所述主要平面與圖1所示之平面(x, y)平行;為了便於說明,該主要平面以下稱為「主要平面(x, y)」。
根據本發明之可分離層20包含複數個立壁21,其分佈在主要平面(x, y)中,且每一立壁21具有至少一側邊垂直於該主要平面。
每一立壁21亦具有稱為「上部表面」之部分,其與表面層30直接接觸或透過一中間層與表面層30接觸,以及稱為「下部表面」之部分,其與載體底材10直接接觸或透過一中間層與載體底材10接觸。所述上部及下部表面與主要平面(x, y)平行,且可具有不同形狀:舉例而言,該些表面可為正方形(圖2d)、長方形(圖2a、圖2b、圖2c)、任意多邊形(圖2f)、圓形(圖2e)、橢圓形(圖2e)、弧形(圖2e)等。圖2a至圖2f所繪示之立壁21之示例為圖1所示平面XY剖面之頂視圖。
視上部及下部表面形狀而定,每一立壁21具有一個或多個側邊。在立壁21具有圓形上部及下部表面的情況中,所述立壁21形成一圓柱,因此該立壁之單一側邊為圓柱形表面,其垂直於主要平面(x, y)。具有橢圓上部及下部表面之立壁21,其沿著該橢圓的最大尺寸包含二側邊,稱為「縱向側邊」。最後,其他立壁21大多數包括四個側邊:由該立壁之長度L及高度h所界定之兩個縱向側邊,以及由該立壁21之寬度l及高度h所界定之兩個橫向側邊。每一立壁21之長度L及寬度l平行於主要平面(x, y),而高度h位於z軸上,其垂直於主要平面(x, y)。
應注意的是,如圖2a至圖2f所示,並非所有立壁21之縱向側邊皆為共平面(coplanar)。
作為示例,立壁21之長度範圍可從數十微米至數公分,寬度範圍可從0.1微米至10微米,甚至數十微米,高度可在約0.5微米及5微米之間,或甚至大於5微米。每一立壁21之高寬比(height-to-width ratio)可有利地大於或等於1,或甚至大於5。
立壁21彼此分離,且其端部以間隔2(圖2a至圖2f)分開。
立壁21可有利地依照一預定網格分佈在該主要平面(x, y)中。所謂預定應理解為,該些立壁21之分佈(即其形狀、立壁彼此間的相對位置安排、立壁彼此間的間隔)並非完全隨機。因此,立壁21之網格具有一定的有序特徵。
根據一第一選擇,該可分離結構100之可分離層20,係透過局部蝕刻設置在該載體底材10上之一層25而形成(圖3)。該層25可有利地由氧化矽組成。該層被沉積在載體底材10上(圖3a),其沉積方式可為熱生長(若載體底材10為矽製)或化學沉積(電漿輔助化學氣相沈積法、低壓化學氣相沉積法等)。設置在氧化矽層25表面之一光罩40可允許立壁21所在的區域被遮蔽(圖3b)。未被遮蔽的區域將透過乾式蝕刻法(例如電漿或反應離子刻蝕法(RIE))或濕式蝕刻法(例如以氫氟酸為主的化學侵蝕)加以蝕刻。蝕刻完成後,光罩40將被移除,並形成可分離層20(圖3c),其設有彼此分離的立壁21(立壁的端部之間存在間隔2),該些立壁以空區22彼此分隔。
根據一第二選擇,步驟a)提供之可分離結構100之可分離層20,係透過局部蝕刻載體底材10而形成(圖4)。設置在載體底材10表面之光罩40允許立壁21所在的區域被遮蔽(圖4b)。未被遮蔽的區域則以乾式蝕刻法或濕式蝕刻法進行蝕刻。蝕刻完成後,光罩40將被移除,且載體底材在10的上部形成可分離層20 (圖4c),其設有彼此分離的立壁21(立壁的端部之間存在間隔2),該些立壁以空區22彼此分隔。
根據一第三選擇,步驟a)提供之可分離層20在高度上形狀不對稱:立壁21在下部212之寬度可有利地小於其在上部211之寬度。
可分離層20可透過局部蝕刻設置在載體底材10上之一層25而形成(如圖5所示),或局部蝕刻該載體底材10而形成(未示於圖中)。設置在該層25表面之一光罩40允許立壁21所在的區域被遮蔽(圖5a)。未遮蔽的區域將以非等向蝕刻(例如RIE),使該層25厚度的第一部分被蝕去,以在上部211中製作出直的立壁21側邊(圖5b)。接著,對未遮蔽的區域進行等向性蝕刻(例如透過等向性乾式蝕刻法或氫氟酸濕式蝕刻法),以在每一立壁21之下部212形成一狹窄部(narrowing)。藉由使用稱為「聚合反應性離子蝕刻法(polymerizing RIE process)」的非等向蝕刻操作,其使側邊鈍化以抵抗蝕刻並因此至少部分地保護了上部211免受等向性氫氟酸蝕刻,該些立壁21之下部212可有利地在上部211不受侵蝕的情況下進行蝕刻。該些蝕刻步驟完成後,光罩40將被移除,並形成可分離層20(圖5c),其設有形狀不對稱且彼此分離的立壁21(立壁的端部之間存在間隔2),該些立壁以空區22彼此分隔。
該些形狀不對稱的立壁21是有利的,因其上部211較寬,提供了較大的接合區,因此為設置於可分離層20上之表面層30提供更有利的機械支撐,此如下文所述。而且,該些形狀不對稱的立壁21因狹窄部的存在而可促進在下部212處的分離;該分離步驟將在下文詳述。
該可分離結構100亦包含一表面層30,其沿著主軸(x, y)被設置在可分離層20上(圖1)。
旨在從可分離結構100分離之表面層30可具有一厚度,其在數百奈米與數百微米之間,所述厚度取決於應用之領域。表面層可由一原始層(virgin layer)組成,該原始層由一種材料或一材料堆疊,及/或包含或不含構架的一結構化層(structured layer)所組成。構成表面層30的一或多種材料可選自半導體材料(例如矽、鍺、矽鍺、碳化矽等等)、壓電材料(例如石英、LiTaO3 、LiNbO3 、氮化鋁等)、絕緣體、導體等等。
根據用於製作表面層30之一選項,步驟a)包含將所述表面層30移轉至可分離層20(圖6)。所述移轉可透過將設置在載體底材10上之可分離層(圖6a)接合至一施體底材3上(圖6b),並薄化該施體底材3以形成表面層30(圖6c)。
該接合操作可透過與表面層30處理加工所用化學和熱處理相容之任何鍵合技術進行。詳言之,該接合操作可透過習知技術之直接分子鍵合的方法進行。施體底材3可視需要包含一額外層35,其用於直接接合至可分離層20(圖6b)。該額外層35,舉例而言,可由氧化矽製成。在鍵合操作前,待接合之表面可經過乾處理(例如電漿活化)及/或濕處理(化學清潔)以提升其品質及界面強度。界面強度可經由施加一熱處理而有利地提升。
接著,施體底材3將經過一薄化步驟,而表面層30將於所述薄化步驟完成時形成(圖6c)。此薄化步驟可利用不同習知技術進行,詳細而言: • Smart-Cut®方法,這方法尤其適合用於形成非常薄的層(厚度通常小於或等於1微米):這方法是基於在接合步驟前將氣態物種植入施體底材3的待接合表面處,以形成一弱化的埋置平面;在接合後的分離步驟中,使施體底材3沿著該弱化平面分離,這樣便只有該薄層30保持與載體底材10連接。 • 化學機械薄化法,其包含機械研磨、化學機械拋光及化學蝕刻,主要適合用於形成厚度在數微米至數十微米,甚至數百微米之間的層。
當然,上述技術並非詳盡無遺,其他習知技術亦可用於薄化施體底材3並加工表面層30。
應注意的是,可分離層20之主要平面(x, y)中的立壁21分佈可適應被移轉之表面層30的厚度和剛性。在一薄表面層的情況下,需注意要減少立壁21之間的空區22的尺寸,以及立壁21端部之間的間隔2的尺寸。
立壁21之密度係被選定成讓可分離層20在經歷各種(熱、機械或化學)處理過程後,能賦予表面層30良好機械強度,所述處理預計施加於可分離層20上以製作該表面層30。詳言之,立壁21覆蓋主要平面(x, y)中載體底材10總面積的2%至40%。
此外,由於可分離層20包含彼此分離之立壁21,分隔立壁21之空區22彼此互通,且與該結構100外之環境互通。假設可分離層20被製作成涵蓋在整個可分離結構100,那麼在表面層30的任一側施加壓力都沒有區別,這有利於表面層30在其製作過程中的機械強度。
根據另一製作選項,步驟a)亦包括在該表面層30上形成微電子構件50(圖6d)。所述微電子構件50可以是透過半導體領域中常規製作技術實現之主動或被動構件。
根據本發明之移轉方法另外包含一步驟b),其係向該可分離結構100施加一機械負荷。所述機械負荷(如圖7b之箭頭所繪示)被設定成使該可分離層20之立壁21彎曲(圖7b),直到該些立壁機械地斷裂(圖7c):該些立壁21之斷裂將使表面層30從載體底材10分離。
在本說明書中,該些立壁21之「彎曲」(即屈曲)應理解為立壁21的一或多個側邊(其在高度方向上垂直)至少一部分的變形。因此,該些立壁21之彎曲可對應於立壁21因在高度h方面彎曲(簡單的凹形、凸形或S形複合曲率)而變形,或對應於立壁21因傾斜偏離其初始位置而有至少一部分變形。
每一立壁21之彎曲發生在與該立壁21之(至少一)側邊相交的方向上。在圖7所繪示例中,立壁21的彎曲變形沿著y軸發生,而立壁21之一側邊在初始位置上是與平面(x, z)平行的。
根據本發明之移轉方法可視需要在步驟b)之前進行一步驟a’),其包含將表面層30接合至一目標底材60(圖8a)。
此目標底材60可選自目標應用領域中任何可取得且與表面層30接合相容之底材。目標底材60的特定特性(物理、熱、電等)係經過選定,以增強已形成或待形成在表面層30上之構件50的效能。在本發明的移轉方法之步驟b)完成時(圖8b),表面層30將從該可分離結構100之載體底材10分離,並被移轉至目標底材60上(圖8c)。
舉例而言,在射頻構件領域中,較有利者為將具有射頻構件50之一表面層30移轉到由高度絕緣材料(例如玻璃)形成之目標底材60上。
在根據本發明之移轉方法的情況下,目標底材60的存在將形成表面層30的機械支撐,此有助於將機械負荷施加到可分離結構100上。
根據本移轉方法之步驟b)之一第一實施方式,立壁21之有序網格使得在該主要平面(x, y)中存在至少一橫向方向DT 與每一立壁21之一側邊形成非零的角度。如圖2a至圖2f所繪示,立壁21之每一種預定網格在該主要平面(x, y)中存在至少一橫向方向DT 與每一立壁21之(至少一)側邊形成非零的角度。雖然只有一橫向方向DT 繪示於圖中,但根據圖式其他橫向方向DT 顯然存在。
本發明有利的是,當立壁21之長度大於寬度且包含縱向側邊時,該(至少一)橫向方向DT 可被選定成與每一立壁21之一縱向側邊形成非零的角度。更詳細而言,橫向方向DT 與每一立壁21、21a、21b、21c之一縱向側邊所在之縱向平面PL 、PLa 、PLb 、PLc 形成非零的角度(圖2a、2b、2c、2d、2f),或與通過每一立壁21d端部之縱向平面PLd 形成非零的角度(圖2e)。
在此情況下,步驟b)中之機械負荷較有利者為沿著所述該些(或其中一個)橫向方向DT 施加至該可分離層20之一剪力(shearing force)。
詳言之,每一橫向方向DT 對應於一方向,立壁21在此方向上已被弱化,因此容易剪切:施加在可分離層在20上的剪力機械應力可容易地使每一立壁21彎曲。如上所述,該彎曲可造成立壁21之側邊(較佳者為縱向側邊)因彎曲而變形,或造成立壁21傾斜偏離其初始位置。
相反地,在縱向方向上(亦即在縱向平面PL 中所包含的方向或與縱向平面PL 共平面的方向)施加剪力機械應力使立壁21彎曲的效率非常低:與(一或多個)橫向方向DT 不同,在這樣的縱向方向中,可分離層20更能抵抗剪力。
透過對可分離結構100施加一整體靜力(overall static force,繪示於圖7a與圖8a),可使可分離層20承受剪力。
作為示例,用於抓住表面層20或目標底材60(若存在的話)之一工具,以及用於抓住載體底材10之一工具,可各自在所選定的橫向方向DT 上,朝著相反的方向施加一力量,以在可分離層20位置處產生剪力。該剪切應力將使立壁21彎曲,直到其機械地斷裂。
根據一變化例,透過對可分離結構100施加一漸進靜力(gradual static force),可使可分離層20承受剪力。
詳細而言,該漸進靜力可透過一滾輪5之方式傳遞,該滾輪以一預定接觸力在該主要平面(x, y)中沿著所述橫向方向DT 在該可分離結構100上方逐步前進。
在圖9所繪示之示例中,一滾輪5壓在目標底材60之背面,並因其旋轉而在所述背面逐步前進(圖9a)。所述可分離結構100之載體底材10之背面被固持在一固定支架上。隨著滾輪5前進,滾輪5之接觸力將使立壁21傾斜或彎曲。該接觸力被設定成可導致立壁斷裂。如圖9b及圖9c所繪示,在滾輪5實質上垂直正下方的可分離層20區域中,立壁21逐步斷裂,直到立壁21在可分離層20的整個範圍內皆斷裂時,即實現完全分離。
根據另一變化例,步驟b)中之機械負荷為在所述橫向方向DT 上施加至可分離結構100之一衝擊力。
作為示例,此衝擊力可施加在可分離結構100之邊緣,且該衝擊力可由一種以點狀且有時間限制方式施加的力(機械衝擊)所組成。由於施加衝擊力的時間極短(毫秒級),因此稱為「衝擊波」的壓縮波將在整個可分離結構100上傳播,並隨著壓縮波的前進而造成可分離層20之立壁21彎曲。因此,立壁21的機械斷裂隨著衝擊波的傳播而逐漸發生。
根據上述任一變化例,本發明移轉方法之第一實施方式之步驟b)使用在總面積為100平方公分的可分離結構100中所形成的可分離層20作為示例。其立壁21之高度為5微米、寬度為0.5微米、長度為10公分,彼此間隔為20微米。因此,該可分離層20由約5000個平行六面體形狀之立壁21形成。該些立壁21為矽製。
施加在100平方公分的總力(total force)為15kN及25kN之間(即施加到每一立壁21的力約在3N及5N之間),可使矽立壁21之彎曲變形大於其理論上的機械故障(mechanical failure)耐受力。在實踐中,明顯更小的總力可使立壁21因彎曲而機械地斷裂,這是因為立壁21的製作期間引入的初始斷裂及/或因使用下部212有狹窄部之不對稱形狀立壁21所致。
根據此移轉方法之步驟b)之一第二實施方式,施加到可分離層20之機械負荷係因振動而產生,該振動之運動主要位於主要平面(x, y)中。其振動波能使立壁21振動。
作為示例,可使用接合至載體底材10之一振動板。其振動運動較佳者為在橫向方向DT 上發生,此方向上的振動可弱化可分離層20。
該振動將使每一立壁21重複彎曲:每一立壁21將因設置在該可分離層20上方之表面層30(可能再加上目標底材60)的質量,而受到大量的慣性力(inertial force)。
在此第二實施方式的情況下,回到上述可分離層20的示例:總面積為100平方公分之一可分離結構100;高度為5微米、寬度為0.5微米、長度為10公分,且彼此間隔為20微米之矽立壁21。設想一矽表面層30,其厚度從0.1微米至100微米不等。
使立壁振動的一振動波,其振幅約為1微米,其頻率被選定成接近共振頻率,在大約19 MHz(用於0.1微米厚之表面層)和大約420 kHz之間(用於100微米厚之表面層),將能夠產生約3N之慣性力並施加到每一立壁21上。如上所述,使用這樣的力,可使矽立壁21的變形大於其理論上的機械故障耐受力。
因此,在此移轉方法之步驟b)之第一或第二實施方式中,由於可分離層20之特殊屬性,被設定成使該些立壁21彎曲之機械負荷因此而表現出合理的振幅。這有利於在移轉過程中維持表面層30之完整性,尤其是在將其從載體底材10上分離時。此外,由於施加到可分離結構100的機械負荷幾乎沒有或沒有表現出牽引分力(沿著圖式中的z軸),因此在移轉過程中損壞表面層30的風險較小。另外,分離表面層30所需的機械負荷之總力(主要是剪力)實質上小於分離表面層30本來必須施加的牽引撕裂力。
根據本發明之移轉方法可有利地包括在步驟b)使表面層30分離之後進行一步驟c),其包括移除可分離層20之殘餘物21’(圖7c、圖8c、圖9c)。詳言之,移除可分離層殘餘物21’可包括蝕刻所述殘餘物21’,接著進行清潔,以露出表面層30之分離面。該分離面可以直接是該表面層30的表面,或是額外層35之表面,該額外層是在將表面層30移轉至可分離層20以形成可分離結構100時引入。
步驟c)亦可有利地包括移除遺留在載體底材10上之可分離層20殘餘物。因此,載體底材10可被重新使用,以形成新的可分離結構100。
步驟c)可視需要地包括在該表面層30之分離面上進行微電子步驟。該些步驟可包括: • 在表面層30之分離面上(可直接在表面層30之自由表面上,或在額外層35之自由表面上)製作全部或部分構件;或 • 在表面層30之分離面上製作全部或部分構件,使其面對已經存在於表面層30相對面上之構件50,以形成,舉例而言,雙閘極CMOS電晶體;或 • 在表面層30之分離面上形成電接點,使其連接至已經存在於表面層30另一表面上之構件50。
整體而言,本移轉方法在需要移轉或處理表面層30的多種應用中非常有用。
表面層30能以大尺寸層的形式被移轉或處理,即尺寸為,舉例而言,直徑為100毫米至450毫米的圓形晶圓。
包含在總表面層中的多個局部表面層30,亦能以晶片的形式被單獨移轉或處理;所述晶片的尺寸範圍,舉例而言,每一側可從數百微米至數毫米。
在此情況下,提供含有總表面層(可能再加上構件50)之可分離結構100之步驟a)包括一切割(dicing)步驟,以界定出待移轉之每一局部表面層30。切割路徑穿過表面層的整個厚度,並有利地進入或完全穿過可分離層20。該切割路徑也可視需要進入載體底材10。
在步驟b)中,機械負荷被施加到至少一局部表面層30。因此,吾人能從可分離結構100局部分離個別晶片(整個表面層的局部區域)。
舉例而言,在機械負荷為振動波的情況下,可將一負荷施加到所欲分離之局部表面層(晶片)上;可透過添加預定質量、沉積一特定層,或是點狀機械應力等方式,局部施加負荷。其頻率對應於局部表面層下方立壁21之共振頻率(該共振頻率取決於立壁21上方的層的質量)之一振動,可讓位於所述局部表面層下方之立壁21振動,直到其斷裂為止。從而讓晶片能夠從可分離結構100上個別分離。
當然,本發明不限於所述之實施方式,且對於實施例所為之各種變化,均落入以下申請專利範圍所界定之範疇。
2‧‧‧間隔3‧‧‧施體底材5‧‧‧滾輪10‧‧‧載體底材20‧‧‧可分離層21‧‧‧立壁21’‧‧‧可分離層殘餘物22‧‧‧空區25‧‧‧氧化矽層30‧‧‧表面層35‧‧‧額外層40‧‧‧光罩50‧‧‧微電子構件60‧‧‧目標底材100‧‧‧可分離結構211‧‧‧上部212‧‧‧下部
以下關於本發明之實施方式,將更清楚說明本發明其他特徵和優點,實施方式係參照所附圖式提供,其中: - 圖1繪示根據本發明之可分離結構之剖視圖; - 圖2a至圖2f繪示根據本發明之可分離結構之可分離層之數種實施示例之平面圖(平面XY概要繪示於圖1); - 圖3(a、b、c)、圖4(a、b、c)及圖5(a、b、c)繪示根據本發明形成可分離結構之可分離層之步驟; - 圖6(a、b、c 、d)繪示根據本發明製作可分離結構之步驟; - 圖7(a、b、c)、8(a、b、c)及圖9(a、b、c)繪示根據本發明之移轉製程步驟。
10‧‧‧載體底材
20‧‧‧可分離層
21‧‧‧立壁
21’‧‧‧可分離層殘餘物
30‧‧‧表面層
35‧‧‧額外層
100‧‧‧可分離結構

Claims (17)

  1. 一種用於從一可分離結構(100)移轉一表面層(30)之方法,包括以下步驟:a)提供該可分離結構(100),其包含:‧一載體底材(10);‧一可分離層(20),其沿著一主要平面(x,y)被設置在該載體底材(10)上並包含彼此分離的複數個立壁(21),每一立壁(21)具有至少一側邊垂直於該主要平面(x,y);‧一表面層(30),其沿著該主要平面(x,y)被設置在該可分離層(20)上,b)施加一機械負荷,所述機械負荷被設定成使該些立壁(21)往與所述側邊相交的方向彎曲,直到該些立壁(21)機械地斷裂,以將該表面層(30)從該載體底材(10)分離,且其中步驟a)包括將該表面層(30)移轉到該可分離層(20),其方式為將一施體底材(3)接合到該可分離層(20)並薄化該施體底材(3)以形成該表面層(30)。
  2. 如申請專利範圍第1項之移轉方法,其中該些立壁(21)依照一預定網格分佈在該主要平面(x,y)中。
  3. 如申請專利範圍第2項之移轉方法,其中該些立壁(21)之所述預定網格使得在該主要平面(x,y)中存在至少一橫向方向(DT)與每一立壁(21)之一側邊形成非零的角度。
  4. 如申請專利範圍第3項之移轉方法,其中每一立壁(21)包含由該立壁之長度(L)及高度(h)所界定之兩個縱向側邊,以及由該立壁之寬度(l)及高度(h)所界定之兩個橫向側邊,該些縱向及橫向側邊垂直於該主要平面(x,y)。
  5. 如申請專利範圍第4項之移轉方法,其中每一立壁(21)之長度(L)大於每一立壁(21)之寬度(l),且其中所述橫向方向(DT)與每一立壁(21)之一縱向側邊形成非零的角度。
  6. 如申請專利範圍第3至5項中任一項之移轉方法,其中步驟b)中之機械負荷為在所述橫向方向(DT)上施加至該可分離層(20)之一剪力(shearing force)。
  7. 如申請專利範圍第6項之移轉方法,其中所述剪力係通過一滾輪(5)之方式施加,該滾輪(5)以一預定接觸力在該主要平面(x,y)中沿著所述橫向方向(DT)在該可分離結構(100)上方逐步前進。
  8. 如申請專利範圍第3至5項中任一項之移轉方法,其中步驟b)中之機械負荷為在所述橫向方向(DT)上施加至該可分離結構(100)之一衝擊力。
  9. 如申請專利範圍第3至5項中任一項之移轉方法,其中步驟b)中之機械負荷為在所述橫向方向(DT)上施加至該可分離結構(100)且能夠使該些立壁(21)振動之一振動波。
  10. 如申請專利範圍第1項之移轉方法,其中該主要平面(x,y)中每一立壁(21)之寬度(l)介於0.1與10微米之間。
  11. 如申請專利範圍第1項之移轉方法,其中每一立壁(21)靠近該載體底材(10)之下部(212)寬度,小於每一立壁(21)靠近該表面層(30)之上部(211)寬度。
  12. 如申請專利範圍第1項之移轉方法,其中垂直於該主要平面(x,y)之該些立壁(21)之高度(h)介於0.5與5微米之間。
  13. 如申請專利範圍第1項之移轉方法,其中每一立壁(21)之寬度(l)位於該主要平面(x,y)中,且每一立壁(21)之高度(h)垂直於該主要平面(x,y),且其中高寬比大於1,較佳者大於5。
  14. 如申請專利範圍第1項之移轉方法,其中在步驟a)中提供之該可分離結構(100)之可分離層(20),係透過局部蝕刻設置在該載體底材(10)上之一氧化矽層(25)而形成。
  15. 如申請專利範圍第1項之移轉方法,其中在步驟a)中提供之該可分離結構(100)之可分離層(20),係透過局部蝕刻該載體底材(10)而形成。
  16. 如申請專利範圍第1項之移轉方法,其中步驟a)包括在該表面層(30)上形成微電子構件(50)。
  17. 如申請專利範圍第1項之移轉方法,其包括在步驟b)之前切割該表面層(30)以界定出待移轉之複數個局部表面層之步驟。
TW107141709A 2017-12-07 2018-11-22 利用可移除結構移轉一層之方法 TWI766128B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
??1761759 2017-12-07
FR1761759A FR3074960B1 (fr) 2017-12-07 2017-12-07 Procede de transfert d'une couche utilisant une structure demontable
FR1761759 2017-12-07

Publications (2)

Publication Number Publication Date
TW201926515A TW201926515A (zh) 2019-07-01
TWI766128B true TWI766128B (zh) 2022-06-01

Family

ID=61802076

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107141709A TWI766128B (zh) 2017-12-07 2018-11-22 利用可移除結構移轉一層之方法

Country Status (7)

Country Link
US (1) US11222824B2 (zh)
EP (1) EP3721470A1 (zh)
CN (1) CN111527590B (zh)
FR (1) FR3074960B1 (zh)
SG (1) SG11202005329XA (zh)
TW (1) TWI766128B (zh)
WO (1) WO2019110886A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3108439B1 (fr) 2020-03-23 2022-02-11 Soitec Silicon On Insulator Procede de fabrication d’une structure empilee

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201037789A (en) * 2009-04-06 2010-10-16 Canon Kk Semiconductor device and method for manufacturing smiconductor device
US7951691B2 (en) * 2006-03-14 2011-05-31 Institut Fuer Mikroelektronik Stuttgart Method for producing a thin semiconductor chip comprising an integrated circuit
US20110131847A1 (en) * 2009-12-08 2011-06-09 Brian Acworth Art display system and method
US20110294281A1 (en) * 2008-11-19 2011-12-01 Agency For Science, Technology And Research Method of at least partially releasing an epitaxial layer
TW201203544A (en) * 2010-02-05 2012-01-16 Semiconductor Energy Lab Semiconductor device and method for manufacturing the same
TW201436038A (zh) * 2012-12-14 2014-09-16 Soitec Silicon On Insulator 製造結構的方法
TW201513223A (zh) * 2008-04-25 2015-04-01 Semiconductor Energy Lab 半導體裝置及其製造方法
TW201533790A (zh) * 2013-12-12 2015-09-01 Semiconductor Energy Lab 剝離方法及剝離裝置
US20160307792A1 (en) * 2012-09-27 2016-10-20 Infineon Technologies Austria Ag Method for Manufacturing a Semiconductor Substrate
US20170005224A1 (en) * 2015-07-01 2017-01-05 Sensor Electronic Technology, Inc. Substrate Structure Removal

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2748851B1 (fr) 1996-05-15 1998-08-07 Commissariat Energie Atomique Procede de realisation d'une couche mince de materiau semiconducteur
FR2823596B1 (fr) 2001-04-13 2004-08-20 Commissariat Energie Atomique Substrat ou structure demontable et procede de realisation
FR2823599B1 (fr) 2001-04-13 2004-12-17 Commissariat Energie Atomique Substrat demomtable a tenue mecanique controlee et procede de realisation
FR2830983B1 (fr) * 2001-10-11 2004-05-14 Commissariat Energie Atomique Procede de fabrication de couches minces contenant des microcomposants
DE602004010117D1 (de) * 2004-09-16 2007-12-27 St Microelectronics Srl Verfahren zur Hestellung von zusammengestzten Halbleiterplättchen mittels Schichtübertragung
DE102008056175A1 (de) * 2008-11-06 2010-05-12 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Strahlung emittierenden Dünnschichtbauelements und Strahlung emittierendes Dünnschichtbauelement
JP5577456B2 (ja) * 2010-04-21 2014-08-20 コミサリア ア レネルジ アトミク エ オウ エネルジ アルタナティヴ 少なくとも1層のマイクロテクノロジカル層の移行方法
WO2013141561A1 (ko) * 2012-03-19 2013-09-26 서울옵토디바이스주식회사 에피층과 성장 기판 분리 방법 및 이를 이용한 반도체 소자
DE102014116276A1 (de) * 2014-11-07 2016-05-12 Osram Opto Semiconductors Gmbh Epitaxie-Wafer, Bauelement und Verfahren zur Herstellung eines Epitaxie-Wafers und eines Bauelements

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7951691B2 (en) * 2006-03-14 2011-05-31 Institut Fuer Mikroelektronik Stuttgart Method for producing a thin semiconductor chip comprising an integrated circuit
TW201513223A (zh) * 2008-04-25 2015-04-01 Semiconductor Energy Lab 半導體裝置及其製造方法
US20110294281A1 (en) * 2008-11-19 2011-12-01 Agency For Science, Technology And Research Method of at least partially releasing an epitaxial layer
TW201037789A (en) * 2009-04-06 2010-10-16 Canon Kk Semiconductor device and method for manufacturing smiconductor device
US20110131847A1 (en) * 2009-12-08 2011-06-09 Brian Acworth Art display system and method
TW201203544A (en) * 2010-02-05 2012-01-16 Semiconductor Energy Lab Semiconductor device and method for manufacturing the same
US20160307792A1 (en) * 2012-09-27 2016-10-20 Infineon Technologies Austria Ag Method for Manufacturing a Semiconductor Substrate
TW201436038A (zh) * 2012-12-14 2014-09-16 Soitec Silicon On Insulator 製造結構的方法
TW201533790A (zh) * 2013-12-12 2015-09-01 Semiconductor Energy Lab 剝離方法及剝離裝置
US20170005224A1 (en) * 2015-07-01 2017-01-05 Sensor Electronic Technology, Inc. Substrate Structure Removal

Also Published As

Publication number Publication date
US20200388539A1 (en) 2020-12-10
CN111527590B (zh) 2023-09-29
FR3074960A1 (fr) 2019-06-14
WO2019110886A1 (fr) 2019-06-13
SG11202005329XA (en) 2020-07-29
EP3721470A1 (fr) 2020-10-14
TW201926515A (zh) 2019-07-01
FR3074960B1 (fr) 2019-12-06
CN111527590A (zh) 2020-08-11
US11222824B2 (en) 2022-01-11

Similar Documents

Publication Publication Date Title
US8754505B2 (en) Method of producing a heterostructure with local adaptation of the thermal expansion coefficient
KR20070107180A (ko) 기판 강화 방법 및 그 결과물인 디바이스
US20230154755A1 (en) Removable structure used for the transfer or manipulation of layers, and method for transfer of a layer using said removable structure
TWI766128B (zh) 利用可移除結構移轉一層之方法
JP2009226582A (ja) 半導体装置の製造方法
US7067393B2 (en) Substrate assembly for stressed systems
US7264996B2 (en) Method for separating wafers bonded together to form a stacked structure
US20120186741A1 (en) Apparatus for wafer-to-wafer bonding
JP2022043057A (ja) ハイブリッド構造
TWI787565B (zh) 用於移轉表面層至凹穴上之方法
US10118247B2 (en) Method for bonding wafers
US9929035B2 (en) Method of producing a removable wafer connection and carrier for wafer support
TW202029289A (zh) 一種用於製作包含上覆薄膜之凹穴之元件之方法
WO2019122162A1 (en) Method of producing a thin film functional layer
JP2009212887A (ja) 静電振動子及びその使用方法
EP1252028A2 (en) Temporary bridge for micro machined structures
US20100327993A1 (en) Micro mechanical resonator
TW202205522A (zh) 用於製作堆疊結構之方法
JP2004032572A (ja) 圧電振動子の製造方法
JP2024034642A (ja) 振動素子の製造方法
CN114555513A (zh) 反射镜器件的制造方法
US20100032085A1 (en) Method for producing self-supporting membranes
US20130027146A1 (en) Mems vibrator and oscillator