RU2607336C1 - Способ изготовления структуры - Google Patents

Способ изготовления структуры Download PDF

Info

Publication number
RU2607336C1
RU2607336C1 RU2015118945A RU2015118945A RU2607336C1 RU 2607336 C1 RU2607336 C1 RU 2607336C1 RU 2015118945 A RU2015118945 A RU 2015118945A RU 2015118945 A RU2015118945 A RU 2015118945A RU 2607336 C1 RU2607336 C1 RU 2607336C1
Authority
RU
Russia
Prior art keywords
separation layer
support substrate
layer
polycrystalline silicon
predetermined value
Prior art date
Application number
RU2015118945A
Other languages
English (en)
Inventor
Александр ШИБКО
Изабель БЕРТРАНД
Сильвен ПЕРУ
Соташетт ВАН
Патрик РЕНО
Original Assignee
Сойтек
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Сойтек filed Critical Сойтек
Application granted granted Critical
Publication of RU2607336C1 publication Critical patent/RU2607336C1/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Element Separation (AREA)
  • Photovoltaic Devices (AREA)
  • Recrystallisation Techniques (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Использование: для создания высокочастотных структур. Сущность изобретения заключается в том, что способ изготовления структуры, содержащей в определенном порядке опорную подложку, диэлектрический слой, активный слой, выполненный в полупроводниковом материале, так называемый разделительный слой из поликристаллического кремния, помещенный между опорной подложкой и диэлектрическим слоем, причем способ включает следующие этапы: этап обеспечения донорной подложки, выполненной в указанном полупроводниковом материале; этап формирования области охрупчивания в донорной подложке таким образом, чтобы разграничить первую часть и вторую часть донорной подложки на каждой стороне области охрупчивания, при этом первая часть предназначена для формирования активного слоя; этап обеспечения опорной подложки, имеющей удельное сопротивление больше, чем заранее определенное значение; этап формирования разделительного слоя на опорной подложке; этап формирования диэлектрического слоя на первой части донорной подложки и/или на разделительном слое; этап сборки донорной подложки и опорной подложки через промежуточное звено из указанных диэлектрического слоя и разделительного слоя; этап растрескивания донорной подложки по области охрупчивания таким образом, чтобы получить указанную структуру; этап подвергания структуры упрочняющему отжигу по меньшей мере в течение 10 минут после этапа растрескивания; причем указанный способ выполняют таким образом, что поликристаллический кремний разделительного слоя имеет полностью случайную ориентацию зерен по меньшей мере по части толщины разделительного слоя, обращенного к опорной подложке, и так, что упрочняющий отжиг выполняют при температуре строго выше чем 950°С и ниже чем 1200°С. Технический результат: обеспечение возможности создания высокочастотных структур без промежуточных обработок. 2 н. и 14 з.п. ф-лы, 4 ил.

Description

Настоящее изобретение относится к способу изготовления структуры, содержащей в определенном порядке опорную подложку, диэлектрический слой, активный слой, выполненный в полупроводниковом материале, так называемый разделительный слой из поликристаллического кремния, помещенный между опорной подложкой и диэлектрическим слоем. Настоящее изобретение также относится к структуре, содержащей в определенном порядке опорную подложку, имеющую удельное сопротивление больше, чем заранее определенное значение, диэлектрический слой, активный слой, выполненный в полупроводниковом материале, так называемый разделительный слой из поликристаллического кремния, помещенный между опорной подложкой и диэлектрическим слоем.
Такая структура особенно подходит для высокочастотных (ВЧ) применений, другими словами, для применений выше 100 МГц, например радиочастотных (РЧ) применений для интегральных схем с рабочей частотой порядка несколько ГГц, опорная подложка является в высокой степени резистивной, то есть заранее определенное значение удельного сопротивления больше чем 500 Ом⋅см.
Один способ изготовления, известный из уровня техники, в частности из документа FR 2953640 (здесь и далее D1), включает следующие этапы:
a) этап обеспечения донорной подложки, выполненной в указанном полупроводниковом материале;
b) этап формирования области охрупчивания в донорной подложке таким образом, чтобы разграничить первую часть и вторую часть этой донорной подложки на каждой стороне области охрупчивания, при этом первая часть предназначена для формирования активного слоя;
c) этап обеспечения опорной подложки, имеющей удельное сопротивление больше, чем заранее определенное значение;
d) этап формирования разделительного слоя на опорной подложке;
e) этап формирования диэлектрического слоя на первой части донорной подложки и/или на разделительном слое;
f) этап сборки донорной подложки и опорной подложки через промежуточное звено из указанных диэлектрического слоя и разделительного слоя;
g) этап растрескивания донорной подложки по области охрупчивания с обеспечением получения указанной структуры;
h) этап подвергания структуры упрочняющему отжигу по меньшей мере в течение 10 минут после этапа g).
Как указано в D1, упрочняющий отжиг выполняют в течение этапа h) при температуре ниже чем 950°С таким образом, что примененный тепловой баланс не является достаточным для преобразования поликристаллического кремния разделительного слоя в монокристаллический кремний. Очень важно, чтобы разделительный слой не преобразовывался в монокристаллический кремний для того, чтобы сохранять удельное сопротивление структуры, удовлетворительное для РЧ применений.
В D1 подчеркнуто, что ограничение длительности и/или температуры упрочняющего отжига порождает охрупчивание в поверхности контакта, образованной во время этапа f) сборки. D1 устраняет этот недостаток посредством промежуточных обработок, таких как обработка плазмой, способных упрочнять сцепление структуры.
Цель настоящего изобретения состоит в предоставлении альтернативы для того, чтобы обходиться без этих промежуточных обработок.
Для этой цели настоящее изобретение относится к способу изготовления структуры, содержащей в определенном порядке опорную подложку, диэлектрический слой, активный слой, выполненный в полупроводниковом материале, так называемый разделительный слой из поликристаллического кремния, помещенный между опорной подложкой и диэлектрическим слоем, причем указанный способ изготовления включает следующие этапы:
a) этап обеспечения донорной подложки выполненной в указанном полупроводниковом материале;
b) этап формирования области охрупчивания в донорной подложке таким образом, чтобы разграничить первую часть и вторую часть этой донорной подложки на каждой стороне области охрупчивания, при этом первая часть предназначена для формирования активного слоя;
c) этап обеспечения опорной подложки, имеющей удельное сопротивление больше, чем заранее определенное значение;
d) этап формирования разделительного слоя на опорной подложке;
e) этап формирования диэлектрического слоя на первой части донорной подложки и/или на разделительном слое;
f) этап сборки донорной подложки и опорной подложки через промежуточное звено из указанных диэлектрического слоя и разделительного слоя;
g) этап растрескивания донорной подложки по области охрупчивания с обеспечением получения указанной структуры;
h) этап подвергания структуры упрочняющему отжигу по меньшей мере в течение 10 минут после этапа g);
указанный способ изготовления примечателен тем, что этап d) выполняют таким способом, что поликристаллический кремний разделительного слоя имеет полностью случайную ориентацию зерен по меньшей мере по части толщины разделительного слоя, обращенного к опорной подложке, и тем, что упрочняющий отжиг выполняют в течение этапа h) при температуре строго выше чем 950°С и ниже чем 1200°С.
Существуют три типа морфологии поликристаллического кремния:
- морфология случайного типа, то есть со случайной ориентацией кристаллографических зерен в любом направлении,
- морфология столбчатого типа, то есть с ориентацией кристаллографических зерен преимущественно в целом по существу вертикальном направлении, обозначенном [111],
- смешанная морфология между случайной морфологией и столбчатой морфологией.
Таким образом, этап d) выполняют в условиях, подходящих для поликристаллического кремния разделительного слоя, проявляющего полностью случайную ориентацию зерен, то есть равноосные зерна по меньшей мере по части толщины разделительного слоя, обращенного к опорной подложке.
В соответствии с одним вариантом реализации этап d) выполняют в условиях, подходящих для поликристаллического кремния разделительного слоя, проявляющего полностью случайную ориентацию зерен по меньшей мере по 10% от толщины разделительного слоя, предпочтительно по меньшей мере по 25% от толщины разделительного слоя.
Заявитель неожиданно обнаружил, что такая морфология для поликристаллического кремния по части разделительного слоя, обращенного к опорной подложке, обеспечивает возможность подвергания структуры упрочняющему отжигу в течение этапа h) с увеличенным тепловым балансом по сравнению с уровнем техники без преобразования поликристаллического кремния разделительного слоя в монокристаллический кремний. Следовательно, с такой морфологией для поликристаллического кремния разделительного слоя возможно выполнять упрочняющий отжиг при температуре строго выше чем 950°С и тем самым исключить промежуточные обработки, такие как обработка плазмой уровня техники.
В соответствии с одним вариантом реализации поликристаллический кремний разделительного слоя имеет полностью случайную ориентацию зерен по существу по всей толщине разделительного слоя.
Таким образом, можно подвергать структуру упрочняющему отжигу в течение этапа h) с максимальным тепловым балансом по сравнению с уровнем техники без преобразования поликристаллического кремния разделительного слоя в монокристаллический кремний.
В соответствии с одним вариантом реализации этап d) включает этап d1) химического осаждения из паровой фазы разделительного слоя при атмосферном давлении и с температурой осаждения между 800°С и 1050°С, предпочтительно 850°С.
Таким образом, такие условия этапа d) делают возможным формирование разделительного слоя с поликристаллическим кремнием, проявляющим полностью случайную ориентацию зерен.
В предпочтительном варианте реализации изобретения этап d1) выполняют со скоростью роста в насыщенном режиме при сокращении активного газа, причем активные газы, предпочтительно, являются трихлорсиланом и водородом с предпочтительным соотношением 1:6.
Таким образом, такие условия особенно предпочтительны для формирования разделительного слоя с поликристаллическим кремнием, проявляющим полностью случайную ориентацию зерен.
В соответствии с одним вариантом реализации упрочняющий отжиг выполняют в течение этапа h) при температуре выше чем 1000°С по меньшей мере в течение 1 часа, предпочтительно при температуре выше чем 1100°С по меньшей мере в течение 2 часов.
Таким образом, такие тепловые балансы могут быть применены к структуре без преобразования поликристаллического кремния разделительного слоя в монокристаллический кремний и обеспечивают возможность упрочнения поверхности контакта, образованной во время этапа f) сборки.
В одном варианте реализации разделительный слой имеет толщину, обозначенную е, большую, чем так называемая критическая толщина, обозначенная ec, или равную ей, ниже которой структура имеет радиочастотную мощность в понятиях генерации второй гармоники меньше, чем заранее определенное значение, и выше которой структура имеет радиочастотную мощность в понятиях генерации второй гармоники больше, чем заранее определенное значение, или равно ему, при этом указанное заранее определенное значение предпочтительно находится в диапазоне между 85 и 105 дБм как абсолютное значение, более предпочтительно равно 90 дБм как абсолютное значение.
Таким образом, заявитель обнаружил, что уровни радиочастотной производительности в понятиях генерации второй гармоники в основном регулируются минимальной толщиной разделительного слоя.
В соответствии с одним вариантом реализации толщина разделительного слоя удовлетворяет следующему соотношению: ec≤e≤10 ec, предпочтительно ec≤e≤5 ec, более предпочтительно ec≤е≤2 ec.
В предпочтительном варианте реализации изобретения заранее определенное значение удельного сопротивления опорной подложки больше или равно 3000 Ом⋅см.
Таким образом, заявитель обнаружил, что благодаря этому значению удельного сопротивления опорной подложки уровни радиочастотной производительности в понятиях затухания и перекрестных искажений независимы от разделительного слоя, тогда как уровни производительности в понятиях генерации второй гармоники остаются в основном регулируемыми толщиной разделительного уровня с зафиксированной удельной проводимостью опорной подложки.
В соответствии с одним признаком указанный способ включает этап термического окисления поликристаллического кремния разделительного слоя до этапа f).
Таким образом, такой сформированный слой оксида может облегчать этап f) сборки, особенно когда сборку выполняют посредством молекулярной адгезии.
В соответствии с одним вариантом реализации опорная подложка содержит разъединяющий слой, подходящий для разъединения системы связей кристаллической структуры между опорной подложкой и разделительным слоем, при этом разделительный слой формируют в течение этапа d) на указанном разъединяющем слое.
Таким образом, разъединяющий слой предотвращает преобразование поликристаллического кремния разделительного слоя в монокристаллический кремний.
В предпочтительном варианте реализации изобретения, разъединяющий слой является естественным оксидом, полученным из опорной подложки.
Таким образом, заявитель обнаружил, что такой разъединительный слой вполне особенно способствует формированию разделительного слоя из поликристаллического кремния, который имеет полностью случайную ориентацию зерен.
Настоящее изобретение также относится к структуре, содержащей в определенном порядке опорную подложку, имеющую удельное сопротивление больше, чем заранее определенное значение, диэлектрический слой, активный слой, выполненный в полупроводниковом материале, так называемый разделительный слой из поликристаллического кремния, помещенный между опорной подложкой и диэлектрическим слоем, при этом указанная структура примечательна тем, что поликристаллический кремний разделительного слоя имеет полностью случайную ориентацию зерен по меньшей мере по части толщины разделительного слоя, обращенного к опорной подложке, а также тем, что поликристаллический кремний разделительного слоя имеет средний размер зерна в диапазоне между 180 нм и 250 нм, предпочтительно между 180 нм и 200 нм. Следует понимать, что понятие «средний размер» означает размер, усредненный по всей толщине разделительного слоя.
Таким образом, такая структура в соответствии с настоящим изобретением имеет превосходную механическую стойкость из-за объединения морфологии случайного типа для поликристаллического кремния разделительного слоя с минимальным размером зерна.
Такая структура в соответствии с настоящим изобретением может быть получена благодаря упрочняющей структуре тепловой обработки, при этом упрочняющую тепловую обработку возможно выполнять при температуре строго выше чем 950°С и ниже чем 1200°С по меньшей мере в течение 10 минут, упрочняющий отжиг возможно выполнять при температуре выше чем 1000°С по меньшей мере в течение 1 часа или даже при температуре выше чем 1100°С по меньшей мере в течение 2 часов.
В предпочтительном варианте реализации изобретения поликристаллический кремний разделительного слоя имеет полностью случайную ориентацию зерен по существу по всей толщине разделительного слоя.
В одном варианте реализации разделительный слой имеет толщину, обозначенную е, большую, чем так называемая критическая толщина, обозначенная ec, или равную ей, ниже которой структура имеет радиочастотную мощность в понятиях генерации второй гармоники меньше, чем заранее определенное значение, и выше которой структура имеет радиочастотную мощность в понятиях генерации второй гармоники больше, чем заранее определенное значение, или равно ему, при этом указанное заранее определенное значение предпочтительно находится в диапазоне между 85 и 105 дБм, как абсолютное значение, более предпочтительно равно 90 дБм как абсолютное значение.
Таким образом, заявитель обнаружил, что уровни радиочастотной производительности в понятиях генерации второй гармоники в основном регулируются минимальной толщиной разделительного слоя.
В соответствии с одним вариантом реализации толщина разделительного слоя удовлетворяет следующим соотношениям: ec≤e≤10 ec, предпочтительно ec≤e≤5 ec, более предпочтительно ec≤e≤2 ec.
В предпочтительном варианте реализации изобретения заранее определенное значение удельного сопротивления опорной подложки больше или равно 3000 Ом⋅см.
Таким образом, заявитель обнаружил, что благодаря этому значению удельного сопротивления опорной подложки уровни радиочастотной производительности в понятиях затухания и перекрестных искажений независимы от разделительного слоя, тогда как уровни производительности в понятиях генерации второй гармоники остаются в основном регулируемыми толщиной разделительного уровня с зафиксированной удельной проводимостью опорной подложки.
Другие признаки и преимущества станут очевидны из нижеследующего описания одного варианта реализации способа в соответствии с настоящим изобретением, данного в качестве неограничительного примера со ссылкой на прилагаемые чертежи, на которых:
- на фиг. 1A-1G иллюстрированы различные этапы способа изготовления структуры в соответствии с настоящим изобретением,
- на фиг. 2 показан частичный вид указанной структуры с наличием разъединяющего слоя,
- на фиг. 3 показан вариант реализации фиг. 2 с дополнительным разъединяющим слоем,
- на фиг. 4 показан вид в поперечном сечении структуры в соответствии с настоящим изобретением, иллюстрирующей осуществление теста на удельное сопротивление.
Способ изготовления, проиллюстрированный на фиг. 1A-1G, является способом изготовления структуры 3, содержащей в определенном порядке опорную подложку 2, диэлектрический слой 10, активный слой 11, выполненный в полупроводниковом материале, так называемый разделительный слой 20 из поликристаллического кремния, помещенный между опорной подложкой 2 и диэлектрическим слоем 10.
Способ изготовления включает этап а), проиллюстрированный на фиг. 1А и заключающийся в обеспечении донорной подложки 1, выполненной в указанном полупроводниковом материале. Полупроводниковый материал донорной подложки 1 может быть кремнием.
Способ изготовления включает этап e), проиллюстрированный на фиг. 1В и заключающийся в формировании диэлектрического слоя 10 на донорной подложке 1. Диэлектрический слой 10 может быть диоксидом кремния. Этот диэлектрический слой 10 может быть образован в результате термического окисления донорной подложки 1 или быть сформирован посредством осаждения обычным способом при помощи одной из технологий химического осаждения из паровой фазы, хорошо известной специалистам в области техники посредством аббревиатур CVD и LPCVD (обозначающих Chemical Vapor Deposition, химическое осаждение из паровой фазы, и Low Pressure Chemical Vapor Deposition, химическое осаждение из паровой фазы при низком давлении).
Способ изготовления включает этап b), проиллюстрированный на фиг. 1С и заключающийся в формировании области 13 охрупчивания в донорной подложке 1 таким образом, чтобы разграничить первую часть 11 и вторую часть 12 этой донорной подложки 1 на каждой стороне области 13 охрупчивания, при этом первая часть 11 предназначена для формирования активного слоя. Область 13 охрупчивания формируют в течение этапа b) предпочтительно посредством внедрения частиц, таких как водород и/или гелий. Внедрение могут выполнять с одними частицами, такими как водород, и также с множеством частиц, внедренных последовательно, таких как водород и гелий. Параметры внедрения, по существу, дозу и энергию, определяют в соответствии с природой этих частиц и донорной подложки 1.
Способ изготовления включает этап c), проиллюстрированный на фиг. 1D и заключающийся в обеспечении опорной подложки 2, имеющей удельное сопротивление больше, чем заранее определенное значение. Минимальное заранее определенное значение удельного сопротивления обычно составляет 500 Ом⋅см. Опорная подложка 2 может быть выполнена в кремнии. Признаком этой опорной подложки 2 является возможность подвергания ее тепловой обработке, придавая ей удельное сопротивление больше чем 500 Ом⋅см или даже больше чем 1000 Ом⋅см, предпочтительно больше чем 2000 Ом⋅см, более предпочтительно больше чем 3000 Ом⋅см. Эта тепловая обработка может быть реализована во время изготовления опорной подложки 2 или позднее в контексте настоящего способа изготовления. В соответствии с одним альтернативным вариантом реализации опорная подложка 2 может быть выполнена в материале с низким кислородным содержанием для того, чтобы придавать ей удельное сопротивление, большее чем 500 Ом⋅см.
Способ изготовления включает этап d), иллюстрированный на фиг. 1Е и заключающийся в формировании разделительного слоя 20 на опорной подложке 2. Этап d) включает этап d1) химического осаждения из паровой фазы разделительного слоя при атмосферном давлении (то есть осаждения типа PECVD (Plasma Enhanced Chemical Vapor Deposition, усиленное плазмой химическое осаждение из паровой фазы)) и с температурой осаждения между 800°С и 1050°С, предпочтительно 850°С. Этап d1) выполняют со скоростью роста в насыщенном режиме при сокращении активного газа. Таким образом, этап d1) выполняют таким образом, что поликристаллический кремний разделительного слоя 20 имеет полностью случайную ориентацию зерен по всей толщине разделительного слоя 20 или его части или, другими словами, поликристаллический кремний разделительного слоя 20 имеет равноосные зерна по всей толщине разделительного слоя 20 или его части.
Способ изготовления включает этап f), проиллюстрированный на фиг. 1F и заключающийся в сборке донорной подложки 1 и опорной подложки 2 через промежуточное звено из диэлектрического слоя 10 и разделительного слоя 20. Этап f) могут выполнять соединением посредством связующего типа молекулярной адгезии.
До этапа f) сборки и после выполняемого при необходимости этапа полировки свободной поверхности разделительного слоя 20 (не иллюстрирован) разделительный слой 20 имеет толщину, обозначенную е, большую, чем так называемая критическая толщина, обозначенная ec, или равную ей, ниже которой структура 3 имеет радиочастотную мощность в понятиях генерации второй гармоники меньше, чем заранее определенное значение, и выше которой структура 3 имеет радиочастотную мощность в понятиях генерации второй гармоники больше, чем заранее определенное значение, или равно ему, при этом указанное заранее определенное значение предпочтительно находится в диапазоне между 85 и 105 дБм как абсолютное значение, более предпочтительно равно 90 дБм как абсолютное значение. Толщина разделительного слоя 20 удовлетворяет следующему соотношению: ec≤e≤10 ec, предпочтительно ec≤e≤5 ec, более предпочтительно ec≤e≤2 ec. В качестве примера критическая толщина разделительного слоя 20 составляет порядка 1 мкм. Когда способ изготовления включает этап термического окисления поликристаллического кремния разделительного слоя 20 до этапа f), критическая толщина разделительного слоя составляет порядка 3,5 мкм. В отсутствие термического окисления поликристаллического кремния разделительного слоя 20 заявитель обнаружил уровень для радиочастотной мощности в понятиях генерации второй гармоники. Другими словами, свыше критической толщины радиочастотная мощность в понятиях генерации второй гармоники по существу равна заранее определенному значению. Следует отметить, что этот уровень не наблюдался в присутствии термического окисления поликристаллического кремния разделительного уровня 20.
Способ изготовления включает этап g), заключающийся в растрескивании донорной подложки 1 по области 13 охрупчивания таким образом, чтобы получить структуру 3, проиллюстрированную на фиг. 1G.
Способ изготовления включает этап h), заключающийся в подвергании структуры 3 упрочняющему отжигу по меньшей мере в течение 10 минут после этапа g); упрочняющий отжиг выполняют в течение этапа h) при температуре строго выше чем 950°С и ниже чем 1200°С. Упрочняющий отжиг могут выполнять в течение этапа h) при температуре выше чем 1000°С по меньшей мере в течение 1 часа, или даже при температуре выше чем 1100°С по меньшей мере в течение 2 часов.
В структуре 3, изображенной на фиг. 1G, поликристаллический кремний разделительного слоя 20 после этапа h) имеет средний размер зерна в диапазоне между 180 нм и 250 нм, предпочтительно между 180 нм и 200 нм, в зависимости от использованного теплового баланса.
Как изображено на фиг. 2, опорная подложка 2 может содержать разъединяющий слой 21, подходящий для разъединения системы связей кристаллической структуры между опорной подложкой 2 и разделительным слоем 20, при этом разделительный слой 20 формируют в течение этапа d) на разъединяющем слое 21. Когда опорная подложка 2 выполнена в кремнии, разъединяющий слой 21 может быть слоем с градиентом концентрации, который имеет параметр сетки, отличный от параметра сетки кремния. Эта разность параметра сетки, например, составляет больше 5%. Этот разъединяющий слой 21 не должен ни при каких обстоятельствах содержать чистый монокристаллический кремний. Разъединяющий слой 21 также может быть выполнен в материале группы IV-IV, таком как SiC или SiGe.
Кроме того, благодаря своим полостям и соединениям зерен разделительный слой 20 обеспечивает следующие возможности:
- улавливание загрязнений, которые создают падение удельного сопротивления (В, Р, Са, Na и т.п.),
- формирование барьера для электрических зарядов, содержащихся под диэлектрическим слоем 10.
Как показано на фиг. 3, также можно формировать дополнительный разъединяющий слой 21 таким образом, что разделительный слой 20 был помещен между двумя разъединяющими слоями 21. Дополнительный разъединяющий слой 21 обеспечивает возможность предотвращения преобразования поликристаллического кремния разделительного слоя 20 в монокристаллический кремний из активного слоя 11, когда активный слой 11 выполнен в монокристаллическом кремнии.
На фиг. 4 целью является тестирование удельного сопротивления структуры, полученной в соответствии с настоящим изобретением.
Это определение параметров выполняют, с одной стороны, с использованием хорошо известного так называемого способа «4РР» (означает «four points probe» method, «четырехзондовый» способ), то есть посредством использования 4 электродов, проходящих через всю структуру.
Второй способ, называемый «SRP», также хорошо известен и обеспечивает возможность построения графика изменения удельного сопротивления, как функции глубины, через угол, как показано на фиг. 4.
Очевидно, что способ реализации настоящего изобретения, описанный выше, ни в коей мере не является ограничивающим. Детали и расширения могут быть добавлены в другие варианты реализации без отхода любым способом от пределов объема настоящего изобретения.

Claims (30)

1. Способ изготовления структуры (3), содержащей в определенном порядке:
опорную подложку (2),
диэлектрический слой (10),
активный слой (11), выполненный в полупроводниковом материале,
так называемый разделительный слой (20) из поликристаллического кремния, помещенный между опорной подложкой (2) и диэлектрическим слоем (10),
причем способ включает следующие этапы:
a) этап обеспечения донорной подложки (1), выполненной в указанном полупроводниковом материале;
b) этап формирования области (13) охрупчивания в донорной подложке (1) таким образом, чтобы разграничить первую часть (11) и вторую часть (12) донорной подложки (1) на каждой стороне области (13) охрупчивания, при этом первая часть (11) предназначена для формирования активного слоя;
c) этап обеспечения опорной подложки (2), имеющей удельное сопротивление больше, чем заранее определенное значение;
d) этап формирования разделительного слоя (20) на опорной подложке (2);
e) этап формирования диэлектрического слоя (10) на первой части (11) донорной подложки (1) и/или на разделительном слое (20);
f) этап сборки донорной подложки (1) и опорной подложки (2) через промежуточное звено из указанных диэлектрического слоя (10) и разделительного слоя (20);
g) этап растрескивания донорной подложки (1) по области (13) охрупчивания таким образом, чтобы получить указанную структуру (3);
h) этап подвергания структуры (3) упрочняющему отжигу по меньшей мере в течение 10 минут после этапа g);
причем указанный способ характеризуется тем, что этап d) выполняют таким образом, что поликристаллический кремний разделительного слоя (20) имеет полностью случайную ориентацию зерен по меньшей мере по части толщины разделительного слоя (20), обращенного к опорной подложке (2), и тем, что упрочняющий отжиг выполняют в течение этапа h) при температуре строго выше чем 950°С и ниже чем 1200°С.
2. Способ по п. 1, характеризующийся тем, что поликристаллический кремний разделительного слоя (20) имеет полностью случайную ориентацию зерен по существу по всей толщине разделительного слоя (20).
3. Способ по п. 1 или 2, характеризующийся тем, что этап d) включает этап d1) химического осаждения из паровой фазы разделительного слоя (20) при атмосферном давлении и с температурой осаждения в диапазоне между 800°С и 1050°С, предпочтительно 850°С.
4. Способ по п. 3, характеризующийся тем, что этап d1) выполняют со скоростью роста в насыщенном режиме при сокращении активного газа, причем активные газы предпочтительно являются трихлорсиланом и водородом.
5. Способ по одному из пп. 1, 2, 4, характеризующийся тем, что упрочняющий отжиг выполняют в течение этапа h) при температуре выше чем 1000°С по меньшей мере в течение 1 часа, предпочтительно при температуре выше чем 1100°С по меньшей мере в течение 2 часов.
6. Способ по одному из пп. 1, 2, 4, характеризующийся тем, что разделительный слой (20) имеет толщину, обозначенную е, большую, чем так называемая критическая толщина, обозначенная ес, или равную ей, ниже которой структура (3) имеет радиочастотную мощность в понятиях генерации второй гармоники меньше, чем заранее определенное значение, и выше которой структура (3) имеет радиочастотную мощность в понятиях генерации второй гармоники больше, чем заранее определенное значение, или равную ему, при этом заранее определенное значение предпочтительно находится в диапазоне между 85 и 105 дБм как абсолютное значение, более предпочтительно оно равно 90 дБм как абсолютное значение.
7. Способ по п. 6, характеризующийся тем, что толщина разделительного слоя (20) удовлетворяет следующему соотношению: ес≤е≤10ес, предпочтительно ес≤е≤5ес, более предпочтительно ес≤е≤2ес.
8. Способ по одному из пп. 1, 2, 4, 7, характеризующийся тем, что заранее определенное значение удельного сопротивления опорной подложки (2) больше или равно 3000 Ом⋅см.
9. Способ по одному из пп. 1, 2, 4, 7, характеризующийся тем, что включает этап термического окисления поликристаллического кремния разделительного слоя (20) до этапа f).
10. Способ по одному из пп. 1, 2, 4, 7, характеризующийся тем, что опорная подложка (2) содержит разъединяющий слой (21), подходящий для разъединения системы связей кристаллической структуры между опорной подложкой (2) и разделительным слоем (20), при этом разделительный слой (20) формируют в течение этапа d) на разъединяющем слое (21).
11. Способ по п. 10, характеризующийся тем, что разъединяющий слой (21) является естественным оксидом, полученным из опорной подложки (2).
12. Структура (3), содержащая в определенном порядке опорную подложку (2), имеющую удельное сопротивление больше, чем заранее определенное значение, диэлектрический слой (10), активный слой (11), выполненный в полупроводниковом материале, так называемый разделительный слой (20) из поликристаллического кремния, помещенный между опорной подложкой (2) и диэлектрическим слоем (10), при этом структура (3) характеризуется тем, что поликристаллический кремний разделительного слоя (20) имеет полностью случайную ориентацию зерен по меньшей мере по части толщины разделительного слоя (20), обращенного к опорной подложке (2), а также тем, что поликристаллический кремний разделительного слоя (20) имеет средний размер зерна в диапазоне между 180 нм и 250 нм, предпочтительно между 180 нм и 200 нм.
13. Структура (3) по п. 12, характеризующаяся тем, что поликристаллический кремний разделительного слоя (20) имеет полностью случайную ориентацию зерен по существу по всей толщине разделительного слоя (20).
14. Структура (3) по п. 12 или 13, характеризующаяся тем, что разделительный слой (20) имеет толщину, обозначенную е, большую, чем так называемая критическая толщина, обозначенная ес, или равную ей, ниже которой структура (3) имеет радиочастотную мощность в понятиях генерации второй гармоники меньше, чем заранее определенное значение, и выше которой структура (3) имеет радиочастотную мощность в понятиях генерации второй гармоники больше, чем заранее определенное значение, или равную ему, при этом указанное заранее определенное значение предпочтительно находится в диапазоне между 85 и 105 дБм как абсолютное значение, более предпочтительно оно равно 90 дБм как абсолютное значение.
15. Структура (3) по п. 14, характеризующаяся тем, что толщина разделительного слоя (20) удовлетворяет следующему соотношению: ес≤е≤10ес, предпочтительно ес≤е≤5ес, более предпочтительно ес≤е≤2ес.
16. Структура (3) по одному из пп. 12, 13, 15, характеризующаяся тем, что заранее определенное значение удельного сопротивления опорной подложки (2) больше или равно 3000 Ом⋅см.
RU2015118945A 2012-12-14 2013-12-02 Способ изготовления структуры RU2607336C1 (ru)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR1203428A FR2999801B1 (fr) 2012-12-14 2012-12-14 Procede de fabrication d'une structure
FR12/03428 2012-12-14
PCT/IB2013/002692 WO2014091285A1 (en) 2012-12-14 2013-12-02 Method for fabricating a structure

Publications (1)

Publication Number Publication Date
RU2607336C1 true RU2607336C1 (ru) 2017-01-10

Family

ID=48050807

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2015118945A RU2607336C1 (ru) 2012-12-14 2013-12-02 Способ изготовления структуры

Country Status (9)

Country Link
US (1) US9653536B2 (ru)
EP (1) EP2932528B1 (ru)
JP (1) JP6354057B2 (ru)
KR (1) KR102135644B1 (ru)
CN (1) CN104871306B (ru)
FR (1) FR2999801B1 (ru)
RU (1) RU2607336C1 (ru)
TW (1) TWI623037B (ru)
WO (1) WO2014091285A1 (ru)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016081313A1 (en) * 2014-11-18 2016-05-26 Sunedison Semiconductor Limited A method of manufacturing high resistivity semiconductor-on-insulator wafers with charge trapping layers
US10283402B2 (en) * 2015-03-03 2019-05-07 Globalwafers Co., Ltd. Method of depositing charge trapping polycrystalline silicon films on silicon substrates with controllable film stress
FR3048306B1 (fr) * 2016-02-26 2018-03-16 Soitec Support pour une structure semi-conductrice
FR3049763B1 (fr) * 2016-03-31 2018-03-16 Soitec Substrat semi-conducteur sur isolant pour applications rf
FR3074960B1 (fr) * 2017-12-07 2019-12-06 Soitec Procede de transfert d'une couche utilisant une structure demontable

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6368938B1 (en) * 1999-10-05 2002-04-09 Silicon Wafer Technologies, Inc. Process for manufacturing a silicon-on-insulator substrate and semiconductor devices on said substrate
WO2005031842A3 (en) * 2003-09-26 2005-05-12 Univ Catholique Louvain Method of manufacturing a multilayer semiconductor structure with reduced ohmic losses
EP1688990A3 (en) * 2005-02-04 2007-12-05 Sumco Corporation Method for manufacturing SOI substrate
US20090065816A1 (en) * 2007-09-11 2009-03-12 Applied Materials, Inc. Modulating the stress of poly-crystaline silicon films and surrounding layers through the use of dopants and multi-layer silicon films with controlled crystal structure
FR2953640A1 (fr) * 2009-12-04 2011-06-10 Soitec Silicon On Insulator Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5080933A (en) * 1990-09-04 1992-01-14 Motorola, Inc. Selective deposition of polycrystalline silicon
JP2691244B2 (ja) * 1990-11-28 1997-12-17 株式会社日立製作所 誘電体分離基板
FR2773261B1 (fr) * 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
JP3484961B2 (ja) * 1997-12-26 2004-01-06 三菱住友シリコン株式会社 Ｓｏｉ基板の製造方法
FR2892228B1 (fr) 2005-10-18 2008-01-25 Soitec Silicon On Insulator Procede de recyclage d'une plaquette donneuse epitaxiee
US20090325362A1 (en) 2003-01-07 2009-12-31 Nabil Chhaimi Method of recycling an epitaxied donor wafer
US7005160B2 (en) * 2003-04-24 2006-02-28 Asm America, Inc. Methods for depositing polycrystalline films with engineered grain structures
WO2005120775A1 (en) 2004-06-08 2005-12-22 S.O.I. Tec Silicon On Insulator Technologies Planarization of a heteroepitaxial layer
US20080213981A1 (en) 2005-01-31 2008-09-04 Freescale Semiconductor, Inc. Method of Fabricating a Silicon-On-Insulator Structure
BRPI0706659A2 (pt) * 2006-01-20 2011-04-05 Bp Corp North America Inc métodos de fabricação de silìcio moldado e de célula solar, células solares, corpos e wafers de silìcio multicristalinos ordenados geometricamente continuos
EP1835533B1 (en) 2006-03-14 2020-06-03 Soitec Method for manufacturing compound material wafers and method for recycling a used donor substrate
ATE383656T1 (de) 2006-03-31 2008-01-15 Soitec Silicon On Insulator Verfahren zur herstellung eines verbundmaterials und verfahren zur auswahl eines wafers
FR2899380B1 (fr) 2006-03-31 2008-08-29 Soitec Sa Procede de revelation de defauts cristallins dans un substrat massif.
ATE518241T1 (de) 2007-01-24 2011-08-15 Soitec Silicon On Insulator Herstellungsverfahren für wafer aus silizium auf isolator und entsprechender wafer
EP2015354A1 (en) * 2007-07-11 2009-01-14 S.O.I.Tec Silicon on Insulator Technologies Method for recycling a substrate, laminated wafer fabricating method and suitable recycled donor substrate
FR2943458B1 (fr) 2009-03-18 2011-06-10 Soitec Silicon On Insulator Procede de finition d'un substrat de type "silicium sur isolant" soi
FR2944645B1 (fr) 2009-04-21 2011-09-16 Soitec Silicon On Insulator Procede d'amincissement d'un substrat silicium sur isolant
FR2952224B1 (fr) 2009-10-30 2012-04-20 Soitec Silicon On Insulator Procede de controle de la repartition des contraintes dans une structure de type semi-conducteur sur isolant et structure correspondante.
FR2953988B1 (fr) 2009-12-11 2012-02-10 S O I Tec Silicon On Insulator Tech Procede de detourage d'un substrat chanfreine.
FR2957716B1 (fr) 2010-03-18 2012-10-05 Soitec Silicon On Insulator Procede de finition d'un substrat de type semi-conducteur sur isolant
US20120217622A1 (en) * 2010-05-21 2012-08-30 International Business Machines Corporation Method for Imparting a Controlled Amount of Stress in Semiconductor Devices for Fabricating Thin Flexible Circuits
FR2973158B1 (fr) * 2011-03-22 2014-02-28 Soitec Silicon On Insulator Procédé de fabrication d'un substrat de type semi-conducteur sur isolant pour applications radiofréquences
FR2977974B1 (fr) 2011-07-13 2014-03-07 Soitec Silicon On Insulator Procede de mesure de defauts dans un substrat de silicium
FR2987682B1 (fr) 2012-03-05 2014-11-21 Soitec Silicon On Insulator Procede de test d'une structure semi-conducteur sur isolant et application dudit test pour la fabrication d'une telle structure

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6368938B1 (en) * 1999-10-05 2002-04-09 Silicon Wafer Technologies, Inc. Process for manufacturing a silicon-on-insulator substrate and semiconductor devices on said substrate
WO2005031842A3 (en) * 2003-09-26 2005-05-12 Univ Catholique Louvain Method of manufacturing a multilayer semiconductor structure with reduced ohmic losses
EP1688990A3 (en) * 2005-02-04 2007-12-05 Sumco Corporation Method for manufacturing SOI substrate
US20090065816A1 (en) * 2007-09-11 2009-03-12 Applied Materials, Inc. Modulating the stress of poly-crystaline silicon films and surrounding layers through the use of dopants and multi-layer silicon films with controlled crystal structure
FR2953640A1 (fr) * 2009-12-04 2011-06-10 Soitec Silicon On Insulator Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante

Also Published As

Publication number Publication date
WO2014091285A1 (en) 2014-06-19
TW201436038A (zh) 2014-09-16
KR20150093696A (ko) 2015-08-18
JP6354057B2 (ja) 2018-07-11
EP2932528A1 (en) 2015-10-21
US20150303247A1 (en) 2015-10-22
JP2016506619A (ja) 2016-03-03
TWI623037B (zh) 2018-05-01
FR2999801B1 (fr) 2014-12-26
CN104871306A (zh) 2015-08-26
KR102135644B1 (ko) 2020-07-20
EP2932528B1 (en) 2021-03-24
US9653536B2 (en) 2017-05-16
CN104871306B (zh) 2018-07-24
FR2999801A1 (fr) 2014-06-20

Similar Documents

Publication Publication Date Title
US8658514B2 (en) Method for manufacturing a semiconductor-on-insulator structure having low electrical losses, and corresponding structure
RU2607336C1 (ru) Способ изготовления структуры
TWI307935B (en) Treatment of a removed layer of si1-ygey
TWI503951B (zh) 用於射頻或功率應用的電子裝置及其製造方法
US8110486B2 (en) Method of manufacturing semiconductor wafer by forming a strain relaxation SiGe layer on an insulating layer of SOI wafer
US20070281441A1 (en) Semiconductor substrate and process for producing it
JP2004247610A (ja) 基板の製造方法
JP4666189B2 (ja) Ｓｏｉウェーハの製造方法
CN111865250A (zh) 一种poi衬底、高频声波谐振器及其制备方法
KR20090033100A (ko) 웨이퍼, 웨이퍼 제조 방법, 장치 및 ｂａｗ 디바이스 제조 방법
US20120280367A1 (en) Method for manufacturing a semiconductor substrate
KR100944235B1 (ko) 이중 플라즈마 ｕｔｂｏｘ
WO2021201220A1 (ja) 複合基板およびその製造方法
KR100797210B1 (ko) 다층구조의 제조방법
JP7487659B2 (ja) Ｓｏｉウェーハの製造方法
JP2022516600A (ja) 無線周波数用途のための半導体・オン・インシュレータ構造用のレシーバ基板を製造するためのプロセス及び係る構造を製造するためのプロセス
RU2633437C1 (ru) Структура полупроводник-на-изоляторе и способ ее изготовления
CN116435171A (zh) 复合薄膜及其制备方法