KR100944235B1 - 이중 플라즈마 utbox - Google Patents

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KR100944235B1
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bonding
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plasma
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이오누트 라두
오드리 랑베르
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에스오아이테크 실리콘 온 인슐레이터 테크놀로지스
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Abstract

반도체 물질들 중에서 선택된 물질들에서 실행된 두 기판들을 본딩하는 방법으로서, 상기 방법은:
- 열처리에 의해 두 기판들을 본딩하는 단계;
- 두 기판들 중의 제1 기판의 본딩되는 표면은 산화막을 포함하며, 각각의 기판의 본딩되는 표면의 플라즈마 활성화를 이행하고,
상기 방법은 상기 산화막의 플라즈마 활성화가 산소를 포함하는 분위기 하에서 실행되고, 제2 기판의 본딩되는 표면의 플라즈마 활성화는 비활성 분위기 하에서 실행되는 것을 특징으로 한다.
본딩, 플라즈마 활성화, 산화막, 열처리, 이전

Description

이중 플라즈마 UTBOX{Double plasma UTBOX}
본 발명은 반도체 물질들 중에서 선택된 물질들에서 실행된 두 기판들을 본딩하는 방법에 관련된다.
본 발명은 반도체 물질들 중에서 선택된 물질들에서 실행된 두 기판들을 본딩하는 방법에 관련되며, 상기 방법은 다음을 이행한다:
- 열처리에 의해 두 기판들을 본딩하는 단계
- 상기 두 기판들 중의 제1 기판의 본딩되는 표면은 산화막을 포함하는, 각각의 기판에 대해서 본딩되는 표면의 플라즈마 활성화를 이행하는 단계.
이러한 유형(type)의 방법들은 이미 알려져 있다.
여기에서,“본딩(bonding)"은 분자 부착(molecular adhesion)에 의해 본딩하는 것을 언급하는 것으로 이해되는데, 상기 분자 부착에 의한 본딩에서는 두 개의 완벽하게 평탄한 표면들이 접착제를 사용하지 않고 서로 부착한다 - 이것은 상온에서 가능하다.
본딩의 품질은 특히 본딩 에너지에 의해 특징되는데, 상기 본딩 에너지는 함께 본딩 되는 두 기판들 사이의 본딩 강도를 나타낸다.
분자 부착 본딩에 의해 두 기판들을 결합하기 위해, 어셈블된 기판들은 열처리를 거쳐야 한다. 이 열처리는 두 기판들의 본딩 에너지가 적어도 500 mJ/m2의 오더(order) 상의 값까지 도달되는 것을 허용하는데, 상기 값은 통상적으로 바람직한 값들에 해당할 수 있다.
통상적으로, 이 열처리는 일반적으로 적어도 900℃의 오더 상의 온도(상기 온도는 이 명세서의 범위에서 "고온" 영역을 정의한다)에서 실행된다. Si 기판과 Si 또는 SiO2 기판 사이의 본딩의 경우에서, 본딩 에너지는 약 1100-1200℃의 온도에서 실행되는 처리에 의해 최대화된다.
본 발명의 목적은 공지의 플라즈마 활성화를 이행하는 본딩 기술들을 개선하는 것이다.
본 발명의 다른 목적은 기판 상에 존재하는 결함들의 갯수를 감소시키는, 또는 심지어 이러한 결함들을 완전히 제거하는 것이다.
특히, 본 발명의 목적은 플라즈마 활성화 이후에 얻어지는 본딩 에너지를 증가시키는 것이다.
이러한 목적들에 도달하기 위해, 제1 측면에 따른 본 발명은 반도체 물질들 중에서 선택된 물질들로 만들어진 두 기판들을 본딩하는 방법을 제공하는데, 상기 방법은 다음을 이행한다:
- 열처리에 의해 두 기판들을 본딩하는 단계
- 두 기판들 중의 제1 기판의 본딩되는 표면은 산화막을 포함하는, 각각의 기판의 본딩되는 표면의 플라즈마 활성화 단계,
상기 방법은 상기 산화막의 플라즈마 활성화는 산소를 포함하는 분위기 하에서 실행되고, 제2 기판의 본딩되는 표면의 플라즈마 활성화는 비활성 분위기 하에서 실행되는 것을 특징으로 한다.
바람직한, 그러나 비제한적인, 이러한 방법의 측면들은 다음과 같다:
- 그 표면이 산화막을 포함하는 기판은 수용 기판(receiver substrate)으로 막 이전(a layer transfer)을 위한 제공 기판(donor substrate)이다.
- 산화막은 제공 기판의 열산화에 의해 얻어진다,
- 산화막은 제공 기판 상에 증착된다,
- 이전은 SOI(Silicon On Insulator)형 구조가 얻어지는 것을 허용한다,
- 상기 SOI는 UTBOX(Ultra Thin Buried Oxide, 초박 매립 산화물) 유형 박막을 포함하고, 상기 UTBOX의 두께는 500A 보다 작다,
- 수용 기판은 실리콘이다,
- 중성(neutral) 가스는 아르곤이다,
- 아르곤을 포함하는 분위기 하에서 플라즈마에 의한 활성화 동안 전력 밀도는 0.4 W/cm2이다,
- 중성 가스는 질소이다,
- 질소를 포함하는 분위기 하에서 플라즈마에 의한 활성화 동안 전력 밀도는 0.8 W/cm2이다,
- 수용 기판은 플라즈마 활성화 단계 이전에 세정 단계를 거친다,
- 제공 기판은 플라즈마 활성화 단계 이전에 세정 단계를 거친다,
- 본딩 열처리는 저온에서 수행된다,
- 본딩 열처리는 200℃내지 600℃의 범위에서 수행된다,
- 본딩 열처리는 짧은 지속 시간(duration)에 걸쳐 수행된다,
- 본딩 열처리는 약 2시간동안 수행된다,
제2 측면에 따르면, 본 발명은, 앞에서 언급된 유형의 방법에 따른 플라즈마 활성화에 의해 얻어지는 본딩 이후에, 제공 기판으로부터 제거되고 박막의 수용 기판으로의 이전에 의해 얻어지는 SOI 유형 구조를 또한 제공하는데, 본 발명은 UTBOX(Ultra Thin Buried Oxide, 초박 매립 산화물) 유형 막을 가지는 것을 특징으로 한다.
바람직한, 그러나 비제한적인, 이러한 구조의 측면들은 다음과 같다:
- 매립 산화막의 두께는 50 내지 1000A의 범위이고, 바람직하게는 500A 보다 작다,
- 약 250A의 매립 산화막의 두께에 대하여, 상기 막은 0 내지 10개의 범위의 결함들을 가진다,
- 약 125A의 매립 산화막의 두께에 대하여, 상기 막은 0 내지 310개의 범위의 결함들을 가진다,
- 약 1000A의 매립 산화막의 두께에 대하여, 그리고 아르곤에 의해 실행되는 중성 분위기 하의 플라즈마 활성화에 대하여, 상온에서 본딩 에너지는 약 0.175 J/m2이다,
- 약 500A의 매립 산화막의 두께에 대하여, 그리고 아르곤에 의해 실행되는 중성 분위기 하의 플라즈마 활성화에 대하여, 상온에서 본딩 에너지는 약 0.180 J/m2이다,
- 약 250A의 매립 산화막의 두께에 대하여, 그리고 아르곤에 의해 실행되는 중성 분위기 하의 플라즈마 활성화에 대하여, 상온에서 본딩 에너지는 약 0.200 J/m2이다,
- 약 125A의 매립 산화막의 두께에 대하여, 그리고 아르곤에 의해 실행되는 중성 분위기 하의 플라즈마 활성화에 대하여, 상온에서 본딩 에너지는 약 0.200 J/m2이다,
- 약 1000A의 매립 산화막의 두께에 대하여, 그리고 질소에 의해 실행되는 중성 분위기 하의 플라즈마 활성화에 대하여, 상온에서 본딩 에너지는 약 0.235 J/m2이다,
- 약 500A의 매립 산화막의 두께에 대하여, 그리고 질소에 의해 실행되는 중성 분위기 하의 플라즈마 활성화에 대하여, 상온에서 본딩 에너지는 약 0.258 J/m2이다,
- 약 250A의 매립 산화막의 두께에 대하여, 그리고 질소에 의해 실행되는 중성 분위기 하의 플라즈마 활성화에 대하여, 상온에서 본딩 에너지는 약 0.270 J/m2이다,
- 약 125A의 매립 산화막의 두께에 대하여, 그리고 질소에 의해 실행되는 중 성 분위기 하의 플라즈마 활성화에 대하여, 상온에서 본딩 에너지는 약 0.262 J/m2이다,
본 발명에 따른 본딩 방법은 막 이전 이행으로 분자 부착 본딩에 의해(예를 들어, 스마트 컷(Smart CutTM )또는 다른 유형의 이전 방법에 의해) 제조되는 SOI(Silicon On Insulator)형 기판들의 제조를 고려하여 박막의 이전에 대하여 이행될 수 있다.
더욱 상세하게는, 본 발명의 유리한 적용은 SOI 기판들 더욱 상세하게는 그 두께가 500 옹스트롬(angstrom)보다 작은, 예를 들어 약 100 옹스트롬인, 매우 얇은 절연막들을 가지는 UTBOX(Ultra Thin Buried Oxide, 매립 산화물) 기판들의 제조에 관련된다. 본 발명의 특별한 비제한적인 예시는 훌륭한 결과들이 구현되는 UTBOX 기판들에 관련된다. 그러나, 본 발명은 또한 두꺼운 BOX(Buried Oxide), 즉, 두께가 500A보다 큰 BOX에 적용될 수 있다.
실제로, 이 구조들의 매립 산화막이 매우 얇은 경우, 이전된 막 내에 결함들(이전 되지 않은 영역들, 보이드(void)들, 버블(bubble)들, 및 기포(blister)들)의 문제들을 발견할 수 있다.
본 발명은 일반적으로 반도체 물질의 두 기판들의 본딩에 적용된다. 이러한 물질들의 각각은 실리콘 또는 다른 반도체 물질일 수 있다.
게다가 두 기판들의 본딩되는 표면들 중의 하나는 활성화 이전에 추가적으로 산화될 수 있다.
이후에 설명하겠지만, 활성화는 본딩되는 두 표면들의 각각의 표면 상에 실행된다.
본 발명은 본딩이 수행되는 것을, 특히 제공 기판을 형성하는 "톱(top)" 웨이퍼에서 리시브 기판을 형성하는 "베이스(base) 기판"까지 반도체 물질의 박막에 대한 이전 방법의 범위 내에서, 허용한다고 설명될 수도 있다. 이러한 막은 두께가 수백에서 수천 옹스트롬까지의 막을 언급한다.
이전 방법들에 대한 이러한 적용에서, 본딩은 상기 제공 기판의 표면과 상기 수용 기판의 표면 사이에서의 활성화 이후에 수행된다.
상기 이전 방법은 특히 본딩 이전에 제공 기판의 두께에 취약 영역을 형성하기 위한 원자 종 및 이온 종들의 주입 및 본딩 이후에 상기 취약 영역의 수준(level)에서 분리를 이행하는 스마트 컷(Smart CutTM )방법에 따라 수행될 수 있다.
본 발명에 따르면 반도체 물질들 중에서 선택된 물질들에서 실행된 두 기판들을 효율적으로 본딩할 수 있다.
본 발명은 반도체 물질들 중에서 선택된 물질들에서 실행된 두 기판들을 본딩하는 방법에 관련되며, 상기 방법은 다음을 이행한다:
- 열처리에 의해 두 기판들을 본딩하는 단계
- 상기 두 기판들 중의 제1 기판의 본딩되는 표면은 산화막을 포함하는, 각각의 기판에 대해서 본딩되는 표면의 플라즈마 활성화를 이행하는 단계.
이러한 유형의 방법들은 이미 알려져 있다.
여기에서,“본딩(bonding)"은 분자 부착(molecular adhesion)에 의해 본딩하는 것을 언급하는 것으로 이해되는데, 상기 분자 부착에 의한 본딩에서는 두 개의 완벽하게 평탄한 표면들이 접착제를 사용하지 않고 서로 부착한다 - 이것은 상온에서 가능하다.
본딩의 품질은 특히 본딩 에너지에 의해 특징되는데, 상기 본딩 에너지는 함께 본딩 되는 두 기판들 사이의 본딩 강도를 나타낸다.
분자 부착 본딩에 의해 두 기판들을 결합하기 위해, 어셈블된 기판들은 열처리를 거쳐야 한다. 이 열처리는 두 기판들의 본딩 에너지가 적어도 500 mJ/m2의 오더(order) 상의 값까지 도달되는 것을 허용하는데, 상기 값은 통상적으로 바람직한 값들에 해당할 수 있다.
통상적으로, 이 열처리는 일반적으로 적어도 900℃의 오더 상의 온도(상기 온도는 이 명세서의 범위에서 "고온" 영역을 정의한다)에서 실행된다. Si 기판과 Si 또는 SiO2 기판 사이의 본딩의 경우에서, 본딩 에너지는 약 1100-1200℃의 온도에서 실행되는 처리와 함께 최대화된다.
본딩되는 표면의 “플라즈마 활성화”는 상기 본딩되는 표면들을 접촉하기 이전에 플라즈마(이것은 특히 진공 또는 대기압 하에 수행될 수 있다)에 이러한 표면의 노출로서 정의된다.
더욱 상세하게는, 알려진 활성화 기술들에서, 노출 파라미터들 각각이 일정한 각각의 값에서 세팅되도록 노출 파라미터들이 조절되는 노출 단계 동안 활성화되는 기판의 표면이 플라즈마에 노출되는데, 상기 일정한 각각의 값은 플라즈마 활성화 동안 유지된다.
우선, “노출 파라미터들”은 다음과 같다:
- 전력 밀도. 이것은 플라즈마를 공급하는 전력의 밀도인데, 단위 표면 당 전력 밀도에 해당하고(W/cm2) 그리고 이 명세서에서는 단순한 "전력"이라는 용어에 의해 명명될 수도 있다.
- 압력 (플라즈마를 포함하는 챔버 내의 압력, mTorr 로 표현됨)
- 이러한 챔버에 공급하는 가스의 종류(nature) 및 플로우(sccm : standard cubic centimeter per minute 으로 표현됨)
특히 이 활성화는 고온들에서의 열처리를 수반하지 않고 의미 있는 본딩 에너지들을 획득함으로써 분자 부착에 의한 본딩이 실행되는 것을 허용한다.
사실상, 플라즈마 활성화는 두 기판들 사이에 높은 본딩 에너지들을 유도하고, 상기 두 기판들 중의 적어도 하나는 상대적으로 짧은 지속시간들(예를 들어 2시간의 오더 상에서)에 걸쳐 비교적 낮은 온도들(예를 들어 600℃ 오더 상에서)에서 실행되는 열처리들 이후에 본딩 이전에 활성화된다.
따라서, 이 활성화는 두 개의 본딩되는 기판들을 포함하는 구조가 너무 높은 온도들에 놓여 지는 것을 피하고자 하는 경우에(특히 실질적으로 다른 열 팽창 계수들을 가지는 물질들로 만들어지는 막들을 포함하는 구조들로서 정의되는 헤테로 구조들의 경우에) 상기 두 개의 본딩된 기판들을 포함하는 구조를 안정화시키는데 장점이 있다.
이 활성화는 주어진 온도에서 의미 있는 본딩 강도를 획득함에 있어 유익할 수도 있다.
이 활성화는 따라서, 예를 들어, 두 기판들을 본딩함으로써 다중막 구조들을 제조함에 있어 유익할 수 있다.
이전 방법들(특히, SILICON-ON-INSULATOR TECHNOLOGY: Materials to VLSI, 2nd Edition (Jean-Pierre Colinge)의 논문에서 일반적인 설명을 찾을 수 있는 스마트 컷(Smart CutTM )형 방법들, 또는 두 기판들이 본딩되고 그 다음에, 기판들 중의 하나의 기판의 나머지(surplus) 물질이 에칭에 의해 제거되는 BESOI(Bond Etch Silicon On Insulator)형 방법들)이 본딩을 위한 플라즈마 활성화에서 이익을 얻을 수 있는 예들이다.
각각의 본딩을 위한 플라즈마 처리의 효과들을 충분히 이용하기 위하여, 문헌에서(특히, Effects of plasma activation on hydrophilic bonding of Si and SiO 2 , T. Suni and I.J. Electroch. Soc. Vol. 149, No. 6, p. 348 (2002)의 논문들 및 Farrens 등이 발명한 미국 특허 US 6,645,828에서) 볼 수 있는 통상적인 방법은 본딩되는 두 기판들을 플라즈마에 의해 활성화하는 것으로 구성된다.
더욱 드물게는, 본딩 에너지가 낮기 때문에 두 표면들 중의 하나의 표면만이 플라즈마에 노출된다. Si/SiO2 본딩의 경우에는, 플라즈마에 의해 처리되는 것은 일반적으로 산화물이다(Effects of plasma activation on hydrophilic bonding of Si and SiO 2 을 참조)
웨이퍼들을 접촉하기 이전에 웨이퍼들의 표면들을 활성화하기 위한 플라즈마 처리들에서 오늘날 여러 가스들이 사용되는데, 예로서, 산소, 질소 및 아르곤이 있다.
일반적으로, 본딩되는 두 표면들은 같은 플라즈마 처리를 사용하여 같은 방법으로 처리된다.
본 발명은 첨부된 도면들을 참조하여 이루어진 다음의 상세한 설명을 살펴보면 더 잘 이해될 수 있는데 상기 도면들에서는:
도 1은 250A의 산화막에 대한 수용 기판과 본딩되는 제공 기판에서부터 막의 이전에 의한 분리 이후에 검출(count)되는 결함들의 갯수를 비교하는 그래프이고, 상기 본딩은 다음의 과정 동안 플라즈마 활성화로써 이루어진다:
- 제공 기판은, 표면에서 산화된, 산화성 플라즈마에 의해 활성화되었다,
- 그리고 실리콘 수용 기판은 비활성 가스(질소 또는 아르곤)으로 구성된 분위기 하에서 플라즈마의 두 유형들 중의 하나에 의해 활성화되었거나, 또는 활성화되지 않았다.
도 2는 125A의 산화막에 대한 수용 기판과 본딩되는 제공 기판에서부터 막의 이전에 의한 분리 이후에 검출되는 결함들의 갯수를 비교하는 그래프이고, 상기 본딩은 다음의 과정 동안 플라즈마 활성화로써 이루어진다:
- 제공 기판은, 표면에서 산화되고, 산화성 플라즈마에 의해 활성화되었다,
- 그리고 실리콘 수용 기판은 비활성 가스(질소 또는 아르곤)으로 구성된 분위기 하에서 플라즈마의 두 유형들 중의 하나에 의해 활성화되었거나, 또는 활성화되지 않았다.
도 3은 함께 본딩되는 두 기판들 사이에서 얻어지는 본딩 에너지들을 비교하는데, 상기 기판들 중의 하나는 산화막에 의해 덮여지고(covered) 산화성 플라즈마에 의해 본딩 이전에 활성화되며, 다음을 사용한다:
- 여러 유형들의 산화되지 않는 기판 준비들(질소 또는 아르곤 플라즈마에 의한 활성화, 및 플라즈마 활성화가 없는)
- 표면 산화된 기판를 덮는 산화막의 여러 두께들(1000A, 500A, 250A 및 125A).
도 4는 250A의 산화막에 대한 수용 기판과 본딩되는 제공 기판에서부터 막의 이전에 의한 분리 이후에 검출되는 결함들의 갯수를 비교하는 그래프이고, 상기 본딩은 다음의 과정 동안 플라즈마 활성화로써 이루어진다:
- 제공 기판의 산화된 표면은, ,중성 분위기(질소 또는 아르곤) 하에서 두 유형들의 플라즈마 중의 하나로부터의 플라즈마에 의해 또는 산화성 플라즈마에 의해 활성화되었거나, 또는 활성화되지 않았다
- 그리고 산화되지 않은 실리콘으로써 수용 기판은 활성화되지 않았다.
어떠한 알려진 방법들의 경우에서처럼, 본 발명은 본딩되는 기판들의 두 표면들의 플라즈마에 의한 활성화를 이용한다.
본 발명에서, 각각의 기판의 본딩되는 표면의 특정한 플라즈마 활성화가 이행되는데, 두 기판들 중의 오직 제1 기판의 본딩되는 표면은 산화막을 포함한다. 상기 산화막의 플라즈마 활성화가 산소를 포함하는 분위기 하에서 실행되고, 제2 기판의 본딩되는 표면의 플라즈마 활성화는 비활성 분위기 하에서 실행된다.
다음의 설명은 제공 기판에서 수용 기판으로 막의 이전을 적용하는 본딩 방법들의 예들을 도해하는데, 상기 막은 스마트 컷(Smart CutTM )방법에 따라 분리된다. 그러나, 본 발명은 본딩 단계 그 자체에 관련되는 것으로서 이해되고 막 이전은 단지 특별한 예증일 뿐이다.
수용 기판의 처리
일반적으로, 다음의 설명에서 상술되는 전력 값들은 200mm의 오더 상의 직경을 가지는 웨이퍼들에 대한 어플리케이션에서 주어진다. 그러나, 본 발명은 플라즈마의 전력(또는 전력 밀도 값들)를 조정함으로써 300mm의 오더 상의 직경을 가지는 웨이퍼들에 또한 적용한다.
따라서, 일반적으로, 전력 밀도는 0.035 W/cm2 내지 10 W/cm2의 범위이고, 바람직하게는 아르곤에 대하여 0.4 W/cm2, 그리고 질소에 대하여 0.8 W/cm2, 그리고 산소에 대하여 0.8 W/cm2 이다.
수용 기판의 표면은 산화막을 포함하지 않으며, 그리고 바람직하게는 실리콘을 포함한다.
플라즈마 활성화 이전에, 기판의 본딩되는 표면은, 예를 들어 오존 및/또는 RCA 혼합물에 의해 세정될 수 있다.
수용 기판의 표면은 다음의 특별한 실험 조건들 하에서, 예를 들어 아르곤 또는 질소를 포함하는, 중성 분위기 하의 플라즈마 활성화가 이행된다:
아르곤을 포함하는 분위기 하의 처리에 대하여:
- 강도는 25 내지 2500W 의 범위이고, 바람직하게는 200mm 웨이퍼에 대하여는 125W 또는 300mm 웨이퍼에 대하여는 약 200W이다(0.4 W/cm2의 전력 밀도에 대응하는),
- 압력은 20 mTorr 내지 100 mTorr 의 범위이고, 바람직하게는 50 mTorr,
- 가스 플로우는 0 내지 100 sccm 의 범위이고, 바람직하게는 100 sccm,
- 노출 지속 시간은 5초 내지 5분의 범위이고, 바람직하게는 30초.
질소를 포함하는 분위기 하의 처리에 대하여:
- 전력은 25 내지 2500W 의 범위이고, 바람직하게는 250W(0.8 W/cm2의 전력 밀도에 대응하는),
- 압력은 20 mTorr 내지 100 mTorr 의 범위이고, 바람직하게는 50 mTorr,
- 가스 플로우는 0 내지 100 sccm 의 범위이고, 바람직하게는 100 sccm,
- 노출 지속 시간은 5초 내지 5분의 범위이고, 바람직하게는 30초.
플라즈마 활성화 동안, 플라즈마를 공급하는 전력 밀도는 사용되는 가스에 조절된다. 사실, 아르곤 원자들이 질소 원자들보다 더 크므로, 아르곤의 스프레이 효과(spraying effect)를 방지하기 위하여, 아르곤 플라즈마를 이행하기 위해 유지되는 전력은 질소 플라즈마에 대한 것보다 더 제한될 수 있다.
제공 기판의 본딩 되는 표면의 처리
제공 기판의 본딩 되는 표면은, 두께 100A의 오더로부터 5000A까지의, 바람직하게는 두께가 250A보다 작은 산화물 박막을 포함한다(특히 UTBOX 유형 구조를 포함하고자 하는 매우 얇은 막의 경우).
플라즈마 활성화 이전에, 기판의 본딩되는 표면은, 예를 들어 오존 및/또는 RCA 혼합물에 의해 세정될 수 있다.
플라즈마 활성화에 의한 처리는 다음의 실험 조건들에 따라 산소 가스를 사용함으로써 실행될 수 있다:
- 전력은 25 내지 2500 W 의 범위이고, 바람직하게는 250 W,
- 압력은 20 mTorr 내지 100 mTorr 의 범위이고, 바람직하게는 50 mTorr,
- 가스 플로우는 0 내지 100 sccm 의 범위이고, 바람직하게는 75 sccm,
- 노출 지속 시간은 5 초 내지 5 분의 범위이고, 바람직하게는 30초에서 45 초.
두 웨이퍼들의 본딩 단계
두 웨이퍼들은 접촉되고 그리고 다음에 저온 열처리에(25℃ 내지 1100℃ 의 범위의), 바람직하게는 200℃ 내지 600℃의 범위에서, 본딩 에너지를 강화하기 위하여, 30분에서 5시간까지의 지속 시간 동안에 놓여지고, 바람직하게 상기 노출 지속 시간은 2시간이다.
제공되는 방법의 추구되는 목적은 사실상 본딩되는 기판들의 표면들의 활성화를 최적화하는 것이다.
이러한 방법의 장점은 기판 상의 박막의 이전 이후에 존재할 수 있는 상기 박막 내의 결함들(이전 되지 않는 영역들, 보이드들, 버블들, 및 기포들)의 감소 또는 심지어 제거에 있다.
또한, 본딩 단계가 일단 실행되면, 예를 들어 스마트 컷(Smart CutTM )방법에 따라 또는 심지어 제공 기판의 에칭에 의해 제공 기판의 박막화(thinning) 단계가 실행된다.
사실상, 본 발명은 스마트 컷(Smart CutTM )방법에 의해 복합(complex) 기판들(예를 들어 SOI형의)의 제조에 적용될 수 있으나, BESOI형 방법에 의해 적용될 수도 있다. 본 발명은 또한 고온 열처리들을 거칠 수 없어서 따라서 플라즈마 본딩을 수반하고자 하는 집적 회로들을 포함하는 기판들에 또한 적용된다.
도면들의 설명
도면들에서 제공되는 결과들을 얻기 위해 수행되는 본딩의 실험 조건들은 다음과 같았다:
- 제공 기판의 처리되는 표면에 걸쳐 주어진 두께를 가지는 산화막을 구현하기 위한 산화(예를 들어 가열에 의함).
- 결합되는 표면에 걸쳐 수소(에너지 80keV, 도즈 7.6 1016 atoms/cm2)만으로 상기 제공 기판의 주입,
- 오존 및/또는 RCA 형 세정에 의한 본딩되는 두 표면들의 세정,
- 산소를 포함하는 분위기 하에서 상기 제공 기판의 본딩되는 표면의 플라즈마 활성화(75sccm의 플로우, 50mTorr의 압력, 250W의 전력 밀도, 30초의 지속 시간),
- 아르곤을 포함하는 분위기 하에서 수용 기판의 본딩되는 표면의 플라즈마 활성화(100sccm의 플로우, 50mTorr의 압력, 125W의 전력 밀도, 30초의 지속 시간),
- 본딩 되는 두 표면들의 분자 부착에 의해 본딩,
- 상기 본딩을 안정화하기 위한 200℃ 내지 600℃의 범위의 어닐링.
도 1에서 알 수 있듯이, 수용 기판이 플라즈마 활성화되지 않는다면 약 15개의 결함들(이전 되지 않는 영역들, 보이드들, 버블들, 및 기포들)이 스마트 컷(Smart CutTM )방법 이후에 이전된 막 상에 검출될 수 있고, 반면에 아르곤 플라즈마 활성화의 경우에는 4개의 결함들이 검출되고, 그리고 질소 플라즈마 활성화의 경우에는 결함들이 검출되지 않았다.
따라서 수용 기판이 비활성 가스를 포함하는 분위기에서 플라즈마 활성화를 받을 때 결함들의 갯수는 의미있게 감소된다.
도 2는 유사한 결과들을 보여준다. 수용 기판이 플라즈마 활성화되지 않았던 경우에 1000개 이상의 결함들이 감지되며, 반면에 아르곤을 포함하는 분위기 하의 플라즈마 처리의 경우에서는 약 300개의 결함들만이 검출되고, 그리고 질소를 포함하는 분위기 하의 플라즈마 처리의 경우에서는 약 30개의 결함들이 검출된다.
도 2의 경우에서 더 높은 갯수의 결함들의 존재는 산화막이 도 2의 경우에서보다 더 얇은 두께를 가진다는 사실에 기인한다. 그러나, 수용 기판의 본딩되는 표면이 중성 분위기 하에서 미리 플라즈마 처리를 받을 때 결함들의 총 갯수는 의미있게 낮아진다.
도 3은 산화된 제공 기판의 표면이 산화성 플라즈마에 의해 활성화되었을 때, 제공 기판의 산화막 두께가 얼마이든, 수용 기판의 본딩 되는 표면이 본딩 이전에 플라즈마 활성화에 의해 처리되었을 때가 그것이 플라즈마에 의해 활성화되지 않았을 때보다 본딩 에너지는 더 높다는 것을 도시한다. 그러나, 이러한 플라즈마 활성화의 효과는 사용되는 중성 가스(아르곤 또는 질소) 뿐만 아니라 막의 두께에 의존한다.
그러나, 매우 얇은 산화막들에 대해서는(도리어) 본딩 에너지의 열화가 없었다.
도 4는 상기 수용 기판은 비활성화된 상태에서, 산화성 플라즈마에 의해 제공 기판의 산화된 표면의 활성화는 아르곤 및 질소 플라즈마에 의한 처리들과 비교하여 결함 측면에서 더 개선된 결과들을 제공하는데, 이것은 제공 기판을 산화성 플라즈마에 의해 활성화하는 것을 선택한 것을 설명한다.
여기에서 제공 기판의 표면에서 산화막은 250A의 두께를 가진다.
실제로, 제공 기판의 산화된 표면이 산화성 플라즈마에 의해 활성화되었을 때 12개의 결함들이 검출되고, 제공 기판의 산화된 표면이 질소를 포함하는 분위기 하에서 플라즈마에 의해 산화되었을 때 약 15개의 오더로 결함들이 검출되고, 그리고 제공 기판의 산화된 표면이 아르곤을 포함하는 분위기 하에서 플라즈마에 의해 산화되었을 때 25개의 오더로 결함들이 검출된다.
부가적으로, 산화성 플라즈마에 의해 제공 기판의 산화된 표면의 다음의 활성화에 따라 구현된 결과들은 상기 표면이 이전에 활성화되지 않았을 때에 구현되는 결과들보다 결함들의 측면에서 또한 더 훌륭하다.
본 발명에서 설명된 방법의 실시예의 실험 조건들은 비제한적인 예시들로서 주어진다.
도 1은 250A의 산화막에 대한 수용 기판과 본딩되는 제공 기판에서부터 막의 이전에 의한 분리 이후에 검출되는 결함들의 갯수를 비교하는 그래프이고,
도 2는 125A의 산화막에 대한 수용 기판과 본딩되는 제공 기판에서부터 막의 이전에 의한 분리 이후에 검출되는 결함들의 갯수를 비교하는 그래프이고,
도 3은 함께 본딩되는 두 기판들 사이에서 얻어지는 본딩 에너지들을 비교하는 그래프이고,
도 4는 250A의 산화막에 대한 수용 기판과 본딩되는 제공 기판에서부터 막의 이전에 의한 분리 이후에 검출되는 결함들의 갯수를 비교하는 그래프이다.

Claims (17)

  1. 반도체 물질들 중에서 선택된 물질들에서 실행된 두 기판들을 본딩하는 방법으로서, 상기 방법은:
    - 열처리에 의해 두 기판들을 본딩하는 단계; 및
    - 상기 두 기판들 중의 오직 제1 기판 만의 본딩되는 표면이 산화막을 포함하며, 각각의 기판의 본딩되는 표면의 플라즈마 활성화를 이행하는 단계를 포함하고,
    상기 방법은 상기 산화막의 플라즈마 활성화가 산소를 포함하는 분위기 하에서 실행되고,
    제2 기판의 본딩되는 표면의 플라즈마 활성화는 비활성 분위기 하에서 실행되는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 표면이 산화막을 포함하는 상기 기판은 수용 기판으로의 막 이전을 위한 제공 기판인 것을 특징으로 하는 본딩 방법.
  3. 제2항에 있어서, 상기 산화막은 상기 제공 기판의 열산화에 의해 구현되는 것을 특징으로 하는 방법.
  4. 제2항에 있어서, 상기 산화막은 상기 제공 기판 상에 증착되는 것을 특징으로 하는 방법.
  5. 제2항 내지 제4항 중 어느 하나의 항에 있어서, 상기 이전은 SOI(Silicon On Insulator) 유형 구조가 구현되는 것을 허용하는 것을 특징으로 하는 방법.
  6. 제5항에 있어서, 상기 SOI는 그 두께가 500A보다 작은 UTBOX(Ultra Thin Buried Oxide, 초박 매립 산화물)형 박막을 포함하는 것을 특징으로 하는 방법.
  7. 제2항에 있어서, 상기 수용 기판은 실리콘인 것을 특징으로 하는 방법.
  8. 제1항에 있어서, 중성 가스는 아르곤인 것을 특징으로 하는 방법.
  9. 제8항에 있어서, 플라즈마 활성화 동안 전력 밀도는 0.4 W/cm2인 것을 특징으로 하는 방법.
  10. 제1항에 있어서, 중성 가스는 질소인 것을 특징으로 하는 방법.
  11. 제10항에 있어서, 플라즈마 활성화 동안 전력 밀도는 0.8 W/cm2인 것을 특징으로 하는 방법.
  12. 제1항에 있어서, 표면에 산화막을 포함하는 상기 기판은 수용 기판으로의 막 이전을 위한 제공 기판이고, 상기 수용 기판은 플라즈마 활성화 단계 이전에 세정 단계에 놓여지는 것을 특징으로 하는 방법.
  13. 제1항에 있어서, 표면에 산화막을 포함하는 상기 기판은 수용 기판으로의 막 이전을 위한 제공 기판이고, 상기 제공 기판은 플라즈마 활성화 단계 이전에 세정 단계에 놓여지는 것을 특징으로 하는 방법.
  14. 제1항에 있어서, 상기 열처리에 의해 두 기판들을 본딩하는 단계의 상기 열처리는 25℃내지 1100℃의 범위에서 실행되는 것을 특징으로 하는 방법.
  15. 제1항에 있어서, 상기 열처리에 의해 두 기판들을 본딩하는 단계의 상기 열처리는 200℃내지 600℃의 범위에서 실행되는 것을 특징으로 하는 방법.
  16. 제1항에 있어서, 상기 열처리에 의해 두 기판들을 본딩하는 단계의 상기 열처리는 30분 내지 5시간의 범위를 가지는 지속 시간에 걸쳐 실행되는 것을 특징으로 하는 방법.
  17. 제1항에 있어서, 상기 열처리에 의해 두 기판들을 본딩하는 단계의 상기 열처리는 2시간 동안 실행되는 것을 특징으로 하는 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2931585B1 (fr) * 2008-05-26 2010-09-03 Commissariat Energie Atomique Traitement de surface par plasma d'azote dans un procede de collage direct
SG177816A1 (en) * 2010-07-15 2012-02-28 Soitec Silicon On Insulator Methods of forming bonded semiconductor structures, and semiconductor structures formed by such methods
US8481406B2 (en) 2010-07-15 2013-07-09 Soitec Methods of forming bonded semiconductor structures
FR2987166B1 (fr) 2012-02-16 2017-05-12 Soitec Silicon On Insulator Procede de transfert d'une couche
FR2992772B1 (fr) * 2012-06-28 2014-07-04 Soitec Silicon On Insulator Procede de realisation de structure composite avec collage de type metal/metal
JP6117134B2 (ja) * 2014-03-13 2017-04-19 信越化学工業株式会社 複合基板の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6908832B2 (en) * 1997-08-29 2005-06-21 Silicon Genesis Corporation In situ plasma wafer bonding method
KR20060048784A (ko) * 2004-08-19 2006-05-18 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 두 웨이퍼 결합에 선행되는 열처리

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0391227A (ja) * 1989-09-01 1991-04-16 Nippon Soken Inc 半導体基板の接着方法
JP3294934B2 (ja) * 1994-03-11 2002-06-24 キヤノン株式会社 半導体基板の作製方法及び半導体基板
JP3917219B2 (ja) * 1995-12-15 2007-05-23 Sumco Techxiv株式会社 貼り合わせsoiウェーハの製造方法
JP2877800B2 (ja) * 1997-03-27 1999-03-31 キヤノン株式会社 複合部材の分離方法、分離された部材、分離装置、半導体基体の作製方法および半導体基体
JP3582566B2 (ja) * 1997-12-22 2004-10-27 三菱住友シリコン株式会社 Soi基板の製造方法
US6171982B1 (en) * 1997-12-26 2001-01-09 Canon Kabushiki Kaisha Method and apparatus for heat-treating an SOI substrate and method of preparing an SOI substrate by using the same
JPH11251207A (ja) * 1998-03-03 1999-09-17 Canon Inc Soi基板及びその製造方法並びにその製造設備
US6653209B1 (en) * 1999-09-30 2003-11-25 Canon Kabushiki Kaisha Method of producing silicon thin film, method of constructing SOI substrate and semiconductor device
JP2002231692A (ja) * 2001-01-30 2002-08-16 Sony Corp 半導体製造装置
US6780759B2 (en) * 2001-05-09 2004-08-24 Silicon Genesis Corporation Method for multi-frequency bonding
US6995075B1 (en) * 2002-07-12 2006-02-07 Silicon Wafer Technologies Process for forming a fragile layer inside of a single crystalline substrate
WO2004021420A2 (en) * 2002-08-29 2004-03-11 Massachusetts Institute Of Technology Fabrication method for a monocrystalline semiconductor layer on a substrate
US6911375B2 (en) * 2003-06-02 2005-06-28 International Business Machines Corporation Method of fabricating silicon devices on sapphire with wafer bonding at low temperature
US6833195B1 (en) * 2003-08-13 2004-12-21 Intel Corporation Low temperature germanium transfer
WO2005022610A1 (ja) * 2003-09-01 2005-03-10 Sumco Corporation 貼り合わせウェーハの製造方法
US20050067377A1 (en) * 2003-09-25 2005-03-31 Ryan Lei Germanium-on-insulator fabrication utilizing wafer bonding
US20070110917A1 (en) * 2003-12-02 2007-05-17 Bondtech, Inc Bonding method, device formed by such method, surface activating unit and bonding apparatus comprising such unit
JP2006080314A (ja) * 2004-09-09 2006-03-23 Canon Inc 結合基板の製造方法
FR2876220B1 (fr) * 2004-10-06 2007-09-28 Commissariat Energie Atomique Procede d'elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees.
US7105897B2 (en) * 2004-10-28 2006-09-12 Taiwan Semiconductor Manufacturing Company Semiconductor structure and method for integrating SOI devices and bulk devices
KR100634528B1 (ko) * 2004-12-03 2006-10-16 삼성전자주식회사 단결정 실리콘 필름의 제조방법
KR100601976B1 (ko) * 2004-12-08 2006-07-18 삼성전자주식회사 스트레인 실리콘 온 인슐레이터 구조체 및 그 제조방법
US8138061B2 (en) * 2005-01-07 2012-03-20 International Business Machines Corporation Quasi-hydrophobic Si-Si wafer bonding using hydrophilic Si surfaces and dissolution of interfacial bonding oxide
JP5128761B2 (ja) * 2005-05-19 2013-01-23 信越化学工業株式会社 Soiウエーハの製造方法
KR20080033341A (ko) * 2005-08-03 2008-04-16 엠이엠씨 일렉트로닉 머티리얼즈, 인크. 스트레인드 실리콘 층 내에 개선된 결정화도를 갖는스트레인드 실리콘 온 인슐레이터 구조

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6908832B2 (en) * 1997-08-29 2005-06-21 Silicon Genesis Corporation In situ plasma wafer bonding method
KR20060048784A (ko) * 2004-08-19 2006-05-18 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 두 웨이퍼 결합에 선행되는 열처리

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
논문(2003)*

Also Published As

Publication number Publication date
SG162813A1 (en) 2010-07-29
CN101207021A (zh) 2008-06-25
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SG144023A1 (en) 2008-07-29
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CN100527357C (zh) 2009-08-12
JP2008177531A (ja) 2008-07-31
EP1936667A1 (fr) 2008-06-25
DE602007004811D1 (de) 2010-04-01
KR20080056630A (ko) 2008-06-23

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