CN100527357C - 半导体材料基板的键合方法 - Google Patents

半导体材料基板的键合方法 Download PDF

Info

Publication number
CN100527357C
CN100527357C CNB2007101695402A CN200710169540A CN100527357C CN 100527357 C CN100527357 C CN 100527357C CN B2007101695402 A CNB2007101695402 A CN B2007101695402A CN 200710169540 A CN200710169540 A CN 200710169540A CN 100527357 C CN100527357 C CN 100527357C
Authority
CN
China
Prior art keywords
bonding
substrate
plasma
oxide layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2007101695402A
Other languages
English (en)
Other versions
CN101207021A (zh
Inventor
约努茨·拉杜
奥德丽·兰伯特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of CN101207021A publication Critical patent/CN101207021A/zh
Application granted granted Critical
Publication of CN100527357C publication Critical patent/CN100527357C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/26—Web or sheet containing structurally defined element or component, the element or component having a specified physical dimension
    • Y10T428/263—Coating layer not in excess of 5 mils thick or equivalent
    • Y10T428/264—Up to 3 mils
    • Y10T428/265—1 mil or less

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Recrystallisation Techniques (AREA)
  • Lock And Its Accessories (AREA)
  • Golf Clubs (AREA)
  • Slot Machines And Peripheral Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Solid-Sorbent Or Filter-Aiding Compositions (AREA)
  • Compounds Of Alkaline-Earth Elements, Aluminum Or Rare-Earth Metals (AREA)
  • Oxygen, Ozone, And Oxides In General (AREA)

Abstract

本发明涉及半导体材料基板的键合方法。提供了一种用于键合以从半导体材料之中选择的材料实现的两片基板的方法，所述方法实现：对各基板的要键合的表面的等离子体激活，所述两片基板中的第一基板的要键合的表面包括氧化层；通过热处理来键合两片基板的步骤。该方法的特征在于，在包含氧气的气氛下执行对所述氧化层的等离子体激活，在中性气氛下执行对第二基板的要键合的表面的等离子体激活。

Description

半导体材料基板的键合方法
技术领域
本发明涉及一种用于键合(bonding)以从半导体材料之中选择的材料实现的两片基板的方法，所述方法实现：通过热处理来键合两片基板的步骤；对各基板的要键合的表面的等离子体激活，所述两片基板中的第一基板的要键合的表面包括氧化层。
背景技术
已知这类方法。
这里，将“键合”理解为指通过分子附着力来键合，其中，在不使用粘合剂的情况下将两个完全平滑的表面彼此粘合——这在室温下是可能的。
键合的质量由键合能具体表征，键合能表示键合在一起的两片基板之间的键合强度。
为了强化通过分子附着力键合的两片基板，装配好的基板必须经受热处理。这样的热处理使得两片基板的键合能可以达到至少500mJ/m2的量级的值，该值可以符合通常所期望的值。
常规上，通常在至少900℃的量级的温度(其限定本文中的“高温域”的范围)下执行这样的热处理。在Si基板与Si或SiO2基板之间进行键合的情况下，利用在1100℃到1200℃左右的温度执行的处理使键合能最大化。
将对要键合的表面的“等离子体激活”定义为：在使要键合的表面相接触之前，将所述表面暴露于等离子体下(具体地说，可能在真空或大气压力下进行该处理)。
更准确地说，在已知的激活技术中，在所述暴露步骤过程中使基板的要激活的表面暴露于等离子体，在该暴露步骤中，对暴露参数进行控制，使得它们分别被设置为给定的相应值，这些值在等离子体激活过程中保持固定。
在第一级中，“暴露参数”为：
—功率密度。这是提供给等离子体的功率的密度，其对应于每单位表面的功率密度(W/cm2)，在本文中也由简单的术语“功率”来指示。
—压力(包含等离子体的腔中的压力，以mTorr表示)，
—提供给该腔的气体的性质和流速(以sccm表示：标准立方厘米每分钟)。
具体地说，这样的激活使得可以不必在高温下进行热处理，而通过获得非常大的键合能来实现利用分子附着力的键合。
实际上，等离子体激活导致两片基板之间的高键合能，在相对短的持续时间(例如，在2个小时的量级)在相对低的温度(例如，在600℃或更少的量级)下执行热处理之后，在进行键合之前，激活两片基板中的至少一片。
因此，在希望避免使包括两片键合的基板的结构经受太高温度的情况下(特别是在限定为包括由热膨胀系数差异很大的材料制成的多个层的结构的异质结构的情况下)，这样的激活有利于使该结构稳定。
这样的激活还可以有利于在给定温度下获得非常高的键合强度。
因此，这样的激活例如有利于通过键合两片基板来制造多层结构。
转移方法(具体地说，Smart CutTM型方法或BESOI(键合刻蚀绝缘体上硅)型方法，可以在以下著作中找到Smart CutTM型方法的概述：Silicon-on-insulator technology：materials to VLSI，2nd Edition(Jean-PierreColinge)，在BESOI型方法中，键合两片基板，然后通过刻蚀消除两片基板中的一片的多余材料)是可以得益于用于键合的等离子体激活的示例。
为了充分利用等离子体处理对于各键合的效果，在文献中遇到的常规方法(具体地说，在以下文献中：Effects of plasma activation onhydrophilic bonding of Si and SiO2，T.Suni and I.J.Electroch.Soc.Vol.149，No.6，p.348(2002)，以及在Farrens等人的美国专利US 6645828中)包括利用等离子体来激活要键合的两片基板。
更特别的是，由于键合能很低，因此仅将两个表面中的一个暴露于等离子体。在Si/SiO2键合的情况下，通常利用等离子体来处理氧化物(参见以下文献：Effects of plasma activation on hydrophilic bonding of Si andSiO2)。
现今，在等离子体处理中，在使晶片的表面相接触之前，利用不同的气体(例如，氧气、氮气和氩气)来激活晶片的表面。
通常，利用相同的等离子体处理按相同的方式处理要键合的两个表面。
发明内容
本发明的一个目的是对实现等离子体激活的已知的键合技术进行改进。
本发明的另一目的是减少出现在基板上的缺陷的数量，或者甚至完全消除这些缺陷。
具体地说，本发明的目的是增大在等离子体激活之后获得的键合能。
为了实现这些目的，根据第一方面，本发明提出了一种用于键合由从半导体材料之中选择的材料制成的两片基板的方法，所述方法执行：
—对各基板的要键合的表面的等离子体激活，所述两片基板中的第一基板的要键合的表面包括氧化层，
—通过热处理来键合所述两片基板的步骤，
该方法的特征在于，在包含氧气的气氛下执行对所述氧化层的等离子体激活，在中性气氛下执行对第二基板的要键合的表面的等离子体激活。
优选的但并非限制性的是，该方法的多个方面如下：
—表面包括氧化层的基板是向受主基板进行层转移的施主基板，
—所述氧化层通过对所述施主基板的热氧化来获得，
—所述氧化层淀积在所述施主基板上，
—所述转移使得可以获得SOI(绝缘体上硅)型结构，
—所述SOI包括厚度小于500
Figure C200710169540D00071
的UTBOX(超薄隐埋氧化)型薄层，
—所述受主基板是硅，
—所述中性气体是氩气，
—在包括氩气的气氛下通过等离子体来激活的过程中的功率密度是0.4W/cm2，
—所述中性气体是氮气，
—在包括氮气的气氛下通过等离子体来激活的过程中的功率密度是0.8W/cm2，
—在所述等离子体激活步骤之前，使所述受主基板经受清洁步骤，
—在所述等离子体激活步骤之前，使所述施主基板经受清洁步骤，
—所述键合热处理在低温下执行，
—所述键合热处理在200℃与600℃之间执行，
—所述键合热处理执行短的持续时间，
—所述键合热处理执行大约2小时。
根据第二方面，本发明还提出了一种通过在利用根据上述类型的方法的等离子体激活获得键合之后将从施主基板去除的薄层转移到受主基板而获得的SOI型结构，其特征在于，本发明具有UTBOX(超薄隐埋氧化)型层。
优选的但并非限制性的是，该结构的多个方面如下：
—所述隐埋氧化层的厚度在50与1000之间，优选地小于500
Figure C200710169540D00074
—对于厚度大约250
Figure C200710169540D00075
的隐埋氧化层，该层具有的缺陷在0到10个之间，
—对于厚度大约125
Figure C200710169540D00076
的隐埋氧化层，该层具有的缺陷在0到310个之间，
—对于厚度大约1000
Figure C200710169540D00077
的隐埋氧化层，并且对于利用氩气执行的中性气氛下的等离子体激活，在室温下的键合能大约为0.175J/m2，
—对于厚度大约500
Figure C200710169540D00078
的隐埋氧化层，并且对于利用氩气执行的中性气氛下的等离子体激活，在室温下的键合能大约为0.180J/m2，
—对于厚度大约250
Figure C200710169540D00081
的隐埋氧化层，并且对于利用氩气执行的中性气氛下的等离子体激活，在室温下的键合能大约为0.200J/m2，
—对于厚度大约125的隐埋氧化层，并且对于利用氩气执行的中性气氛下的等离子体激活，在室温下的键合能大约为0.200J/m2，
—对于厚度大约1000
Figure C200710169540D00083
的隐埋氧化层，并且对于利用氮气执行的中性气氛下的等离子体激活，在室温下的键合能大约为0.235J/m2，
—对于厚度大约500
Figure C200710169540D00084
的隐埋氧化层，并且对于利用氮气执行的中性气氛下的等离子体激活，在室温下的键合能大约为0.258J/m2，
—对于厚度大约250
Figure C200710169540D00085
的隐埋氧化层，并且对于利用氮气执行的中性气氛下的等离子体激活，在室温下的键合能大约为0.270J/m2，
—对于厚度大约125的隐埋氧化层，并且对于利用氮气执行的中性气氛下的等离子体激活，在室温下的键合能大约为0.262J/m2。
考虑到制造SOI(绝缘体上硅)型基板，可以实施根据本发明的键合方法用于转移薄层，所述SOI型基板通过实施层转移(例如，通过SmartCutTM或其他类型的转移方法)的分子附着力键合来制造。
更准确地说，本发明的有益应用涉及制造SOI基板，更准确地说，涉及制造具有非常薄的绝缘层的UTBOX(超薄隐埋氧化)基板，其厚度小于500埃，例如大约一百埃。本发明的具体的非限定性示例涉及已针对其获得很好结果的UTBOX基板。然而，应说明的是，本发明也可以应用于厚的(即，厚度大于500
Figure C200710169540D0008150744QIETU
)BOX(隐埋氧化层)。
实际上，在这样的结构的隐埋氧化层非常薄时，可以观察到在转移层内具有缺陷(没有转移的区域、气孔、气泡和砂眼)的问题。
本发明一般应用于由半导体材料制成的两片基板的键合。这些材料中的每一种可以是硅或另一种半导体材料。
可以在激活之前对所述两片基板的要键合的表面中的一个额外进行氧化。
将看到，对要键合的两个表面中的每一个执行激活。
还可以说明的是，本发明使得可以特别在用于将由半导体材料制成的薄层从形成所述施主基板的“顶”晶片转移到形成所述受主基板的“底”晶片的转移方法的范围中，进行键合。所述薄层指厚度为几百埃到几千埃的层。
在该针对转移方法的应用中，在所述施主基板的表面与所述受主基板的表面之间的激活之后进行键合。
具体地说，所述转移方法可以根据SmartCutTM方法来进行，SmartCutTM方法在进行键合之前实施原子或离子组分(species)的注入，以在施主基板的厚度中产生若区，并且在进行键合之后在所述弱区的水平面处实施分离。
附图说明
通过参照附图阅读以下详细说明，将更好地理解本发明，在附图中：
图1是针对250
Figure C200710169540D0008150744QIETU
的氧化层在从与受主基板键合的施主基板的层转移的分离之后计数出的缺陷数量进行比较的图，所述键合是利用等离子体激活进行的，在该等离子体激活过程中：
—在表面处被氧化的施主基板由氧化等离子体来激活，
—硅受主基板在包括惰性气体(氮气或氩气)的气氛下由两种等离子体中的一种来激活，或者不被激活。
图2是针对125
Figure C200710169540D00091
的氧化层在从与受主基板键合的施主基板的层转移的范围中的分离之后计数出的缺陷数量进行比较的图，所述键合是利用等离子体激活进行的，在该等离子体激活过程中：
—在表面处被氧化的施主基板由氧化等离子体来激活，
—硅受主基板在包括惰性气体(氮气或氩气)的气氛下由两种等离子体中的一种来激活，或者不被激活。
图3比较键合在一起的两片基板之间获得的键合能，两片基板中的一片被氧化层覆盖并且在由氧化等离子体进行键合之前已被激活，其中使用：
—不同类型的非氧化基板制备(由氮气或氩气等离子体激活，以及没有等离子体激活)，
—不同厚度的氧化层，该氧化层覆盖表面氧化的基板(1000
Figure C200710169540D00092
500
Figure C200710169540D00093
250
Figure C200710169540D00101
和125
图4是对250
Figure C200710169540D00103
的氧化层在从与受主基板键合的施主基板的层转移的分离之后计数出的缺陷数量进行比较的图，所述键合是利用等离子体激活进行的，在该等离子体激活过程中：
—施主基板的氧化表面在中性气氛(氮气或氩气)下由两种等离子体中的一种等离子体来激活，或者由氧化等离子体来激活，或者不被激活，
—并且非氧化硅中的受主基板不被激活。
和在一些已知方法的情况下一样，本发明利用等离子体对基板的要键合的两个表面进行激活。
具体实施方式
在本发明中，对各基板的要键合的表面实施特定的等离子体激活，仅两片基板中的第一基板的要键合的表面包括氧化层。在包含氧气的气氛下执行对所述氧化层的等离子体激活，在惰性气氛下执行对第二基板的要键合的表面的等离子体激活。
以下描述说明了应用从施主基板到受主基板的层转移的键合方法的示例，该层根据Smart CutTM型方法来分离。然而，应将本发明理解为涉及键合步骤本身，层转移只是具体例示。
对受主基板的处理
总体上，给出以下描述中指定的功率值来应用于直径为200mm的量级的晶片。然而，通过调节等离子体的功率(或功率密度值)，本发明也能应用于直径为300mm的量级的晶片。
因此，通常，功率密度在0.035W/cm2与10W/cm2之间，对于氩气优选的是0.4W/cm2，对于氮气优选的是0.8W/cm2，对于氧气优选的是0.8W/cm2。
受主基板的表面不包括氧化层，并且优选的是硅。
在等离子体激活之前，可能已经例如利用臭氧和/或RCA的混合物清洁了基板的要键合的表面。
然后，受主基板的表面在以下特定实验条件下，在例如包含氩气或氮气的中性气氛下经受等离子体激活：
对于在包含氩气的气氛下的处理：
—强度在25W与2500W之间，优选的是，对于200mm的晶片，强度为125W，或者对于300mm的晶片，强度大约200W(对应于04W/cm2的功率密度)，
—压力在20mTorr与100mTorr之间，优选的是50mTorr，
—气体流速在0与100sccm之间，优选的是100sccm，
—暴露持续时间在5秒与5分钟之间，优选的是30秒。
对于在包含氮气的气氛下的处理：
—功率在25W与2500W之间，优选的是250W(对应于0.8W/cm2的功率密度)，
—压力在20mTorr与100mTorr之间，优选的是50mTorr，
—气体流速在0与100sccm之间，优选的是100sccm，
—暴露持续时间在5秒与5分钟之间，优选的是30秒。
在等离子体激活过程中，使提供给等离子体的功率密度适合于所用的气体。实际上，因为氩原子大于氮原子，所以为了防止氩气的雾化效应，与氮等离子体相比，为实施氩等离子体而保持的功率更有限。
对施主基板的要键合的表面的处理
施主基板的要键合的表面包含厚度在100
Figure C200710169540D00111
到5000
Figure C200710169540D00112
的量级的氧化薄层，优选的是，厚度小于250
Figure C200710169540D00113
(具体地说，在旨在包括UTBOX型结构的非常薄的层的情况下)。
在等离子体激活之前，可能已经例如利用臭氧和/或RCA的混合物清洁了基板的要键合的表面。
根据以下实验条件，通过使用氧气来执行等离子体激活处理：
—功率在25W与2500W之间，优选的是250W，
—压力在20mTorr与100mTorr之间，优选的是50mTorr，
—气体流速在0与100sccm之间，优选的是75sccm，
—暴露持续时间在5秒与5分钟之间，优选的是30秒到45秒。
键合两片晶片的步骤
使两片晶片相接触，然后使两片晶片经受持续时间从30分钟到5小时的低温热处理(在25℃与1100℃之间)(优选地在200℃与600℃之间)以加强键合能，暴露持续时间优选的是2小时。
所提出的方法的研究目的实际上是使对基板的要键合的表面的激活最优化。
该方法的优势在于，减少甚至消除在转移基板上的薄层之后可能出现在该层内的缺陷(没有转移的区域、气孔、气泡和砂眼)。
此外，—旦已经执行键合步骤，就例如根据Smart CutTM方法，或者甚至通过对施主基板的刻蚀，来执行使施主基板变薄的步骤。
实际上，本发明可以应用于通过Smart CutTM型方法以及BESOI型方法来制造复杂的基板(例如SOI型基板)。本发明还适用于包括不能经受高温热处理因此必须进行等离子体键合的集成电路的基板。
图面说明
为获得图中提供的结果而进行的键合的实验条件如下：
—氧化(例如，通过加热)以在施主基板的要处理的表面上获得给定厚度的氧化层。
—向施主基板的要键合的整个表面单独注入氢(能量为80keV，剂量为7.6×1016原子/cm2)，
—利用臭氧和/或RCA型清洁来清洁要键合的两个表面，
—在包括氧气的气氛下(流速为75sccm、压力为50mTorr、功率为250W、持续时间为30秒)对施主基板的要键合的表面进行等离子体激活，
—在包含氩气的气氛下(流速为100sccm、压力为50mTorr、功率为125W、持续时间为30秒)对受主基板的要键合的表面进行等离子体激活，
—利用分子附着力对要键合的两个表面进行键合，
—在200℃与600℃之间进行退火以稳定键合。
在图1中可以看到，如果不对受主基板进行等离子体激活，则在Smart CutTM方法之后，可以在转移的层上检测到大约15个缺陷(没有转移的区域、气孔、气泡和砂眼)，而在氩等离子体激活的情况下合计4个缺陷，在氮等离子体激活的情况下没有缺陷。
因此在受主基板在包含惰性气体的气氛中经受等离子体激活时，缺陷的数量显著减少。
图2示出了类似的结果。在不对受主基板进行等离子体激活的情况下，检测到多于1000个缺陷，而在包含氩气的气氛下进行等离子体处理的情况下合计仅大约300个缺陷，在包含氮气的气氛下的等离子体处理的情况下大约30个缺陷。
在图2的情况下存在较大数量的缺陷，是由于在图2的情况下氧化层的厚度薄得多的事实。然而，在受主基板的要键合的表面已经在中性气氛下预先经受等离子体处理时，缺陷的总数显著较低。
图3示出，在氧化的施主基板的表面被氧化等离子体激活时，无论施主基板的氧化层的厚度如何，受主基板的要键合的表面在进行键合之前预先利用等离子体激活(利用中性气体)进行处理时的键合能高于不进行等离子体激活时的键合能。然而，该等离子体激活的效果取决于层的厚度，以及所利用的中性气体(氩气或氮气)。
然而，非常薄的氧化层的键合能没有降低(相反)。
图4示出了氧化等离子体对施主基板的氧化表面的激活和受主基板的灭活，与利用氩等离子体和氮等离子的处理相比，就缺陷而言提供了更好的效果，解释了对氧化等离子体激活施主基板的选择。
这里的施主基板的表面处的氧化层的厚度为250
Figure C200710169540D0008150744QIETU
。
事实上，在施主基板的氧化表面被氧化等离子体激活时总计有几十个缺陷，在施主基板的氧化表面在包括氮气的气氛下被等离子体激活时有大约十五个缺陷，在施主基板的氧化表面在包括氩气的气氛下被等离子体激活时有大约25个缺陷。
另外，就缺陷而言，在施主基板的氧化表面被氧化等离子体激活之后获得的结果也好于表面不被预先激活时获得的结果。
本发明中描述的方法的实施方式的实验条件通过非限制性示例的方式给出。

Claims (15)

1、一种用于键合以从半导体材料之中选择的材料实现的两片基板的方法，所述方法执行：
对各基板的要键合的表面的等离子体激活，所述两片基板中的第一基板的要键合的表面包括氧化层；
通过热处理来键合所述两片基板的步骤，
该方法的特征在于，在包含氧气的气氛下执行对所述氧化层的等离子体激活，在中性气氛下执行对第二基板的要键合的表面的等离子体激活。
2、根据权利要求1所述的键合方法，其特征在于，表面包括氧化层的基板是用于针对受主基板进行层转移的施主基板。
3、根据权利要求2所述的方法，其特征在于，所述氧化层是通过对所述施主基板的热氧化来获得的。
4、根据权利要求2所述的方法，其特征在于，所述氧化层淀积在所述施主基板上。
5、根据权利要求2所述的方法，其特征在于，所述层转移使得可以获得绝缘体上硅型结构。
6、根据权利要求5所述的方法，其特征在于，所述绝缘体上硅包括厚度小于500
Figure C200710169540C0002184704QIETU
的超薄隐埋氧化型薄层。
7、根据权利要求2所述的方法，其特征在于，所述受主基板是硅。
8、根据权利要求1所述的方法，其特征在于，所述中性气氛是氩气。
9、根据权利要求8所述的方法，其特征在于，等离子体激活过程中针对所述中性气氛的功率密度是0.4W/cm2。
10、根据权利要求1所述的方法，其特征在于，所述中性气氛是氮气。
11、根据权利要求10所述的方法，其特征在于，等离子体激活过程中针对所述中性气氛的功率密度是0.8W/cm2。
12、根据权利要求2所述的方法，其特征在于，在所述等离子体激活步骤之前，所述受主基板经受清洁步骤。
13、根据权利要求2所述的方法，其特征在于，在所述等离子体激活步骤之前，所述施主基板经受清洁步骤。
14、根据权利要求1所述的方法，其特征在于，所述热键合处理在200℃与600℃之间执行。
15、根据权利要求1所述的方法，其特征在于，所述热键合处理执行2小时。
CNB2007101695402A 2006-12-18 2007-11-09 半导体材料基板的键合方法 Expired - Fee Related CN100527357C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0655608A FR2910177B1 (fr) 2006-12-18 2006-12-18 Couche tres fine enterree
FR0655608 2006-12-18

Publications (2)

Publication Number Publication Date
CN101207021A CN101207021A (zh) 2008-06-25
CN100527357C true CN100527357C (zh) 2009-08-12

Family

ID=38057349

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2007101695402A Expired - Fee Related CN100527357C (zh) 2006-12-18 2007-11-09 半导体材料基板的键合方法

Country Status (10)

Country Link
US (1) US20080145650A1 (zh)
EP (1) EP1936667B1 (zh)
JP (1) JP2008177531A (zh)
KR (1) KR100944235B1 (zh)
CN (1) CN100527357C (zh)
AT (1) ATE458270T1 (zh)
DE (1) DE602007004811D1 (zh)
FR (1) FR2910177B1 (zh)
SG (2) SG144023A1 (zh)
TW (1) TW200847240A (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2931585B1 (fr) * 2008-05-26 2010-09-03 Commissariat Energie Atomique Traitement de surface par plasma d'azote dans un procede de collage direct
US8481406B2 (en) 2010-07-15 2013-07-09 Soitec Methods of forming bonded semiconductor structures
SG177816A1 (en) * 2010-07-15 2012-02-28 Soitec Silicon On Insulator Methods of forming bonded semiconductor structures, and semiconductor structures formed by such methods
FR2987166B1 (fr) 2012-02-16 2017-05-12 Soitec Silicon On Insulator Procede de transfert d'une couche
FR2992772B1 (fr) * 2012-06-28 2014-07-04 Soitec Silicon On Insulator Procede de realisation de structure composite avec collage de type metal/metal
JP6117134B2 (ja) * 2014-03-13 2017-04-19 信越化学工業株式会社 複合基板の製造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0391227A (ja) * 1989-09-01 1991-04-16 Nippon Soken Inc 半導体基板の接着方法
JP3294934B2 (ja) * 1994-03-11 2002-06-24 キヤノン株式会社 半導体基板の作製方法及び半導体基板
JP3917219B2 (ja) * 1995-12-15 2007-05-23 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 貼り合わせｓｏｉウェーハの製造方法
JP2877800B2 (ja) * 1997-03-27 1999-03-31 キヤノン株式会社 複合部材の分離方法、分離された部材、分離装置、半導体基体の作製方法および半導体基体
WO1999010927A1 (en) * 1997-08-29 1999-03-04 Farrens Sharon N In situ plasma wafer bonding method
JP3582566B2 (ja) * 1997-12-22 2004-10-27 三菱住友シリコン株式会社 Ｓｏｉ基板の製造方法
US6171982B1 (en) * 1997-12-26 2001-01-09 Canon Kabushiki Kaisha Method and apparatus for heat-treating an SOI substrate and method of preparing an SOI substrate by using the same
JPH11251207A (ja) * 1998-03-03 1999-09-17 Canon Inc Ｓｏｉ基板及びその製造方法並びにその製造設備
US6653209B1 (en) * 1999-09-30 2003-11-25 Canon Kabushiki Kaisha Method of producing silicon thin film, method of constructing SOI substrate and semiconductor device
JP2002231692A (ja) * 2001-01-30 2002-08-16 Sony Corp 半導体製造装置
US6780759B2 (en) * 2001-05-09 2004-08-24 Silicon Genesis Corporation Method for multi-frequency bonding
FR2874455B1 (fr) * 2004-08-19 2008-02-08 Soitec Silicon On Insulator Traitement thermique avant collage de deux plaquettes
US6995075B1 (en) * 2002-07-12 2006-02-07 Silicon Wafer Technologies Process for forming a fragile layer inside of a single crystalline substrate
AU2003270040A1 (en) * 2002-08-29 2004-03-19 Massachusetts Institute Of Technology Fabrication method for a monocrystalline semiconductor layer on a substrate
US6911375B2 (en) * 2003-06-02 2005-06-28 International Business Machines Corporation Method of fabricating silicon devices on sapphire with wafer bonding at low temperature
US6833195B1 (en) * 2003-08-13 2004-12-21 Intel Corporation Low temperature germanium transfer
US7625808B2 (en) * 2003-09-01 2009-12-01 Sumco Corporation Method for manufacturing bonded wafer
US20050067377A1 (en) * 2003-09-25 2005-03-31 Ryan Lei Germanium-on-insulator fabrication utilizing wafer bonding
WO2005055293A1 (ja) * 2003-12-02 2005-06-16 Bondtech Inc. 接合方法及びこの方法により作成されるデバイス並びに表面活性化装置及びこの装置を備えた接合装置
JP2006080314A (ja) * 2004-09-09 2006-03-23 Canon Inc 結合基板の製造方法
FR2876220B1 (fr) * 2004-10-06 2007-09-28 Commissariat Energie Atomique Procede d'elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees.
US7105897B2 (en) * 2004-10-28 2006-09-12 Taiwan Semiconductor Manufacturing Company Semiconductor structure and method for integrating SOI devices and bulk devices
KR100634528B1 (ko) * 2004-12-03 2006-10-16 삼성전자주식회사 단결정 실리콘 필름의 제조방법
KR100601976B1 (ko) * 2004-12-08 2006-07-18 삼성전자주식회사 스트레인 실리콘 온 인슐레이터 구조체 및 그 제조방법
US8138061B2 (en) * 2005-01-07 2012-03-20 International Business Machines Corporation Quasi-hydrophobic Si-Si wafer bonding using hydrophilic Si surfaces and dissolution of interfacial bonding oxide
JP5128761B2 (ja) * 2005-05-19 2013-01-23 信越化学工業株式会社 Ｓｏｉウエーハの製造方法
JP2009503907A (ja) * 2005-08-03 2009-01-29 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド 結晶化度が改善された歪シリコン層を有する歪シリコンオンインシュレータ（ｓｓｏｉ）構造

Also Published As

Publication number Publication date
EP1936667B1 (fr) 2010-02-17
FR2910177A1 (fr) 2008-06-20
CN101207021A (zh) 2008-06-25
SG144023A1 (en) 2008-07-29
FR2910177B1 (fr) 2009-04-03
SG162813A1 (en) 2010-07-29
KR20080056630A (ko) 2008-06-23
ATE458270T1 (de) 2010-03-15
TW200847240A (en) 2008-12-01
US20080145650A1 (en) 2008-06-19
DE602007004811D1 (de) 2010-04-01
KR100944235B1 (ko) 2010-02-24
JP2008177531A (ja) 2008-07-31
EP1936667A1 (fr) 2008-06-25

Similar Documents

Publication Publication Date Title
US6991995B2 (en) Method of producing a semiconductor structure having at least one support substrate and an ultrathin layer
US20190344534A1 (en) Method of room temperature covalent bonding
CN101138071B (zh) 键合由从半导体材料中选择的材料制成的两片晶片的方法
US8183128B2 (en) Method of reducing roughness of a thick insulating layer
CN100358124C (zh) 用于同时得到一对由有用层覆盖的衬底的方法
KR101035699B1 (ko) 전자 공학, 광학 또는 광전자 공학용의 2개 기판의 직접본딩 방법
JP4173884B2 (ja) ゲルマニウム・オン・インシュレータ（ＧｅＯＩ）型ウェーハの製造方法
CN100527357C (zh) 半导体材料基板的键合方法
KR101335713B1 (ko) 접합 기판의 제조방법 및 접합 기판
JP3900741B2 (ja) Ｓｏｉウェーハの製造方法
TWI492275B (zh) The method of manufacturing the bonded substrate
CN1473361A (zh) 制造含有粘接于-目标基片上的-薄层的-叠置结构的方法
CN101106073B (zh) 用于稳定结合界面的热处理
JP2007227415A (ja) 貼り合わせ基板の製造方法および貼り合わせ基板
JP4796066B2 (ja) 二酸化ケイ素層を製造する方法
US8343850B2 (en) Process for fabricating a substrate comprising a deposited buried oxide layer
US7615456B2 (en) Method for manufacturing SOI substrate
US7879175B2 (en) Method for manufacturing pyrolytic boron nitride composite substrate
JP3456521B2 (ja) Ｓｏｉ基板の製造方法
JP3707200B2 (ja) 半導体基板の製造方法
JPH10335617A (ja) 半導体基板の製造方法
JP2010258364A (ja) 低応力膜を備えたｓｏｉウェーハ
JPH08293542A (ja) 誘電体分離基板の製造方法
JPH09328333A (ja) 絶縁体上半導体構造およびその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090812

Termination date: 20131109