CN101138071B - 键合由从半导体材料中选择的材料制成的两片晶片的方法 - Google Patents
键合由从半导体材料中选择的材料制成的两片晶片的方法 Download PDFInfo
- Publication number
- CN101138071B CN101138071B CN200680007529XA CN200680007529A CN101138071B CN 101138071 B CN101138071 B CN 101138071B CN 200680007529X A CN200680007529X A CN 200680007529XA CN 200680007529 A CN200680007529 A CN 200680007529A CN 101138071 B CN101138071 B CN 101138071B
- Authority
- CN
- China
- Prior art keywords
- power
- activated
- plasma
- wafer
- gas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 235000012431 wafers Nutrition 0.000 title claims abstract description 110
- 238000000034 method Methods 0.000 title claims abstract description 83
- 239000000463 material Substances 0.000 title claims abstract description 47
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 230000004913 activation Effects 0.000 claims abstract description 54
- 239000007789 gas Substances 0.000 claims description 54
- 230000003094 perturbing effect Effects 0.000 claims description 40
- 230000008859 change Effects 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 21
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 14
- 238000012546 transfer Methods 0.000 claims description 10
- 229910052786 argon Inorganic materials 0.000 claims description 9
- 229910052760 oxygen Inorganic materials 0.000 claims description 9
- 230000008569 process Effects 0.000 claims description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 7
- 239000001301 oxygen Substances 0.000 claims description 7
- 238000001020 plasma etching Methods 0.000 claims description 7
- 239000001307 helium Substances 0.000 claims description 6
- 229910052734 helium Inorganic materials 0.000 claims description 6
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 6
- 239000000203 mixture Substances 0.000 claims description 6
- 239000004568 cement Substances 0.000 claims description 4
- 239000002131 composite material Substances 0.000 claims description 4
- 238000002347 injection Methods 0.000 claims description 4
- 239000007924 injection Substances 0.000 claims description 4
- 230000008878 coupling Effects 0.000 claims description 3
- 238000010168 coupling process Methods 0.000 claims description 3
- 238000005859 coupling reaction Methods 0.000 claims description 3
- 230000007935 neutral effect Effects 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 238000001994 activation Methods 0.000 abstract description 46
- 238000000678 plasma activation Methods 0.000 abstract description 3
- 230000003213 activating effect Effects 0.000 description 16
- 238000005530 etching Methods 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 230000008901 benefit Effects 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 238000010301 surface-oxidation reaction Methods 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 239000008367 deionised water Substances 0.000 description 1
- 229910021641 deionized water Inorganic materials 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 241000894007 species Species 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Pressure Welding/Diffusion-Bonding (AREA)
- Recrystallisation Techniques (AREA)
- Element Separation (AREA)
- Electrodes Of Semiconductors (AREA)
- Plasma Technology (AREA)
- Drying Of Semiconductors (AREA)
Abstract
本发明涉及一种将由从半导体材料中选择的材料制成的两片晶片键合在一起的方法,所述方法对要键合在一起的所述两片晶片中的至少一片晶片的表面进行等离子体激活,并且该方法包括以下步骤:在等离子体激活过程中控制激活参数以改变包含在等离子体中的物质的动能,从而在表面被激活的所述晶片的表面区的厚度中产生厚度受控的扰动区。
Description
技术领域
本发明涉及一种键合由从半导体材料中选择的材料制成的两片晶片的方法,所述方法利用了对要键合在一起的两层中的至少一层的表面的等离子体激活。
背景技术
已知这种类型的多个方法。
这里使用术语“键合”指通过分子键合进行键合,在所述分子键合过程中,在不使用任何粘合剂的情况下将两个非常平的表面键合在一起,并且该过程可以在室温下进行。
键合的质量由键合能具体表征,该键合能表示两片键合在一起的晶片之间的连接力。
为了强化两片晶片之间通过分子键合进行的键合,对键合在一起的晶片进行热处理。
这种热处理使能将两片晶片的键合能提高到至少约500毫焦每平方米(mJ/m2)的值(该值符合通常所期望的值)。
按常规方式,通常在至少约900℃的温度下(在本说明书的情境下,该温度限定“高温”范围)进行这种热处理。当在由Si制成的晶片与由Si或SiO2制成的晶片之间进行键合时,在1100℃至1200℃的量级的温度下进行热处理时,使键合能达到最大。
将对用于键合的表面的“等离子体激活”定义为:在使用于键合在一起的表面相接触之前,将所述表面暴露于等离子体(具体地说,可以在真空或在大气压力下进行该过程)。
更准确地说,在现有技术的激活技术中,在所述暴露步骤过程中使晶片的用于激活的表面暴露于等离子体,在该暴露步骤中,对暴露参数进行控制,使得各暴露参数被设置为给定的相应值,这些值在等离子体激活过程中保持不变。
第一级“暴露参数”如下:
·功率密度;其是馈送给等离子体的功率密度,以瓦特每平方厘米(W/cm2)为单位表示每单位面积的功率密度,并且在本说明书中,为了简便起见,有时也被称为术语“功率”;
·压力(包含等离子体的包围物中的压力);以及
·馈送到所述包围物中的气体的性质和流速。
具体地说,这种激活用于通过分子键合进行键合,在不需要借助任何必须在高温下进行的热处理的情况下获得高键合能。
因此,等离子体激活使得可以在两片晶片之间获得高键合能,在进行键合之前,并且在相对短的持续时间(例如,约2小时(h))且在相对低的温度下(例如,约600℃或更低)施行热处理之后,两片晶片中的至少一片晶片被激活。
因此,在期望避免使包括两片键合在一起的晶片的结构经受太高温度时,这种激活有利于使该结构稳定(在具体应用于异质结构时,限定为包括由热膨胀系数差异很大的材料制成的多个层的结构)。
这种激活还可以有利于在给定温度下获得高键合力。
因此,这种激活例如有利于制造涉及将两片晶片键合起来的多层结构。
转移方法(具体地说,如在以下著作中概述的Smart CutTM型方法:“Silicon-on-insulator technology:materials to VLSI”,2nd edition(Jean-Pierre Colinge))构成可以得益于等离子体激活来增强键合的应用的一个实施例。
发明内容
本发明的目的是改进现有技术的实现等离子体激活的键合技术。
具体地说,本发明的目的是提高在等离子体激活之后获得的键合能。
本发明的另一目的是使得即使当在进行键合之前用于键合在一起的两个表面中的仅一个表面被等离子体激活时,也可以获得高能级的键合能。
为了实现这些目的,本发明的第一方面提供了一种将由从半导体材料中选择的材料制成的两片晶片键合在一起的方法,所述方法对所述要键合在一起的两片晶片中的至少一片晶片的表面进行等离子体激活,并且该方法包括以下步骤:在等离子体激活过程中控制激活参数以改变包含在等离子体中的物质(species)的动能,从而在表面被激活的晶片的表面区的厚度中产生厚度受控的扰动区。
本发明的方法的优选的但非限制性的特征如下:
·所述对激活参数的控制还用于控制所述扰动区在表面被激活的所述晶片中的最大深度;
·所述对激活参数的控制包括所述参数的受控变化;
·所述物质是所述等离子体的离子;
·所述控制是为了使所述包含在所述等离子体中的物质获得在lO电子伏特(eV)至2千电子伏特(keV)范围内的能级的动能;
·所述对激活参数的控制包括:通过控制馈送给连接到表面要被激活的晶片的电极的功率密度来控制动能;
·按使得实现产生所述等离子体的功率密度的受控变化的方式控制所述功率密度;
·通过起初施加“高”功率、接着施加比所述高功率低的“低”功率来使所述功率密度变化;
·按功率阶进行所述高功率与所述低功率之间的变化,一个功率阶对应于所述高功率,另一功率阶对应于所述低功率;
·分别执行所述对应于所述高功率的功率阶和所述对应于所述低功率的功率阶达5s(秒)至60s范围内的持续时间;
·分别执行所述对应于所述高功率的功率阶和所述对应于所述低功率的功率阶达10s至30s范围内的持续时间;
·通过使所述功率以连续方式从所述高功率降低到所述低功率来进行所述高功率与所述低功率之间的变化;
·所述要激活的区域的所述高功率的值在1.5W/cm2至15W/cm2范围内,所述要激活的区域的所述低功率的值在0.15W/cm2至1.5W/cm2范围内;
·所述要激活的区域的所述高功率的值为3W/cm2,所述要激活的区域的所述低功率的值为0.8W/cm2;
·所述要被激活的晶片的表面是直径为200mm(毫米)的圆形平面,所述高功率的值为1000W(瓦特),所述低功率的值为250W;
·所述要被激活的晶片的所述表面是直径为300mm的圆形平面,所述高功率的值为2000W,所述低功率的值为500W;
·所述等离子体由反应离子刻蚀(RIE)型设备产生,该反应离子刻蚀型设备具有通过电容耦合对支持要被激活的晶片的电极进行馈送的单个射频(RF)发生器;
·在10秒至2分钟范围内的持续时间的时间间隔上进行所述变化;
·连接到表面要被激活的所述晶片的所述电极仅用于控制所述等离子体的物质的动能;
·连接到表面要被激活的所述晶片的所述电极不仅用于控制所述等离子体的物质的动能,而且用于激励所述等离子体;
·所述对激活参数的控制包括:通过控制在其中产生所述等离子体的气体的成分来控制动能;
·进行所述对气体成分的控制,以获得用于产生所述等离子体的气体的性质的受控变化;
·所述变化在于:利用从第一气体获得的等离子体处理要被激活的表面,接着利用从第二气体获得的等离子体处理该表面;
·所述第一气体由重量上比所述第二气体轻的一种或更多种物质构成;
·所述第一气体是氦气并且所述第二气体是氧气或氩气,或者所述第一气体是氧气并且所述第二气体是氩气;
·所述第一气体和/或所述第二气体是气体混合物,例如,要被电离的物质(例如,Ar或O2)与要保持中性(非电离的)但用于稀释并确定电离的物质的量的物质(例如,该非电离的物质可以由氦气构成)之间的混合物;
·所述对激活参数的控制包括通过控制所述等离子体中的压力来控制动能;
·进行所述对压力的控制以获得压力的受控变化;
·所述压力的受控变化在于:在激活过程中,将所述压力控制成起初占用“低”等级,接着占用比所述低等级高的“高”等级;
·进行所述对激活参数的控制,以在表面被激活的所述晶片的所述表面区的厚度中产生单个扰动区;
·进行所述对激活参数的控制,以在所述表面被激活的晶片的所述表面区的所述厚度中产生多个扰动区,所述多个扰动区中的每一个扰动区在所述晶片的厚度中的相应深度上延伸;以及
·为了进行所述键合,使所述要键合在一起的两片晶片中的仅一片晶片的表面经受等离子体激活。
本发明的第二方面还提供了一种将由半导体材料制成的薄层从形成施主基片的顶晶片转移到形成受主基片的底晶片的方法,该方法根据上述方面和特征中的任一项来进行键合,以将所述施主基片的表面与所述受主基片的表面进行键合。
该方法的优选的但非限制性的特征如下:
·所述转移方法使用Smart CutTM方法来实现,该Smart CutTM方法在进行键合之前进行弱化注入,以在所述施主基片的厚度中产生弱区,接着在进行键合之后在所述弱区处进行分离;以及
·在注入之后和进行键合之前,使所述施主基片的氧化表面经受等离子体激活。
附图说明
通过参照附图阅读以下说明,本发明的其他特征、目的和优点将变得更加清楚,在附图中:
图1是可以在本发明的情境下获得的、被等离子体激活的晶片的厚度中的扰动/无序的分布的图;
图2是例示用于产生用于对由半导体材料(在该情况下为表面氧化的Si)制成的晶片的表面进行激活的等离子体而施加的功率对作为激活的结果获得的所述晶片的表面下面的扰动区的厚度的影响的曲线图;
图3是示出以时间的函数描述的用于产生用于对半导体材料的晶片的表面进行激活的等离子体的功率水平的各种可能的变化的曲线图。在该曲线图中,以虚线绘制的两条曲线对应于现有技术(整个激活中功率为单个不变的值),而以实线绘制的三条曲线对应于本发明的三个变型实施方式;以及
图4是例示针对四个不同的激活条件在Si晶片与在进行键合之前已被等离子体激活的表面氧化的Si晶片之间获得的键合能的曲线图。
具体实施方式
本发明的情境
本发明适用于将由半导体材料制成的两片晶片键合在一起。各材料可以是Si或某些其他半导体材料。
也可以在激活之前将两片晶片的用于键合在一起的表面氧化,更准确地说,可以将用于键合在一起的表面中的一个或另一个氧化,或者可以将两个表面都氧化。
如上所述,可以在用于键合在一起的两个表面上或它们中的仅一个上进行激活。本发明的优点在于:能够仅激活用于键合在一起的两个表面中的一个,而在将它们键合在一起之后仍然获得足够高的键合能。
还指出,本发明使得可以获得在如下转移方法的情境下的键合,所述转移方法将构成形成施主基片的顶晶片的由半导体材料制成的薄层转移到形成受主基片的底晶片上。“薄层”一词用于指几十至几百埃厚的层。
在对转移方法的该应用中,在激活之后在所述施主基片的表面与所述受主基片的表面之间进行键合。
可以具体使用Smart CutTM方法来实现所述转移方法,在Smart CutTM方法中,在进行键合之前进行弱化注入(weakening implantation),以在施主基片的厚度中产生弱区,在进行键合之后在所述弱区中进行分离。
通过实施例指出,在进行键合之前,可以在对所述施主基片进行了注入之后,在所述施主基片的氧化表面上进行等离子体激活。
本发明的主要特性
本发明与在激活参数不改变且不变化的单个步骤中进行激活的已知方法不同。
在本发明中,为了改变包含在等离子体中的物质的动能从而在表面被激活的晶片的表面区的厚度中产生深度受控的扰动区,在控制激活参数的同时对用于键合的至少一个晶片表面进行等离子体激活。
换言之,通过控制激活参数,可以在各激活表面的厚度中获得扰动区,并且该扰动区延伸到激活晶片中直到所期望的受控深度。
另外,控制激活参数还使得可以控制所述扰动区的厚度。
实践中,可以期望构造“埋”在激活晶片的厚度中的扰动区,或与所述表面齐平的扰动区。
无论如何,本发明使得可以控制所产生的扰动区的厚度和深度(即,控制其所激活的晶片的厚度中的“最大”深度和“最小”深度)。
在该方面指出,优选的是,按以下方式进行激活以获得包含在等离子体中的物质:
·在激活的初期,使用最大能级的动能来进行激活;并且
·接着,在激活的第二期间,使用较低能级的动能。
这使得可以在经受激活的晶片的厚度内产生:
·在激活的初期,产生大的并且埋在晶片中约P1深度的扰动/无序(可以写成D);以及
·在激活的第二期,产生较小的并且埋在比P1深度浅的P2深度处的扰动/无序(可以写成d)。
该激活控制序列用于使扰动区的厚度最大化,并且还使其最大深度达到最大。
显然,该扰动区用作适合于容纳在要被键合的表面上出现的气体和其他元素的“储层”。通过吸引并捕获所述气体和其他元素,该扰动区由此增强键合。
认为扰动/无序D适合于被“馈送”由插入在扰动/无序D与要被激活的表面之间的扰动/无序d捕获的气体和其他元素,扰动/无序D和d形成一种在晶片的深度中延伸的捕获晶格(参见图1,示出了在等离子体激活的晶片的厚度中获得的扰动)。
“扰动区”一词在本说明书中用于指通过暴露于等离子体而被改变的区,该改变对应于将原子尺度的缺陷、扰动和无序引入到扰动区中(原子键的弱化、键角的改变、...)。
该改变用于提高晶片之间的键合,具体地说,用于提高键合能。
该改变由高于在非激活晶片上观察到的刻蚀速度的刻蚀速度来表征。
对这种“扰动”区的刻蚀比非激活晶片快(例如,使用NH4OH+H2O2+H2O的表面清洗No.1(SC1)型湿法刻蚀)。
作为实施例,对于(在恒温下)进行了三分钟的SC1型(NH4OH+H2O2+H2O)湿法刻蚀,对由不同材料制成的层观察到以下刻蚀厚度:
这些结果表明:可以通过显著增大的刻蚀速度来表征由等离子体激活产生的扰动。
上述结果是针对在70℃温度下的刻蚀液而获得的(SC1溶液)。
应指出,在由经受了(本说明书的含义的)“扰动”的材料制成的晶片上观察到的刻蚀速度的增大随进行刻蚀的温度的增大而增大。
以上在由经过注入的材料制成的晶片的情况下提供的刻蚀速度信息说明以下事实:经受了(本说明书的含义的)“扰动”的材料由比在未被“扰动”但经注入的相同类型的材料上观察到的刻蚀速度更快的刻蚀速度表征。
关于在通过等离子体激活而被改变的材料中观察到的刻蚀速度的增大,可以参见T.Suni等人的以下文章:”Effect of plasma activation onhydrophilic bonding of Si and SiO2”,J.of Electrochem.Soc.,Vol.149,No.6,p.348(2002)。
上述“物质”通常为等离子体的离子。
对激活参数的控制通常设法使所述包含在等离子体中的物质获得10eV至2keV范围内的能级的动能。
最后指出,对激活参数的控制优选地包括这些参数中的至少一些受控变化。
这种受控变化使得特别地可以获得连续且均匀的扰动区(例如,通过以逐步方式或以连续方式改变功率,功率的不同值用于在被激活的晶片的厚度中构成不同深度的扰动区)。
总体而言,优选地按以下方式实现激活参数的受控变化:使得离子在激活开始时获得高动能,而在接近激活结束时获得较低动能。
等离子体产生设备的结构
本发明是在包括其中气氛的压力和成分受到控制的等离子体包围物的装置中实现的。
存在几种类型的这种设备。
可以在RIE型设备中实现本发明,该RIE型设备包括通过电容耦合对支持用于激活的晶片的电极进行馈送的单个RF发生器。
该单个RF发生器用于产生等离子体(即,用于激励物质)。
更准确地说,本说明书中所指的、构成激活参数之一的“功率”是连接到与要被激活的晶片相接触的电极的所述发生器的功率。
等离子体包围物具有不与要被激活的晶片连接的第二电极。该第二电极不与任何发生器连接。
在该变型例中,对单个发生器(其连接到与要被激活的晶片相接触的电极)的功率进行的控制不仅用于激励等离子体,而且用于控制对要被激活的晶片的表面进行轰击的等离子体离子的动能。
应指出的是,还可以在与上述设备相类似但其中同一电极连接到第二RF发生器的设备中实现本发明。
在这种情况下,第二RF发生器(其连接到不与要被激活的晶片相接触的电极)激励等离子体。由此控制第二发生器从而控制等离子体的密度。
在该变型例中,对第一发生器(其连接到与要被激活的晶片相接触的电极)的功率的控制仅用于控制对要被激活的晶片的表面进行轰击的等离子体中的离子的动能。
控制功率密度
如上所述,可以通过控制馈送给连接到表面要被激活的晶片的电极的功率密度来控制激活参数。
本申请人已发现:施加较大的功率具有提高所得到的扰动区的厚度的效果。
该图的曲线图中的各点对应于不同的功率水平。
应指出的是,该曲线的点是针对直径为300mm的晶片(黑菱形)或直径为200mm的晶片(两个黑十字,左边的十字对应于250W功率,右边的十字对应于1000W的功率)而获得的。
还应指出的是,在本发明的情况下受到控制的“功率”是连接到要被激活的晶片的电极的功率,用于控制等离子体的电离的物质的动能。
当控制功率时,通过起初施加高功率、接着施加低功率(即,水平比所述高功率低的功率)来改变功率密度。
可以按功率阶的方式进行高功率与低功率之间的变化,一个功率阶对应于高功率,另一功率阶对应于低功率。
这在图3中由使用实线绘制的三条曲线中的两条示出。
在该图中,以虚线绘出的曲线对应于在整个激活中功率保持恒定的现有技术条件。
将对应于高功率的功率阶和对应于低功率的功率阶分别保持5s至60s范围内的持续时间,优选地保持10s至30s范围内的持续时间。
还可以通过使功率从高功率降低到低功率来使功率以连续方式从高功率变化到低功率。
这由图3中斜率在初始高功率与最终低功率之间连续的曲线示出。
通常在10秒至2分范围内的持续时间的时间间隔上进行该连续变化。
将高功率阶和低功率阶限定为要被激活的表面的面积的函数。
所述高功率阶针对要被激活的表面通常具有在1.5W/cm2至15W/cm2范围内的值,所述低功率阶针对要被激活的表面通常具有在0.15W/cm2至1.5W/cm2范围内的值。
更准确地说,可以选择针对要被激活的表面的值为3W/cm2的高功率和针对要被激活的表面的值为0.8W/cm2的低功率。
在这种情况下,对于要被激活、表面为直径200mm的圆形平面的形式的晶片,所述高功率的值为1000W,低功率的值为250W。
对于要被激活的、表面为直径300mm的圆形平面的形式的晶片,高功率的值为2000W,低功率的值为500W。
控制气体成分
还可以通过控制从其产生等离子体的气体的成分来控制激活参数。
可以按与以上述方式进行的功率控制相结合地进行这种类型的控制,或者这种类型的控制可以单独构成所施加的控制。
进行所述对气体成分的控制以获得用于产生等离子体的气体的性质的受控变化。
该变化在于,利用从第一气体获得的等离子体对要被激活的表面进行处理,接着利用从第二气体获得的等离子体对该表面进行处理。
优选的是,所述第一气体由重量上比所述第二气体轻的一种或更多种物质构成。
特别的是,这使得可以:
·在激活开始时,使第一气体的物质更深地透入到要被激活的晶片中;以及
·接近激活结束时,通过使第二物质透入到要被激活的晶片中来完成扰动区的形成,该第二物质较重,因此透入到要被激活的晶片中的深度较浅。
例如,第一气体可以是氦气,第二气体可以是氧气或氩气。在另一实施例中,第一气体可以是氧气,第二气体可以是氩气。
还可以由气体混合物构成第一气体和/或第二气体,例如,要被电离的物质(例如,Ar或O2)与要保持中性(非电离的)但用于稀释并确定电离的物质的量的物质(例如,该非电离的物质可以由氦气构成)之间的混合物。
控制压力
还可以通过控制等离子体中的压力来控制激活参数。
在此同样的是,该控制可以单独进行,或者与上述控制(功率控制、成分控制)中的至少一种相结合地进行。
可以将压力控制成在激活开始时较低而在接近激活结束时较高。
总体而言,期望获得在激活开始时动能较高、接着动能较低的激活。较低的压力导致动能的能级较高。
典型的压力值在5毫托至10托范围内,优选地在20毫托至100毫托范围内。
增大键合能
在所有情况下,为了在表面已被激活的晶片的所述表面区的厚度中产生扰动区而控制激活参数。
优选的是,该扰动区是在晶片中的深度增大的均匀且连续的区。
然而,作为另一种选择,可以通过本发明在表面已被激活的晶片的表面区的厚度中产生多个扰动区,这些扰动区中的每一个扰动区在所述晶片的厚度中的相应深度上延伸并具有相应的厚度。
本发明使得可以显著增大在根据本发明将表面(其中至少一个表面被激活)键合在一起之后所获得的键合能。
在该方面,图4示出了针对四种不同的激活获得的键合能(以mJ/m2为单位),所有激活都是仅对要键合在一起的表面中的一个表面进行的,具体地说是表面被氧化的并且接着为了通过Smart CutTM型方法转移薄层而被注入的Si晶片的表面。
在该图中所示的实施例中,未激活另一表面(其是Si晶片的表面)。
该图更具体地示出了对激活功率的变化的适当选择对所获得的键合能的影响(对于全部四个激活,其他激活参数保持相同)。
该图中的曲线图的底部的虚线表示在不激活的情况下获得的键合能的能级。
由多个测量点表示各相应激活。
图中从左至右,所示出的四个激活对应于以下多组功率条件:
·恒定功率值(250W持续30s)
·恒定功率值(1000W持续30s)
·使功率变化,包括:使功率在250W持续15s,接着在1000W持续15s;
·使功率变化,包括:使功率在1000W持续15s,接着在250W持续15s。
在第四组条件中观察到键合能的显著增大。
因此,该图表明:对功率进行控制可以导致键合能的非常显著的增大。
还表明:该增大是通过起初实施高功率接着实施低功率而获得的。
期望在制备干扰区的较浅部分之前制备干扰区的埋得最深的部分。
对激活参数的连续控制(在该情况下是指连续地控制功率)用于在确保扰动区均匀的同时以受到良好控制的深度和厚度连续的方式产生扰动区。
具体地说,键合能的增大使得可以仅激活要键合在一起的表面中的一个表面,这构成一个优点。
仅激活用于键合的表面中的一个表面的事实对应于时间的节省。
这还使得可以将作为暴露于等离子体的结果的金属和微粒的污染限制到仅单个表面,因此:
·降低了这种污染的整体水平;并且
·将在激活与键合之间可能必需的清洁操作限制到单个表面。
此外,可以设想将其中一个表面不能经受等离子体激活的两个表面键合在一起,而仍然获得优良的键合能。例如,可以通过仅激活晶片(例如,具有Si或SiO2表面)而将覆盖有易碎材料的基片与该晶片相键合。
实施例
作为非限制性实施例,除了上述值之外,可以通过依次进行以下步骤对Si晶片进行激活并将其与表面被氧化的另一Si晶片相键合:
·制备用于键合在一起的两个表面(RCA(美国无线电公司)型等的湿法清洁、抛光、...);
·通过“双功率”处理对用于键合在一起的表面中的一个或两个进行等离子体激活:“Toyko Electron Limited”(注册商标)等离子机可以用于直径为200mm的晶片,在O2流率为75标准立方厘米每分钟(sccm)的O2气氛下使用50毫托的压力,1000W的功率持续15s,然后250W的功率持续15s;
·紧接键合之前可选择地对表面进行清洁(在去离子水中清洗、RCA型或NH4OH型清洁、用水清洗、...);
·将用于键合在一起的表面相接触并开始进行键合;以及
·通过热处理来强化键合(在低温,例如200℃)。
如上所述,本发明可以在用于制造多层晶片(具体地说是绝缘体上硅(SOI)型)的转移方法(例如,Smart CutTM型方法)的情境下实现。
Claims (36)
1.一种将由从半导体材料中选择的材料制成的两片晶片键合在一起的方法,所述方法对要键合在一起的所述两片晶片中的至少一片晶片的表面进行等离子体激活,并且该方法包括以下步骤:在所述等离子体激活过程中控制激活参数以改变包含在所述等离子体中的物质的动能,从而在表面被激活的晶片的表面区的厚度中产生扰动区,所述扰动区的厚度能够被控制。
2.根据权利要求1所述的方法,其中,所述对激活参数的控制还用于控制所述扰动区在表面被激活的所述晶片中的最大深度。
3.根据权利要求1所述的方法,其中,所述对激活参数的控制包括所述参数的受控变化。
5.根据权利要求1所述的方法,其中,所述物质是所述等离子体的离子。
6.根据权利要求1所述的方法,其中,所述控制设法使所述包含在所述等离子体中的物质获得10eV至2keV范围内的能级的动能。
7.根据权利要求1所述的方法,其中,所述对激活参数的控制包括:通过控制馈送给连接到表面要被激活的所述晶片的电极的功率密度来控制动能。
8.根据权利要求7所述的方法,其中,按使得实现产生所述等离子体的功率密度的受控变化的方式来控制所述功率密度。
9.根据权利要求8所述的方法,其中,通过起初施加“高”功率、接着施加比所述高功率低的“低”功率来使所述功率密度变化。
10.根据权利要求9所述的方法,其中,所述高功率与所述低功率之间的变化是按功率阶方式进行的,一个功率阶对应于所述高功率,另一功率阶对应于所述低功率。
11.根据权利要求10所述的方法,其中,分别执行所述对应于所述高功率的功率阶和所述对应于所述低功率的功率阶达5秒至60秒范围内的持续时间。
12.根据权利要求11所述的方法,其中,分别执行所述对应于所述高功率的功率阶和所述对应于所述低功率的功率阶达10秒至30秒范围内的持续时间。
13.根据权利要求9所述的方法,其中,通过使所述功率以连续方式从所述高功率降低到所述低功率来进行所述高功率与所述低功率之间的变化。
14.根据权利要求9所述的方法,其中,所述高功率具有针对所述要被激活的区域的在1.5W/cm2至15W/cm2范围内的值,所述低功率具有针对所述要被激活的区域的在0.15W/cm2至1.5W/cm2范围内的值。
15.根据权利要求14所述的方法,其中,所述高功率具有针对所述要被激活的区域的3W/cm2的值,所述低功率具有针对所述要被激活的区域的0.8W/cm2的值。
16.根据权利要求15所述的方法,其中,所述要被激活的晶片的所述表面是直径为200mm的圆形平面,所述高功率的值为1000W,所述低功率的值为250W。
17.根据权利要求16所述的方法,其中,所述要被激活的晶片的所述表面是直径为300mm的圆形平面,所述高功率的值为2000W,所述低功率的值为500W。
18.根据权利要求14所述的方法,其中,所述等离子体由反应离子刻蚀型设备产生,该反应离子刻蚀型设备具有通过电容耦合对支持所述要被激活的晶片的所述电极进行馈送的单个射频发生器。
19.根据权利要求17所述的方法,其中,在10秒至2分钟范围内的持续时间的时间间隔上进行所述变化。
20.根据权利要求7所述的方法,其中,连接到表面要被激活的所述晶片的所述电极仅用于控制所述等离子体物质的动能。
21.根据权利要求7所述的方法,其中,连接到表面要被激活的所述晶片的所述电极不仅用于控制所述等离子体物质的动能,而且用于激励所述等离子体。
22.根据权利要求1所述的方法,其中,所述对激活参数的控制步骤包括:通过控制在其中产生所述等离子体的气体的成分来控制所述动能。
23.根据权利要求22所述的方法,其中,进行所述对气体成分的控制,以获得用于产生所述等离子体的气体的性质的受控变化。
24.根据权利要求23所述的方法,其中,所述变化在于:利用从第一气体获得的等离子体处理所述要被激活的表面,接着利用从第二气体获得的等离子体处理所述表面。
25.根据权利要求24所述的方法,其中,所述第一气体是由重量上比所述第二气体轻的一种或更多种物质构成。
26.根据权利要求25所述的方法,其中,所述第一气体是氦气并且所述第二气体是氧气或氩气,或者所述第一气体是氧气并且所述第二气体是氩气。
27.根据权利要求24所述的方法,其中,所述第一气体和/或所述第二气体是气体混合物,例如,要被电离的物质(例如,氩气或氧气)与要保持中性(非电离的)但用于稀释并确定电离的物质的量的物质(例如,该非电离的物质可以由氦气构成)之间的混合物。
28.根据权利要求1所述的方法,其中,所述对激活参数的控制包括:通过控制所述等离子体中的压力来控制动能。
29.根据权利要求28所述的方法,其中,进行所述对压力的控制以获得压力的受控变化。
30.根据权利要求29所述的方法,其中,所述压力的受控变化在于:在激活过程中,将所述压力控制成起初占用“低”等级,接着占用比所述低等级高的“高”等级。
31.根据权利要求1所述的方法,其中,进行所述对激活参数的控制,以在表面被激活的所述晶片的所述表面区的厚度中产生单个扰动区。
32.根据权利要求1所述的方法,其中,进行所述对激活参数的控制,以在表面被激活的所述晶片的所述表面区的厚度中产生多个扰动区,所述多个扰动区中的每一个扰动区在所述晶片的厚度中的相应深度上延伸。
33.根据权利要求1所述的方法,其中,为了进行所述键合,使要键合在一起的所述两片晶片中的仅一片晶片的表面经受等离子体激活。
34.一种将由半导体材料制成的薄层从形成施主基片的顶晶片转移到形成受主基片的底晶片的方法,该方法进行根据权利要求1所述的键合,以将所述施主基片的表面键合到所述受主基片的表面。
35.根据权利要求34所述的方法,其中,所述转移方法使用SmartCutTM方法来实现,所述Smart CutTM方法在进行键合之前进行弱化注入,以在所述施主基片的厚度中产生弱区,接着在键合后在所述弱区处进行分离。
36.根据权利要求35所述的方法,其中,在注入之后和键合之前,使所述施主基片的氧化表面经受等离子体激活。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0504093A FR2884966B1 (fr) | 2005-04-22 | 2005-04-22 | Procede de collage de deux tranches realisees dans des materiaux choisis parmi les materiaux semiconducteurs |
FR0504093 | 2005-04-22 | ||
PCT/EP2006/061647 WO2006111533A1 (en) | 2005-04-22 | 2006-04-18 | A method of bonding two wafers made out of materials selected from semiconductor materials |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101138071A CN101138071A (zh) | 2008-03-05 |
CN101138071B true CN101138071B (zh) | 2012-01-11 |
Family
ID=35708624
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN200680007529XA Active CN101138071B (zh) | 2005-04-22 | 2006-04-18 | 键合由从半导体材料中选择的材料制成的两片晶片的方法 |
Country Status (9)
Country | Link |
---|---|
US (1) | US7419884B2 (zh) |
EP (1) | EP1872388B1 (zh) |
JP (1) | JP4976372B2 (zh) |
KR (1) | KR100904873B1 (zh) |
CN (1) | CN101138071B (zh) |
AT (1) | ATE545151T1 (zh) |
FR (1) | FR2884966B1 (zh) |
TW (1) | TWI305010B (zh) |
WO (1) | WO2006111533A1 (zh) |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6902987B1 (en) | 2000-02-16 | 2005-06-07 | Ziptronix, Inc. | Method for low temperature bonding and bonded structure |
US7601271B2 (en) * | 2005-11-28 | 2009-10-13 | S.O.I.Tec Silicon On Insulator Technologies | Process and equipment for bonding by molecular adhesion |
FR2912839B1 (fr) | 2007-02-16 | 2009-05-15 | Soitec Silicon On Insulator | Amelioration de la qualite de l'interface de collage par nettoyage froid et collage a chaud |
EP1986230A2 (en) * | 2007-04-25 | 2008-10-29 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing SOI substrate and method of manufacturing semiconductor device |
US9059247B2 (en) * | 2007-05-18 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing SOI substrate and method for manufacturing semiconductor device |
US7858495B2 (en) * | 2008-02-04 | 2010-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing SOI substrate |
US8119490B2 (en) * | 2008-02-04 | 2012-02-21 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing SOI substrate |
KR100958279B1 (ko) * | 2008-02-25 | 2010-05-19 | 참앤씨(주) | 웨이퍼 본딩방법 및 웨이퍼 본딩장치 |
FR2938702B1 (fr) * | 2008-11-19 | 2011-03-04 | Soitec Silicon On Insulator | Preparation de surface d'un substrat saphir pour la realisation d'heterostructures |
FR2965974B1 (fr) * | 2010-10-12 | 2013-11-29 | Soitec Silicon On Insulator | Procédé de collage moléculaire de substrats en silicium et en verre |
CN108470679B (zh) * | 2011-01-25 | 2022-03-29 | Ev 集团 E·索尔纳有限责任公司 | 用于永久接合晶片的方法 |
KR102353489B1 (ko) * | 2011-01-25 | 2022-01-19 | 에베 그룹 에. 탈너 게엠베하 | 웨이퍼들의 영구적 결합을 위한 방법 |
CN105374667B (zh) * | 2011-01-25 | 2019-01-11 | Ev 集团 E·索尔纳有限责任公司 | 用于永久接合晶片的方法 |
WO2012136268A1 (de) * | 2011-04-08 | 2012-10-11 | Ev Group E. Thallner Gmbh | Verfahren zum permanenten bonden von wafern |
SG192180A1 (en) * | 2011-04-08 | 2013-08-30 | Ev Group E Thallner Gmbh | Method for permanent bonding of wafer |
WO2012136266A1 (de) * | 2011-04-08 | 2012-10-11 | Ev Group E. Thallner Gmbh | Verfahren zum permanenten bonden von wafern |
US9329336B2 (en) * | 2012-07-06 | 2016-05-03 | Micron Technology, Inc. | Method of forming a hermetically sealed fiber to chip connection |
CN104488065B (zh) * | 2012-07-24 | 2017-09-05 | Ev 集团 E·索尔纳有限责任公司 | 永久结合晶圆的方法及装置 |
EP2847786B1 (de) * | 2012-07-26 | 2016-04-27 | Ev Group E. Thallner GmbH | Verfahren zum bonden von substraten |
WO2014038694A1 (ja) * | 2012-09-07 | 2014-03-13 | 京セラ株式会社 | 複合基板およびその製造方法 |
JP6106239B2 (ja) * | 2015-09-30 | 2017-03-29 | エーファウ・グループ・エー・タルナー・ゲーエムベーハー | ウェハを恒久的にボンディングするための方法 |
JP2016178340A (ja) * | 2016-06-15 | 2016-10-06 | エーファウ・グループ・エー・タルナー・ゲーエムベーハー | ウエハの永久接合方法 |
JP6679666B2 (ja) * | 2018-07-05 | 2020-04-15 | エーファウ・グループ・エー・タルナー・ゲーエムベーハー | ウエハの永久接合方法 |
KR20200015264A (ko) * | 2018-08-03 | 2020-02-12 | 삼성전자주식회사 | 웨이퍼 접합 방법 및 웨이퍼 접합 시스템 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3294934B2 (ja) * | 1994-03-11 | 2002-06-24 | キヤノン株式会社 | 半導体基板の作製方法及び半導体基板 |
US6180496B1 (en) * | 1997-08-29 | 2001-01-30 | Silicon Genesis Corporation | In situ plasma wafer bonding method |
JP3582566B2 (ja) * | 1997-12-22 | 2004-10-27 | 三菱住友シリコン株式会社 | Soi基板の製造方法 |
US6563133B1 (en) * | 2000-08-09 | 2003-05-13 | Ziptronix, Inc. | Method of epitaxial-like wafer bonding at low temperature and bonded structure |
US7183177B2 (en) * | 2000-08-11 | 2007-02-27 | Applied Materials, Inc. | Silicon-on-insulator wafer transfer method using surface activation plasma immersion ion implantation for wafer-to-wafer adhesion enhancement |
US6780759B2 (en) * | 2001-05-09 | 2004-08-24 | Silicon Genesis Corporation | Method for multi-frequency bonding |
US7078317B2 (en) * | 2004-08-06 | 2006-07-18 | Silicon Genesis Corporation | Method and system for source switching and in-situ plasma bonding |
US7261793B2 (en) | 2004-08-13 | 2007-08-28 | Hewlett-Packard Development Company, L.P. | System and method for low temperature plasma-enhanced bonding |
-
2005
- 2005-04-22 FR FR0504093A patent/FR2884966B1/fr active Active
- 2005-11-23 US US11/285,009 patent/US7419884B2/en active Active
-
2006
- 2006-04-18 JP JP2008503535A patent/JP4976372B2/ja active Active
- 2006-04-18 CN CN200680007529XA patent/CN101138071B/zh active Active
- 2006-04-18 KR KR1020077021882A patent/KR100904873B1/ko active IP Right Grant
- 2006-04-18 AT AT06743328T patent/ATE545151T1/de active
- 2006-04-18 EP EP06743328A patent/EP1872388B1/en active Active
- 2006-04-18 WO PCT/EP2006/061647 patent/WO2006111533A1/en not_active Application Discontinuation
- 2006-04-21 TW TW095114205A patent/TWI305010B/zh active
Also Published As
Publication number | Publication date |
---|---|
KR20070114769A (ko) | 2007-12-04 |
TW200710971A (en) | 2007-03-16 |
US20060240642A1 (en) | 2006-10-26 |
ATE545151T1 (de) | 2012-02-15 |
CN101138071A (zh) | 2008-03-05 |
FR2884966B1 (fr) | 2007-08-17 |
EP1872388B1 (en) | 2012-02-08 |
JP4976372B2 (ja) | 2012-07-18 |
EP1872388A1 (en) | 2008-01-02 |
US7419884B2 (en) | 2008-09-02 |
JP2008535230A (ja) | 2008-08-28 |
KR100904873B1 (ko) | 2009-06-26 |
FR2884966A1 (fr) | 2006-10-27 |
WO2006111533A1 (en) | 2006-10-26 |
TWI305010B (en) | 2009-01-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN101138071B (zh) | 键合由从半导体材料中选择的材料制成的两片晶片的方法 | |
KR100545338B1 (ko) | 봉입 형성단계를 포함하는 박막을 전사(轉寫)하는 방법 | |
KR101035699B1 (ko) | 전자 공학, 광학 또는 광전자 공학용의 2개 기판의 직접본딩 방법 | |
US6429104B1 (en) | Method for forming cavities in a semiconductor substrate by implanting atoms | |
JP4927080B2 (ja) | 厚い絶縁層の粗さを減少させるための方法 | |
US7326628B2 (en) | Thin layer transfer method utilizing co-implantation to reduce blister formation and to surface roughness | |
US6632724B2 (en) | Controlled cleaving process | |
US8530331B2 (en) | Process for assembling substrates with low-temperature heat treatments | |
KR101134485B1 (ko) | 공동 주입 및 후속 주입에 의해 박막을 획득하는 방법 | |
US20040248380A1 (en) | Method of producing a semiconductor structure having at least one support substrate and an ultrathin layer | |
KR101335713B1 (ko) | 접합 기판의 제조방법 및 접합 기판 | |
CN100411134C (zh) | 通过共同注入和热退火获得质量改进的薄层的方法 | |
Bruel | Separation of silicon wafers by the smart-cut method | |
WO2000063965A1 (en) | Treatment method of cleaved film for the manufacture of substrates | |
Rabarot et al. | Silicon-On-Diamond layer integration by wafer bonding technology | |
US7485545B2 (en) | Method of configuring a process to obtain a thin layer with a low density of holes | |
JP2008021992A (ja) | 接合界面安定化のための熱処理 | |
CN100527357C (zh) | 半导体材料基板的键合方法 | |
TW200814161A (en) | Method of producing bonded wafer | |
JP4762547B2 (ja) | 多層構造の製造方法 | |
KR100842848B1 (ko) | 반도체 층의 열처리 방법 | |
Huang et al. | A nano-thick SOI fabrication method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
C56 | Change in the name or address of the patentee |
Owner name: SAWTEK INC. Free format text: FORMER NAME: SOITEC SILICON ON INSULATOR |
|
CP03 | Change of name, title or address |
Address after: French Boerning Patentee after: Soitec Silicon On Insulator Address before: French Berneni Patentee before: Silicon on Insulator Technologies S. A. |