TW201423843A - 磊晶晶圓及其製造方法 - Google Patents

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Abstract

一種磊晶晶圓，其包含一具有第一面和第二面的矽基材晶圓、一沉積在矽基材晶圓的第一面上的矽磊晶層、以及視需要存在於該矽磊晶層頂上的一或多個額外的磊晶層，該矽磊晶層用氮摻雜的濃度係1×1016個原子/立方公分(atoms/cm3)或更多且係1×1020個原子/立方公分或更少，或者該一或多個額外的磊晶層中的至少一層用氮摻雜的濃度係1×1016個原子/立方公分或更多且係1×1020個原子/立方公分或更少，或者該矽磊晶層以及該一或多個額外的磊晶層中的至少一層用氮摻雜的濃度係1×1016個原子/立方公分或更多且係1×1020個原子/立方公分或更少。該磊晶晶圓係於一含有一或多種矽前驅物化合物和一或多種氮前驅物化合物的沉積氣體氣氛存在的情況下，於940℃或更低的沉積溫度下藉由化學氣相沉積(CVD)沉積該矽磊晶層、該一或多個額外的磊晶層中的至少一層、或者該矽磊晶層以及該一或多個額外的磊晶層中的至少一層製造的。

Description

磊晶晶圓及其製造方法
本發明係涉及一種磊晶晶圓以及一種製造該磊晶晶圓的方法。
該磊晶晶圓包含一具有第一面和第二面的矽基材晶圓以及沉積在矽基材晶圓的第一面上的矽磊晶層。
該方法包含藉由化學氣相沉積(CVD)在該矽基材晶圓的第一面上沉積矽磊晶層。
磊晶晶圓用於製造半導體裝置，例如記憶體裝置和微處理器。
電子裝置結構如電晶體的小型化正在進行中，並且放大了若干問題。應力場所導致的位錯(dislocation)更有可能損壞或者甚至破壞電子裝置結構。
因此，有人嘗試加強磊晶層，防止位錯的成核(nucleation)和傳播(propagation)。
US 2010/0151692 A1建議在非氧化氣氛中對磊晶晶圓實施一熱處理，從而將矽磊晶層表面的氧濃度設定為1.0×1017至12×1017個原子/立方公分。相信藉由升高該磊晶層中的氧濃度， 增加產生位錯的阻力。
另一個問題係關於對於電子裝置的功能完整性具有不利影響的金屬雜質。有人嘗試藉由提供吸雜位點而保持此類雜質遠離電子裝置結構，這些吸雜位點是金屬雜質的吸收點(sinks)。近來的開發要求移動此類吸雜位點更接近該電子裝置結構，以縮短雜質到達吸雜位點所必須經歷的擴散長度。
US 2006/0175613 A1公開一種方法，其包含在半導體基材上生長一吸雜層以及在該吸雜層上形成一磊晶層。
本發明的目的係提供上述問題的解決方案，其與已知的解決方案相比更加簡單且更加有效。
本發明人發現，氮存在矽磊晶層內的濃度為1×1016個原子/立方公分或更多且為1×1020個原子/立方公分或更少，減少了位錯的成核和傳播。此外，根據本發明引入矽磊晶層內的氮容易實現氧-氮相互作用，其允許形成氧富集的區域，該區域在距離磊晶層表面的特定深度具有氧峰值濃度。該氧富集的區域對於金屬雜質顯示出吸雜活性。
根據第一方面，本發明涉及一種磊晶晶圓，其包含一具有第一面和第二面的矽基材晶圓、一沉積在該矽基材晶圓的第一面上的矽磊晶層、以及視需要存在於該矽磊晶層頂上的一或多個額外的磊晶層，該矽磊晶層用氮摻雜的濃度係1×1016個原子/立方公分或更多且係1×1020個原子/立方公分或更少，或者該一或多個額外的磊晶層中的至少一層用氮摻雜的濃度係1×1016個原子/立方公分或更多且係1×1020個原子/立方公分或更少，或者該矽磊 晶層以及該一或多個額外的磊晶層中的至少一層用氮摻雜的濃度係1×1016個原子/立方公分或更多且係1×1020個原子/立方公分或更少。
該一或多個額外的磊晶層中用氮摻雜的該至少一層較佳係為一另外的(further)矽磊晶層。每個額外的磊晶層均可以是另外的矽磊晶層。
根據另一方面，本發明係涉及一種根據該第一方面的磊晶晶圓，其中該矽磊晶層係用氮摻雜，而沉積在該矽磊晶層頂上之一額外的磊晶層係未用氮摻雜。
根據再另一方面，本發明係涉及一種根據該第一方面的磊晶晶圓，其中該矽磊晶層未用氮摻雜，而沉積在該矽磊晶層頂上之一額外的磊晶層係用氮摻雜。
根據再另一方面，本發明係涉及一種根據該第一方面的磊晶晶圓，其中該矽磊晶層係沉積在矽基材晶圓上以完全或部分地覆蓋該矽基材晶圓。該存在於該基材晶圓上的矽磊晶層可被限制於形成電子裝置結構的區域。
根據再另一方面，本發明係涉及一種根據該第一或另一方面的磊晶晶圓，其中該矽磊晶層係額外地用至少一種屬於元素週期表的第III族或第V族的電活性摻雜劑摻雜。較佳的摻雜劑係硼、磷、砷和銻。
根據再另一方面，本發明係涉及一種根據該第一方面或另一方面的磊晶晶圓，其中該用氮摻雜的矽磊晶層、或者該一或多個額外的磊晶層中用氮摻雜的至少一層、或者該用氮摻雜的矽磊晶層以及該一或多個額外的磊晶層中用氮摻雜的至少一層 係包含一對於金屬雜質顯示出吸雜活性的氧富集的區域。在該氧富集的區域中氧的濃度具有一隨深度的分佈(in-depth profile)，其包含一峰值。氧的峰值濃度位於用氮摻雜之該矽磊晶層及/或一或多個額外的磊晶層中用氮摻雜的至少一層的深度方向上。
在氧富集的區域中氧的峰值濃度較佳係1×1017個原子/立方公分或更多且係1×1019個原子/立方公分或更少(新ASTM)。
在氧富集的區域中氧的峰值濃度相對於該矽基材晶圓與該矽磊晶層之間的介面的距離較佳係50奈米或更多且係2微米或更少。與預期用作電子活性區域的區域的深度相比，該氧富集的區域的峰值濃度在深度方向上相對於該矽磊晶層表面的位置較佳更深。
在氧富集的區域中氧的峰值濃度相對於該一或多個額外的磊晶層中用氮摻雜的至少一層與一相鄰的下層之間的介面的距離較佳係50奈米或更多且係2微米或更少。
本發明人發現，氮在該矽磊晶層中的擴散係數(diffusion coefficient)明顯地低於在文獻中所公佈的擴散係數(P.Pichler,Intrinsic Point Defects,Impurities,and Their Diffusion in Silicon,Springer(2004),p.383)。該擴散係數減小約5000倍，建議顯示與所公佈的文獻中所檢驗的系統相比，其以不同的方式將氮限制在該矽磊晶層的晶格內。
根據另一方面，本發明係涉及一種製造根據該第一方面或另一方面之一磊晶晶圓的方法，該方法包含：提供一具有第一面和第二面的矽基材晶圓； 在一沉積溫度下在該矽基材晶圓的第一面上沉積一矽磊晶層；視需要在該矽磊晶層頂上沉積一或多個額外的磊晶層，其中該矽磊晶層、或者該一或多個額外的磊晶層中的至少一層、或者該矽磊晶層以及該一或多個額外的磊晶層中的至少一層係於一含有一或多種矽前驅物化合物和一或多種氮前驅物化合物的沉積氣體氣氛存在的情況下，通過化學氣相沉積進行沉積，其中該沉積溫度係940℃或更低且等於或高於足以導致沉積氣體氣氛中的一或多種矽前驅物化合物和一或多種氮前驅物化合物分解的溫度；以及在該矽磊晶層、或者該一或多個額外的磊晶層中的至少一層、或者該矽磊晶層以及該一或多個額外的磊晶層中的至少一層的沉積期間，摻雜濃度為1×1016個原子/立方公分或更多且為1×1020個原子/立方公分或更少的濃度的氮。
可以藉由例如由利用CZ法或FZ法所製造的矽單晶切割一晶圓，及藉由對所切割的晶圓的邊緣和側面實施晶體缺陷去除以及成形操作，例如精研及/或磨光、蝕刻以及拋光，以獲得合適的矽基材晶圓。
該矽基材晶圓係具有一第一面(正面)以及一第二面(背面)。較佳地，至少矽基材晶圓的第一面具有經拋光的表面。藉由化學氣相沉積(CVD)在矽基材晶圓的第一面上沉積一矽磊晶層。於沉積期間，含有一或多種矽前驅物化合物以及一或多種氮前驅物化合物的氣體係流經被加熱至一沉積溫度的矽基材晶圓。前驅物化合物發生熱分解，提供用於矽磊晶層之生長的矽和 氮。
例如，矽化合物如矽烷(SiH4)、乙矽烷(Si2H6)、二氯矽烷(SiH2Cl2)或三氯矽烷(SiHCl3)可以用作矽前驅物化合物。
例如，氮化合物如氨(NH3)或其他含氮的有機化合物可以用作氮前驅物化合物。
沉積溫度係設定為等於或高於足以導致沉積氣體中的矽前驅物化合物和氮前驅物化合物分解的溫度。此外，沉積溫度係設定為940℃或更低，較佳為930℃或更低。
本發明人發現，高於約940℃的沉積溫度導致矽磊晶層中的氮濃度降低至小於1×1016個原子/立方公分的數值。該數值過低，以致於無法明顯地改善矽磊晶層限制位錯的成核和傳播的能力。沉積溫度的升高可以藉由增大一或多種氮前驅物化合物的流量而加以補償。
根據本發明的與氮摻雜相關的磊晶缺陷係無法藉由缺陷蝕刻、雷射散射檢查或截面透射電子顯微鏡(XTEM)檢測到。
[N]‧‧‧氮濃度
T‧‧‧溫度
DL‧‧‧偵測極限
F‧‧‧流量
D‧‧‧深度
A1N、A2N、B1N、B2N、A2、B2、A1O、A2O、B1O、B2O‧‧‧曲線
[O]‧‧‧氧濃度
A、B‧‧‧位錯從凹痕中心朝著凹痕的相對的邊緣傳播的距離
R‧‧‧蓮座形狀的尺寸
C‧‧‧凹痕中心
[Ni]‧‧‧鎳濃度
S4‧‧‧試樣4
S5‧‧‧試樣5
S‧‧‧矽基材晶圓
E‧‧‧矽磊晶層
L‧‧‧額外的磊晶層
L1‧‧‧第一額外的磊晶層
L2‧‧‧第二額外的磊晶層
(N)‧‧‧氮摻雜
第1圖係一顯示矽磊晶層中的氮濃度與沉積溫度的關係的圖。
第2圖所示為矽層中的氮濃度與含有氮前驅物化合物的氣體的流量的關係。
第3圖所示為在矽磊晶層中在從矽磊晶層表面朝著磊晶矽層與矽基材晶圓之間的介面的深度方向上的氮濃度。
第4圖所示為在矽磊晶層中在從矽磊晶層表面朝著磊晶矽層與矽基材晶圓之間的介面的深度方向上的氧濃度。
第5圖係一在維氏微凹痕測試(Vickers micro-indentation)之後所形成的蓮座形狀(rosette)的示意性頂視圖。
第6圖所示為所測試的磊晶晶圓中的鎳濃度隨深度的分佈。
第7A至7D圖所示為根據本發明的磊晶晶圓的實施例。
下面依照附圖更加詳細地闡述本發明。
矽磊晶層中的氮濃度[N]係取決於沉積溫度T(第1圖)。在沉積溫度為960℃、以氨作為氮前驅物化合物、以及使用二氯矽烷作為矽前驅物化合物的情況下，矽磊晶層中的氮濃度明顯地低於1×1016個原子/立方公分且接近於動態SIMS分佈的偵測極限(DL)。因此，矽磊晶層中的氮濃度係可藉由沉積溫度加以控制。藉由降低沉積溫度增加氮濃度。
類似地，矽磊晶層中的氮濃度[N]可以藉由控制含有氮前驅物化合物的氣體的流量F加以控制(第2圖)。於使用氨作為氮前驅物化合物的情況下，藉由使流量升高約50%(由300至450 sccm)，增大矽磊晶層中的氮濃度至少多於一個數量級。引入氮的行為無法通過簡單的生長模型加以解釋。一些自動催化的機理必須列入考慮。
第3圖所示為在從矽磊晶層表面(D=0微米)朝著矽磊晶層與矽基材晶圓之間的介面(D=2.8微米)的方向上的氮濃度[N]與深度D的關係。矽磊晶層中的氮濃度的曲線幾乎是平坦的(曲 線A1N和A2N)，條件是磊晶晶圓沒有實施一磊晶後退火(post-epi anneal)。曲線A1N和A2N分別代表在880℃和900℃的沉積溫度下，使用氨作為氮前驅物沉積矽磊晶層之後，在矽磊晶層和一部分矽基材中隨深度的氮濃度。在介面附近，氮濃度在一具有一窄的寬度的明顯過渡區域內改變。
若額外地對磊晶晶圓實施磊晶後退火，則氮部分地在矽磊晶層的表面處擴散出。氮沒有以相同的速率擴散進入基材內，如藉由SIMS所測，氮濃度在過渡區域內未發生改變。曲線B1N和B2N分別代表在880℃和900℃的沉積溫度下，使用氨作為氮前驅物沉積矽磊晶層之後，且在磊晶後退火之後，在矽磊晶層和一部分矽基材中隨深度的氮濃度。為了比較，曲線A2和B2代表在900℃的沉積溫度下，使用不包含氮前驅物化合物的沉積氣體沉積矽磊晶層之後，在對磊晶晶圓實施一磊晶後退火之前(A2)與之後(B2)，在矽磊晶層和一部分矽基材中隨深度的氮濃度。
根據本發明用氮摻雜的矽磊晶層構成一氧-氮相互作用的環境，該環境讓氧富集的區域形成，該氧富集的區域在相對於磊晶層表面的特定深度具有一氧峰值濃度。
第4圖所示為在從矽磊晶層表面(D=0微米)朝著矽磊晶層與矽基材晶圓之間的介面(D=2.8微米)的方向上的氧濃度[O]與深度D的關係。曲線A1O和A2O分別代表在880℃和900℃的沉積溫度下，使用氨作為氮前驅物沉積矽磊晶層之後，在矽磊晶層和一部分矽基材中隨深度的氧濃度。
氧富集的區域可在矽磊晶層中在矽磊晶層與矽基材晶圓之間的介面附近被檢測到。該氧富集的區域已經可以在磊晶 層沉積之後立即被檢測到，條件是氮濃度不小於1×1019個原子/立方公分。
此外，本發明人發現，在氧富集的區域內的氧峰值濃度及其在矽磊晶層的深度方向上的寬度可進一步增大。為此目的，對磊晶晶圓實施一磊晶後退火。曲線B1O和B2O分別代表在880℃和900℃的沉積溫度下，使用氨作為氮前驅物沉積矽磊晶層之後，且在磊晶後退火之後，在矽磊晶層和一部分矽基材中隨深度的氧濃度。用氮摻雜的矽磊晶層發揮氧的吸收點的作用。矽基材晶圓構成擴散進入矽磊晶層內並與氮相互作用的氧的來源。氧的擴散在矽磊晶層的沉積期間開始，並藉由隨後的磊晶後退火而進一步加強。
磊晶後退火的熱預算較佳係對應於一典型地用於高級CMOS過程的熱預算。因此，磊晶後退火可以藉由磊晶晶圓的製造者或者通過電子裝置的製造者實施。
第7A至7D圖所示為根據本發明的磊晶晶圓的實施例。
根據第7A圖的磊晶晶圓係包含一矽基材晶圓S、一沉積在該矽基材晶圓S的第一面上的矽磊晶層E、以及一沉積在該矽磊晶層E頂上之額外的磊晶層L。根據本發明，該矽磊晶層E係用氮摻雜(N)，而該額外的磊晶層L係未用氮摻雜。
根據第7B圖的磊晶晶圓係包含一矽基材晶圓S、一沉積在該矽基材晶圓S之一第一面上的矽磊晶層E、以及一沉積在該矽磊晶層E頂上之額外的磊晶層L。根據本發明，該額外的磊晶層L係用氮(N)摻雜，而該矽磊晶層E係未用氮摻雜。
根據第7C圖的磊晶晶圓係包含一矽基材晶圓S、一沉積在該矽基材晶圓S之第一面上的矽磊晶層E、一沉積在該矽磊晶層E頂上之一第一額外的磊晶層L1、以及一沉積在該第一額外的磊晶層L1頂上之第二額外的磊晶層L2。根據本發明，該第一額外的磊晶層L1係用氮(N)摻雜，而該矽磊晶層E以及該第二額外的磊晶層L2係未用氮摻雜。
根據第7D圖的磊晶晶圓係包含一矽基材晶圓S以及一沉積在該矽基材晶圓S之一第一面上的矽磊晶層E。根據本發明，該矽磊晶層E係用氮(N)摻雜。
矽磊晶層的強度，即其釘紮位錯的能力，可以藉由實施維氏微凹痕測試進行檢測，該測試係包含三個製備步驟，如M.Akatsuka以及K.Sueoka等人之文獻(Jpn.J.Apply.Phys,40,(2001)1240)中所述。
步驟1：維氏微壓頭係用於以一確定的載荷在矽磊晶層上壓印一凹痕。該凹痕在矽磊晶層中產生一機械應力區域。
步驟2：將磊晶晶圓在Ar氣氛中於1000℃下退火3小時，以藉由位錯的成核以及傳播促進在應力區域內的應力消除。
步驟3：對磊晶晶圓實施一賴特蝕刻(Wright etch)2分鐘，以顯示出在退火步驟中已成核以及傳播的位錯。
在製備步驟之後，凹痕以及位錯形成一如第5圖所示之蓮座形狀，藉由公式R=(A+B)/2計算蓮座形狀的尺寸R，其中A和B係位錯從凹痕中心c朝著凹痕的相對的邊緣傳播的距離。相對較小的尺寸R值表示位錯傳播的有效抑制。
矽磊晶層使金屬雜質保持遠離電子裝置結構的區域 的能力可藉助於吸雜測試進行評估。用一確定量的金屬雜質污染磊晶晶圓的背面，然後實施熱處理將雜質驅入磊晶晶圓內。然後，分析磊晶晶圓的正面，以測定未在磊晶晶圓之矽磊晶層中吸除的雜質的比例。為了排除在矽基材晶圓中產生明顯的吸雜活性，選擇一具有高電阻率以及低氧含量的矽基材晶圓。此類矽基材晶圓顯示出低的固有吸雜能力。
實施例
實施例1：維氏微凹痕測試
製備三個不同的磊晶晶圓試樣，其中兩個代表本發明(試樣1以及2)，其餘一個代表比較實施例(試樣3)。
代表本發明的試樣係於存在一含有二氯矽烷作為矽前驅物化合物以及氨作為氮前驅物化合物之沉積氣體氣氛的情況下，藉由化學氣相沉積於一矽基材晶圓之經拋光的正面上沉積一矽磊晶層而製備的。沉積溫度設定為880℃。試樣1和2彼此的區別在於矽磊晶層中的氮濃度。
代表比較實施例的試樣3係以相同的方式製備，區別在於該沉積氣體係不含氮前驅物化合物，即矽磊晶層係未用氮摻雜。
對製備的試樣實施上述的維氏微凹痕測試。以600毫牛頓(mN)的載荷壓印凹痕。凹痕測試的結果匯總於以下表1。
該測試支持以下結論：代表本發明的晶圓係包含具有改良之阻止應力誘發位錯傳播之能力的磊晶層。
實施例2：吸雜測試
製備兩個不同的磊晶晶圓試樣，試樣4係代表本發明，試樣5係代表比較實施例。
根據試樣4的磊晶晶圓係於存在一含有二氯矽烷作為矽前驅物化合物和氨作為氮前驅物化合物之沉積氣體氣氛的情況下，藉由化學氣相沉積於一矽基材晶圓之經拋光的正面上沉積一矽磊晶層而製備的。沉積溫度設定為880℃。該矽基材晶圓的電阻率係60歐姆公分(Ωcm)，氧濃度係5×1017個原子/立方公分(新ASTM)。
根據試樣5的磊晶晶圓係以相同的方式製備，區別在於該沉積氣體係不含氮前驅物化合物，即該矽磊晶層係未用氮摻雜。
藉由旋轉塗覆一含Ni的鹽以污染每個試樣晶圓的背面。所選擇的Ni污染程度係1×1010個原子/平方公分(atoms/cm2)、1×1011個原子/平方公分、以及1×1012個原子/平方公分。然後，對試樣晶圓實施一在900℃下之驅入熱處理。然後，通過VPD-ICP-MS測量於該矽磊晶層表面所回收的Ni濃度[Ni]。吸雜測試的結果匯總於以下表2。
這些結果支持以下結論：在屬於本發明的磊晶晶圓的矽磊晶層中係存在相當大的吸雜活性。
該結果亦藉由在驅入熱處理之後，分析在矽磊晶層和一部分矽基材中之隨深度的Ni濃度而得到確認。採用一包含逐步蝕刻的UTP(超痕量分佈(ultra-trace-profiling))方法，以確定在相對於試樣晶圓之矽磊晶層表面的距離為50奈米、1微米、2微米和3微米處的Ni濃度分佈情況。第6圖所示為在試樣4(S4)和試樣5(S5)中所發現之隨深度的分佈情況。屬於本發明的磊晶晶圓能夠顯著地防止Ni擴散至接近矽磊晶層表面的區域。Ni係在符合氧富集區域的區域內被吸除。
可以藉由對代表試樣4的磊晶晶圓實施磊晶後退火(試樣6)而增強吸除Ni的能力。該經退火的磊晶晶圓係以類似的方式進行測試。吸雜測試的結果匯總於表3。
[N]‧‧‧氮濃度
D‧‧‧深度
A1N、A2N、B1N、B2N、A2、B2‧‧‧曲線

Claims (10)

  1. 一種磊晶晶圓，其包含一具有第一面和第二面的矽基材晶圓、一沉積在該矽基材晶圓的第一面上的矽磊晶層、以及視需要存在於該矽磊晶層頂上的一或多個額外的磊晶層，該矽磊晶層用氮摻雜的濃度係1×1016個原子/立方公分(atoms/cm3)或更多且係1×1020個原子/立方公分或更少，或者該一或多個額外的磊晶層中的至少一層用氮摻雜的濃度係1×1016個原子/立方公分或更多且係1×1020個原子/立方公分或更少，或者該矽磊晶層以及該一或多個額外的磊晶層中的至少一層用氮摻雜的濃度係1×1016個原子/立方公分或更多且係1×1020個原子/立方公分或更少。
  2. 如請求項1的磊晶晶圓，其中該矽磊晶層係用氮摻雜，而沉積在該矽磊晶層頂上之一額外的磊晶層係未用氮摻雜。
  3. 如請求項1的磊晶晶圓，其中該矽磊晶層係未用氮摻雜，而沉積在該矽磊晶層頂上之一額外的磊晶層係用氮摻雜。
  4. 如請求項1至3中任一項的磊晶晶圓，其中該矽磊晶層係完全或部分地覆蓋該矽基材晶圓。
  5. 如請求項1至3中任一項的磊晶晶圓，其中該矽磊晶層係額外地用至少一種屬於元素週期表的第III族或第V族的電活性摻雜劑摻雜。
  6. 如請求項1至3中任一項的磊晶晶圓，其中該用氮摻雜的矽磊晶層、或者該一或多個額外的磊晶層中用氮摻雜的至少一層、或者該用氮摻雜的矽磊晶層以及該一或多個額外的磊晶層中用氮摻雜的至少一層係包含一氧富集的區域，該區域顯示出吸雜活性且具有一氧的峰值濃度。
  7. 一種製造磊晶晶圓的方法，包含：提供一具有第一面和第二面的矽基材晶圓； 在一沉積溫度下在該矽基材晶圓的第一面上沉積一矽磊晶層；視需要在該矽磊晶層頂上沉積一或多個額外的磊晶層，其中該矽磊晶層、或者該一或多個額外的磊晶層中的至少一層、或者該矽磊晶層以及該一或多個額外的磊晶層中的至少一層係於一含有一或多種矽前驅物化合物和一或多種氮前驅物化合物的沉積氣體氣氛存在的情況下，藉由化學氣相沉積進行沉積，其中該沉積溫度係940℃或更低且等於或高於足以導致該沉積氣體氣氛中之該一或多種矽前驅物化合物和一或多種氮前驅物化合物分解的溫度；以及在該矽磊晶層、或者該一或多個額外的磊晶層中的至少一層、或者該矽磊晶層以及該一或多個額外的磊晶層中的至少一層的沉積期間，摻雜濃度為1×1016個原子/立方公分或更多且為1×1020個原子/立方公分或更少的氮。
  8. 如請求項7的方法，其中該矽磊晶層係於該一或多種氮前驅物化合物存在的情況下沉積，且該一或多個額外的磊晶層中的至少一層係於該一或多種氮前驅物化合物不存在的情況下沉積。
  9. 如請求項7的方法，其中該矽磊晶層係於該一或多種氮前驅物化合物不存在的情況下沉積，且該一或多個額外的磊晶層中的至少一層係於該一或多種氮前驅物化合物存在的情況下沉積。
  10. 如請求項7至9中任一項的方法，進一步包含對磊晶晶圓實施一磊晶後退火(post-epi anneal)。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6032186B2 (ja) * 2013-11-29 2016-11-24 信越半導体株式会社 シリコンエピタキシャルウエーハの評価方法
KR20230166158A (ko) * 2016-08-12 2023-12-06 인프리아 코포레이션 금속 함유 레지스트로부터의 에지 비드 영역의 금속 잔류물 저감방법
JP6299835B1 (ja) * 2016-10-07 2018-03-28 株式会社Sumco エピタキシャルシリコンウェーハおよびエピタキシャルシリコンウェーハの製造方法
EP4044216A1 (en) 2021-02-16 2022-08-17 Siltronic AG Method for testing the stress robustness of a semiconductor substrate

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60246297A (ja) * 1984-05-17 1985-12-05 Shin Etsu Handotai Co Ltd 窒素ド−プシリコン単結晶の製造方法
JPS61125012A (ja) 1984-11-21 1986-06-12 Toshiba Corp エピタキシヤルウエハ
IT1216212B (it) * 1986-10-29 1990-02-22 S G S Microelettrica S P A Strati epitassiali con quanti ta' controllate di azoto cresciuti su substrati di silicio
JP4084902B2 (ja) * 1998-05-01 2008-04-30 シルトロニック・ジャパン株式会社 シリコン半導体基板及びその製造方法
KR100541882B1 (ko) * 1998-05-01 2006-01-16 왁커 엔에스씨이 코포레이션 실리콘 반도체 기판 및 그의 제조 방법
US6274442B1 (en) 1998-07-15 2001-08-14 Advanced Micro Devices, Inc. Transistor having a nitrogen incorporated epitaxially grown gate dielectric and method of making same
US7468311B2 (en) 2003-09-30 2008-12-23 Tokyo Electron Limited Deposition of silicon-containing films from hexachlorodisilane
KR100632463B1 (ko) 2005-02-07 2006-10-11 삼성전자주식회사 에피택셜 반도체 기판의 제조 방법과 이를 이용한 이미지센서의 제조 방법, 에피택셜 반도체 기판 및 이를 이용한이미지 센서
US7391058B2 (en) * 2005-06-27 2008-06-24 General Electric Company Semiconductor devices and methods of making same
JP4779519B2 (ja) * 2005-09-08 2011-09-28 株式会社Ｓｕｍｃｏ エピタキシャルウェーハの製造方法
JP2009200231A (ja) 2008-02-21 2009-09-03 Sumco Corp エピタキシャルウェーハ及びその製造方法
JP2009212354A (ja) 2008-03-05 2009-09-17 Sumco Corp シリコン基板の製造方法
JP2010141272A (ja) * 2008-12-15 2010-06-24 Sumco Corp エピタキシャルウェーハとその製造方法
JP2011253978A (ja) 2010-06-03 2011-12-15 Sumco Corp エピタキシャル基板およびその製造方法

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