TW201411352A - 用於串列ｉ／ｏ接收器之未等化時脈資料恢復 - Google Patents

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Abstract

串列輸入/輸出方法與接收器，包括接收器部分，用以接收類比差分串列輸入，並取樣該輸入以提供資料與誤差信號，等化反饋迴路，回應資料與誤差信號以調整接收器部分，獨立於等化反饋迴路的相位反饋機制用以提供相位誤差，以及，耦接以接收相位誤差的時脈資料恢復塊，用以為接收器部分實施與等化反饋無關的時序恢復，以調整該取樣。

Description

用於串列I/O接收器之未等化時脈資料恢復
本發明關係於用於串列I/O接收器之未等化時脈資料恢復。
近十年來，工程師們已穩定地提升橫跨各種工業標準實施高速串列I/O的資料率，以滿足企業與消費性應用之成長的需求。目前之產品已導向每秒8-10十億位元之資料率的目標。在此資料率之下，接收器時脈與資料恢復架構通常複雜又具挑戰性。架構之演進以增進性能與電力兩者。現有兩類習知技術的接收器架構被廣泛地用於工業界，以亞力山大相位偵測(Alexander phase detection)與雙倍率取樣做時脈與資料恢復，如圖1所說明的習知技術，以及使用Mueller-Müller原理的符號率時序恢復法，如圖2所說明的習知技術。
圖1說明使用亞力山大式時序恢復實施雙倍率取樣的接收器架構。典型上，其是由高增益高帶寬連續時間線性等化器放大器(continuous time linear equalizer amplifier； CTLE)、兩個相位內差器(PI)、資料與邊緣取樣器、數位時脈資料恢復(clock data recovery；CDR)塊所構成。差動輸入RXP與RXN被CTLE放大，且它的輸出(outp與outn)驅動資料取樣器與邊緣取樣器兩者。兩個相位內差器混合PLL輸入時脈，並為資料取樣器產生同相位時脈(clki)，以在單位區間(unit interval；UI)的中央量化CTLE的輸出，及為邊緣取樣器產生正交時脈(clkq)，以在單位區間(UI)的過渡時刻量化CTLE的輸出。放入匹配時脈緩衝器(Matching clock buffers；CLKBUF)以分別為clki與clkq建立時脈樹。典型上，取樣器使用時脈的上升緣與下降緣來捕捉CTLE的輸出，其中，d0係在clki上升緣處的偶位元資料樣本，d1係在clki下降緣處的奇位元資料樣本，e0係在clkq上升緣處的偶位元邊緣樣本，e1係在clkq下降緣處之奇位元邊緣樣本。資料取樣器進一步產生數位時脈(clk)，以與d0,d1,e0,e1綑束在一起來驅動下游的邏輯。數位CDR塊使用資料與邊緣樣本公式化亞力山大相位偵測，及相位誤差輸出驅動數位迴路濾波器。迴路濾波器的輸出被編碼成相位內插器數位到類比轉換器(digital to analog converter；DAC)的控制碼(pi_dac1與pi_dac2)，用以分別調整兩相位內插器的時脈相位。使用亞力山大式時序恢復的接收器架構已在工業界被廣泛地使用，不過，當資料率保持不斷提高時，隨著亞力山大相位偵測所需的2倍取樣使功率效率變差，其面對了日益嚴重的設計挑戰。
在近來的串列I/O接收器架構中，使用Mueller-Müller原理的符號率時序恢復已獲得更多的吸引力。典型上，這類接收器是由包含自動增益控制(automatic gain control；AGC)的高增益高帶寬連續時間線性等化器放大器(continuous time linear equalizer amplifier；CTLE)、包含資料與誤差取樣器之電壓或電流積分類型的決定反饋等化器(decision feedback equalizer；DFE)、及基於Mueller-Müller演算法的時脈資料恢復電路所構成。
相較於“資料-邊緣”式CDR所需的雙倍取樣(UI的中央與邊緣)，Mueller-Müller CDR演算法只需要每單位區間(UI)取樣，且因此所需的取樣器數目較少，且有更高的面積與功率效率。此類架構說明於圖2，使用包含AGC的CTLE、DFE、Mueller-Müller CDR演算法、及最小均方(Least-mean-square；LMS)式的最佳化。CTLE放大差動輸入信號RXP與RXN，且其輸出(outp與outn)驅動決定反饋等化器(DFE)。單個相位內插器混合PLL輸入時脈，並產生同相位的時脈輸出(clki)。clki通過時脈樹網路(CLKBUF)分配給取樣器，以將等化器的輸出(vxp與vxn)量化成資料與誤差位元。取樣器進一步產生數位時脈(clk)來綑束資料與誤差用於下游邏輯。數位式CDR塊使用資料與誤差位元來公式化Mueller-Müller演算法，且相位誤差輸出驅動數位式迴路濾波器。迴路濾波器的輸出被編碼成相位內插器DAC控制碼(pi_dac1)，用來調整相位內插器的時脈相位。在此同 時，數位式LMS塊利用相同資料與誤差位元以控制信號AGCCoef來調整CTLE的增益，並以控制信號DFECoef來等化。最佳化機制被設計來使DFE差動輸出(vxp-vxn)對誤差取樣器之參考電壓位準的均方電壓誤差最小化。總的來說，Mueller-Müller CDR迴路與AGC-DEF迴路兩者同時根據由DFE所產生之經等化的樣本收歛，致使CDR與DFE迴路相互作用。此架構稱為“經等化的MM CDR”。先天的迴路相互作用對此經等化之MM CDR接收器架構的性能與穩定性會有負面的衝擊。
300‧‧‧接收器
310‧‧‧類比接收器部分區塊
315‧‧‧數位接收器部分區塊
320‧‧‧數位估計器區塊
325‧‧‧輸入端
327‧‧‧輸入端
330‧‧‧連續時間線性等化器放大器
332‧‧‧可變增益輸入
335‧‧‧輸出
337‧‧‧輸出
340‧‧‧決定反饋等化器
345‧‧‧積分器
350‧‧‧取樣器
352‧‧‧資料線
354‧‧‧誤差線
342‧‧‧反饋等化器係數
332‧‧‧自動增益控制係數
351‧‧‧反饋區塊
360‧‧‧最小均方誤差塊
362‧‧‧串列至並列代理
375‧‧‧時脈資料恢復塊
380‧‧‧數位控制電路
383‧‧‧控制信號
385‧‧‧相位插入器
394‧‧‧時脈信號
390‧‧‧時脈產生器
365‧‧‧積分器
367‧‧‧取樣器
368‧‧‧反饋
369‧‧‧未等化資料信號線
371‧‧‧未等化誤差信號線
364‧‧‧未等化器區塊
387‧‧‧時脈信號
392‧‧‧時脈信號
400‧‧‧決定反饋等化器電路
424‧‧‧總電流
434‧‧‧電容負載
436‧‧‧差動反饋電流
438‧‧‧差動反饋電流
426‧‧‧半速率時脈
428‧‧‧半速率時脈
600‧‧‧接收器
610‧‧‧類比接收器部分區塊
615‧‧‧數位接收器部分區塊
620‧‧‧數位估計器區塊
1000‧‧‧系統
1010‧‧‧處理器
1015‧‧‧記憶體模組
1020‧‧‧處理器
1025‧‧‧記憶體模組
1030‧‧‧繪圖模組
1040‧‧‧插接卡
1050‧‧‧晶片組模組
1011、1021、1016、1026、1031、1041‧‧‧介面
1051、1052‧‧‧輸入/輸出介面
1060‧‧‧顯示裝置
1070‧‧‧大量儲存裝置
1080‧‧‧輸入/輸出裝置
1071‧‧‧串列輸入/輸出介面
1081‧‧‧串列輸入/輸出介面
圖1係使用亞利山大相位偵測與2倍取樣之時脈與資料恢復系統的習知技術圖。
圖2係使用Mueller-Müller相位偵測與符號率取樣之時脈與資料恢復系統的習知技術圖。
圖3係按照例示性實施例之等化器與時序反饋迴路分開之高速串列接收器的方塊示意圖。
圖4係按照例示性實施例之用於實施有能力在等化與未等化模式兩者中操作之決定反饋等化器的電路圖。
圖5說明按照例示性實施例，在信號放大器之輸出處所觀察到之組合的脈波響應。
圖6係按照例示性實施例之具有等化器反饋迴路與數位式相位估計器之高速串列接收器的方塊示意圖。
圖7係按照例示性實施例之用於等化器輸出與恢復時 脈的例示性時序圖。
圖8係按照例示性實施例之等化器與時序反饋迴路分開之高速串列接收器的方塊流程圖。
圖9係按照例示性實施例之具有等化器反饋迴路與數位式相位估計器之高速串列接收器的方塊流程圖。
圖10的方塊圖說明利用按照例示性實施例之串列接收器的各種實施例。
在以下的描述中將參考構成本文之一部分的附圖，且圖中係藉由說明可被實行的特定實施例來顯示。這些實施例係以充分的細節來描述，以使熟悉此方面技術之人士能夠實行本發明，且須瞭解，也可利用其它的實施例，且可做結構、邏輯、與電氣上的改變，不會偏離本發明的範圍。因此，以下對例示性實施例的描述並無限制之意，且本發明之範圍係由所附申請專利範圍來界定。
在一實施例中，本文所描述的功能或演算法可在半導體裝置或硬體與韌體的組合中實施。此外，這些功能對應於模組，其為儲存在儲存裝置、硬體、韌體、或其任意之組合上的軟體。視需要，多個功能可在一或多個模組中實施，且所描述的實施例僅為實例。該等功能或演算法可在數位式信號處理器、ASIC、微處理器、或在電腦系統(諸如個人電腦、伺服器、或其它電腦系統)上操作之其它類型之裝置的串列I/O接收器中實施。
圖3係實施未等化時脈恢復之接收器300的方塊圖。接收器300包括用以接收串列輸入信號的第一接收器部分。在一實施例中，第一接收器部分處理串列輸入信號，且可使用類比電路及選用的數位式組件來實施電路以處理輸入信號。以虛線指示的第一部分可稱為類比接收器部分(RXANA)區塊310。區塊310耦接至也是以虛線指示的第二部分，同樣地可稱為數位接收器部分(RXDIG)區塊315。通常，區塊310處理類比輸入信號，並將信號轉換成由區塊315處理的數位信號。在一實施例中，以虛線指示的計時器區塊320提供時序信號給區塊310。在某些實施例中，計時器區塊320也提供時序信號給區塊315。
提供於輸入端325、327上的類比差動串列輸入信號提供給連續時間線性等化器放大器(CTLE)330。在一實施例中，放大器330具有接收自動增益控制係數(AGCCoef)的可變增益輸入332。放大器330提供於輸出335、337上的差動信號提供給決定反饋等化器(DFE)340。等化器340被342的決定反饋等化器係數(DFECoef)調整。
類比差動輸入信號具有電壓上的差，依差動信號之間的電壓差而以數字“1”或數字“0”來代表。在一實施例中，等化器340包括積分器345，其積分來自線335與337之差動信號的差一段經選擇的時間量。所選擇的時間量會依代表接收到單個數位值之輸入差動信號的時間長度而變，本質上恢復所接收之信號自傳送點開始所損失的信號強 度。例如，在一實施例中，被接收的信號源自於耦接至系統主機板的繪圖卡，且在位於系統主機板上的處理器處接收。由於電阻與頻散以及當信號沿著到達接收器300之路徑行進時所引入的雜訊，導致被傳送之信號的一些損失。
一旦差動信號被積分器345完成積分，其被提供給取樣器350用於對所選擇的參考組取樣信號，諸如參考電壓。在一實施例中，具有2個資料取樣器及4個誤差取樣器。
在一實施例中，資料取樣器350決定對應於各自邏輯值之信號間被積分的電壓差是否高於或低於0mv。數位資料信號提供於線352上，其中，大於零的差以“1”表示，低於零的差以“0”表示。
在一實施例中，誤差取樣器350決定對應於各自邏輯值之信號間被積分的電壓差是否高於或低於一臨限電壓位準，諸如+/-100mV、+/-150mV、或依各不同實施例中之實施細節而選擇的其它值。數位誤差信號提供於線354上，其中，大於臨限的差以“1”表示，低於臨限的差以“0”表示。
在不同的實施例中，資料與誤差資訊的邏輯位準可以反轉，或以各種不同的方案編碼，以使得邏輯位準在不同的時間被反轉。
資料352與誤差354信號被提供給最小均方(LMS)誤差塊360，其使誤差最小化，並分別提供數位反饋等化器係數342與自動增益控制係數332給構成決定反饋等化 器迴路的等化器340與放大器330，以調整類比接收器區塊310的參數。等化器340包括反饋區塊351，其接收反饋等化器係數342與資料352，並在取樣器350的輸入處提供要被加總的反饋。
LMS區塊360也提供信號給串列至並列(S2P)代理362，以在並列輸出線363上提供接收器資料(RxData)輸出信號，完成類比串列輸入信號到數位並列輸出信號的轉換。
時脈資料恢復塊375在線377上將標示為PICode的信號提供給標示為PIDIG的數位控制電路380。數位控制電路380將標示為pi_dac碼的控制信號383提供給相位插入器(PI)區塊385，其按照pi_dac碼混合PLL時脈(ClkPLLI與ClkPLLQ)，並將標示為piclk的時脈信號387提供給時脈產生器390，以提供時脈信號clkhs 392給包括有獨立的反饋未等化器364與等化器340的類比電路，及時脈信號clkdig 394提供給包括CDR 375、S2P 362、及LMS 360的數位電路。
在一實施例中，提供包括積分器365、取樣器367、反饋368之獨立的反饋未等化器區塊364，並耦接至放大器330的輸出335與337。各自獨立的積分器365與取樣器367分別在線369與371上產生標示為未等化資料(uneqdata)的數位資料及標示為未等化誤差(uneqerror)的數位誤差信號。這些信號與352及354上的信號分開，且不會受到經由反饋迴路提供給積分器345 與取樣器350的調整。uneqdata與uneqerror信號被提供給時脈資料恢復塊375，此區塊為時脈資料恢復實施Mueller-Müller演算法。當先前使用組合式反饋迴路導致迴路相互作用時，在某些實施例中之分離的反饋迴路可增進接收器300的穩定性。
發明人等已確定，如先前之做法，提供相同的資料與誤差信號來實施LMS等化調整與時脈資料恢復(CDR)兩者，接收器決定反饋等化器迴路與符號率時序恢復之間會產生不欲見的相互作用。此相互作用會變得非常明顯，且對鏈結訓練產生不利的影響。某些觀察到的困難包括啟動與啟動間的變異、鏈結寬度劣化、及鏈結訓練失敗。
在一實施例中，除了到達區塊364的某些輸入被重新連接之外，獨立的未等化器區塊364在結構上與等化器區塊340一致，如圖3中之說明。藉由在等化器與未等化器區塊中使用相同結構，此電路架構確保了內部信號特性的匹配，諸如時序延遲。唯一不同之處是未等化器區塊364中移除了從資料輸出到取樣器輸入的反饋。
在一實施例中，用來實施能夠分別在對應於區塊340與364之等化與未等化模式中操作，用於類比匹配之決定反饋等化器的電路說明於圖4的400。為了簡化，故僅顯示一個反饋分支。
按照例示性實施例，為了在對應於DFE 340的等化模式中操作，將405處指示的dcm設定成1，且標示為dodd 410、doddb 412、deven 414、及devenb 416的輸入被連 接到取樣器的輸出，DFECoef 342係由LMS 360控制。
按照例示性實施例，為實施未等化器364在未等化模式中之操作，將dcm 405設定成0，且標示為dodd 410、doddb 412、deven 414、及devenb 416限制在邏輯“1”、DFECoef接地。
在一實施例中，電路400利用半速率電流積分結構。它的輸入差動對(vip420與vin 422)將CTLE輸出的電壓轉換成電流。在此輸入積分級中的總電流等於如424處所指示的Isum。426處之ck0與428處之ck 180的半速率時脈將經轉換的電流分別導入偶430與奇432路徑，並控制所對應之電容負載434的充電或放電。等化係以差動反饋電流Ifbkp 436與Ifbkn 438之形式實現。Ifbkp與Ifbkn的差係由DFECoef決定，且它們的和為常數。與輸入積分級類似，426處之ck0與428處之ck 180的半速率時脈將反饋電流分別導入偶與奇路徑。在等化模式期間，藉由dodd 410、doddb 412、deven 414、及devenb 416之控制，差動反饋電流Ifbkp與Ifbkn被積分到電容負載434內，因而分別產生等化輸出vep 440、ven 442、vop 444、及von 446。在未等化模式期間，差動反饋被移除，但共模電流仍被積分到電容負載434內，因而分別產生未經等化的輸出vep 440、ven 442、vop 444、及von 446。在積分週期期間，取樣器資料輸出被旁通，以避免不必要的切換。
等化器與未等化器使用相同的電路有助於使由於製造 不同電路所引起的性能差異減至最小。在一實施例中，電路400可用場效電晶體來實施，諸如p型或n型電晶體。在另些實施例中，可使用雙極電晶體。在另些實施例中，可設計電阻負載的電壓模式結構來取代此實施例所實施的電流積分結構。在另些實施例中，可使用NMOS輸入與切換對的雙拓樸來取代本實施例中的PMOS輸入與切換對。在另些實施例中，可使用四分之一速率時脈的方案來將偶與奇積分路徑擴展成4相位積分路徑，以取代本實施例中所使用的半率時脈方案。
接收器300演示概念層次的未等化Mueller-Müller CDR或簡單的uneqMM架構。放大器330的輸出被未等化器364取樣成uneqdata與uneqerror。接著，uneqMM CDR 375被uneqdata與uneqerror驅動，而LMS360仍被經等化的DFE 340的輸出驅動。因此，迴路的交互作用減至最小。在一實施例中，在經等化之MM CDR公式中有一偏移，且是當輸入資料無相關時由DFE 340第一分支係數所導入，即
係以unEqMM CDR為函數的相位誤差，係以EqMM CDR為函數的相位誤差，w0係AGC增益，w1係DFE第一分支反饋，E{．}指示統計的平均，且假設輸入資料無相關。
圖5係按照一或多個實施例，如由方程式(1)所演示之經等化的時序恢復所導入之相位偏移的目視表示。x 軸代表時間，而y軸代表電壓。在一實施例中，圖5說明在CTLE 330輸出處所觀察到包括互連與矽封裝及CTLE增益路徑之組合的脈波響應，以振幅對時間表示。所說明的響應非常對稱，且提供未經等化的Mueller-Müller取樣點515與等化前的Mueller-Müller取樣點530的標示。該圖顯示隨著資料率增加，10至20微微秒或更短之取樣時間中的差，對接收器的性能會有不利影響。
在一實施例中，Mueller-Müller CDR公式化相位誤差函數，其比較取樣點前1UI(一個單元間隔--在一實施例中，係積分一個樣本的時間)與後1UI之脈波響應位準之間的電壓差。在等化的Mueller-Müller CDR之前，等化使偏移電壓進入相位誤差函數。雖然，就平均來說，在收歛之後相位誤差函數安定到零，但此偏移電壓將點525與535推離相等。點525與535之間電壓的差即DFE等化反饋電壓。按照某些實施例，只要進入的資料不相關，此反饋電壓完全由DFE第一分支來決定，無論是否存在有其它的分支。等化的Mueller-Müller CDR之點525與535之間的偏移，將取樣點530推離脈波響應的波峰，其使積分器輸入處的信號雜訊比(SNR)下降。在需要較強等化之較高損失的通道中，SNR的降低變得更為顯著，因此，導致取樣點離開脈波響應之波峰更大的偏移。按照本發明的實施例，在未等化的Mueller-Müller CDR中，由於沒有對圖5中的脈波響應施加等化，或在相位偵測之前已移除所施加的等化，就平均來說，相位誤差函數收歛到零，以使 得點510與520具有相同的振幅。結果是，取樣點515位在脈波響應的波峰處，其具有最高的信號雜訊比。
本質上，接收器300直接實施分離之反饋迴路的觀念，使得時脈恢復迴路所使用的信號路徑不受等化的影響。接收器300使用額外的資料與誤差取樣器與積分器。額外的電路消耗額外的矽功率與面積。當使用多通道時，此消耗倍加，其會導致晶粒尺寸加大。
圖6說明另一接收器600，其利用數位方法來估計未等化的MM相位誤差，而無額外的取樣器電路。很多組件與圖3中所使用的相同，且於合適之處給予相同的參考編號。接收器600包括第一區塊，諸如以虛線指示的類比接收器(RXANA)區塊610，耦接至第二區塊，諸如也是以虛線指示的數位接收器(RXDIG)區塊615。在各實施例中，區塊610與615可用類比與數位組件來實施。一般來說，區塊610處理類比輸入信號，並將信號轉換成數位信號由區塊615來處理。在一實施例中，以虛線指示的計時器區塊320提供時序信號392給區塊610。在某些實施例中，計時器區塊320也提供時序信號394給區塊615。
如同圖3的接收器300，類比差動串列輸入信號在輸入端325、327上提供給連續時間線性等化器放大器(CTLE)330。在一實施例中，放大器330具有接收自動增益控制係數(AGCCoef)的可變增益輸入332。放大器330提供差動信號輸出335、337給決定反饋等化器340。等化器340也經由反體區塊351在342接收決定反饋等化 器係數(DFECoef)。
在一實施例中，等化器340包括積分器345、取樣器350、及反饋區塊351，用以在線352與354上提供資料與誤差信號。資料352與誤差354信號提供給最小均方(LMS)誤差最佳化塊360，其將誤差最小化，並分別將數位反饋等化器係數342與自動增益控制係數332提供給構成決定反饋等化器迴路的等化器340與放大器330。
在接收器600中，線352與354上的資料與誤差信號也提供給插入在區塊615中的數位估計器區塊620。在一實施例中，數位估計器區塊620提供相位誤差的數位估計給時脈資料恢復塊375，就平均的義意來說，其與接收器300的類比未等化MM相同，但沒有因提供額外類比電路以建立獨立迴路之額外的功率與面積消耗。
在一實施例中，數位估計器區塊620實施以下估計相 位誤差的方法。unEqMM相位誤差的估計定義為：
就統計平均的意義來說，估計的unEqMM相位誤差與類比未等化MM相同，即，
如果假設輸入資料不相關，則數位估計器620可簡化成
係未等化CDR之相位誤差函數的估計器，而指示原始uneqMM相位誤差函數，及係等化CDR的相位誤 差函數。w 0 指示AGC增益、w 1 指示DFE第一分支反饋、d n 係進入的資料、及E{．}指示統計平均運算子。
在某些實施例中，接收器300與600增進高速串列I/O的鏈結穩定性。其也有助於接收器與更大範圍之終點發射器預設與係數的合作，以進一步有助於增進電性的邊限、鏈結穩定性、及性能。在等化層中，具有多分支等化的發射器用於較高資料率具有先天的不準確度。具有較寬範圍之等化係數的穩固操作可增進與各不同繪圖卡之供應商及其它鏈結夥伴的交互運作性。
圖7係按照某些實施例之接收器300與600的時序圖700，說明未等化之Mueller-Müller時脈資料恢復的相位對齊。710處所指示的未等化Mueller-Müller時脈資料恢復信號通常連同715處之經等化的時脈資料恢復信號。x軸代表時間，而y軸代表電壓。rxp與rxn波形730係接收器差動輸入。outp與outn波形740係CTLE差動輸出，其驅動等化器區塊340內部的積分器。ck0與ck180波形750係取樣時脈。ck0與ck180時脈的相位750係藉由未等化Mueller-Müller時脈資料恢復迴路來調整。Vop、von、vep、與ven波形760係區塊340中之積分器的輸出。在一實施例中，750處所指示之未等化之時脈與資料恢復的時脈信號與CTLE輸出信號740對齊，以使得CTLE輸出信號的時脈信號在零交叉附近過渡。此允許積分以同相位捕捉接收器之輸入信號的整個單位區間(UI)，如陰影區770所示。
不過，如715處所示，在等化電路之前，時脈信號755與CTLE輸出信號740的相位顯著地不同，導致僅積分了目前UI的一部分，如陰影區775所示，且人工地降低了積分器輸入處的信號雜訊比。在某些實施例中，時脈相位755中的錯位，係依方程式(1)的等化反饋被引入，其在損失較高的通道中會變的更強。更強的等化反饋更進一步增加相位的錯位，其依次觸發更高的等化反饋。此等化時脈恢復電路很有可能產生鏈結穩定性問題及更高的位元錯誤率。
圖8的方塊流程圖說明實施用於對應於接收器300之串列I/O接收器之未等化時脈恢復的方法800。在810，接收類比差動串列輸入。在某些實施例中，信號被放大及積分，並在820被取樣以提供資料與誤差信號。在825提供以最小均方誤差最佳化為函數的反饋以等化或調整取樣。在827提供未等化的輸入，未等化反饋之經放大的類比串列差動輸出被取樣。在830，對來自827之被取樣的輸入實施與反饋無關的時序恢復，以調整用於825與827之取樣的取樣相位而調整等化。
圖9的方塊流程圖說明實施用於對應於接收器900之串列I/O接收器之未等化時脈恢復的方法900。某些方塊的編號與圖8中之對應方塊的編號相同，包括用來提供反饋以等化信號的方塊810、820、及825。此外，虛線910用來說明利用來自方塊820之經等化的信號來移除等化及估計相位。在一實施例中，來自820之經等化的信號提供 給方塊915用來計算資料相關。在方塊920處，經計算的資料相關與來自方塊825的反饋結合以移除反饋等化。在925，來自方塊920之已移除反饋等化的輸出用來估計取樣相位誤差。在930，以提供給方塊930之經取樣的相位誤差來實施時序恢復以調整取樣相位，接著，其被提供給方塊820供在適當的區間取樣。
圖10的方塊圖說明利用一或多個串列接收器的系統1000。串列接收器可以是收發器的一部分，其包括用來在串列連接上傳送與接收信號的電路。系統1000可以是任何類型的電子產品，其經由各種的連接耦接組件，例如，包括串列連接。實例包括但不限於桌上型電腦、膝上型電腦、伺服器、工作站、智慧型手機、平板電腦、及很多其它裝置。系統1000實施本文所揭示的方法，且可以是系統級晶片(SOC)裝置。
在一實施例中，系統1000包括多個處理器，包括1010與1020，其中，處理器1010具有與處理器1020類似或相同的邏輯。在一實施例中，處理器1010與1020包括記憶體控制集線器(MCH)，其可操作以執行能使處理器存取並聯絡記憶體模組1015與1025的功能。在一實施例中，系統1000包括繪圖模組(GFx)1030、插接卡(AIC)1040、及晶片組模組1050。在一實施例中，處理器1010與1020包括圖3的串列接收器300及圖6的接收器600。在一實施例中，處理器1010與1020使用接收器300及接收器600彼此互相通訊，並按照諸如QuickPath 互連(QuickPath Interconnect；QPI)、直接媒體介面(Direct Media Interface；DMI)、周邊組件互連快捷(Peripheral Component Interconnect Express；PCIe)介面、FB-DIMM點對點串列介面或類似介面等I/O通訊協定，在介面1011、1021、1016、1026、1031、1041、1051、及1052上與記憶體模組1015和1025、GFx模組1030和AIC 1040、與晶片組1050互相通訊。
在一實施例中，晶片組1050包括圖3的串列接收器300與圖6的接收器600。在一實施例中，晶片組1050經由I/O介面1051與1052使用接收器300和接收器600與處理器1010與1020連接。在一實施例中，晶片組1050使處理器1010與1020能夠連接到系統1000中的其它模組。在一實施例中，晶片組1050使用接收器300和接收器600與顯示裝置1060、大量儲存裝置1070、及其它I/O裝置1080等通訊。
在一實施例中，顯示裝置1060包括圖3的串列接收器300與圖6的接收器600。在一實施例中，顯示裝置1060經由介面1061與晶片組通訊。在一實施例中，顯示裝置1060包括但不限於液晶顯示器(LCD)、電漿顯示器、陰極射線管(CRT)顯示器、及其它任何型式的視覺顯示裝置。
在一實施例中，大量儲存裝置1070包括但不限於固態硬碟、硬式磁碟機、通用串列匯流排快閃記憶體裝置、或任何其它形式的電腦資料儲存媒體。在一實施例中，其 它的I/O裝置包括網路介面、通用串列匯流排(USB)介面、周邊組件互連快捷(PCIe)介面、及/或任何其它適合類型的介面。在一實施例中，圖3的串列接收器300與圖6的接收器600可用於串列I/O介面1071與1081，用以建立晶片組、儲存器、及其它裝置之間的通訊。
雖然圖10所示的模組在系統1000中描繪成各自獨立的方塊，但這些方塊中某些方塊所實施的功能可整合在單一的半導體電路中，或使用兩或多個分離的積體電路來實施。例如，處理器1010、1020與晶片組1050可合併於單個SOC中。在一實施例中，系統1000可包括多於兩個的處理器及在本發明其它實施例中的記憶體模組。
現將描述數個實例。在實例中所描述的結構與方法可用於一或多個實施例中的任何地方。
實例1包括輸入/輸出接收器，其包括接收器部分，用以接收類比差動串列輸入，並取樣該輸入以提供至少一個信號，等化反饋迴路，回應至少一個信號以調整接收器部分，獨立於該等化反饋迴路的相位反饋機制，用以提供相位誤差，以及時脈資料恢復塊，耦接以接收該相位誤差，用以為接收器部分實施時序恢復。
實例2可包括實例1的接收器，其中，相位反饋機制包括分開的積分器與取樣器，用以提供未被等化的信號給時脈資料恢復塊，其中，該信號與未等化的信號係資料與誤差信號。實例3可包括實例1或2的接收器，其中，接收器部分進一步包括耦接以接收差動串列類比輸入的連續 時間線性等化器放大器。
實例4可包括實例3的接收器，其中，放大器經由等化反饋迴路接收自動增益控制係數。實例5可包括實例3或4的接收器，其中，接收器部分進一步包括耦接該放大器之輸出的決定反饋等化器，其中，決定反饋等化器經由等化反饋迴路接收決定反饋等化器係數，並提供資料與誤差信號。
實例6可包括實例5的接收器，其中，等化反饋迴路包括最小均方誤差最佳化塊，用以接收來自決定反饋等化器的資料與誤差信號，並提供自動增益控制係數與決定反饋等化器係數。
實例7可包括實例6的接收器，其中，相位反饋機制之分開的積分器與取樣器係耦接於放大器的輸出。實例8可包括實例7的接收器，其中，時脈與資料恢復根據未等化的資料與誤差信號修正決定反饋等化所引入的取樣相位偏移：
其中，係以未等化之CDR為函數的相位誤差，係以等化CDR為函數的相位誤差，w0係AGC增益，w1係DFE第一分支反饋，及E{．}指示統計的平均。
實例9可包括實例8的接收器，其中，只要進入的資料不相關，相位偏移係完全由DFE第一分支來決定，無論是否存在有其它的分支。實例10可包括實例1-9其中任一例的接收器，其中，相位反饋機制包含數字估計器， 用以提供相位誤差的數字估計給時脈資料恢復塊。實例11可包括實例10的接收器，其中，接收器部分進一步包含耦接以接收差分串列類比輸入的連續時間線性等化器放大器，其中，放大器經由等化反饋迴路接收自動增益控制係數。
實例12可包括實例11的接收器，其中，接收器部分進一步包括耦接至放大器之輸出的決定反饋等化器，其中，決定反饋等化器經由該反饋迴路接收決定反饋等化器係數，並提供資料與誤差信號，且其中，等化反饋迴路包括最小均方誤差塊，用以接收來自決定反饋等化器的資料與誤差信號，並提供自動增益控制係數與決定反饋等化器係數。
實例13可包括實例12的接收器，其中，數位相位誤差估計器被定義為： 其中，係未等化CDR之相位誤差函數的估計器，而係使用經等化之資料與誤差信號公式化的相位誤差函數，w 0 指示AGC增益，w 1 指示DFE第一分支反饋，d n 係進入的資料，及E{．}指示統計平均運算子。
實例可包括串列I/O接收器，包括接收器部分，用以接收類比差動串列輸入，並取樣輸入以提供資料與誤差信號，第一反饋迴路，回應該資料與誤差信號以調整接收器部分，第二反饋迴路，獨立於第一反饋迴路，並回應差動串列輸入信號的相位，以及時脈資料恢復塊，耦接於第二 反饋迴路以實施時序恢復。
實例15可包括實例14的接收器，其中，接收器部分進一步包括耦接以接收差動串列類比輸入的連續時間線性等化器放大器，且其中，放大器經由第一反饋迴路接收自動增益控制係數。實例16可包括實例15的接收器，其中，接收器部分進一步包括耦接於放大器之輸出的決定反饋等化器，其中，決定反饋等化器經由第一反饋迴路接收決定反饋等化器係數，並提供資料與誤差信號。
實例17可包括實例16的接收器，其中，接收器部分進一步包括耦接於放大器之輸出的未等化器，其中，未等化器係為與決定反饋等化器相同的電路，但不接收決定反饋等化器係數。
實例18可包括實例17的接收器，其中，決定反饋等化器與未等化器兩者皆包括電容負載，分別用以積分差動反饋電流及共模電流。實例19可包括實例16的接收器，其中，接收器部分包含獨立於決定反饋等化器的積分器與取樣器，用以提供未等化資料與誤差信號給時脈資料恢復塊。
實例20可包括實例19的接收器，其中，第一反饋迴路包括最小均方誤差最佳化塊，用以接收來自該決定反饋等化器的該資料與誤差信號，並提供該自動增益控制係數與決定反饋等化器係數。
實例20可包括串列I/O接收器，其包括接收器部分，用以接收類比差動串列輸入，並取樣該輸入以提供資 料與誤差信號，等化反饋迴路，回應資料與誤差信號以調整接收器部分，相位估計器，回應資料與誤差信號以估計相位誤差，以及時脈資料恢復塊，耦接於相位估計器，用以為接收器部分實施時序恢復。
實例22可包括實例21的接收器，其中，接收器部分進一步包括決定反饋等化器，用以經由等化反饋迴路接收決定反饋等化器係數，並用以接收來自時脈資料恢復塊的時序信號。
實例23包括一系統，該系統包括第一裝置、第二裝置、以及串列I/O接收器，耦接於第一裝置與第二裝置之間，該串列I/O接收器包括接收器部分，用以接收類比差動串列輸入，並取樣輸入以提供資料與誤差信號，等化反饋迴路，回應資料與誤差信號以調整接收器部分，相位反饋機制，獨立於等化反饋迴路以提供相位誤差，以及時脈資料恢復塊，耦接以接收相位誤差，用以為接收器部分實施時序恢復。
實例24可包括實例23的系統，其中，第一裝置包含形成在半導體晶片上的處理器。
實例25可包括實例23或24的系統，其中，第二裝置包含藉由該半導體晶片支援的繪圖模組。實例26可包括實例23或24的系統，其中，第二裝置包含晶片組、附插卡、及記憶體至少其中之一。
實例27可包括實例23的系統，其中，第一裝置包含處理器、晶片組、附插卡、繪圖模組、及記憶體至少其中 之一，且其中，該第二裝置包含處理器、晶片組、附插卡、繪圖模組、及記憶體至少其中之一。
實例28可包括一方法，該方法包括接收類比差動串列輸入，取樣該差動串列輸入以提供資料與誤差信號，提供等化反饋以調整取樣，以及為該取樣實施與等化反饋無關的時序恢復以調整取樣。
實例29可包括實例28的方法，其中，時序恢復係被實施為差動串列輸入之分離取樣的函數。
實例30可包括實例29的方法，其中，分離的取樣提供代表該差動串列輸入之未等化的資料與誤差信號。實例31可包括實例30的方法，其中，時序恢復係被之實施為與等化反饋無關之相位誤差的估計之函數，以調整該取樣。
雖然以上已詳細描述了少數的實施例，但可有其它的修改。例如，各圖中所描繪的邏輯流不需要按所顯示的特定次序，或序列的次序而達成所想要的結果。可所描述之流程中提供其它步驟，或取消所描述之流程的步驟，可在所描述之系統中加入其它組件，或從所描述之系統中移除。其它的實施例也在以下申請專利範圍的範圍內。
300‧‧‧接收器
310‧‧‧類比接收器部分區塊
315‧‧‧數位接收器部分區塊
320‧‧‧數位估計器區塊
325‧‧‧輸入端
327‧‧‧輸入端
330‧‧‧連續時間線性等化器放大器
332‧‧‧可變增益輸入
335‧‧‧輸出
337‧‧‧輸出
340‧‧‧決定反饋等化器
342‧‧‧反饋等化器係數
345‧‧‧積分器
350‧‧‧取樣器
351‧‧‧反饋區塊
352‧‧‧資料線
354‧‧‧誤差線
360‧‧‧最小均方誤差塊
362‧‧‧串列至並列代理
363‧‧‧並列輸出線
364‧‧‧未等化器區塊
365‧‧‧積分器
367‧‧‧取樣器
368‧‧‧反饋
369‧‧‧未等化資料信號線
371‧‧‧未等化誤差信號線
375‧‧‧時脈資料恢復塊
377‧‧‧線
380‧‧‧數位控制電路
383‧‧‧控制信號
385‧‧‧相位插入器
387‧‧‧時脈信號
390‧‧‧時脈產生器
392‧‧‧時脈信號
394‧‧‧時脈信號

Claims (28)

  1. 一種輸入/輸出接收器，包含：接收器部分，用以接收類比差分串列輸入，並取樣該輸入以提供至少一個信號；等化反饋迴路，回應至少一個信號以調整該接收器部分；相位反饋機制，獨立於該等化反饋迴路以提供相位誤差；以及時脈資料恢復塊，耦接以接收該相位誤差，用以為該接收器部分實施時序恢復。
  2. 如申請專利範圍第1項之接收器，其中，該相位反饋機制包含分開的積分器與取樣器，用以提供未被等化的信號給該時脈資料恢復塊，其中，該信號與未等化的信號係資料與誤差信號。
  3. 如申請專利範圍第1或2項之接收器，其中，該接收器部分進一步包含耦接以接收該差分串列類比輸入的連續時間線性等化器放大器。
  4. 如申請專利範圍第3項之接收器，其中，該放大器經由該等化反饋迴路接收自動增益控制係數。
  5. 如申請專利範圍第4項之接收器，其中，該接收器部分進一步包含耦接於該放大器之輸出的決定反饋等化器，其中，該決定反饋等化器經由該等化反饋迴路接收決定反饋等化器係數，並提供資料與誤差信號。
  6. 如申請專利範圍第5項之接收器，其中，該等化 反饋迴路包括最小均方誤差最佳化塊，用以接收來自該決定反饋等化器的該資料與誤差信號，並提供該自動增益控制係數與決定反饋等化器係數。
  7. 如申請專利範圍第6項之接收器，其中，該相位反饋機制之該分開的積分器與取樣器係耦接於該放大器的該輸出。
  8. 如申請專利範圍第1或2項之接收器，其中，該相位反饋機制包含數字估計器，用以提供相位誤差的數字估計給該時脈資料恢復塊。
  9. 如申請專利範圍第8項之接收器，其中，該接收器部分進一步包含耦接以接收該差分串列類比輸入的連續時間線性等化器放大器，其中，該放大器經由該等化反饋迴路接收自動增益控制係數。
  10. 如申請專利範圍第9項之接收器，其中，該接收器部分進一步包含耦接以接收該放大器之輸出的決定反饋等化器，其中，該決定反饋等化器經由該反饋迴路接收決定反饋等化器係數，並提供資料與誤差信號，且其中，該等化反饋迴路包括最小均方誤差塊，用以接收來自該決定反饋等化器之該資料與誤差信號，並提供該自動增益控制係數與決定反饋等化器係數。
  11. 一種輸入/輸出接收器，包含：接收器部分，用以接收類比差分串列輸入，並取樣該輸入以提供資料與誤差信號；第一反饋迴路，回應該資料與誤差信號以調整該接收 器部分；第二反饋迴路，獨立於該第一反饋迴路，並回應該差分串列輸入信號的該相位；以及時脈資料恢復塊，耦接於該第二相位迴路以實施時序恢復。
  12. 如申請專利範圍第11項之接收器，其中，該接收器部分進一步包含耦接以接收該差分串列類比輸入的連續時間線性等化器放大器，且其中，該放大器經由該第一反饋迴路接收自動增益控制係數。
  13. 如申請專利範圍第12項之接收器，其中，該接收器部分進一步包含耦接於該放大器之輸出的決定反饋等化器，其中，該決定反饋等化器經由該第一反饋迴路接收決定反饋等化器係數，並提供資料與誤差信號。
  14. 如申請專利範圍第13項之接收器，其中，該接收器部分進一步包含耦接於該放大器之輸出的未等化器，其中，該未等化器係為與該決定反饋等化器相同的電路，但不接收決定反饋等化器係數。
  15. 如申請專利範圍第14項之接收器，其中，該決定反饋等化器與該未等化器兩者皆包括電容負載，分別用以積分差分反饋電流及共模電流。
  16. 如申請專利範圍第13項之接收器，其中，該接收器部分包含獨立於該決定反饋等化器的積分器與取樣器，用以提供未等化資料與誤差信號給該時脈資料恢復塊。
  17. 如申請專利範圍第16項之接收器，其中，該第一反饋迴路包括最小均方誤差最佳化塊，用以接收來自該決定反饋等化器的該資料與誤差信號，並提供該自動增益控制係數與決定反饋等化器係數。
  18. 一種輸入/輸出接收器，包含：接收器部分，用以接收類比差分串列輸入，並取樣該輸入以提供資料與誤差信號；等化反饋迴路，回應該資料與誤差信號以調整該接收器部分；相位估計器，回應該資料與誤差信號以估計相位誤差；以及時脈資料恢復塊，耦接於該相位估計器，用以為該接收器部分實施時序恢復。
  19. 如申請專利範圍第18項之接收器，其中，該接收器部分進一步包含決定反饋等化器，用以經由該等化反饋迴路接收決定反饋等化器係數，及用以接收來自該時脈資料恢復塊的時序信號。
  20. 一種系統，包含：第一裝置；第二裝置；以及輸入/輸出接收器，耦接於該第一裝置與該第二裝置之間，該串列輸入/輸出接收器包含：接收器部分，用以接收類比差分串列輸入，並取樣該輸入以提供資料與誤差信號； 等化反饋迴路，回應該資料與誤差信號以調整該接收器部分；相位反饋機制，獨立於該等化反饋迴路以提供相位誤差；以及時脈資料恢復塊，耦接以接收該相位誤差，用以為該接收器部分實施時序恢復。
  21. 如申請專利範圍第20項之系統，其中，該第一裝置包含形成在半導體晶片上的處理器。
  22. 如申請專利範圍第20或21項之系統，其中，該第二裝置包含藉由該半導體晶片支援的繪圖模組。
  23. 如申請專利範圍第20或21項之系統，其中，該第二裝置包含晶片組、附插卡、及記憶體至少其中之一。
  24. 如申請專利範圍第20項之系統，其中，該第一裝置包含處理器、晶片組、附插卡、繪圖模組、及記憶體至少其中之一，且其中，該第二裝置包含處理器、晶片組、附插卡、繪圖模組、及記憶體至少其中之一。
  25. 一種方法，包含：接收類比差分串列輸入；取樣該差分串列輸入以提供資料與誤差信號；提供等化反饋以調整該取樣；以及為該取樣實施與該等化反饋無關的該時序恢復以調整該取樣。
  26. 如申請專利範圍第25項之方法，其中，該時序恢復係被實施為該差分串列輸入之分離取樣的函數。
  27. 如申請專利範圍第26項之方法，其中，該獨立的取樣提供代表該差分串列輸入之未等化的資料與誤差信號。
  28. 如申請專利範圍第27項之方法，其中，該時序恢復係被實施為與該等化反饋無關之該相位誤差的估計之函數，以調整該取樣。
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