TW201342607A - 半導體裝置及用於製造半導體裝置之方法 - Google Patents

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Abstract

提供一種具有微小的通道長度的底閘極型電晶體及製造該電晶體的方法。具有微小的通道長度的底閘極型電晶體，其中，源極電極及汲極電極的接近通道形成區的部分的厚度比其他部分薄。另外，在形成其他部分的步驟之後形成源極電極及汲極電極的接近通道形成區的部分，藉此可以製造具有微小的通道長度的底閘極型電晶體。

Description

半導體裝置及用於製造半導體裝置之方法
本發明係關於一種以電晶體為代表的半導體裝置及其製造方法。
對在具有絕緣表面的基板上沉積半導體材料，並將該半導體材料用作活性層的電晶體(以下，稱為沉積膜電晶體)進行了研究。雖然以前作為活性層使用非晶矽等矽類半導體材料，但是近年來對作為活性層使用氧化物半導體材料的電晶體的研究受到注目。這是因為如下緣故：作為活性層使用氧化物半導體材料的電晶體(以下，稱為氧化物半導體電晶體)與作為活性層使用非晶矽的電晶體相比具有導通電流大且斷態電流(off-state current)小的特徵。
另外，作出了如下嘗試：藉由在與形成有使用單晶矽的電晶體等的層不同的層中形成具有上述特徵的氧化物半導體電晶體，開發具有儲存功能等的半導體裝置(專利文獻1、非專利文獻1)。在這種半導體裝置的結構中，形成在上層的電晶體較佳為是底閘極型電晶體。這是因為可以將電連接形成在下層的電晶體的佈線也用作形成在上層的電晶體的閘極電極的緣故。
[專利文獻1]日本專利申請公開第2011-238333號公報
[非專利文獻1]
K. Kaneko et al.,” Highly Reliable BEOL-Transistor with Oxygen-controlled InGaZnO and Gate/Drain Offset Design for High/Low Voltage Bridging I/O Operations” IEDM2011, pp.155-158
在上述在多個層中具有多個電晶體的半導體裝置中，形成在上層的底閘極型電晶體較佳為沉積膜電晶體。這是因為藉由沉積可以容易形成活性層，而可以容易製造該半導體裝置的緣故。
雖然容易製造在上層形成有底閘極型電晶體的習知的在多個層中具有多個電晶體的半導體裝置，但是該半導體裝置作為半導體裝置不具有充分的性能。這是因為形成在上層的底閘極型電晶體的電特性不充分的緣故。例如，在使用在多個層中具有多個電晶體的半導體裝置的記憶體中，當使用沉積膜電晶體構成對記憶體進行寫入的電晶體時，不能得到充分的對記憶體進行寫入的能力等。這是因為形成在上層的底閘極型電晶體的電特性不充分，尤其是導通電流比作為活性層使用塊矽的電晶體小的緣故。因此，需要增大沉積膜電晶體的導通電流。作為其中一個方法，有使用縮短該底閘極型電晶體的通道長度(例如，縮短到30nm左右)的電晶體的方法。另外，為了將通道長度縮短到低於30nm，需要進行使用電子線的光微影製程。
在利用光微影製程分離一個導電層而形成源極電極和汲極電極的底閘極型電晶體中，為了縮短其通道長度，需要將光阻劑的厚度設定為該通道長度以下。另外，在一個 導電層的蝕刻製程中，光阻劑的厚度會減少。因此，需要將一個導電層的厚度設定為在光阻劑不會在該蝕刻製程中消失的條件下可以被分離的厚度。
另一方面，電晶體的源極電極和汲極電極的電阻較佳為低，所以不能無限減薄其厚度。
如上所述，難以在抑制源極電極和汲極電極之間的電阻的同時縮短底閘極型電晶體的通道長度。
本發明的課題之一是提供一種通道長度短的底閘極型電晶體。另外，本發明的課題之一是提供一種通道長度短的底閘極型電晶體的製造方法。
本發明著眼於底閘極型電晶體的源極電極及汲極電極的結構。因此，發明人構想出源極電極及汲極電極的接近通道形成區的部分的厚度比其他部分薄的結構。
發明人還構想出在形成其他部分的製程之後的製程中形成源極電極及汲極電極的接近通道形成區的部分的方法。
另外，本發明著眼於如下現象：當形成源極電極及汲極電極的接近通道形成區的部分時，在形成源極電極及汲極電極的上述其他部分(換言之，接近通道形成區的部分之外的部分)之後產生在接近通道形成區的部分與該其他部分之間的臺階不能被光阻劑覆蓋。於是，構想出如下方法，其中由絕緣層覆蓋該臺階，使該絕緣層平坦化，在該 被平坦化了的絕緣層上形成硬質光罩層，使用該硬質光罩層分離接近通道形成區的部分，來製造通道長度短的底閘極型電晶體。
具體而言，本發明的一個實施方式是一種半導體裝置的製造方法，包括步驟如下：在絕緣表面上形成閘極電極層；以與閘極電極層上接觸的方式形成閘極絕緣層；以與閘極絕緣層上接觸且重疊於閘極電極層的方式形成氧化物半導體層；以與氧化物半導體層上接觸且覆蓋氧化物半導體層的方式形成導電層；形成與導電層上接觸且隔著閘極電極層彼此分離的第一低電阻材料層和第二低電阻材料層；以與第一低電阻材料層、第二低電阻材料層和導電層上接觸的方式形成第一保護層；使第一保護層平坦化；以與被平坦化了的第一保護層上接觸的方式形成硬質光罩層；在硬質光罩層的表面上的第一低電阻材料層與第二低電阻材料層之間且與氧化物半導體層重疊的區域中形成具有開口圖案部的光阻劑圖案；使用光阻劑圖案對硬質光罩層進行蝕刻來形成開口圖案；將具有開口圖案的硬質光罩層用作光罩，對第一保護層進行直到使導電層露出的蝕刻；將具有開口圖案的硬質光罩層和第一保護層用作光罩，對導電層進行蝕刻而將其分離為第一導電層和第二導電層；以及使用第二保護層填充第一保護層的開口部。
在源極電極及汲極電極的接近通道形成區的部分與其他部分之間的步驟是以絕緣層平坦化，並且然後，形成硬質光罩層，並塗敷用來在該硬質光罩層上形成開口部的光 阻劑。因為塗敷該光阻劑的面是平坦的，所以可以均勻地形成光阻劑，其防止不被覆蓋的區域被形成並且使光阻劑能夠薄而均勻地形成光阻劑。因此，可以在硬質光罩層上以光阻劑形成具有線幅微小的光阻劑開口圖案。
如上所述，可以藉由使用硬質光罩層對導電層進行加工來形成具有微小的通道長度的電晶體。因為硬質光罩層，所以即使當在加工中光阻劑卸除時，在卸除之後不能進行加工的問題可防止。這是因為硬質光罩層用作對第一保護層及導電層進行加工的光罩的緣故。需注意的是，硬質光罩層可以使用在對第一保護層及導電層進行蝕刻的條件下不容易被蝕刻的膜來構成。
藉由上述步驟，對用於源極電極、汲極電極的導電層可以具有微型的圖案的開口設置。因此，可以製造具有通道長度短小的底閘極型電晶體。
根據本發明的另一個實施方式是一種半導體裝置的製造方法，包括步驟如下：在絕緣表面上形成閘極電極層；以與閘極電極層上接觸的方式形成閘極絕緣層；以與閘極絕緣層上接觸且重疊於閘極電極層的方式形成氧化物半導體層；以與氧化物半導體層上接觸且覆蓋氧化物半導體層的方式形成導電層；以與導電層上接觸的方式形成低電阻材料層；以與低電阻材料層上接觸的方式形成佈線保護膜；藉由對佈線保護膜進行加工，來形成隔著閘極電極層彼此分離的第一佈線保護層和第二佈線保護層；藉由對低電阻材料層進行加工，來形成與隔著閘極電極層彼此分離的 第一佈線保護層接觸的第一低電阻材料層以及與第二佈線保護層接觸的第二低電阻材料層；在第一低電阻材料層與第二低電阻材料層之間且與氧化物半導體層重疊的區域中形成具有開口圖案部的光阻劑圖案；使用光阻劑圖案對導電層進行蝕刻而將其分離為第一導電層和第二導電層；以及使用保護層填充導電層的開口部。
藉由上述步驟，用於形成源極電極、汲極電極的導電層可以具有微型的圖案的開口設置，而在導電層加工期間不需移除低電阻材料層。因此，可以製造具有通道長度短小的底閘極型電晶體。
在根據本發明一實施方式的半導體裝置的製造方法中，當對用作源極電極及汲極電極的導電層進行加工時，低電阻材料層的厚度不減少，低電阻材料層的表面不受到損傷。因此，低電阻材料層的佈線電阻不增高。低電阻材料層可以用作使電晶體與其他半導體元件電連接的佈線。因此，使用利用該製造方法製造的半導體裝置構成的積體電路不容易產生高佈線電阻導致的佈線延遲，所以可以進行高速工作。
本發明的另一個實施方式是一種半導體裝置，包括：閘極電極層；與閘極電極層上接觸的閘極絕緣層；以與閘極絕緣層上接觸且重疊於閘極電極層的方式設置的氧化物半導體層；與氧化物半導體層上接觸且隔著閘極電極層彼此分離的第一導電層及第二導電層；與第一導電層上接觸的第一低電阻材料層；與第二導電層上接觸的第二低電阻 材料層；以與第一導電層和第一低電阻材料層及第二導電層和第二低電阻材料層上接觸的方式設置的第一保護層；以及以與氧化物半導體層的一部分接觸的方式設置的第二保護層，其中，第一導電層與第二導電層之間的間隔比第一低電阻材料層與第二低電阻材料層之間的間隔窄，第一導電層及第一低電阻材料層是源極電極，並且，第二導電層及第二低電阻材料層是汲極電極。
當包括氧化物半導體層的底閘極型電晶體採用上述結構時，電晶體可以具有微小的通道長度，並因此可以具有開啟狀態電流。另外，因為氧化物半導體具有電子遷移率比非晶矽高，所以可以提供開啟狀態電流的半導體裝置。
本發明的另一個實施方式是一種半導體裝置，包括：閘極電極層；與閘極電極層上接觸的閘極絕緣層；以與閘極絕緣層上接觸且重疊於閘極電極層的方式設置的氧化物半導體層；與氧化物半導體層上接觸且隔著閘極電極層彼此分離的第一導電層及第二導電層；與第一導電層上接觸的第一低電阻材料層；與第二導電層上接觸的第二低電阻材料層；與第一低電阻材料層上接觸的第一佈線保護層；與第二低電阻材料層上接觸的第二佈線保護層；以及以與第一導電層和第一佈線保護層及第二導電層和第二佈線保護層上接觸且其一部分與氧化物半導體層接觸的方式設置的保護層，其中，第一導電層與第二導電層之間的間隔比第一低電阻材料層與第二低電阻材料層之間的間隔窄，第一導電層及第一低電阻材料層是源極電極，並且，第二導 電層及第二低電阻材料層是汲極電極。
當包括氧化物半導體層的底閘極型電晶體採用上述結構時，電晶體可以具有微小的通道長度，並因此可以具有開啟狀態電流。另外，因為氧化物半導體具有電子遷移率比非晶矽高，所以可以提供開啟狀態電流的半導體裝置。
透過用於形成導電層的加工，通道側的佈線保護層的邊緣可被圓角化。在那樣的情況中，與邊緣不被圓角化的情況相比，具有保護層的覆蓋可以是有利的。保護層用作鈍化膜；因此具有保護層的較佳覆蓋可以進一步防止來自外部的水分等的侵入。這對電特性容易受到從外部侵入的水分等的影響的使用氧化物半導體的電晶體來說特別有效。
在上述任何半導體裝置中，閘極絕緣層較佳為為平坦的。
基底絕緣層及閘極電極層平坦化可以防止氧化物半導體層因閘極電極層產生的步驟的不被覆蓋。當氧化物半導體的厚度為5nm以上且30nm以下時，平坦化特別有效。
在上述任何半導體裝置中，製造氧化物半導體層的通道長度方向上的寬度較佳為比閘極電極層的通道長度方向上的寬度寬。
在那樣的情況中，氧化物半導體層與閘極電極層重疊大的面積，其使可以更容易將氧從設置在氧化物半導體層的下方的絕緣層供應到氧化物半導體層。其結果，可以改善電晶體的初期的電特性(例如，閾值等)及電特性(例 如，閾值等)的可靠性。
另外，島狀氧化物半導體層的邊緣中容易形成氧缺陷，與其他區域相比容易產生載流子。當在作為活性層的氧化物半導體層中局部性地產生載流子時，會使電晶體的電特性(閾值等)劣化。
假設氧化物半導體層的通道長度方向上的寬度比閘極電極層的通道長度方向上的寬度窄，即，島狀氧化物半導體層的邊緣位於比閘極電極層的邊緣更內側，當對閘極電極層與源極電極之間施加電壓時，電場集中在島狀氧化物半導體層的邊緣。電場集中在容易產生載流子的島狀氧化物半導體層的邊緣使電晶體的電特性(閾值等)劣化。另一方面，如本發明的一個實施方式那樣，當氧化物半導體層的通道長度方向上的寬度比閘極電極層的通道長度方向上的寬度寬時，島狀氧化物半導體層的邊緣位於比閘極電極層的邊緣的更外側；因此當對閘極電極層與源極電極之間施加電壓時，電場不集中在島狀氧化物半導體層的邊緣。可以使電晶體的電特性(例如，閾值等)不容易劣化。
根據本發明的一個實施方式，可以製造通道長度短小(例如為30nm)且其中氧化物半導體層作為活性層使用的底閘極型電晶體。另外，可以提供包括作為構成要素之電晶體的半導體裝置。
以下，參照圖式對本發明的實施方式進行詳細說明。 但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式和詳細內容可以被變換為各種形式。此外，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。
實施方式1
在本實施方式中，參照圖1A至圖1C根據本發明可以製造的半導體裝置的一個實施方式進行說明。圖1A是電晶體440的平面圖，圖1B是沿著圖1A中的線A-A’的剖面圖，圖1C是沿著圖1A中的線B-B’的剖面圖。將圖1A至圖1C所示的電晶體440的通道長度L設定為20nm以上且100nm以下，較佳為20nm以上且50nm以下，更佳為20nm以上且30nm以下。在本實施方式中，將通道長度L設定為30nm左右。
圖1A至圖1C所示的電晶體440是底閘極型電晶體。圖1A至圖1C所示的電晶體440包括：在形成在基板400表面的基底絕緣層436上以埋入在絕緣層432中的方式設置的閘極電極層401；閘極電極層401上的閘極絕緣層402；閘極絕緣層402上的氧化物半導體層403；氧化物半導體層403上的第一導電層454a及第二導電層454b；與第一導電層454a上接觸的第一低電阻材料層405a；與第二導電層454b上接觸的第二低電阻材料層405b；以與第一低電阻材料層405a和第二低電阻材料層405b及第一導電層454a和第二導電層454b接觸的方式設置的第一 保護層406；與第一保護層406接觸的硬質光罩層495；以及硬質光罩層495上的第二保護層407。
首先，對各構成要素進行說明。
<該半導體裝置的構成要素>
(基板和基底絕緣層)
作為基板400可以使用具有絕緣表面的基板，較佳為使用至少具有足夠高的熱阻抗以承受後面步驟中的熱處理程度的基板。作為基板400，例如可以使用玻璃基板、陶瓷基板、石英基板、藍寶石基板等。另外，可以採用以矽或碳化矽等為材料的單晶半導體基板或多晶半導體基板、以矽鍺等為材料的化合物半導體基板、SOI基板等作為基板400，並且也可以使用在這些基板上設置有半導體元件的基板作為基板400。此外，基板400中的氫或水等雜質的濃度較佳為低。這是為了防止氫或水擴散到氧化物半導體層403中而使該半導體裝置的電特性劣化的緣故。
作為基底絕緣層436，例如可以使用氧化矽、氧氮化矽、氧化鋁、氧氮化鋁等氧化物絕緣層、氮化矽、氮氧化矽、氮化鋁、氮氧化鋁等氮化物絕緣層。
(閘極電極層)
形成閘極電極層401，例如可以使用鉬、鈦、鎢、鋁、銅等金屬材料。另外，作為閘極電極層401也可以使用以摻雜有磷等雜質元素的多晶矽層為代表的半導體層以及 鎳矽化物等矽化層。此外，閘極電極層401既可以具有單層結構，或疊層結構。
(閘極絕緣層)
形成閘極絕緣層402，可以使用氧化矽、氧氮化矽、氮化矽等。閘極絕緣層402，較佳為含氧量多於滿足化學計量組成的氧量的氧化矽層。閘極絕緣層402可以使用如上所述任何材料的單層或兩疊層形成。例如，可以使用氮化矽和氧氮化矽、氮化矽和氧化矽。
(源極電極層及汲極電極層)
源極電極層和汲極電極層中的任一個包括第一導電層454a及第一低電阻材料層405a，另一個由第二導電層454b和第二低電阻材料層405b構成。形成第一導電層454a及第二導電層454b，可以使用鎢、鉬等金屬。尤其較佳為使用鎢。這是因為可以提高第一導電層454a及第二導電層454b的蝕刻速度與第一保護層406的蝕刻速度的比例的緣故。用於第一低電阻材料層405a及第二低電阻材料層405b，可以使用鋁和鈦的疊層結構或銅等。鋁和鈦的疊層結構，也可以使用以鈦/鋁/鈦順序的疊層。在使用用於第一低電阻材料層405a及第二低電阻材料層405b的銅的情況中，為了防止銅擴散到相鄰的層中，較佳為設置氮化鈦等。
(半導體層)
根據本發明的一個實施方式的電晶體的半導體層，可以使用具有能隙至少大於矽的能隙的1.1eV的半導體，較佳為使用氧化物半導體。在本實施方式中，對作為半導體層使用氧化物半導體層403的情況進行說明。
將氧化物半導體層403的厚度設定為5nm以上且100nm以下，較佳為5nm以上且30nm以下。這是為了在抑制短通道效應的同時，使電晶體的通道長度微小化的緣故。
可以用作氧化物半導體的材料至少包含銦(In)。尤其是，較佳為包含In和鋅(Zn)。另外，作為用於降低使用該氧化物半導體的電晶體的電特性的偏差的穩定劑(stabilizer)，除了上述元素以外較佳為還具有鎵(Ga)。此外，作為穩定劑較佳為具有錫(Sn)。另外，作為穩定劑較佳為具有鉿(Hf)。此外，作為穩定劑較佳為具有鋁(Al)。另外，作為穩定劑較佳為具有鋯(Zr)。
作為其他穩定劑，可以具有鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)中的任一種或多種。
作為氧化物半導體，可以使用：氧化銦、氧化錫、氧化鋅；In-Zn類氧化物、In-Mg類氧化物、In-Ga類氧化物；In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類 氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；或In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
注意，在此，例如In-Ga-Zn類氧化物是指作為主要成分具有In、Ga和Zn的氧化物，對In、Ga、Zn的比率沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。
作為氧化物半導體，也可以使用以InMO3(ZnO)m(m>0，且m不是整數)表示的材料。這裏，M表示選自Ga、Fe、Mn和Co中的一種金屬元素或多種金屬元素。另外，作為氧化物半導體，也可以使用以In2SnO5(ZnO)n(n>0，且n是整數)表示的材料。
另外，作為氧化物半導體，可以使用其原子數比為In：Ga：Zn=1：1：1(=1/3：1/3：1/3)、In：Ga：Zn=2：2：1(=2/5：2/5：1/5)或In：Ga：Zn=3：1：2(=1/2：1/6：1/3)的In-Ga-Zn類氧化物或該組成附近的氧化物。或者，也可以使用其原子數比為In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的In-Sn-Zn類氧化物或該組成附近的氧化 物。
但是，包含銦的氧化物半導體不侷限於上述材料，可以根據所需要的半導體特性(遷移率、閾值等的電特性和其偏差)使用適當的組成的材料。另外，為了獲得所需要的半導體特性，較佳的是，適當地設定載流子濃度、雜質濃度、缺陷密度、金屬元素與氧的原子數比、原子間距離、密度等的條件。
例如，使用In-Sn-Zn類氧化物可以較容易獲得較高的遷移率。但是，當使用In-Ga-Zn類氧化物時也可以藉由降低塊體內缺陷密度來提高遷移率。
氧化物半導體層403有可能處於單晶、多晶(也稱為polycrystal)或非晶等狀態。
氧化物半導體層403較佳為是幾乎不包含銅、鋁、氯等雜質的被高度純化了的層。在電晶體的製程中，較佳的是.適當地選擇沒有這些雜質混入到氧化物半導體層403中或附著在氧化物半導體層403的表面的憂慮的製程，當這些雜質附著於氧化物半導體層403的表面時，較佳的是，藉由暴露於草酸或稀氫氟酸等，或者進行電漿處理(N2O電漿處理)，去除氧化物半導體層403的表面的雜質。明確而言，氧化物半導體中的銅濃度為1×1018atoms/cm3以下，較佳為1×1017atoms/cm3以下。另外，氧化物半導體中的鋁濃度為1×1018atoms/cm3以下。此外，氧化物半導體中的氯濃度為2×1018atoms/cm3以下。
較佳的是，在剛形成膜之後使氧化物半導體成為其含 氧量多於化學計量組成的過飽和的狀態。例如，當利用濺射法形成氧化物半導體時，在成膜氣體中氧所占的比例多的條件下形成膜較佳，尤其在氧氛圍(氧氣體為100%)下進行成膜較佳。藉由在成膜氣體中氧所占的比例多的條件下，尤其在氧氣體為100%的氛圍下進行成膜，即使例如將成膜溫度設定為300℃以上，也可以抑制來自膜中的Zn的釋放。
較佳的是，在氧化物半導體中充分去除氫等雜質，並對該氧化物半導體供應充分的氧而使其成為氧過飽和的狀態。明確而言，氧化物半導體層的氫濃度為5×1019atoms/cm3以下，較佳為5×1018atoms/cm3以下，更佳為5×1017atoms/cm3以下。此外，上述氧化物半導體的氫濃度是藉由使用二次離子質譜測定技術(SIMS：Secondary Ion Mass Spectrometry)而測量的。
(保護層)
第一保護層406具有防止從外部侵入水分等保護氧化物半導體層403的作用。作為第一保護層406，可以使用氧化矽膜、氧氮化矽膜、氧化鋁膜。作為第一保護層406，較佳為使用在膜中包含多的氧的氧化矽膜、氧氮化矽膜、氧化鋁膜。另外，為了使第一保護層包含多的過剩氧，藉由離子植入法、離子摻雜法或電漿處理，對第一保護層適當地添加氧即可。
第二保護層407具有防止從外部侵入水分等保護氧化 物半導體層403的作用。作為第二保護層407，可以使用氧化矽膜、氧氮化矽膜、氧化鋁膜。作為第二保護層407，較佳為使用在膜中包含多的氧的氧化矽膜、氧氮化矽膜、氧化鋁膜。另外，第二保護層407也可以由第三保護層407a和第四保護層407b的兩層構成。第三保護層407a以與氧化物半導體接觸的方式形成即可。第三保護層407a可以使用藉由適當地設定成膜條件使膜中包含多的氧的具有鎵(Ga)的氧化物半導體膜、氧化矽膜、氧氮化矽膜、氧化鋁膜。第四保護層407b以與第三保護層407a接觸的方式形成即可。作為第四保護層407b，可以使用在膜中包含多的氧的氧化矽膜、氧氮化矽膜、氧化鋁膜。另外，為了使第二保護層包含多的過剩氧，藉由離子植入法、離子摻雜法或電漿處理，對第二保護層適當地添加氧即可。
(硬質光罩層)
硬質光罩層495較佳為是在對第一保護層406進行蝕刻的條件下不容易被蝕刻的膜。這是因為當對第一保護層406進行蝕刻時，將硬質光罩層495用作光罩的緣故。作為硬質光罩層495較佳為使用非晶矽，非晶矽可以藉由PCVD法或濺射法形成。
<半導體裝置的製造方法>
參照圖2A-1至圖6C-3根據本發明的一個實施方式的 半導體裝置的製造方法進行說明。
圖2A-1至圖2C-3示出從形成閘極電極層401的步驟到對氧化物半導體層403進行氧摻雜。
首先，準備基板400，在基板400上形成基底絕緣層436，在基底絕緣層436上形成閘極電極層401(參照圖2A-1至圖2A-3)。
形成閘極電極層401，例如使用能夠用作閘極電極的材料進行濺射成膜，並對其一部分選擇性地進行蝕刻。蝕刻可以採用乾蝕刻和濕蝕刻中的一者或兩者。可以在形成閘極電極層401之後對基板400及閘極電極層401進行熱處理。
接著，在基底絕緣層436及閘極電極層401上形成絕緣層432。較佳的是，使絕緣層432平坦化而使閘極電極層401露出，來使絕緣層432及閘極電極層401平坦化(參照圖2B-1至圖2B-3)。作為平坦化處理，可以進行化學機械拋光(Chemical Mechanical Polishing：CMP)處理等。
較佳為使絕緣層432及閘極電極層401平坦化，這是因為可以防止後面說明的由於閘極電極層401產生的步驟的緣故，使氧化物半導體層403不被覆蓋。
接著，在閘極電極層401上形成閘極絕緣層402，在閘極絕緣層402上形成氧化物半導體層403(圖2C-1至圖2C-3)。
例如，藉由PCVD法形成能夠應用於閘極絕緣層402 的材料的膜，來形成閘極絕緣層402。
也可以在形成氧化物半導體層403之前進行熱處理，以對閘極絕緣層402進行脫水化或脫氫化。例如，可以進行350℃以上且450℃以下的熱處理。
另外，也可以將氧供應到脫水化或脫氫化之後的閘極絕緣層402。還可以將氧包含在閘極絕緣層402中或者閘極絕緣層402中及該介面附近。藉由在進行脫水化或脫氫化之後將氧供應到閘極絕緣層402，可以抑制氧的釋放而提高閘極絕緣層402的氧濃度。氧的供應可以藉由氧摻雜處理等進行。
在進行用來將氧從閘極絕緣層402供應到氧化物半導體的熱處理的情況下，藉由在將氧化物半導體加工為島狀之前進行該熱處理，可以防止因熱處理而使包含在閘極絕緣層402中的氧釋放，所以是較佳的。
例如，在350℃以上且低於基板的應變點的溫度，較佳為在350℃以上且450℃以下的溫度下進行熱處理。並且，也可以在之後的製程中進行熱處理。此時，作為進行上述熱處理的熱處理裝置，例如可以使用電爐、或者利用來自電阻發熱體等發熱體的熱傳導或熱輻射加熱被處理物的裝置，例如可以使用GRTA(Gas Rapid Thermal Annealing：氣體快速熱退火)裝置或LRTA(Lamp Rapid Thermal Annealing：燈快速熱退火)裝置等的RTA(Rapid Thermal Annealing：快速熱退火)裝置。
另外，在進行上述熱處理之後，在維持該加熱溫度的 同時或在進行從該加熱溫度的降溫的過程中，也可以對與進行該熱處理的爐相同的爐中引入高純度的氧氣體、高純度的N2O氣體或超乾燥空氣(露點為-40℃以下，較佳為-60℃以下的氛圍)。此時，氧氣體或N2O氣體不包含水、氫等較佳。此外，較佳的是，將引入到熱處理裝置中的氧氣體或N2O氣體的純度設定為6N以上，較佳為設定為7N以上，即，將氧氣體或N2O氣體中的雜質濃度設定為1ppm以下，較佳為設定為0.1ppm以下。由於氧氣體或N2O氣體的作用，氧化物半導體被供應氧，從而可以降低起因於氧化物半導體中的氧缺乏的缺陷。另外，也可以在進行上述熱處理時引入上述高純度的氧氣體、高純度的N2O氣體或超乾燥空氣。
再者，對氧化物半導體進行氧摻雜451(參照圖2C-1至圖2C-3)。這是為了藉由將氧供應到氧化物半導體，填補氧化物半導體中的氧缺損的緣故。藉由填補氧缺損，在該半導體裝置中不容易產生初期的電特性(閾值等)的異常值，而使電特性(閾值等)的可靠性也得到提高。
作為氧摻雜451，可以利用離子植入法、離子摻雜法、電漿浸沒離子植入法、電漿處理等。藉由這些方法，可以將氧(氧自由基、氧原子、氧分子、臭氧、氧離子(氧分子離子)及/或氧簇離子)摻雜到氧化物半導體中。
圖3A-1至圖3C-3示出從將氧化物半導體層403形成為島狀的製程到用來形成第一低電阻材料層405a及第二低電阻材料層405b的光阻劑453的形成製程。
藉由光微影製程對氧化物半導體層403進行加工，形成島狀氧化物半導體層403(參照圖3A-1至圖3A-3)。
作為氧化物半導體層403的蝕刻，可以採用乾蝕刻和濕蝕刻中的一者或兩者。
另外，較佳的是，氧化物半導體層的通道長度方向上的寬度比閘極電極層的通道長度方向上的寬度寬。因為氧化物半導體層與閘極電極層重疊的面積變大，所以可以容易將氧從設置在氧化物半導體層的下方的絕緣層供應到氧化物半導體層。其結果，可以提高電晶體的初期的電特性(閾值等)及電特性(閾值等)的可靠性。
接著，以與氧化物半導體層403接觸的方式形成導電層454。導電層454可以利用濺射法等形成(參照圖3B-1至圖3B-3)。
接著，以與導電層454接觸的方式形成低電阻材料層405。低電阻材料層405可以利用濺射法等形成。
接著，藉由光微影製程形成光阻劑453(參照圖3C-1至圖3C-3)。
圖4A-1至圖4C-3示出從低電阻材料層405的加工製程到第一保護層406的平坦化製程。
將光阻劑453用作光罩對低電阻材料層405選擇性地進行蝕刻，形成第一低電阻材料層405a及第二低電阻材料層405b(參照圖4A-1至圖4A-3)。作為對低電阻材料層405進行蝕刻的條件，採用導電層454不容易被蝕刻的條件。這是為了之後將硬質光罩層495用作光罩而對導電 層454進行開口的緣故。
接著，對不與氧化物半導體層403接觸的區域的導電層454進行蝕刻(圖4B-1至圖4B-3)。
接著，在形成第一保護層406之後，藉由CMP進行平坦化(參照圖4C-1至圖4C-3)。這是為了：藉由使第一保護層406的表面平坦化，可以防止即使塗敷厚度為30nm左右的薄膜光阻劑，也不會產生由於位於塗敷光阻劑的面的臺階而不被光阻劑覆蓋的區域。
圖5A-1至圖5C-3示出硬質光罩層495的形成製程。
在被平坦化了的第一保護層406上形成硬質光罩層495(參照圖5A-1至圖5A-3)。硬質光罩層495較佳為是在對第一保護層406進行蝕刻的條件下不容易被蝕刻的膜。這是因為當對第一保護層406進行蝕刻時，將硬質光罩層495用作光罩的緣故。
接著，在硬質光罩層495上形成光阻劑，對該光阻劑進行使用電子束的曝光，來形成光阻劑455(參照圖5B-1至圖5B-3)。
此時的光阻劑的厚度與所製造的圖案的寬度較佳為滿足1：1至1：2的關係。例如，在圖案的寬度為30nm的情況下，將光阻劑的厚度設定為30nm至60nm。
另外，硬質光罩層495的表面是平坦的。因此，即使光阻劑的厚度為30nm左右，也可以在塗敷光阻劑的面均勻地塗敷光阻劑。
接著，對硬質光罩層495進行蝕刻(參照圖5C-1至 圖5C-3)。作為蝕刻方法，較佳為利用乾蝕刻。也可以在對硬質光罩層495進行蝕刻之後剝離光阻劑。在本實施方式中，硬質光罩層495具有與氧化物半導體層403的通道形成區重疊的開口。
圖6A-1至圖6C-3示出從第一保護層406的開口製程到導電層454的開口製程。
對第一保護層406進行蝕刻(參照圖6A-1至圖6A-3)。作為第一保護層406的蝕刻條件，較佳為採用第一保護層406的蝕刻速度與硬質光罩層495的蝕刻速度的比例大的蝕刻條件。這是為了將硬質光罩層495用作光罩，對第一保護層406以30nm左右的寬度(通道長度方向上的寬度)進行開口的緣故。
接著，對導電層454進行蝕刻，形成第一導電層454a和第二導電層454b。第一導電層454a與第二導電層454b之間的區域成為形成通道的區域(參照圖6B-1至圖6B-3)。作為對導電層454進行蝕刻的條件，較佳為採用導電層454的蝕刻速度與氧化物半導體層403的蝕刻速度的比例大的條件。這是為了防止對氧化物半導體層403的表面造成蝕刻損傷的緣故。
當進行30nm左右的寬度(通道長度方向上的寬度)的開口時，由於光阻劑455的厚度薄，即30nm至60nm。因此，在對第一保護層406和導電層454進行蝕刻的途中光阻劑455消失。但是，因為硬質光罩層495用作光罩，所以即使光阻劑455消失也可以在導電層454中設置具 有30nm左右的寬度的開口部。
接著，使用第二保護層407覆蓋在上述製程中被開口的導電層454的開口部(參照圖6C-1至圖6C-3)。第二保護層407較佳為是防止水分、氫等侵入到氧化物半導體層403的膜。例如，可以使用氧化矽膜、氧氮化矽膜、氮化矽膜、氧化鋁膜等。
另外，第二保護層407較佳為是包含過剩的氧的膜。因此，也可以是在成膜步驟中包含過剩的氧的膜。此外，也可以對第二保護層407進行氧摻雜。例如，可以利用離子植入法、離子摻雜法、電漿浸沒離子植入法、電漿處理等，將氧(氧自由基、氧原子、氧分子、臭氧、氧離子(氧分子離子)及/或氧簇離子)摻雜到第二保護層407中。另外，作為離子植入法，也可以利用氣體簇離子束。
再者，也可以在形成第二保護層407之後進行熱處理。例如，在氮氛圍下以250℃的溫度進行1小時的熱處理。
藉由上述步驟，可以製造電晶體440。此時，由於所製造的電晶體440的通道長度L短，即為30nm左右。因此，可以使電晶體440成為導通電流大的電晶體。
以上是本發明的一個方式的半導體裝置的製造方法。
藉由上述半導體裝置的製造方法，在作為活性層使用氧化物半導體層403的底閘極型電晶體中，可以製造通道長度為30nm左右的電晶體。
實施方式2
在本實施方式中，參照圖7A及圖7B對半導體裝置的一個方式進行說明。圖7A是電晶體420的平面圖，圖7B是沿著圖7A中的線X-Y的剖面圖。另外，在圖7A中，為了簡化起見，省略電晶體420的構成要素的一部分(例如，閘極絕緣層402等)。將圖7A及圖7B所示的電晶體420的通道長度L設定為20nm以上且100nm以下，較佳為20nm以上且50nm以下，更佳為20nm以上且30nm以下。在本實施方式中，將通道長度L設定為30nm左右。
圖7A及圖7B所示的電晶體420包括：在形成在基板400表面的基底絕緣層436上以埋入在絕緣層432中的方式設置的閘極電極層401；閘極電極層401上的閘極絕緣層402；閘極絕緣層402上的氧化物半導體層403；氧化物半導體層403上的第一導電層454a及第二導電層454b；與第一導電層454a上接觸的第一低電阻材料層405a；與第二導電層454b上接觸的第二低電阻材料層405b；以與第一低電阻材料層405a和第二低電阻材料層405b及第一導電層454a和第二導電層454b接觸的方式設置的第一保護層406；與第一保護層406接觸的硬質光罩層495；以及硬質光罩層495上的第二保護層407。
本實施方式所示的半導體裝置的結構、製造方法可以參照實施方式1。
(能夠設置在基板400上的電路)
雖然在基板400上設置有半導體元件，但是為了簡化起見在此省略該半導體元件。另外，在基板400上設置有佈線層474a、474b以及覆蓋佈線層474a、474b的基底絕緣層436，其一部分成為圖8所示的記憶體結構的一個。圖8示出表示電晶體420與設置在基板400上的電晶體431之間的連接的等效電路的一個例子。
另外，電容器430是將由疊層構成的源極電極層或汲極電極層和佈線層474a用作一對電極，將基底絕緣層436及由疊層構成的閘極絕緣層402用作電介質的電容器。
在圖8所示的記憶體結構中，藉由將電荷注入到電容器430中進行對記憶體的寫入。在本實施方式所示的電晶體中，因為通道長度短，即為30nm左右，所以導通電流大。因此，可以縮短對記憶體進行寫入的時間。
圖8所示的記憶體結構具有如下優點：即使在沒有電力供應的情況下也能夠保持儲存資料，並且對寫入次數也沒有限制。這是因為本實施方式所示的電晶體的斷態電流小，所以不容易釋放儲存在電容器430中的電荷的緣故。
實施方式3
在本實施方式中，參照圖9A至圖9C對可以利用本發明製造的半導體裝置的一個方式進行說明。圖9A是電晶體441的平面圖，圖9B是沿著圖9A中的線A-A’的 剖面圖，圖9C是沿著圖9A中的線B-B’的剖面圖。另外，在圖9A中，為了簡化起見，省略電晶體441的構成要素的一部分(例如，閘極絕緣層402等)。將圖9A至圖9C所示的電晶體441的通道長度L設定為20nm以上且100nm以下，較佳為20nm以上且50nm以下，更佳為20nm以上且30nm以下。在本實施方式中，將通道長度L設定為30nm左右。
圖9A至圖9C所示的電晶體441是底閘極型電晶體。圖9A至圖9C所示的電晶體441包括：基板400；基底絕緣層436；絕緣層432；閘極電極層401；閘極絕緣層402；氧化物半導體層403；第一導電層454a及第二導電層454b；第一低電阻材料層405a及第二低電阻材料層405b；第一佈線保護層485a及第二佈線保護層485b；以及第一保護層406。
基底絕緣層436以與基板400表面接觸的方式設置。絕緣層432與基底絕緣層436接觸。閘極電極層401埋入在絕緣層432中。閘極絕緣層402以與閘極電極層401上接觸的方式設置。氧化物半導體層403以與閘極絕緣層402上接觸的方式設置。第一導電層454a及第二導電層454b以與氧化物半導體層403上接觸的方式設置。第一低電阻材料層405a以與第一導電層454a上接觸的方式設置。第二低電阻材料層405b以與第二導電層454b上接觸的方式設置。第一佈線保護層485a以與第一低電阻材料層405a上接觸的方式設置。第二佈線保護層485b以與第 二低電阻材料層405b上接觸的方式設置。第一保護層406以與第一導電層454a和第二導電層454b、第一佈線保護層485a和第二佈線保護層485b以及氧化物半導體層403接觸的方式設置。
首先，說明各構成要素。
<該半導體裝置的構成要素>
關於基板、基底絕緣層、閘極電極層、閘極絕緣層、源極電極層和汲極電極層、氧化物半導體層以及保護層，可以參照實施方式1。
(佈線保護層)
佈線保護膜485較佳為是在對導電層454進行蝕刻的條件下不容易被蝕刻的膜。第一低電阻材料層405a及第二低電阻材料層405b被用作使電晶體彼此連接的引線，所以低電阻材料層405的厚度為100nm以上。因此，低電阻材料層405的表面的高度與導電層454的表面的高度之間的差異至少為100nm以上。如果不設置佈線保護膜485，則低電阻材料層405的邊緣不被光阻劑覆蓋，或者即使被光阻劑覆蓋該光阻劑的厚度也變薄。由此，當對導電層454進行加工時，低電阻材料層405受到蝕刻損傷。為了防止該損傷，在低電阻材料層405上設置在對導電層454進行蝕刻的條件下不容易被蝕刻的佈線保護膜485，由此防止低電阻材料層405被蝕刻。作為佈線保護膜485 ，較佳為使用氧化矽、氮化矽、氧氮化矽、氧化鋁。氧化矽、氮化矽、氧氮化矽可以藉由PCVD法或濺射法形成。氧化鋁可以藉由濺射法形成。
<半導體裝置的製造方法>
參照圖2A-1至圖2C-3以及圖10A-1至圖12B-3對本發明的一個方式的半導體裝置的製造方法進行說明。
圖2A-1至圖2C-3示出從形成閘極電極層401的製程到對氧化物半導體層403進行氧摻雜的製程。這些製程可以參照實施方式1。
圖10A-1至圖10C-3示出從將氧化物半導體層403形成為島狀的製程到用來形成低電阻材料層405及佈線保護膜485的光阻劑453的形成製程。
藉由光微影製程對氧化物半導體層403進行加工，形成島狀氧化物半導體層403(參照圖10A-1至圖10A-3)。其詳細內容可以參照實施方式1。
接著，以與氧化物半導體層403接觸的方式形成導電層454。導電層454可以利用濺射法等形成。接著，以與導電層454接觸的方式形成低電阻材料層405。低電阻材料層405可以利用濺射法等形成。接著，以與低電阻材料層405接觸的方式形成佈線保護膜485。佈線保護膜485可以利用濺射法等形成(參照圖10B-1至圖10B-3)。
接著，藉由光微影製程形成光阻劑453(參照圖10C-1至圖10C-3)。
圖11A-1至圖11C-3示出從佈線保護膜485和低電阻材料層405的加工製程到用來形成第一導電層454a及第二導電層454b的光阻劑455的形成製程。
將光阻劑453用作光罩對佈線保護膜485及低電阻材料層405選擇性地進行蝕刻，形成第一佈線保護層485a和第二佈線保護層485b以及第一低電阻材料層405a和第二低電阻材料層405b(參照圖11A-1至圖11A-3)。既可以使用同一光阻劑圖案對佈線保護膜485及低電阻材料層405進行加工，又可以分別形成光阻劑圖案而對佈線保護膜485和低電阻材料層405進行加工。作為對佈線保護膜485及低電阻材料層405進行蝕刻的條件，較佳為採用導電層454不容易被蝕刻的條件。
接著，對不與氧化物半導體層403接觸的區域的導電層454進行蝕刻(圖11B-1至圖11B-3)。
接著，在導電層454及第一佈線保護層485a和第二佈線保護層485b上形成光阻劑。此時的光阻劑的厚度與所製造的圖案的寬度較佳為滿足1：1至1：2的關係。例如，在圖案的寬度為30nm的情況下，將光阻劑的厚度設定為30nm至60nm。對該光阻劑進行使用電子束的曝光，形成光阻劑455(參照圖11C-1至圖11C-3)。
第一低電阻材料層405a及第二低電阻材料層405b可以被用作使電晶體彼此連接的引線。因為如果引線的佈線電阻高則在積體電路中產生佈線延遲，所以需要降低佈線電阻。因此，一般而言，低電阻材料層405需要具有 100nm以上的厚度。由此，低電阻材料層405的表面的高度與導電層454的表面的高度之間的差異至少為100nm以上。如果在低電阻材料層405上不設置佈線保護膜485，則第一低電阻材料層405a及第二低電阻材料層405b的邊緣不被光阻劑覆蓋，或者即使被光阻劑覆蓋該光阻劑的厚度也變薄。由此，當對導電層454進行加工時，第一低電阻材料層405a及第二低電阻材料層405b被蝕刻。但是，在本發明的一個方式的製造方法中，以與低電阻材料層405上接觸的方式設置在對導電層454進行蝕刻的條件下不容易被蝕刻的佈線保護膜485，所以在對導電層454進行加工時第一低電阻材料層405a及第二低電阻材料層405b的厚度不會減少，所以第一低電阻材料層405a及第二低電阻材料層405b的表面不受到損傷，因此佈線電阻不增高。由此，可以使由利用該製造方法製造的半導體裝置構成的積體電路不容易產生佈線延遲。
圖12A-1至圖12B-3示出從導電層454的加工製程到第一保護層406的形成製程。
將光阻劑455用作光罩對導電層454進行蝕刻，形成第一導電層454a和第二導電層454b。第一導電層454a與第二導電層454b之間的區域成為形成通道的區域(參照圖12A-1至圖12A-3)。
對導電層454進行蝕刻的條件，較佳為採用導電層454的蝕刻速度與氧化物半導體層403的蝕刻速度的比例大的條件。這是為了防止對氧化物半導體層403的表面造 成蝕刻損傷的緣故。
在形成具有30nm左右的寬度的開口的情況中，光阻劑455的厚度薄如30nm至60nm，因此，可能形成在第一佈線保護層485a及第二佈線保護層485b的邊緣中不被光阻劑覆蓋的區域。因此，有在對導電層454進行蝕刻的途中光阻劑455消失的區域或者不被光阻劑覆蓋而被蝕刻的區域。但是，在不容易被光阻劑覆蓋的區域，例如在第一佈線保護層485a及第二佈線保護層485b的邊緣中，由於第一佈線保護層485a及第二佈線保護層485b保護低電阻材料層，所以即使當光阻劑455卸除，第一低電阻材料層405a及第二低電阻材料層405b也不會被蝕刻。
接著，使用第一保護層406覆蓋在上述製程中被開口的導電層454的開口部(參照圖12B-1至圖12B-3)。第一保護層406較佳為是防止水分、氫等侵入到氧化物半導體層403的膜。例如，可以使用氧化矽膜、氧氮化矽膜、氮化矽膜、氧化鋁膜等。
第一保護層406較佳為是包含過剩的氧的膜。例如，較佳為使用在膜中包含多的氧的氧化矽膜、氧氮化矽膜、氧化鋁膜。另外，第一保護層406也可以由兩層構成。以與氧化物半導體接觸的方式設置的第一層可以使用藉由適當地設定成膜條件使膜中包含多的氧的具有鎵(Ga)的氧化物半導體膜、氧化矽膜、氧氮化矽膜、氧化鋁膜。作為第二層，可以使用在膜中包含多的氧的氧化矽膜、氧氮化矽膜、氧化鋁膜。另外，為了使第一保護層406包含多的 過剩氧，藉由離子植入法、離子摻雜法或電漿處理，對第一保護層406適當地添加氧即可。
再者，也可以在形成第一保護層406之後進行熱處理。例如，在氮氛圍下以250℃的溫度進行1小時的熱處理。
藉由上述步驟，可以製造電晶體441。此時，由於所製造的電晶體441的通道長度L短，即為30nm左右。因此，可以使電晶體441成為導通電流大的電晶體。
以上是本發明的一個方式的半導體裝置的製造方法。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。
實施方式4
在本實施方式中，參照圖13A及圖13B對半導體裝置的一個方式進行說明。圖13A是電晶體421的平面圖，圖13B是沿著圖13A中的線X-Y的剖面圖。另外，在圖13A中，為了簡化起見，省略電晶體421的構成要素的一部分(例如，閘極絕緣層402等)。將圖13A至圖13B所示的電晶體421的通道長度L設定為20nm以上且100nm以下，較佳為20nm以上且50nm以下，更佳為20nm以上且30nm以下。在本實施方式中，將通道長度L設定為30nm左右。
圖13A及圖13B所示的電晶體421包括：基板400；基底絕緣層436；絕緣層432；閘極電極層401；閘極絕 緣層402；氧化物半導體層403；第一導電層454a及第二導電層454b；第一低電阻材料層405a及第二低電阻材料層405b；第一佈線保護層485a及第二佈線保護層485b；以及第一保護層406。
基底絕緣層436以與基板400表面接觸的方式設置。絕緣層432與基底絕緣層436接觸。閘極電極層401埋入在絕緣層432中。閘極絕緣層402以與閘極電極層401上接觸的方式設置。氧化物半導體層403以與閘極絕緣層402上接觸的方式設置。第一導電層454a及第二導電層454b以與氧化物半導體層403上接觸的方式設置。第一低電阻材料層405a以與第一導電層454a上接觸的方式設置。第二低電阻材料層405b以與第二導電層454b上接觸的方式設置。第一佈線保護層485a以與第一低電阻材料層405a上接觸的方式設置。第二佈線保護層485b以與第二低電阻材料層405b上接觸的方式設置。第一保護層406以與第一導電層454a和第二導電層454b、第一佈線保護層485a和第二佈線保護層485b以及氧化物半導體層403接觸的方式設置。
本實施方式所示的半導體裝置的結構、製造方法可以參照實施方式3。
實施方式5
在本實施方式中，對能夠用於實施方式1及3所例示的氧化物半導體層403的CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜進行說明。
CAAC-OS膜不是完全的單晶，也不是完全的非晶。CAAC-OS膜是在非晶相中具有結晶部的結晶-非晶混合相結構的氧化物半導體膜。另外，一般該結晶部的尺寸為能夠容納於一個邊長小於100nm的立方體內的尺寸。另外，在使用透射電子顯微鏡(TEM：Transmission Electron Microscope)觀察時的影像中，包含於CAAC-OS膜中的非晶部與結晶部的邊界不明確。另外，當利用TEM時在CAAC-OS膜中觀察不到晶界(grain boundary)。因此，在CAAC-OS膜中，起因於晶界的電子遷移率的降低得到抑制。
包括於CAAC-OS膜中的結晶部的c軸在垂直於CAAC-OS膜的被形成面或表面的方向上一致，在從垂直於ab面的方向看時具有三角形或六角形的原子排列，且在從垂直於c軸的方向看時，金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。另外，不同結晶部的a軸及b軸的方向也可以彼此不同。在本說明書等中，在只記載“垂直”時，也包括85°以上且95°以下的範圍。
在CAAC-OS膜中，結晶部的分佈也可以不均勻。例如，在CAAC-OS膜的形成過程中，當從氧化物半導體膜的表面一側進行結晶生長時，與被形成面附近相比，有時表面附近的結晶部所占的比例高。
由於包含於CAAC-OS膜中的結晶部的c軸在垂直於 CAAC-OS膜的被形成面或表面的方向上一致，所以有時其根據CAAC-OS膜的形狀(CAAC-OS膜被形成面的剖面形狀或CAAC-OS膜表面的剖面形狀)而朝向不同方向。需注意當CAAC-OS膜被形成時，結晶部的c軸方向是垂直於形成CAAC-OS膜時的被形成面或表面的方向。結晶部是藉由成膜或藉由在成膜之後進行熱處理等的晶化處理而形成的。
像CAAC-OS那樣的具有結晶部的氧化物半導體可以進一步降低塊體內缺陷，藉由提高表面的平坦性，可以得到處於非晶狀態的氧化物半導體的遷移率以上的遷移率。為了提高表面的平坦性，較佳為在平坦的表面上形成氧化物半導體，明確地說，較佳的是，在平均面粗糙度(Ra)為1nm以下，較佳為0.3nm以下，更佳為0.1nm以下的表面上形成氧化物半導體。但是，因為電晶體440是底閘極型，所以為了得到上述平坦的表面，藉由在形成閘極電極層401及基底絕緣層436之後進行CMP處理等平坦化處理，可以提高氧化物半導體層403的被形成面的平坦性。
在電晶體中使用CAAC-OS膜作為氧化物半導體層403時，可以降低因照射可見光或紫外光而產生的電晶體的電特性(閾值等)的變動。因此，該電晶體的可靠性高。
實施方式6
在本實施方式中，參照圖式說明如下半導體裝置(記憶體裝置)的一個例子，該半導體裝置使用本說明書所示的電晶體，即使在沒有電力供應的情況下也能夠保持儲存資料，並且對寫入次數也沒有限制。
圖14A和圖14B是半導體裝置的結構的一個例子。圖14A示出半導體裝置的剖面圖，圖14B示出半導體裝置的電路圖。
圖14A及圖14B所示的半導體裝置在其下部具有使用第一半導體材料的電晶體3200，並在其上部具有使用第二半導體材料的電晶體3202。電晶體3202是應用實施方式1所示的電晶體440的結構的例子。
這裏，第一半導體材料和第二半導體材料較佳為具有不同能隙的材料。例如，可以將寬能隙半導體以外的半導體材料(矽等)用於第一半導體材料，並且將寬能隙半導體用於第二半導體材料。使用寬能隙半導體以外的材料的電晶體容易進行高速工作。另一方面，使用寬能隙半導體的電晶體利用其特性而可以長時間地保持電荷。
另外，雖然對上述電晶體都為n通道型電晶體的情況進行說明，但是當然可以使用p通道型電晶體。此外，除了為了保持資訊利用使用寬能隙半導體的實施方式1至實施方式4中的任一個所示那樣的電晶體之外，用於半導體裝置的材料或半導體裝置的結構等的半導體裝置的具體結構不需要侷限於在此所示的結構。
圖14A中的電晶體3200包括：設置在包含半導體材 料(例如，矽等)的基板3000中的通道形成區；以夾著通道形成區的方式設置的雜質區；接觸於雜質區的金屬間化合物區；設置在通道形成區上的閘極絕緣膜；以及設置在閘極絕緣膜上的閘極電極層。注意，雖然有時在圖式中沒有明確地示出具有源極電極層或汲極電極層，但是為了方便起見有時將這種狀態也稱為電晶體。此外，在此情況下，為了說明電晶體的連接關係，有時將源極區或汲極區也稱為源極電極層或汲極電極層。也就是說，在本說明書中，源極電極層可能包括源極區。
在基板3000上以圍繞電晶體3200的方式設置有元件隔離絕緣層3106，並且以覆蓋電晶體3200的方式設置有絕緣層3220。
使用單晶半導體基板的電晶體3200能夠進行高速工作。因此，藉由將該電晶體用作讀出用電晶體，可以高速地進行資訊的讀出。作為形成電晶體3202及電容元件3204之前的處理，對覆蓋電晶體3200的絕緣層3220進行CMP處理使絕緣層3220平坦化，同時使電晶體3200的閘極電極層的頂面露出。
圖14A所示的電晶體3202是將寬能隙半導體用於通道形成區的底閘極型電晶體。在此，包括在電晶體3202中的氧化物半導體層較佳為被高度純化了的氧化物半導體層。藉由使用被高度純化了的氧化物半導體層，可以得到具有極優異的截止特性的電晶體3202。
圖14B是使用電晶體3202的半導體記憶體裝置的一 個例子。當作為電晶體3202使用斷態電流小的電晶體時，該半導體記憶體裝置能夠長期保持儲存資料。換言之，因為可以形成不需要更新工作或更新工作的頻率極低的半導體記憶體裝置，所以可以充分降低耗電量。
電晶體3202的源極電極層和汲極電極層中的一方藉由設置在閘極絕緣層中的開口與電極3208電連接，藉由電極3208與電晶體3200的閘極電極層電連接。電極3208可以利用與電晶體3202的閘極電極層相同的製程製造。
在電晶體3202上設置有絕緣層3222、絕緣層3223和絕緣層3223a。並且，在隔著絕緣層3222、絕緣層3223及絕緣層3223a與電晶體3202的源極電極層和汲極電極層中的一方重疊的區域設置有導電層3210a，並由電晶體3202的源極電極層和汲極電極層中的一方、絕緣層3222、導電層3210a構成電容元件3204。換言之，電晶體3202的源極電極層和汲極電極層中的一方用作電容元件3204中的一方的電極，導電層3210a用作電容元件3204中的另一方的電極。另外，當不需要電容時，也可以採用不設置電容元件3204的結構。另外，電容元件3204也可以另行設置在電晶體3202的上方。
在電容元件3204上設置有絕緣層3224。而且，在絕緣層3224上設置有佈線3216，該佈線3216為了連接電晶體3202與其他電晶體而設置。佈線3216藉由形成在絕緣層3224中的開口中的電極3214、與導電層3210a設置 在相同層的導電層3210b及設置在形成在絕緣層3222中的開口中的電極3212與電晶體3202的源極電極層和汲極電極層中的另一方電連接。
在圖14A及圖14B中，較佳的是，電晶體3200和電晶體3202以至少一部分重疊的方式設置，並且電晶體3200的源極區或汲極區和包括在電晶體3202中的氧化物半導體層的一部分重疊的方式設置。另外，以與電晶體3200的至少一部分重疊的方式設置有電晶體3202及電容元件3204。例如，電容元件3204的導電層3210a與電晶體3200的閘極電極層以至少一部分重疊的方式設置。藉由採用這種平面佈局，可以降低半導體裝置所占的面積，從而可以實現高集體化。
接著，圖14B示出對應於圖14A的電路結構的一個例子。
在圖14B中，第一佈線(1st Line)與電晶體3200的源極電極層電連接，第二佈線(2nd Line)與電晶體3200的汲極電極層電連接。另外，第三佈線(3rd Line)與電晶體3202的源極電極層和汲極電極層中的一方電連接，第四佈線(4th Line)與電晶體3202的閘極電極層電連接。並且，電晶體3200的閘極電極層以及電晶體3202的源極電極層和汲極電極層中的另一方與電容元件3204的一方的電極電連接，第五佈線(5th Line)與電容元件3204的另一方的電極電連接。
在圖14B所示的半導體裝置中，藉由有效地利用能夠 保持電晶體3200的閘極電極層的電位的特徵，可以如以下所示那樣進行資訊的寫入、保持以及讀出。
對資訊的寫入及保持進行說明。首先，將第四佈線的電位設定為使電晶體3202成為導通狀態的電位，使電晶體3202成為導通狀態。由此，對電晶體3200的閘極電極層和電容元件3204施加第三佈線的電位。也就是說，對電晶體3200的閘極電極層施加規定的電荷(寫入)。這裏，施加賦予兩種不同電位電平的電荷(以下，稱為Low電平電荷、High電平電荷)中的任一種。然後，藉由將第四佈線的電位設定為使電晶體3202成為截止狀態的電位，使電晶體3202成為截止狀態，由此保持對電晶體3200的閘極電極層施加的電荷(保持)。
因為電晶體3202的斷態電流極小，所以電晶體3200的閘極電極層的電荷被長時間地保持。
接著，對資訊的讀出進行說明。當在對第一佈線供給規定的電位(恆電位)時，對第五佈線供給適當的電位(讀出電位)時，第二佈線的電位根據保持在電晶體3200的閘極電極層的電荷量變化。這是因為如下緣故：一般而言，在電晶體3200為n通道型的情況下，對電晶體3200的閘極電極層供給High電平電荷時的外觀上的閾值Vth_H低於對電晶體3200的閘極電極層供給Low電平電荷時的外觀上的閾值Vth_L。在此，外觀上的閾值是指為了使電晶體3200成為“導通狀態”所需要的第五佈線的電位。因此，藉由將第五佈線的電位設定為Vth_H和Vth_L之間 電位V0，可以辨別供給到電晶體3200的閘極電極層的電荷。例如，在寫入中，當被供應High電平電荷時，如果第五佈線的電位為V0(>Vth_H)，則電晶體3200成為“導通狀態”。當被供應Low電平電荷時，即使第五佈線的電位為V0(<Vth_L)，電晶體3200也維持“截止狀態”。因此，藉由確認第二佈線的電位可以讀出所保持的資訊。
注意，在將記憶單元配置為陣列狀的情況時，需要唯讀出所希望的記憶單元的資訊。在這樣的情況中，不讀出資訊對第五佈線供給不管閘極電極層的狀態如何都使電晶體3200成為“截止狀態”的電位，也就是小於Vth_H的電位，即可。或者，將不管閘極電極層的狀態如何，都使電晶體3200成為“導通狀態”的電位，也就是大於Vth_L的電位供給到第五佈線即可。
當包括具有使用將寬能隙半導體形成於通道形成區並具有斷態電流極小的電晶體，在本實施方式中所示的半導體裝置可以極長期地保持儲存資料。就是說，因為不需要進行更新工作，或者，可以將更新工作的頻率降低到極低，其導致充分降低耗電量。另外，即使在沒有電力供應的情況(注意，較佳電位是固定的)下，也可以長期保持儲存資料。
另外，在本實施方式所示的半導體裝置中，資訊的寫入不需要高電壓，而且也沒有元件劣化的問題。例如，不像習知的非揮發性記憶體的情況那樣，不需要對浮動閘極 注入電子或從浮動閘極抽出電子，所以根本不會產生閘極絕緣膜的劣化等的問題。就是說，在根據所公開的發明的半導體裝置中，對作為習知的非揮發性記憶體所存在的問題的能夠重寫的次數沒有限制，而使可靠性得到顯著提高。再者，由於是根據電晶體的導通狀態或截止狀態而進行資訊寫入，所以也容易實現高速工作。
如上所述，能夠提供實現了微型化及高集體化且具有高電特性的半導體裝置以及該半導體裝置的製造方法。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。
實施方式7
在本實施方式中，對與實施方式6不同的結構的記憶體裝置的結構的一個方式進行說明。
圖15是記憶體裝置的透視圖。圖15所示的記憶體裝置在其上部作為儲存電路，包括多層記憶單元陣列(記憶單元陣列3400(1)至記憶單元陣列3400(n)(n為2以上的整數))，該記憶單元陣列之每一者包括多個記憶單元，以及在其下部使記憶單元陣列3400(1)至記憶單元陣列3400(n)工作所需的邏輯電路3004。
圖16示出圖15所示的記憶體裝置的部分放大圖。圖16示出邏輯電路3004、記憶單元陣列3400(1)及記憶單元陣列3400(2)，作為典型例子示出包括在記憶單元陣列3400(1)或記憶單元陣列3400(2)中的多個記憶 單元中的記憶單元3170a和記憶單元3170b。作為記憶單元3170a和記憶單元3170b，例如可以採用與上述實施方式所說明的電路結構相同的結構。
作為典型例子，示出包括在記憶單元3170a中的電晶體3171a。作為典型例子，示出包括在記憶單元3170b中的電晶體3171b。電晶體3171a及電晶體3171b在氧化物半導體層中具有通道形成區。因為通道形成區形成在氧化物半導體層中的電晶體的結構與其他實施方式所述的結構同樣，所以省略其說明。
形成在與電晶體3171a的閘極電極層相同的層中的導電層3501a藉由電極3502a與電極3003a電連接。形成在與電晶體3171b的閘極電極層相同的層中的導電層3501c藉由電極3502c與電極3003c電連接。
邏輯電路3004包括將寬能隙半導體以外的半導體材料用作通道形成區的電晶體3001。電晶體3001可以為藉由如下步驟而得到的電開體：在包括半導體材料(如矽等)的基板3000中設置元件隔離絕緣層3106，並且在被元件隔離絕緣層3106圍繞的區域中形成用作通道形成區的區域。另外，電晶體3001也可以為在形成在絕緣表面上的矽膜等的半導體膜中或SOI基板的矽膜中形成其通道形成區的電晶體。因為可以使用已知的結構作為電晶體3001的結構，所以省略其說明。
在形成有電晶體3171a的層與形成有電晶體3001的層之間形成有佈線3100a及佈線3100b。在佈線3100a與 形成有電晶體3001的層之間設置有絕緣膜3140a，在佈線3100a與佈線3100b之間設置有絕緣膜3141a，並且在佈線3100b與形成有電晶體3171a的層之間設置有絕緣膜3142a。
與此同樣，在形成有電晶體3171b的層與形成有電晶體3171a的層之間形成有佈線3100c及佈線3100d。在佈線3100c與形成有電晶體3171a的層之間設置有絕緣膜3140b，在佈線3100c與佈線3100d之間設置有絕緣膜3141b，並且在佈線3100d與形成有電晶體3171b的層之間設置有絕緣膜3142b。
絕緣膜3140a、絕緣膜3141a、絕緣膜3142a、絕緣膜3140b、絕緣膜3141b以及絕緣膜3142b用作層間絕緣膜，其表面被平坦化。
藉由利用佈線3100a、佈線3100b、佈線3100c以及佈線3100d，可以實現記憶單元之間的電連接或邏輯電路3004與記憶單元之間的電連接等。
包括在邏輯電路3004中的電極3303可以與設置在上部的電路電連接。
例如，如圖16所示，可以藉由電極3505電連接電極3303和佈線3100a。佈線3100a藉由電極3503a電連接到形成在與電晶體3171a的閘極電極層相同層的導電層3501b。像這樣，可以將佈線3100a及電極3303電連接到電晶體3171a的源極或汲極。另外，導電層3501b藉由電晶體3171a的源極或汲極、以及電極3502b電連接到電極 3003b。電極3003b藉由電極3503b電連接到佈線3100c。
在圖16中，示出藉由佈線3100a電連接電極3303和電晶體3171a的例子，但是本發明不侷限於此。既可藉由佈線3100b電連接電極3303和電晶體3171a，又可藉由佈線3100a和佈線3100b的兩者電連接電極3303和電晶體3171a。或者，也可以不藉由佈線3100a及佈線3100b而藉由其他電極電連接電極3303和電晶體3171a。
在圖16中，示出在形成有電晶體3171a的層與形成有電晶體3001的層之間形成有兩個佈線層，即形成有佈線3100a的佈線層和形成有佈線3100b的佈線層的例子，但是本發明不侷限於此。既可在形成有電晶體3171a的層與形成有電晶體3001的層之間形成有一個佈線層，又可在形成有電晶體3171a的層與形成有電晶體3001的層之間形成有三個以上的佈線層。
在圖16中，示出在形成有電晶體3171b的層與形成有電晶體3171a的層之間形成有兩個佈線層，即形成有佈線3100c的佈線層和形成有佈線3100d的佈線層的例子，但是本發明不侷限於此。既可在形成有電晶體3171b的層與形成有電晶體3171a的層之間形成有一個佈線層，又可在形成有電晶體3171b的層與形成有電晶體3171a的層之間形成有三個以上的佈線層。
以上，本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。
實施方式8
本說明書所公開的半導體裝置可以應用於各種電子裝置(也包括遊戲機)。作為電子裝置，可以舉出電視機(也稱為電視或電視接收機)、用於電腦等的顯示器、數位相機、數位攝像機、數位相框、行動電話機、可攜式遊戲機、可攜式資訊終端、音頻再生裝置、遊戲機(彈珠機或投幣機(slot machine)等)、遊戲控制臺。圖17A至圖17C示出這些電子裝置的具體例子。
圖17A和圖17B是能夠進行折疊的平板終端。圖17A是打開的狀態，並且平板終端包括外殼9630、顯示部9631a、顯示部9631b、顯示模式切換開關9034、電源開關9035、省電模式切換開關9036、夾子9033以及操作開關9038。
實施方式1至3中任一個所示的半導體裝置可以應用於顯示部9631a、顯示部9631b，而可以提供可靠性高的平板終端。
顯示部9631a的一部分可以是觸摸屏的區域9632a，並且當接觸所顯示的操作鍵9638時可以輸入資料。雖然作為一個例子示出顯示部9631a的一半只具有顯示的功能，並且另一半具有觸摸屏的功能的結構，但是顯示部9631a不侷限於該結構。顯示部9631a中的所有的區域可具有觸摸屏的功能的結構。例如，顯示部9631a可以在整個區域中顯示鍵盤按鈕來將其用作觸摸屏，並且將顯示部9631b可用作顯示銀幕。
顯示部9631b中與顯示部9631a同樣，可以將其一部分用作觸摸屏的區域9632b。當藉由使用手指或觸控筆等接觸觸摸屏上的鍵盤顯示切換按鈕9639的位置上時，可以在顯示部9631b上顯示鍵盤按鈕。
可以對觸摸屏的區域9632a和觸摸屏的區域9632b同時進行觸摸輸入。
顯示模式切換開關9034允許豎屏模式和橫屏模式以及彩色顯示和黑白顯示等之間的切換。有了省電模式切換開關9036，可以根據當平板終端所內置的光感測器所檢測的使用時的外光的光量，將顯示的亮度最佳化。平板終端除了光感測器以外還可以內置陀螺儀和加速度感測器等檢測傾斜度的感測器等的其他檢測裝置。
雖然在圖17A中，顯示部9631a與顯示部9631b具有相同的顯示面積，但是本發明一實施方式不侷限於此結構，顯示部9631a和9631b可以具有不同的顯示面積和不同的顯示品質。例如它們中的一方與另一方相比可以進行高精細的顯示的顯示面板。
在圖17B中，平板終端是折疊的，並且包括外殼9630、太陽能電池9633、充放電控制電路9634、電池9635以及DCDC轉換器9636。圖17B示出一個例子，其中包括電池9635和DCDC轉換器9636的充放電控制電路9634。
平板終端能夠進行折疊，因此不使用時可以合上外殼9630。因此，可以保護顯示部9631a和顯示部9631b，而 可以提供一種具有良好的耐久性且從長期使用的觀點來看具有高度的可靠性的平板終端。
此外，圖17A和圖17B所示的平板終端還可以具有如下功能：顯示各種各樣的資訊(靜態影像、動態影像、文字影像等)；將日曆、日期或時刻等顯示在顯示部上；對顯示在顯示部上的資訊進行操作或編輯的觸摸輸入；藉由各種各樣的軟體(程式)控制處理等。
安裝在平板終端的表面上的太陽能電池9633，將電力供應到觸摸屏、顯示部或影像信號處理部等。另外，可以藉由將太陽能電池9633設置在外殼9630的單面或雙面，來高效地對電池9635進行充電。另外，當作為電池9635使用鋰離子電池時，有可以實現小型化等的優點。
參照圖17C所示的方塊圖對圖17B所示的充放電控制電路9634的結構和工作進行說明。圖17C示出太陽能電池9633、電池9635、DCDC轉換器9636、轉換器9637、開關SW1至SW3以及顯示部9631，電池9635、DCDC轉換器9636、轉換器9637、開關SW1至SW3對應於圖17B所示的充放電控制電路9634。
首先，說明在利用外光使太陽能電池9633發電時的工作的例子。使用DCDC轉換器9636對太陽能電池9633所產生的電力進行升壓或降壓以使電力具有用來對電池9635進行充電的電壓。當利用來自太陽能電池9633的電力使顯示部9631工作時，使開關SW1導通，並且，利用轉換器9637將該電力升壓或降壓到顯示部9631所需要的 電壓。另外，當不進行顯示部9631中的顯示時，使開關SW1關閉且使開關SW2導通來使電池9635進行充電。
注意，作為發電單元的一個例子示出太陽能電池9633，但是不侷限於此，也可以使用壓電元件(piezoelectric element)或熱電轉換元件(珀耳帖元件(Peltier element))等其他發電單元進行電池9635的充電。例如，也可以使用以無線(不接觸)的方式能夠收發電力來進行充電的無線電力傳輸模組或組合其他充電方法進行充電。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。
400‧‧‧基板
401‧‧‧閘極電極層
402‧‧‧閘極絕緣層
403‧‧‧氧化物半導體層
405‧‧‧低電阻材料層
405a‧‧‧低電阻材料層
405b‧‧‧低電阻材料層
406‧‧‧第一保護層
407‧‧‧第二保護層
407a‧‧‧第三保護層
407b‧‧‧第四保護層
420‧‧‧電晶體
421‧‧‧電晶體
430‧‧‧電容器
431‧‧‧電晶體
432‧‧‧絕緣層
436‧‧‧基底絕緣層
440‧‧‧電晶體
441‧‧‧電晶體
451‧‧‧氧摻雜
453‧‧‧光阻劑
454‧‧‧導電層
454a‧‧‧第一導電層
454b‧‧‧第二導電層
455‧‧‧光阻劑
474a‧‧‧佈線層
474b‧‧‧佈線層
485‧‧‧佈線保護層
485a‧‧‧第一佈線保護層
485b‧‧‧第二佈線保護層
495‧‧‧硬質光罩層
3000‧‧‧基板
3001‧‧‧電晶體
3003a‧‧‧電極
3003b‧‧‧電極
3003c‧‧‧電極
3004‧‧‧邏輯電路
3100a‧‧‧佈線
3100b‧‧‧佈線
3100c‧‧‧佈線
3100d‧‧‧佈線
3106‧‧‧元件隔離絕緣層
3140a‧‧‧絕緣層
3140b‧‧‧絕緣層
3141a‧‧‧絕緣層
3141b‧‧‧絕緣層
3142a‧‧‧絕緣層
3142b‧‧‧絕緣層
3170a‧‧‧記憶單元
3170b‧‧‧記憶單元
3171a‧‧‧電晶體
3171b‧‧‧電晶體
3200‧‧‧電晶體
3202‧‧‧電晶體
3204‧‧‧電容元件
3208‧‧‧電極
3210a‧‧‧導電層
3210b‧‧‧導電層
3212‧‧‧電極
3214‧‧‧電極
3216‧‧‧佈線
3220‧‧‧絕緣層
3222‧‧‧絕緣層
3223‧‧‧絕緣層
3223a‧‧‧絕緣層
3224‧‧‧絕緣層
3303‧‧‧電極
3400(1)‧‧‧記憶單元陣列
3400(2)‧‧‧記憶單元陣列
3400(n)‧‧‧記憶單元陣列
3501a‧‧‧導電層
3501b‧‧‧導電層
3501c‧‧‧導電層
3502a‧‧‧電極
3502b‧‧‧電極
3502c‧‧‧電極
3503a‧‧‧電極
3503b‧‧‧電極
3505‧‧‧電極
9033‧‧‧夾子
9034‧‧‧開關
9035‧‧‧電源開關
9036‧‧‧開關
9038‧‧‧操作開關
9630‧‧‧外殼
9631‧‧‧顯示部
9631a‧‧‧顯示部
9631b‧‧‧顯示部
9632a‧‧‧區域
9632b‧‧‧區域
9633‧‧‧太陽能電池
9634‧‧‧充放電控制電路
9635‧‧‧電池
9636‧‧‧DCDC轉換器
9637‧‧‧轉換器
9638‧‧‧操作鍵
9639‧‧‧按鈕
在圖式中：圖1A至圖1C是示出本發明的一個方式的剖面圖及平面圖；圖2A-1至圖2A-3、圖2B-1至圖2B-3及圖2C-1至圖2C-3是示出本發明的一個方式的剖面圖及平面圖；圖3A-1至圖3A-3、圖3B-1至圖3B-3及圖3C-1至圖3C-3是示出本發明的一個方式的剖面圖及平面圖；圖4A-1至圖4A-3、圖4B-1至圖4B-3及圖4C-1至圖4C-3是示出本發明的一個方式的剖面圖及平面圖；圖5A-1至圖5A-3、圖5B-1至圖5B-3及圖5C-1至圖5C-3是示出本發明的一個方式的剖面圖及平面圖； 圖6A-1至圖6A-3、圖6B-1至圖6B-3及圖6C-1至圖6C-3是示出本發明的一個方式的剖面圖及平面圖；圖7A和圖7B是示出本發明的一個方式的剖面圖及平面圖；圖8是示出本發明的一個方式的電路圖；圖9A至圖9C是示出本發明的一個方式的剖面圖及平面圖；圖10A-1至圖10A-3、圖10B-1至圖10B-3及圖10C-1至圖10C-3是示出本發明的一個方式的剖面圖及平面圖；圖11A-1至圖11A-3、圖11B-1至圖11B-3及圖11C-1至圖11C-3是示出本發明的一個方式的剖面圖及平面圖；圖12A-1至圖12A-3及圖12B-1至圖12B-3是示出本發明的一個方式的剖面圖及平面圖；圖13A和圖13B是示出本發明的一個方式的剖面圖及平面圖；圖14A和圖14B是用來說明記憶體裝置的例子的圖；圖15是用來說明記憶體裝置的例子的圖；圖16是用來說明記憶體裝置的例子的圖；圖17A至圖17C是用來說明電子裝置的例子的圖。
400‧‧‧基板
401‧‧‧閘極電極層
402‧‧‧閘極絕緣層
403‧‧‧氧化物半導體層
405a‧‧‧低電阻材料層
405b‧‧‧低電阻材料層
406‧‧‧第一保護層
407‧‧‧第二保護層
407a‧‧‧第三保護層
407b‧‧‧第四保護層
432‧‧‧絕緣層
436‧‧‧基底絕緣層
440‧‧‧電晶體
454a‧‧‧第一導電層
454b‧‧‧第二導電層
495‧‧‧硬質光罩層

Claims (29)

  1. 一種半導體裝置的製造方法，包括如下步驟：形成閘極電極層；在該閘極電極層上形成閘極絕緣層；在該閘極絕緣層上形成半導體層；在該半導體層上形成第一導電層；在該第一導電層上形成第二導電層，使該第一導電層在與該半導體層的通道形成區重疊的區域中露出；在該第二導電層上形成保護層；在該保護層上形成硬質光罩層；在該硬質光罩層上形成光阻劑圖案，該光阻劑圖案包括與該半導體層重疊的開口；使用該光阻劑圖案對該硬質光罩層進行蝕刻；使用該硬質光罩層對該保護層進行蝕刻；以及使用該硬質光罩層對該第一導電層進行蝕刻。
  2. 根據申請專利範圍第1項之半導體裝置的製造方法，其中該半導體層包括包括In、元素M和Zn的氧化物，並且其中該元素M是選自由Ga、Sn、Hf、Al、Zr、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb和Lu所組成的群體中的至少一個元素。
  3. 根據申請專利範圍第1項之半導體裝置的製造方法，其中該光阻劑圖案中的該開口藉由電子束形成。
  4. 根據申請專利範圍第1項之半導體裝置的製造方法，其中該硬質光罩層包含非晶矽。
  5. 根據申請專利範圍第1項之半導體裝置的製造方法，其中包括該半導體層的電晶體的通道長度大於或等於20nm且小於或等於100nm。
  6. 根據申請專利範圍第1項之半導體裝置的製造方法，其中通道長度方向上的該半導體層的長度大於該通道長度方向上的該閘極電極層的長度。
  7. 根據申請專利範圍第1項之半導體裝置的製造方法，還包含在形成該半導體層之前使該閘極絕緣層平坦化的步驟。
  8. 根據申請專利範圍第1項之半導體裝置的製造方法，還包含在形成該硬質光罩層之前使該保護層平坦化的步驟。
  9. 一種半導體裝置的製造方法，包括如下步驟：形成閘極電極層；在該閘極電極層上形成閘極絕緣層；在該閘極絕緣層上形成半導體層；在該半導體層上形成第一導電層；在該第一導電層上形成第二導電層；在該第二導電層上形成保護層；在該保護層上形成第一光阻劑圖案，該第一光阻劑圖案包括第一開口；使用該第一光阻劑圖案對該保護層和該第二導電層進 行蝕刻；在該蝕刻步驟之後，在該第一導電層和該保護層上形成第二光阻劑圖案，該第二光阻劑圖案包括與該半導體層重疊的區域中的第二開口；以及使用該第二光阻劑圖案對該第一導電層進行蝕刻。
  10. 根據申請專利範圍第9項之半導體裝置的製造方法，其中該半導體層包括包括In、元素M和Zn的氧化物，並且其中該元素M是選自由Ga、Sn、Hf、Al、Zr、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb和Lu所組成的群體中的至少一個元素。
  11. 根據申請專利範圍第9項之半導體裝置的製造方法，其中該第二開口藉由電子束形成。
  12. 根據申請專利範圍第9項之半導體裝置的製造方法，其中包括該半導體層的電晶體的通道長度大於或等於20nm且小於或等於100nm。
  13. 根據申請專利範圍第9項之半導體裝置的製造方法，其中通道長度方向上的該半導體層的長度大於該通道長度方向上的該閘極電極層的長度。
  14. 根據申請專利範圍第9項之半導體裝置的製造方法，還包含在形成該半導體層之前使該閘極絕緣層平坦化的步驟。
  15. 一種半導體裝置的製造方法，包含如下步驟： 形成氧化物半導體層；在該氧化物半導體層上形成第一導電層；在該第一導電層上形成第二導電層，使該第一導電層在與該氧化物半導體層的通道形成區重疊的區域中露出；在該第二導電層上形成保護層；在該保護層上形成硬質光罩層；在該硬質光罩層上形成光阻劑圖案，該光阻劑圖案包括與該氧化物半導體層重疊的開口；使用該光阻劑圖案對該硬質光罩層進行蝕刻；使用該硬質光罩層對該保護層進行蝕刻；以及使用該硬質光罩層對該第一導電層進行蝕刻。
  16. 一種半導體裝置，包括：閘極電極層；該閘極電極層的一個表面上的閘極絕緣層；該閘極絕緣層的一個表面上的半導體層；該半導體層上的第一導電層；該第一導電層上的第二導電層；該第二導電層上的保護層；以及該保護層上的硬質光罩層，其中，該硬質光罩層包含與該半導體層的通道形成區重疊的開口。
  17. 根據申請專利範圍第16項之半導體裝置，其中該半導體層包括包括In、元素M和Zn的氧化物，並且 其中該元素M是選自由Ga、Sn、Hf、Al、Zr、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb和Lu所組成的群體中的至少一個元素。
  18. 根據申請專利範圍第16項之半導體裝置，其中該硬質光罩層包含非晶矽。
  19. 根據申請專利範圍第16項之半導體裝置，其中該半導體層的厚度大於或等於5nm且小於或等於30nm。
  20. 根據申請專利範圍第16項之半導體裝置，其中包括該半導體層的電晶體的通道長度大於或等於20nm且小於或等於100nm。
  21. 根據申請專利範圍第16項之半導體裝置，其中通道長度方向上的該半導體層的長度大於該通道長度方向上的該閘極電極層的長度。
  22. 根據申請專利範圍第16項之半導體裝置，其中該開口的寬度與通道長度方向上的該半導體層的長度大致相同。
  23. 根據申請專利範圍第16項之半導體裝置，其中該半導體層位於該閘極電極層上。
  24. 一種半導體裝置，包含：閘極電極層；該閘極電極層的一個表面上的閘極絕緣層；該閘極絕緣層的一個表面上的半導體層；該半導體層上的第一導電層和第二導電層；該第一導電層上的第三導電層； 該第二導電層上的第四導電層；以及該第三導電層和該第四導電層上的保護層，其中，該第一導電層與該第二導電層之間的距離短於該第三導電層與該第四導電層之間的距離，並且其中，該第一導電層和該第三導電層用作源極電極且該第二導電層和該第四導電層用作汲極電極。
  25. 根據申請專利範圍第24項之半導體裝置，其中該半導體層包括包括In、元素M和Zn的氧化物，並且其中該元素M是選自由Ga、Sn、Hf、Al、Zr、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb和Lu所組成的群體中的至少一個元素。
  26. 根據申請專利範圍第24項之半導體裝置，其中該半導體層的厚度大於或等於5nm且小於或等於30nm。
  27. 根據申請專利範圍第24項之半導體裝置，其中包括該半導體層的電晶體的通道長度大於或等於20nm且小於或等於100nm。
  28. 根據申請專利範圍第24項之半導體裝置，其中通道長度方向上的該半導體層的長度大於該通道長度方向上的該閘極電極層的長度。
  29. 根據申請專利範圍第24項之半導體裝置，其中該半導體層位於該閘極電極層上。
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