TW201323674A - 蝕刻方法及蝕刻裝置 - Google Patents

蝕刻方法及蝕刻裝置 Download PDF

Info

Publication number
TW201323674A
TW201323674A TW101125101A TW101125101A TW201323674A TW 201323674 A TW201323674 A TW 201323674A TW 101125101 A TW101125101 A TW 101125101A TW 101125101 A TW101125101 A TW 101125101A TW 201323674 A TW201323674 A TW 201323674A
Authority
TW
Taiwan
Prior art keywords
etching
gas
processing
switching
film
Prior art date
Application number
TW101125101A
Other languages
English (en)
Other versions
TWI518217B (zh
Inventor
Takashi Dokan
Masaru Sasaki
Hikaru Kamata
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of TW201323674A publication Critical patent/TW201323674A/zh
Application granted granted Critical
Publication of TWI518217B publication Critical patent/TWI518217B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • H01L21/0206Cleaning during device manufacture during, before or after processing of insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67063Apparatus for fluid treatment for etching
    • H01L21/67069Apparatus for fluid treatment for etching for drying etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32Processing objects by plasma generation
    • H01J2237/33Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334Etching

Abstract

提供一種蝕刻方法,可於同一處理容器內,切換待蝕刻之膜種類、以及處理氣體種類不同之複數蝕刻製程。本發明之蝕刻方法係具備有待蝕刻之膜種類以及處理氣體種類不同之第一與第二蝕刻製程。進行第一切換處理製程,係從第一蝕刻製程移往第二蝕刻製程之間,對處理容器導入潔淨氣體,並使得潔淨氣體電漿化來將於第一蝕刻製程中堆積於處理容器內之反應產物加以去除。此外,進行第二切換處理製程,係從第二蝕刻製程移往第一蝕刻製程之間,對處理容器導入潔淨氣體,並使得潔淨氣體電漿化來將於第二蝕刻製程中堆積於處理容器內之反應產物加以去除。

Description

蝕刻方法及蝕刻裝置
本發明係關於一種將導入處理容器之處理氣體予以電漿化來對基板進行蝕刻之蝕刻方法以及裝置。
於半導體晶圓、FPD基板等製造程序中,係對處理容器導入處理氣體,將處理氣體電漿化而將基板加以乾式蝕刻,亦即進行蝕刻製程。於此蝕刻製程,必須因應於待蝕刻之膜種類來改變處理氣體之種類。
例如,蝕刻基板上之多晶矽膜的情況,係於處理容器導入HBr、Cl2等含鹵素之鹵系處理氣體。另一方面,對基板上所積層之絕緣膜例如氧化矽膜進行蝕刻之情況,係對處理容器導入含碳與氟之CF系處理氣體。
以往,處理氣體種類不同之蝕刻係分別於不同處理容器進行。亦即,使用鹵系氣體之處理容器以及使用CF系氣體之處理容器分別被專門使用,而進行以不同膜為對象之蝕刻處理。此外,為了使得基板之蝕刻速率穩定化,每當蝕刻一片基板,即進行將附著於處理容器表面之沉積物加以去除之乾式潔淨(例如參見專利文獻1、專利文獻2)。
先前技術文獻
專利文獻1:日本特開平7-78802號公報
專利文獻2:日本特開平5-291213號公報
若能以同一處理容器而將使用鹵系氣體之處理容器轉為使用CF系氣體之處理容器、或是反過來將使用CF系氣體之處理容器轉為使用鹵系氣體之處理容器,則可減少處理容器數量。此外,藉由切換處理容器來進行蝕刻處理,可減少待處理之基板,故可謀求蝕刻製程全體之迅速化。
但是,以往,氣體種類以及膜種類不同之蝕刻分別於不同處理容器進行乃為常識。其原因在於,若於一個處理容器中,從蝕刻多晶矽膜之製程移往蝕刻絕緣膜之製程,恐須顧慮基板之蝕刻速率不穩定、或是起因於處理容器表面所附著之沉積物(蝕刻之反應產物)而於基板上產生粒子之問題。從蝕刻絕緣膜之製程移往蝕刻多晶矽膜之製程的情況也同樣。在蝕刻多晶矽膜之製程與蝕刻絕緣膜之製程,附著於處理容器表面之沉積物(蝕刻之反應產物)的種類不同。因此,粒子恐會影響基板處理,而阻礙了原本想要進行之蝕刻。再者,若於處理容器表面或間隙殘留前一蝕刻製程之沉積物,則後續蝕刻製程之蝕刻速率將變得不穩定。
是以本發明之目的在於提供一種蝕刻方法以及裝置,可於同一處理容器內進行膜種類以及氣體種類不同之複數蝕刻製程的切換。
為了解決上述課題,本發明之一樣態係一種蝕刻方法,係具備有:第一蝕刻製程,係對處理容器導入第一處理氣體,使得該第一處理氣體電漿化來將第一基板上之膜加以蝕刻;以及第二蝕刻製程,係對該處理容器導入和該第一處理氣體為不同氣體種類之第二處理氣體,使得該第二處理氣體電漿化來將和該膜為不同膜種類之第二基板上之膜加以蝕刻;於 同一該處理容器內切換該第一蝕刻製程與該第二蝕刻製程;此外進行第一切換處理製程,係從該第一蝕刻製程移往該第二蝕刻製程之間,對該處理容器導入潔淨氣體,並使得潔淨氣體電漿化來將該第一蝕刻製程中沉積於該處理容器內之反應產物加以去除;以及/或是進行第二切換處理製程,係從該第二蝕刻製程移往該第一蝕刻製程之間,對該處理容器導入潔淨氣體,使得潔淨氣體電漿化來將該第二蝕刻製程中沉積於該處理容器內之反應產物加以去除。
本發明之其他樣態係一種蝕刻方法,係具備有:第一蝕刻製程,係對處理容器導入第一處理氣體,使得該第一處理氣體電漿化來將基板上之膜加以蝕刻;以及第二蝕刻製程,係對該處理容器導入和該第一處理氣體為不同氣體種類之第二處理氣體,使得該第二處理氣體電漿化來將和該膜為不同膜種類之基板上之膜加以蝕刻;於同一該處理容器內切換該第一蝕刻製程與該第二蝕刻製程;進行第一切換處理製程,係從該第一蝕刻製程移往該第二蝕刻製程之間,對該處理容器導入潔淨氣體,並使得潔淨氣體電漿化來將該第一蝕刻製程中沉積於該處理容器內之反應產物加以去除;以及/或是進行第二切換處理製程,係從該第二蝕刻製程移往該第一蝕刻製程之間,對該處理容器導入潔淨氣體,使得潔淨氣體電漿化來將該第二蝕刻製程中沉積於該處理容器內之反應產物加以去除。
本發明之又一其他樣態係一種蝕刻裝置,係具備有控制部,此控制部係令對處理容器導入第一處理氣體而使得該第一處理氣體電漿化來將基板上之膜加以蝕刻之第一蝕刻、以及對該處理容器導入和該第一處理氣體為不同氣體種類之第 二處理氣體而使得該第二處理氣體電漿化來將和該膜為不同膜種類之基板上之膜加以蝕刻之第二蝕刻在同一該處理容器內進行切換;從該第一蝕刻移往該第二蝕刻之間,對該處理容器導入潔淨氣體,並使得潔淨氣體電漿化來將該第一蝕刻中沉積於該處理容器內之反應產物加以去除;從該第二蝕刻移往該第一蝕刻之間,對該處理容器導入潔淨氣體,使得潔淨氣體電漿化來將該第二蝕刻中沉積於該處理容器內之反應產物加以去除。
依據本發明,可於同一處理容器進行複數之蝕刻處理。由於對處理容器導入潔淨氣體,使得潔淨氣體電漿化,而去除沉積於處理容器內之反應產物,故切換後之蝕刻速率以及粒子產生量可和切換處理容器進行處理時同等。
以下,參見所附圖式,說明本發明之一實施形態之蝕刻方法。圖1係顯示第一蝕刻製程S1與第二蝕刻製程S3之切換示意圖。圖1左側係顯示第一蝕刻製程S1,圖1右側係顯示第二蝕刻製程S3。
於第一蝕刻製程S1,第一處理氣體係使用鹵系氣體,而蝕刻含矽之膜例如多晶矽膜。圖1右側,第二處理氣體係使用CF系氣體,顯示蝕刻絕緣膜之製程。絕緣膜為氧化矽膜、氮化矽膜等。於此實施形態,顯示蝕刻氧化矽膜之例。
圖1左側之多晶矽膜2之蝕刻係為了於作為基板之晶圓W上形成閘極電極2a所進行者。於矽等所構成之晶圓W上依序形成氮化矽膜1、多晶矽膜2、以及抗反射層3(BARC)。氮化矽膜1以及多晶矽膜2係以例如化學氣相沉積(CVD)所形 成。於抗反射層3表面塗布ArF光阻。對光阻層以曝光來轉印遮罩圖案。經曝光之光阻層受到顯影處理。顯影後會於抗反射層3表面形成阻劑圖案4a。
形成了阻劑圖案4a之晶圓係搬入作為蝕刻裝置之RLSA蝕刻裝置。關於RLSA蝕刻裝置之詳細構造將於後述。於RLSA蝕刻裝置,係以阻劑圖案4a為遮罩來蝕刻多晶矽膜2。藉由蝕刻來形成對應於阻劑圖案4a之閘極電極2a。
對於RLSA蝕刻裝置之處理容器導入由電漿激發用氣體與蝕刻氣體所混合之氣體作為第一處理氣體。在電漿激發用氣體方面係使用惰性氣體例如Ar、He、Ne、Kr以及Xe之至少一者。蝕刻氣體係使用含鹵素之氣體例如HBr、Cl2。為了控制蝕刻對象形狀,係添加含氧氣體例如O2、CO氣體。
表1顯示蝕刻多晶矽膜時的處理條件一例。
對處理容器內導入第一處理氣體,將處理容器減壓至既定壓力後,使用RLSA對處理容器導入微波,而將處理容器內之第一處理氣體予以電漿化。然後,利用經電漿化之第一處理氣體來蝕刻多晶矽膜2。一旦蝕刻多晶矽膜2,則蝕刻氣體與多晶矽膜之反應產物亦即SiBrO、SiClO等會沉積於處理容 器之內壁表面。
圖1右側之氧化矽膜5的蝕刻係用以於閘極電極2a側壁形成間隔物(spacer)5a所進行者。於晶圓W表面以及閘極電極2a表面係利用化學氣相沉積(CVD)法形成有氧化矽(SiO2)膜5。
形成有氧化矽膜5之晶圓W被搬送至RLSA(註冊商標)蝕刻裝置。於RLSA蝕刻裝置,係將積層於晶圓W表面以及閘極電極2a表面之氧化矽膜5加以回蝕,而於閘極電極2a側壁形成間隔物5a。
對RLSA蝕刻裝置之處理容器導入由電漿激發用氣體與蝕刻氣體所混合之氣體作為第二處理氣體。在電漿激發用氣體方面係使用惰性氣體例如Ar、He、Ne、Kr以及Xe之至少一者。在蝕刻氣體方面係使用由選自CH2F2、CHF3、以及CH3F之群中至少一者與選自O2、CO、CN、以及N2之群中至少一者所混合之氣體。蝕刻氧化矽膜5之此例中係使用Ar、CHF3、O2之混合氣體。表2係顯示蝕刻氧化矽膜5時之處理條件一例。
對處理容器內導入第二處理氣體,將處理容器減壓至既定壓力後,使用狹縫天線對處理容器導入微波,使得處理容器內之第二處理氣體電漿化。然後,利用經電漿化之第二處 理氣體來蝕刻氧化矽膜5。蝕刻氧化矽膜5之時,需要採行提高氧化矽膜相對於氮化矽膜1、多晶矽膜2a之蝕刻選擇比的處理。是以,藉由一邊進行沉積物(C、CFx)之沉積一邊進行蝕刻,來抑制氮化矽膜1、多晶矽膜2a之蝕刻。源自CF系氣體之沉積物係沉積於晶圓W、處理容器表面。
圖2係顯示本發明之一實施形態之蝕刻方法流程圖。如圖2所示般,當從第一蝕刻製程S1切換至第二蝕刻製程S3之時,係進行第一切換處理製程S2。此第一切換處理製程S2也是在RLSA蝕刻裝置內進行。
於第一切換處理製程S2,處理容器內係導入含氟氣體作為潔淨氣體。於此實施形態,潔淨氣體係使用SF6、O2以及Ar之混合氣體。Ar係作為電漿激發用氣體來使用。潔淨氣體於處理容器內受到電漿化,而將在第一蝕刻製程中沉積於處理容器內之SiBrO、SiClO等反應產物予以去除。SF6係使得SiBrO、SiClO等反應產物中之Si以SiF的形式來去除所使用者。O2係使得阻劑膜中之碳以CO等形式來去除而使用者。除了SF6以外也可使用CF4、CF4O2等CF系氣體、或是使用NF3。Ar以外也可使用惰性氣體例如He、Ne、Kr以及Xe。第一切換處理製程可在處理容器之載置台未載放晶圓W之無晶圓狀態下來進行。
第一切換處理製程S2係以低壓處理與高壓處理之二階段來進行。低壓為10mT(Torr)以上且未達100mT。高壓為100mT以上且300mT以下。表3顯示第一切換處理製程之處理條件一例。
若處理容器內之壓力成為低壓,則電漿會整體性地擴散於處理容器內。因此,可進行直達處理容器下部之整體的潔淨。若處理容器內成為高壓,由於處理容器上部之電漿密度相對變高,故可達成介電質窗以及處理容器上部側壁之有效的潔淨。以低壓處理製程與高壓處理製程之二階段進行處理,可於短時間潔淨處理容器整體。
從第二蝕刻製程S3移往第一蝕刻製程S1之間係進行第二切換處理製程S4。此第二切換處理製程S4也於RLSA蝕刻裝置內進行。
於第二切換處理製程S4,係對處理容器導入含O2氣體作為潔淨氣體。於此實施形態,潔淨氣體係使用O2,電漿激發用氣體係使用Ar。亦可如電漿清洗處理般於O2添加N2。潔淨氣體受到電漿化而將於第二蝕刻製程中沉積於處理容器內之C、CF等反應產物予以去除。O2係使得C、CF等反應產物中之C以CO等形式來去除所使用者。第二切換處理製程S4可於處理容器之載置台未載放晶圓W之無晶圓狀態下來進行。
第二切換處理製程S4亦能以高壓處理與低壓處理之二階段來進行。表4係顯示第二切換處理製程之處理條件一例。
於第二切換處理製程S4有別於第一切換處理製程S2,首先進行高壓處理製程,其次進行低壓處理製程。於高壓處理製程,由於處理容器上部之電漿濃度相對變高,而可有效潔 淨介電質窗以及處理容器上部側壁。於低壓處理製程,由於電漿整體擴散至處理容器內,而可對包含直達處理容器下部之整體進行潔淨。藉由高壓處理製程與低壓處理製程之二製程來進行處理,可於短時間來潔淨處理容器整體。
於上述第一以及第二蝕刻製程S1、S3、以及第一以及第二切換處理S2、S4係使用了RLSA蝕刻裝置,但也可使用可生成電漿之其他蝕刻裝置。RLSA蝕刻裝置之構成如下所述。
圖3係顯示RLSA蝕刻裝置之概略截面圖。RLSA蝕刻裝置在電漿源方面係利用微波。若利用微波激發電漿,則可於進行蝕刻處理之區域生成低電子溫度、高密度之電漿。
RLSA蝕刻裝置具備有由鋁、不鏽鋼等所構成之筒狀處理容器10。處理容器10處於接地狀態。
首先,針對和於RLSA蝕刻裝置之處理容器10產生微波激發電漿無直接貢獻之構成要素、構件來說明。
於處理容器10之底部中央設有載放晶圓W之載置台12。載置台12係藉由從處理容器10底部往上方延伸之圓筒狀支撐部14所保持著。載置台12係由例如氧化鋁、氮化鋁等絕緣材料所構成而形成為圓盤狀。於載置台12內設有施加高頻之下部電極。
於處理容器10內側面與圓筒狀壁部16(係包圍圓筒狀支撐部14,從處理容器10底部往上方延伸)之間設有圓環形狀之排氣路徑18。於排氣路徑18上部配置有圓環形狀之緩衝板20,於排氣路徑18下部設有排氣口22。為了於載置台12上之晶圓W形成對稱性分布之均勻氣流,於圓環形狀之排氣路徑18係沿著圓周方向取等角度間隔來設置多數的排氣口22。各排氣口22係經由排氣管24而連接於排氣裝置26。排氣裝置26 具備有將處理容器10內調整為真空而減壓至所希望之壓力的渦輪分子真空泵(TMP)等真空泵。閘閥28係對於晶圓W在處理容器進行搬出入之搬送口進行開閉。
載置台12係經由匹配器32、電力供給桿34而和對載置台12施加RF偏壓之高頻電源30做電氣連接。高頻電源30係於既定電力等級輸出例如13.56MHz之相對低頻之高頻。如此之低頻適合於對被拉往載置台12上晶圓W之離子的能量進行調整。匹配器32具有用以產生自偏壓之阻斷電容器(blocking condenser)。
於載置台12上面設有靜電夾36。靜電夾36係利用靜電力將晶圓W保持於載置台12上。靜電夾36具備有:由導體膜所形成之電極36a、以及自上下方夾持電極36a之一對絕緣膜36b,36c。直流電源40係經由開關42而電氣連接於電極36a。從直流電源40對靜電夾36所施加的直流電壓會產生用以將晶圓W保持於靜電夾36上之庫倫力。於靜電夾36外周設有包圍晶圓W之聚焦環38。
於載置台12內部設有冷卻介質路徑44。冷卻介質路徑44延伸於圓周方向上而形成為圓環形狀。處於既定溫度之冷卻介質或是冷卻水係以循環於導管46以及冷卻介質路徑44的方式從冷凝器單元(未圖示)經由導管46而供給至冷卻介質路徑44。藉由調整冷卻介質溫度,可調整靜電夾36上之晶圓W溫度。再者,He氣體等熱傳導氣體係從氣體供給部(未圖示)經由供給管50而供給至晶圓W與靜電夾之間。
其次,針對在RLSA蝕刻裝置之處理容器10內產生微波電漿做出貢獻之要素、構件來說明。
平面天線55係具備有:圓盤狀介電質窗52,係由石英、 陶瓷、氧化鋁(Al2O3)、或是氮化鋁(AlN)等介電質所構成;以及,圓盤狀狹縫天線板54。介電質窗52係以密封處理容器10內部的方式安裝於處理容器10,而發揮對向於載置台12之處理容器10的天花板部之功能。狹縫天線板54係配置於介電質窗52上面之上,具有分布為同心圓狀之多數狹縫。狹縫天線板54係經由以石英、陶瓷、氧化鋁(Al2O3)、或是氮化鋁(AlN)等介電質所構成之介電質板56而以電磁方式連結於微波傳遞管線58。介電質板56可縮短傳遞於其內部之微波的波長。
微波傳遞管線58具有導波路62、導波路/同軸管變換器64、以及同軸管66,將微波產生器60所輸出之微波傳遞於狹縫天線板54。導波路62係由例如矩形狀管所形成,以TE模式將微波從微波產生器60傳遞至變換器64。
導波路62連結於同軸管66,而變換器64乃是將傳遞於導波路62內之TE模式的微波變換微傳遞於同軸管66內之TEM模式的微波。變換器64係朝下方形成尖圓錐形狀,其上部結合於導波路62,其下部結合於同軸管66之內側導體68。
同軸管66係從變換器64朝向處理容器10之上部中央做垂直向下延伸而連結於狹縫天線板54。同軸管66具有外側導體70與內側導體68。外側導體70之上端部係結合於導波路62,而朝垂直下方延伸之下端部則結合於介電質板56。內側導體68之上端部係連接於變換器64,下端部係往垂直下方延伸直到狹縫天線板54。微波在外側導體70與內側導體68之間係以TEM模式來傳遞。
從微波產生器60輸出之微波於包含導波路62、變換器64、同軸管66之微波傳遞管線58進行傳遞,於通過介電質板56之後供給於狹縫天線板54。微波係通過介電質板56往半徑 方向擴散,經由狹縫天線板54之狹縫而輻射至處理容器10內。藉此,介電質窗52正下方之氣體受到激發,而於處理容器10內產生電漿。
於介電質板56上面設有天線背板72。天線背板72係由例如鋁所構成。於天線背板72形成有和冷凝器單元(未圖示)連接之流路74。既定溫度之冷卻介質或是冷卻水係循環於流路74以及管76、78內。天線背板72發揮將介電質板56等所產生之熱加以吸收之冷卻夾套功能,將熱傳到至外部。
於此實施形態,氣體導入路徑80係以貫通同軸管66之內側導體68的方式來設置。第一氣體導入管84之一端係連接於氣體導入路徑80之上端開口部80a,另一端係連接於處理氣體供給源82。於介電質窗52中央形成有朝向處理容器10開口之氣體噴射口86。具備上述構成之第一氣體導入部88中,來自處理氣體供給源82之處理氣體係流經第一氣體導入管84以及內側導體68內之氣體導入路徑80,從氣體噴射口86朝位於下方之載置台12做噴射。處理氣體藉由排氣裝置26被拉向包圍載置台12之圓環狀排氣路徑18。於第一氣體導入管84之中途設有流量調整器90(MFC)與進行開關之閥92。
於此實施形態,除了第一氣體導入部88,另設有用以對處理容器10供給處理氣體之第二氣體導入部94。第二氣體導入部94具備有:氣體環91,係配置於處理容器10內;以及氣體供給管100,係連接於氣體環91。氣體環91形成為中空環形狀,於其內周側之側面沿著圓周方向取等角度間隔具有多數之側面噴射口92。多數之側面噴射口92係於處理容器10之電漿區域內開口。氣體供給管100係連接於氣體環91以及處理氣體供給源82。於氣體供給管100之中途設有流量調整器 102(MFC)、以及進行開關之閥104。
於第二氣體導入部94,來自處理氣體供給源82之處理氣體係經由氣體供給管100而導入氣體環91。充滿處理氣體之氣體環91之內部壓力在圓周方向上成為均勻,處理氣體從多數之側面噴射口92對處理容器10內之電漿區域均勻地朝水平方向噴射。
圖4係顯示狹縫天線板54之狹縫圖案之一例。狹縫天線板54具有以同心圓狀配置之多數的狹縫54b,54c。詳細而言,長邊方向成為正交之二種類之狹縫係以同心圓狀交互地排列。同心圓之半徑方向的間隔係依據沿半徑方向傳遞於狹縫天線板54之微波波長來決定。依據此狹縫圖案,微波係變換為具備相互正交之二個偏波成分的平面波,平面波從狹縫天線板54做幅射。以此方式構成之狹縫天線板54可有效地從天線之全區域往處理容器10內均勻地輻射微波,適合於在天線下方生成均勻穩定之電漿。以此方式構成之狹縫天線板54被稱為RLSA(Radial Line Slot Antenna)。具備其之蝕刻裝置稱為RLSA蝕刻裝置。
排氣裝置26、高頻電源30、直流電源40、開關42、微波產生器60、處理氣體供給源82、冷凝器單元(未圖示)、熱傳導氣體供給部(未圖示)等個別動作、以及全體動作係由控制部(未圖示)所控制。控制部係由例如微電腦等所構成。
當控制部接收來自後述統籌控制裝置之切換訊號之時,係依照圖2所示流程圖來切換第一蝕刻製程S1與第二蝕刻製程S3。統籌控制裝置係儲存著處理晶圓W之順序。統籌控制裝置係依照處理順序,將RLSA蝕刻裝置當作多晶矽膜蝕刻裝置使用、或是當作蝕刻氧化矽膜之裝置來使用。
藉由對RLSA蝕刻裝置之控制部組入切換功能,例如當複數程序模組之一故障之時,亦可取代故障程序模組改用RLSA蝕刻裝置。
圖5係顯示裝備有四個RLSA蝕刻裝置之半導體製造系統作為程序模組之示意圖。圖中之PM1以及PM2係多晶矽膜蝕刻用程序模組,PM3以及PM4係氧化矽膜蝕刻用程序模組。此等程序模組係以輻射狀連接於配置在中央之真空搬送模組6。於真空搬送模組6連接著真空互鎖模組7、8。
於真空互鎖模組7、8連接著大氣搬送模組T1。大氣搬送模組T1具備有加載埠L1、L2、L3,其配置有匣體(收容複數(例如25片)晶圓W)。於真空搬送模組6收容有搬送用機械人,可於真空互鎖模組7、8與程序模組PM1~PM4之間搬送晶圓W。於程序模組PM1~PM4、真空互鎖模組7、8與真空搬送模組6之間配置有閘閥G1~G6,伴隨晶圓W之搬送來開閉閘閥G1~G6。於大氣搬送模組T1收容有搬送用機械人,可於真空互鎖模組7、8與加載埠L1、L2、L3之間搬送晶圓W。於大氣搬送模組T1與真空互鎖模組7、8之間配置有閘閥G7、G8,伴隨晶圓W之搬送來開閉閘閥G7、G8。
程序模組PM1~PM4、真空互鎖模組7、8、真空搬送模組6、以及大氣搬送模組T1之動作係由附設於個別模組之控制部所控制。此等控制部係經由LAN等網路而連接於統籌控制裝置。各控制部對各模組之控制係藉由統籌控制裝置所統籌控制。統籌控制裝置係依照事先決定之處理順序來控制此等模組。例如,當蝕刻多晶矽膜之時,將收容於加載埠L1之晶圓W搬送至多晶矽膜蝕刻用程序模組PM1、PM2,而於程序模組PM1、PM2經處理之晶圓W則搬出至加載埠L1。另一方 面,當蝕刻氧化矽膜之時,將收容於加載埠L2之晶圓W搬送至氧化矽膜蝕刻用程序模組PM3、PM4,而將於程序模組PM3、PM4所處理過之晶圓W搬出至加載埠L2。
例如,當多晶矽膜蝕刻用程序模組PM1故障之時,多晶矽膜蝕刻用晶圓W之處理會變慢。此時,可藉由將氧化矽膜蝕刻用程序模組PM4切換為多晶矽膜蝕刻用程序模組來處理多晶矽膜蝕刻用晶圓W。藉此,可降低具備多晶矽膜蝕刻用晶圓W之匣體的滯留時間。
統籌控制裝置之切換訊號係以例如以下方式生成。於統籌控制裝置之監視器顯示著PM1為多晶矽膜蝕刻用程序模組。於監視器具有觸控式之開關,操作者一旦按下監視器上之開關,統籌控制裝置會感測到按下開關,而將切換訊號送往程序模組PM4。與此同時,統籌控制裝置改寫已記憶之處理順序,將預定以PM1處理之晶圓W搬送至PM4。一旦程序模組PM4之切換結束,則於統籌控制裝置之監視器顯示切換完成。此外,亦可取代操作者之開關操作,改以當統籌控制裝置感測到PM1故障之時即自動地對PM4傳輸切換訊號。
實施例1 (氧化矽膜→多晶矽膜之切換)
如以下所述,從氧化矽膜之間隔物蝕刻切換為多晶矽膜之蝕刻。然後,測定切換後多晶矽膜之蝕刻速率以及粒子產生量。
首先,氧化矽膜之間隔物的蝕刻係將處理氣體流量設定為Ar/CHF3/O2=450/50/2sccm以表2所示條件來進行。此時,以蝕刻速率不致變動的方式依據潔淨配方而於每蝕刻一片晶圓時進行潔淨處理。潔淨處理為O2乾式潔淨,係以晶圓未置 放於載置台(無晶圓之)狀態來進行。潔淨處理係以和蝕刻處理同等壓力例如20mTorr來進行。
其次,以表4所示條件進行切換處理,將附著於處理容器表面之沉積物加以去除。切換處理較各晶圓所進行之潔淨處理時間來得長。因此,可將在潔淨處理未完全去除之沉積物予以去除。此外,切換處理相較於潔淨處理可包含高處理壓力之製程。藉此,可有效地潔淨介電質窗以及處理容器上部側壁。此外,潔淨處理通常為1~2分鐘。切換處理之時間為潔淨處理之2倍以上即可,較佳為5~10倍程度。
其次,為了整備處理容器內之環境,閒置時間取例如10分鐘,之後,進行風乾處理(O2乾式潔淨,2分鐘)。然後,以表1所示條件進行多晶矽膜之蝕刻。此時,以蝕刻速率不致變動的方式依據潔淨配方在每蝕刻一片晶圓時候進行潔淨。潔淨係晶圓未載放於載置台(無晶圓)、SF6/O2乾式潔淨。
晶圓係使用以25片為1批次者。於第1批次之狹縫1以及25配置形成有多晶矽膜之晶圓,於狹縫2~23配置由裸矽所構成之仿真晶圓。然後,測定狹縫1及25之晶圓的蝕刻速率。
第1批次之蝕刻與第2批次之蝕刻間係進行不形成電漿而去除粒子之NPPC(non plasma particle cleaning)以及風乾處理(O2乾式潔淨,2分鐘)。於第2批次之狹縫1也配置形成有多晶矽膜之晶圓,測定第2批次之狹縫1之蝕刻速率以及粒子。
圖6係顯示於第1批次之狹縫1、25所配置之晶圓、以及於第2批次之狹縫1所配置之晶圓之蝕刻速率之結果。第1批次之狹縫1之蝕刻速率之平均值為2202Å/min,第1批次之狹縫25之蝕刻速率之平均值為2198Å/min。第2批次之狹縫1之蝕刻速率之平均值為2215Å/min。和過去僅進行多晶矽膜之蝕刻時之 蝕刻速率之實效值2215Å/min的差為未達±0.5%。此外,0.13μm以上之粒子數量為1個。圖6中虛線表示均勻性。可知藉由適切的切換處理,能和僅蝕刻多晶矽膜時同等地讓蝕刻速率穩定,且可減少粒子。
實施例2 (多晶矽膜→氧化矽膜之切換)
如以下所述,從多晶矽膜之蝕刻切換為氧化矽膜之間隔物蝕刻。此外,測定切換後之氧化矽膜之蝕刻速率以及粒子之產生量。
首先,以表1所示條件進行多晶矽膜之蝕刻。以蝕刻速率不致變動的方式依據潔淨配方,每蝕刻一片晶圓之時進行潔淨處理。潔淨處理係晶圓未載放於載置台(無晶圓)、SF6/O2乾式潔淨。潔淨處理係以和蝕刻處理同等壓力例如20mTorr來進行。
其次,以表3所示條件進行切換處理,而將附著於處理容器表面之沉積物去除。切換處理較各晶圓所進行之潔淨處理的時間來得長。因此,可將於潔淨處理未完全去除之沉積物予以去除。此外,切換處理相較於潔淨處理可包含高處理壓力之製程。藉此,可有效地潔淨介電質窗以及處理容器上部側壁。此外,潔淨處理通常為1~2分鐘。切換處理之潔淨時間為各晶圓所進行之潔淨時間的2倍以上即可,較佳為5~10倍程度。
其次,將切換處理之潔淨所使用之SF6排出,進行用以整備處理容器內之環境之風乾處理(O2乾式潔淨,300mT、5min+20mT、5min)。此外,氧化矽膜之蝕刻係以表2所示條件來進行。此時,以蝕刻速率不致變動的方式依據潔淨配方, 於每蝕刻一片晶圓之時進行潔淨。潔淨係晶圓未載放於載置台(無晶圓)、O2乾式潔淨。
晶圓係使用以25片為1批次者。於第1批次之狹縫1~5、10、15、25配置形成有氧化矽膜之晶圓,於剩餘狹縫配置形成有氧化矽膜之仿真晶圓。然後,測定狹縫1~5、10、15、25之晶圓之蝕刻速率。
於第1批次之蝕刻與第2批次之蝕刻之間係進行不形成電漿而去除粒子之NPPC(non plasma particle cleaning)以及風乾處理(O2乾式潔淨,300mT、5min+20mT、5min)。於第2批次之狹縫1、15、25也配置形成有氧化矽膜之晶圓,於剩餘之狹縫配置形成有氧化矽膜之仿真晶圓。測定第2批次之狹縫1之蝕刻速率以及粒子。第三批次也和第2批次同樣地蝕刻。
圖7係顯示測定結果。第1批次之狹縫1之晶圓之蝕刻速率之平均值為524Å/min,狹縫5之晶圓之蝕刻速率之平均值為532Å/min。第2批次以及第3批次之氧化矽膜之蝕刻速率之平均值為531Å/min,變動率為±1.3%。蝕刻速率之最小值為525Å/min,最大值為539Å/min。於第1批次結束時點之0.13μm以上的粒子數量為14個,於第2批次結束時點之粒子數量為4個。藉由切換處理,即使於第1批次之時也能和第2批次、第3批次同等地使得蝕刻速率穩定化。欲使得蝕刻速率更為穩定化之情況,只要將到第1批次之第4片為止當作對於仿真晶圓之處理,第5片以後則當作對於實際製品之晶圓之處理即可。此外,於通常之蝕刻處理狀態所容許之粒子數量為未達40個。
實施例3 (蝕刻晶圓上之多層膜之時的切換)
於實施例3,使用積層有多層膜(包含氧化矽膜以及多晶 矽膜)之晶圓,從蝕刻晶圓上之氧化矽膜之製程(第二蝕刻製程)移往蝕刻晶圓上之多晶矽膜之製程(第一蝕刻製程)之間,進行切換處理(第二切換處理)。此切換處理係於晶圓載放於載置台之狀態下,將含氧潔淨氣體導入處理容器內,使得潔淨氣體電漿化將沉積於晶圓上以及處理容器內之C、CF等反應產物予以去除。C、CF等反應產物係起因於蝕刻晶圓上氧化矽膜之製程(第二蝕刻製程)所產生者。
此外,於實施例3,從蝕刻晶圓上之多晶矽膜之製程(第一蝕刻製程)移往蝕刻晶圓上之氮化矽膜之製程(第二蝕刻製程)之間,進行切換處理(第一切換處理)。此切換處理係於晶圓置放於載置台之狀態下,對處理容器內導入含氟潔淨氣體,使得潔淨氣體電漿化將沉積於晶圓上以及處理容器內之SiBrO、SiClO等反應產物予以去除。SiBrO、SiClO等反應產物係起因於第一蝕刻製程所產生者。
圖8係顯示進行第一以及第二蝕刻製程、以及第一以及第二切換製程之雙重圖案化形成方法之製程圖。第一以及第二蝕刻製程、以及第一以及第二切換製程係於RLSA蝕刻裝置內進行。
如圖8(A)所示般,於矽等所構成之晶圓W上依序積層出氮化矽膜111、多晶矽膜112、以及抗反射層113(BARC)。氮化矽膜111以及多晶矽膜112係以例如化學氣相沉積(CVD)所形成。於抗反射層113表面塗布ArF所構成之光阻。藉由曝光而於光阻轉印出遮罩圖案來形成潛像。曝光後之光阻被進行顯影處理。顯影後於抗反射層113表面形成阻劑圖案114a。阻劑圖案114a係形成為例如線/間距圖案。阻劑圖案114a係形成為線寬:線間之間隔=1:3。抗反射膜113係以阻劑圖案114a 為遮罩受到蝕刻。
其次,如圖8(B)所示般,以阻劑圖案114a為遮罩來蝕刻多晶矽膜112,將多晶矽膜112形成為和阻劑圖案114a為同一圖案(例如線/間距圖案112a)。線/間距圖案112a係形成為線寬:線間之間隔=1:3。
其次,如圖8(C)所示般,於線/間距圖案112a上形成膜厚固定(膜厚一定)的氧化矽膜115。氧化矽膜115係例如使用TEOS氣體作為原料氣體而利用化學氣相沉積(CVD)來形成。
氧化矽膜115係於線/間距圖案112a之上面(亦即線112a之上面、線112a之左右側壁、以及線112a間之氮化矽膜111之上面)形成。於線112a之側壁所形成之氧化矽膜115之厚度係和線112a之寬度一致。相鄰線112a間之間隔為線112a之寬度的3倍,故於相鄰線112a之側壁所形成之氧化矽膜115之間會空出相當於線112a寬度之寬度的空間120。也可取代氧化矽膜115改用氮化矽膜等絕緣膜。
其次,如圖8(D)所示般,為了於線112a之側壁形成由氧化矽膜115所構成之間隔物115a,乃對於線112a之上面以及線112a間之氮化矽膜111之上面所形成之氧化矽膜115進行蝕刻。
對RLSA蝕刻裝置之處理容器例如導入作為電漿激發用氣體之Ar、作為蝕刻氣體之CHF3氣體、用以強化間隔物115a之O2氣體。使得此等氣體電漿化來蝕刻氧化矽膜115。於蝕刻結束時,於處理容器119表面沉積源自CF系氣體之沉積物116。
此外,於圖8中,處理容器119僅顯示於圖8(D)~(F),圖8(A)~(C)則予以省略。
其次,以表5所示條件進行切換處理。藉由此切換處理,來將附著於處理容器119表面之沉積物116加以去除。對處理容器導入作為潔淨氣體之O2氣體、以及作為電漿激發用氣體之Ar。亦可於O2氣體混合CO以及/或是CO2。Ar氣體係基於電漿起火而導入處理容器。起火後僅作為潔淨氣體之O2氣體導入處理容器、或是於O2氣體混合有Ar氣體之氣體導入處理容器。若使得O2氣體電漿化,經電漿化之O2將沉積於處理容器119表面之C、CF等沉積物116以CO等形式來氧化去除。
切換處理係著眼於將沉積於處理容器119表面之沉積物116加以去除,但如表5所示般藉由調整條件也可將晶圓W表面、亦即氮化矽膜111以及線112a表面所附著之沉積物116加以去除。圖8(E)係顯示以切換處理來去除了沉積物116之狀態。
如表5所示般,切換處理係在處理容器之載置台未施加偏壓(無偏壓)狀態下、且處理容器內之壓力為100mT以上300mT以下之高壓下進行。可實質上不對基板施加RF偏壓而讓基板不受到處理。也可施加實質上不會對基板造成影響之範圍的RF偏壓。
其次,如圖8(F)所示般,僅蝕刻去除由多晶矽所構成之線112a。由於線112a上之沉積物116被去除,故線112a之蝕刻 成為可能。對處理容器例如導入作為電漿激發用氣體之Ar、作為蝕刻氣體之HBr以及/或是Cl2,用以控制間隔物115a形狀之O2以及/或是CO氣體。使得此等氣體電漿化,進行多晶矽所構成之線112a之蝕刻。若進行線112a之蝕刻,可形成阻劑圖案114a之倍數的間隔物115a。
若使用含鹵素之蝕刻氣體來蝕刻多晶矽所構成之線112a,則於處理容器119表面沉積蝕刻氣體與多晶矽膜所得反應產物之SiBrO、SiClO等沉積物117。
其次,進行用以去除沉積物117之切換處理。對處理容器導入例如作為電漿激發用氣體之Ar、作為潔淨氣體之SF6以及O2。潔淨氣體被電漿化,將處理容器119表面所沉積之沉積物117去除。
切換處理係著眼於將處理容器119表面所沉積之沉積物117加以去除,但也可藉由調整條件而將晶圓W表面、亦即間隔物115a表面以及氮化矽膜111表面所附著之沉積物117也去除。
其次,如圖8(G)所示般,若以氧化矽膜115之間隔物115a為遮罩來蝕刻氮化矽膜111,則形成氮化矽膜111之遮罩圖案111a。由於氮化矽膜111上之沉積物117被去除,故氮化矽膜111之蝕刻成為可能。於蝕刻氮化矽膜111之際,對處理容器導入作為電漿激發用氣體之Ar、作為蝕刻氣體之CHF3氣體。使得此等氣體電漿化來蝕刻氮化矽膜111。經過以上製程,於晶圓W上形成雙重圖案。
以下,說明使得含O2氣體之潔淨氣體電漿化之切換處理的條件之所以特定為表5之理由。
圖9係顯示於不同壓力下之KrF光阻之蝕刻速率之實驗 結果。此實驗中,切換處理(以下稱為O2沖洗(flush))係於各壓力下、10秒間、將3000W之微波功率供給於KrF光阻來進行。KrF光阻由於可視為含碳之沉積物,而可知O2沖洗之條件與蝕刻速率之關係。於圖9(A)~(D),橫軸單位為mm,縱軸單位為Å。橫軸之0表示基板W中心。顯示了基板W上之X軸、Y軸、V軸、W軸之蝕刻速率。依據圖9(A),當壓力為20mT之時,蝕刻速率在10秒間為114.0nm,保持高數值。蝕刻速率愈高,於底層恐會產生凹部(凹陷),故必須降低蝕刻速率。
依據圖9(B),當壓力為60mT之時,蝕刻速率在10秒間為87.7nm,尚保持在高數值。由於壓力為60mT之時之KrF光阻之蝕刻速率尚為高數值,為了進一步降低蝕刻速率,O2沖洗必須以高於60mT之壓力來進行。
依據圖9(C),壓力為100mT之時,蝕刻速率在10秒間為39.7nm,成為低數值。為了使得蝕刻速率低於39.7nm/10sec,O2沖洗以於100mT以上進行為所希望者。依據圖9(D),於200mT之時,蝕刻速率在10秒間為20.5nm,成為更低數值。由於相較於100mT之時可降低蝕刻速率,故O2沖洗能以200mT來進行。
圖10係顯示使得微波功率變化時之KrF光阻之蝕刻速率之實驗結果。O2沖洗係於100mT之壓力下、5秒間,將1500W、2000W、3000W之各微波功率供給於KrF光阻來進行。
依據圖10(A),於1500W之時,蝕刻速率在2秒間為9.3nm,成為低數值。依據圖10(B),於2000W之時,蝕刻速率在2秒間為12.6nm,雖變得略高但仍保持在低數值。依據圖10(C),於3000W之時,蝕刻速率在2秒間為24.2nm,成為2000W之時的倍數之高數值。為了降低蝕刻速率,微波功率 設定在2000W為所希望者。微波功率為1500W之時可更為降低蝕刻速率,故可設定於1500W。
此外,本發明可考慮上述揭示而進行各種修正、變化。關於具體的實施樣態,可在不脫離本發明範圍的範圍進行各種變形、變更。
於本實施形態,基於測定目的而有閒置時間以及進行風乾處理,但於實際處理中則不需要。此外,於實際處理中,為了降低切換處理所使用潔淨氣體之影響,亦可設置閒置與風乾處理。
此外,於本實施形態,雖進行了無晶圓之乾式潔淨,但不限定於此,也可進行使用仿真晶圓之乾式潔淨。於此情況,雖搬送仿真晶圓需要時間,但可抑制對載置台12造成之損傷。
此外,於本實施形態,雖於每蝕刻一片晶圓時進行潔淨處理,但不限定於此,例如可於每蝕刻5片晶圓時進行1次的潔淨處理。此外,也可不進行潔淨處理。
此外,於本實施形態,雖分別進行了多晶矽膜蝕刻處理與氧化膜蝕刻處理,但不限定於此,也可適用於在多晶矽膜蝕刻處理後進行氧化膜蝕刻處理之製程、或是於氧化膜蝕刻處理後進行多晶矽膜蝕刻處理之製程。
此外,於本實施形態,由於無濕式維修、長時間運轉複數片之仿真晶圓,而可縮減濕式維修所需時間、運轉所需仿真基板。
例如絕緣膜亦可取代氧化矽膜改為蝕刻氮化矽膜。
本說明書係基於2011年7月13日提出申請之日本特願2011-155171。其內容全部援引於此。
22‧‧‧多晶矽膜(含矽之膜)
2a‧‧‧閘極電極
5‧‧‧氧化矽膜(絕緣膜)
5a‧‧‧間隔物
10‧‧‧處理容器
54‧‧‧狹縫天線板
7,8‧‧‧真空互鎖模組
6‧‧‧真空搬送模組
PM1~PM4‧‧‧程序模組
W‧‧‧晶圓(基板)
S1‧‧‧第一蝕刻製程
S2‧‧‧第一切換處理製程
S3‧‧‧第二蝕刻製程
S4‧‧‧第二切換處理製程
圖1係顯示本發明之一實施形態之蝕刻方法之示意圖。
圖2係顯示本發明之第一實施形態之蝕刻方法之製程圖。
圖3係顯示RLSA蝕刻裝置之概略截面圖。
圖4係顯示狹縫天線板之狹縫圖案一例之俯視圖。
圖5係裝備四個RLSA蝕刻裝置之半導體製造系統之示意圖。
圖6係顯示本發明之第一實施例之實驗結果之圖。
圖7係顯示本發明之第二實施例之實驗結果之圖。
圖8係顯示本發明之第三實施例之雙重圖案化之製程圖。
圖9係顯示於不同壓力下之KrF光阻之蝕刻速率之實驗結果之圖。
圖10係顯示於不同微波功率下之KrF光阻之蝕刻速率之實驗結果之圖。
S1‧‧‧第一蝕刻
S2‧‧‧第一切換處理
S3‧‧‧第二蝕刻
S4‧‧‧第二切換處理

Claims (12)

  1. 一種蝕刻方法,係具備有:第一蝕刻製程,係對處理容器導入第一處理氣體,使得該第一處理氣體電漿化來將第一基板上之膜加以蝕刻;以及第二蝕刻製程,係對該處理容器導入和該第一處理氣體為不同氣體種類之第二處理氣體,使得該第二處理氣體電漿化來將和該膜為不同膜種類之第二基板上之膜加以蝕刻;於同一該處理容器內切換該第一蝕刻製程與該第二蝕刻製程;進行第一切換處理製程,係從該第一蝕刻製程移往該第二蝕刻製程之間,對該處理容器導入潔淨氣體,並使得潔淨氣體電漿化來將該第一蝕刻製程中沉積於該處理容器內之反應產物加以去除;以及/或是進行第二切換處理製程,係從該第二蝕刻製程移往該第一蝕刻製程之間,對該處理容器導入潔淨氣體,使得潔淨氣體電漿化來將該第二蝕刻製程中沉積於該處理容器內之反應產物加以去除。
  2. 如申請專利範圍第1項之蝕刻方法,其中於該第一蝕刻製程中,對該處理容器導入含鹵素之該第一處理氣體,使得該第一處理氣體電漿化來將形成於基板之含矽膜加以蝕刻;於該第二蝕刻製程中,對該處理容器導入含碳以及氟之該第二處理氣體,使得該第二處理氣體電漿化來將形成於基板之絕緣膜加以蝕刻。
  3. 如申請專利範圍第1或2項之蝕刻方法,其中於該第一切換處理製程中,係對該處理容器導入含氟之潔淨氣體。
  4. 如申請專利範圍第1至3項中任一項之蝕刻方法,其中於該第二切換處理製程中,係對該處理容器導入含氧之潔淨 氣體。
  5. 如申請專利範圍第1至4項中任一項之蝕刻方法,其中該第一切換處理製程以及該第二切換處理製程之至少一者係具有:高壓處理製程,係使得該處理容器內成為高壓後使得該潔淨氣體電漿化;以及低壓處理製程,係使得該處理容器內成為低壓後使得該潔淨氣體電漿化。
  6. 如申請專利範圍第1至5項中任一項之蝕刻方法,係具備有對第一蝕刻製程之第一潔淨處理製程以及/或是對第二蝕刻製程之第二潔淨處理製程;該第一切換處理製程以及/或是該第二切換處理製程係包含有比第一潔淨處理製程以及/或是第二潔淨處理製程來得高壓力之處理。
  7. 如申請專利範圍第1至6項中任一項之蝕刻方法,其中該第一以及該第二蝕刻製程、以及該第一以及該第二切換處理製程中,為了激發電漿而使用RLSA(Radial Line Slot Antenna)將微波導入該處理容器。
  8. 如申請專利範圍第1至7項中任一項之蝕刻方法,其中該第一蝕刻製程係用以於基板上形成閘極電極之蝕刻;該第二蝕刻製程係用以於基板上之閘極電極側壁形成間隔物之蝕刻。
  9. 一種蝕刻方法,係具備有:第一蝕刻製程,係對處理容器導入第一處理氣體,使得該第一處理氣體電漿化來將基板上之膜加以蝕刻;以及第二蝕刻製程,係對該處理容器導入和該第一處理氣體 為不同氣體種類之第二處理氣體,使得該第二處理氣體電漿化來將和該膜為不同膜種類之基板上之膜加以蝕刻;於同一該處理容器內切換該第一蝕刻製程與該第二蝕刻製程;進行第一切換處理製程,係從該第一蝕刻製程移往該第二蝕刻製程之間,對該處理容器導入潔淨氣體,並使得潔淨氣體電漿化來將該第一蝕刻製程中沉積於該處理容器內之反應產物加以去除;以及/或是進行第二切換處理製程,係從該第二蝕刻製程移往該第一蝕刻製程之間,對該處理容器導入潔淨氣體,使得潔淨氣體電漿化來將該第二蝕刻製程中沉積於該處理容器內之反應產物加以去除。
  10. 如申請專利範圍第9項之蝕刻方法,其中於該第一蝕刻製程中,對該處理容器導入含鹵素之該第一處理氣體,使得該第一處理氣體電漿化來將形成於基板之含矽膜加以蝕刻;於該第二蝕刻製程中,對該處理容器導入含碳以及氟之該第二處理氣體,使得該第二處理氣體電漿化來將形成於基板之絕緣膜加以蝕刻;從該第二蝕刻製程移往該第一蝕刻製程之間的該第二切換處理製程中,對該處理容器導入含氧之潔淨氣體,使得潔淨氣體電漿化來將於該第二蝕刻製程中沉積於基板上以及該處理容器內之反應產物加以去除。
  11. 一種蝕刻裝置,係具備有控制部,此控制部係令對處理容器導入第一處理氣體而使得該第一處理氣體電漿化來將基板上之膜加以蝕刻之第一蝕刻、以及對該處理容器導入和 該第一處理氣體為不同氣體種類之第二處理氣體而使得該第二處理氣體電漿化來將和該膜為不同膜種類之基板上之膜加以蝕刻之第二蝕刻在同一該處理容器內進行切換;從該第一蝕刻移往該第二蝕刻之間,對該處理容器導入潔淨氣體,並使得潔淨氣體電漿化來將該第一蝕刻中沉積於該處理容器內之反應產物加以去除;從該第二蝕刻移往該第一蝕刻之間,對該處理容器導入潔淨氣體,使得潔淨氣體電漿化來將該第二蝕刻中沉積於該處理容器內之反應產物加以去除。
  12. 一種半導體製造系統,係具備有:搬入模組,係收容基板;複數程序模組,係包含有如申請專利範圍第11項之蝕刻裝置,對基板施以處理;搬出模組,係收容經過處理之基板;搬送模組,係於該搬入模組、該複數程序模組以及該搬出模組間搬送基板;以及統籌控制裝置,係對該搬入模組、該複數程序模組、該搬出模組以及該搬送模組進行統籌控制;該搬送模組係將收容於該搬入模組之基板搬送至該程序模組,並將由該程序模組所處理過之基板搬送至該搬出模組;該統籌控制裝置係於操作者操作切換開關之時、或是感測到該複數程序模組其中一者所發生之障礙時,對該蝕刻裝置發送切換訊號;該蝕刻裝置係具備有控制部,該控制部於接收到來自該統籌控制裝置之切換訊號時,切換該第一蝕刻與該第二蝕刻。
TW101125101A 2011-07-13 2012-07-12 Etching method and etching device TWI518217B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011155171 2011-07-13

Publications (2)

Publication Number Publication Date
TW201323674A true TW201323674A (zh) 2013-06-16
TWI518217B TWI518217B (zh) 2016-01-21

Family

ID=47506157

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101125101A TWI518217B (zh) 2011-07-13 2012-07-12 Etching method and etching device

Country Status (5)

Country Link
US (1) US9218983B2 (zh)
JP (1) JP6059657B2 (zh)
KR (1) KR101903215B1 (zh)
TW (1) TWI518217B (zh)
WO (1) WO2013008878A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI787239B (zh) * 2017-03-03 2022-12-21 日商東京威力科創股份有限公司 有機材料的蝕刻方法及設備
TWI830129B (zh) * 2017-05-11 2024-01-21 日商東京威力科創股份有限公司 蝕刻裝置及蝕刻方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015018876A (ja) * 2013-07-09 2015-01-29 株式会社アルバック 反応装置のコンディショニング方法
US9966312B2 (en) * 2015-08-25 2018-05-08 Tokyo Electron Limited Method for etching a silicon-containing substrate
JP2017045849A (ja) * 2015-08-26 2017-03-02 東京エレクトロン株式会社 シーズニング方法およびエッチング方法
KR102582762B1 (ko) * 2017-05-11 2023-09-25 주성엔지니어링(주) 기판 처리 방법 및 그를 이용한 유기 발광 소자 제조 방법
JP2020017569A (ja) * 2018-07-23 2020-01-30 東京エレクトロン株式会社 エッチング方法及びエッチング装置
JP7072477B2 (ja) 2018-09-20 2022-05-20 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置
JP7403314B2 (ja) * 2019-12-26 2023-12-22 東京エレクトロン株式会社 エッチング方法及びエッチング装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05291213A (ja) 1992-04-09 1993-11-05 Fujitsu Ltd 半導体製造装置の清浄方法
KR100293830B1 (ko) * 1992-06-22 2001-09-17 리차드 에이치. 로브그렌 플라즈마 처리 쳄버내의 잔류물 제거를 위한 플라즈마 정결방법
JP3175117B2 (ja) 1993-05-24 2001-06-11 東京エレクトロン株式会社 ドライクリーニング方法
JPH10280151A (ja) * 1997-04-08 1998-10-20 Fujitsu Ltd Cvd装置のクリーニング方法
JP2000003905A (ja) * 1998-06-16 2000-01-07 Hitachi Ltd エッチング装置および半導体装置の製造方法
JP2003077900A (ja) * 2001-09-06 2003-03-14 Hitachi Ltd 半導体装置の製造方法
JP2004221313A (ja) * 2003-01-15 2004-08-05 Kawasaki Microelectronics Kk 半導体製造工程の管理方法および半導体製造ラインの管理システム
US8267632B2 (en) * 2003-11-10 2012-09-18 Brooks Automation, Inc. Semiconductor manufacturing process modules
US20050269294A1 (en) * 2004-06-08 2005-12-08 Tokyo Electron Limited Etching method
JP4749683B2 (ja) 2004-06-08 2011-08-17 東京エレクトロン株式会社 エッチング方法
JP5160302B2 (ja) * 2008-05-19 2013-03-13 株式会社東芝 半導体装置の製造方法
JP5396745B2 (ja) * 2008-05-23 2014-01-22 東京エレクトロン株式会社 プラズマ処理装置
JP2010118549A (ja) 2008-11-13 2010-05-27 Tokyo Electron Ltd プラズマエッチング方法及びプラズマエッチング装置
JP2010056574A (ja) * 2009-12-07 2010-03-11 Nec Electronics Corp 半導体装置の製造方法
JP2010093293A (ja) * 2010-01-14 2010-04-22 Canon Anelva Corp 絶縁膜エッチング装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI787239B (zh) * 2017-03-03 2022-12-21 日商東京威力科創股份有限公司 有機材料的蝕刻方法及設備
TWI830129B (zh) * 2017-05-11 2024-01-21 日商東京威力科創股份有限公司 蝕刻裝置及蝕刻方法

Also Published As

Publication number Publication date
US9218983B2 (en) 2015-12-22
TWI518217B (zh) 2016-01-21
KR20140051900A (ko) 2014-05-02
KR101903215B1 (ko) 2018-10-01
US20140308815A1 (en) 2014-10-16
JPWO2013008878A1 (ja) 2015-02-23
JP6059657B2 (ja) 2017-01-11
WO2013008878A1 (ja) 2013-01-17

Similar Documents

Publication Publication Date Title
TWI518217B (zh) Etching method and etching device
JP6646978B2 (ja) 高アスペクト比構造におけるコンタクト洗浄
KR100789007B1 (ko) 기판 처리 장치, 기판 처리 방법 및 기억 매체
US8298957B2 (en) Plasma etchimg method and plasma etching apparatus
JP5241499B2 (ja) プラズマクリーニング方法、プラズマcvd方法、およびプラズマ処理装置
CN104882360B (zh) 等离子体处理装置的清洁方法
TWI709996B (zh) 被處理體之處理方法
KR101393185B1 (ko) 패턴 형성 방법 및 반도체 장치의 제조 방법
TWI766907B (zh) 電漿處理裝置及電漿處理方法
US20080314408A1 (en) Plasma etching apparatus and chamber cleaning method using the same
KR20180018824A (ko) 조정 가능한 원격 해리
KR102538188B1 (ko) 플라즈마 처리 장치의 세정 방법
US10553409B2 (en) Method of cleaning plasma processing apparatus
US20230335409A1 (en) Substrate processing method and substrate processing apparatus
WO2006120843A1 (ja) プラズマクリーニング方法、成膜方法およびプラズマ処理装置
WO2024058135A1 (ja) 基板処理方法及び基板処理システム
US20230130652A1 (en) Substrate treating method and chamber cleaning method
WO2024024919A1 (ja) 基板処理方法及び基板処理システム
WO2024024373A1 (ja) 基板処理方法及び基板処理システム
KR20220029478A (ko) 기판 처리 방법 및 플라즈마 처리 장치
JP2022039910A (ja) 基板処理方法及びプラズマ処理装置
JPH04364731A (ja) エッチング方法