KR101393185B1 - 패턴 형성 방법 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

기판 상의 피처리막을 에칭할 때의 마스크가 되는 정해진 패턴을 형성하는 패턴 형성 방법은, 기판의 피처리막 상에 유기막의 패턴을 형성하는 유기막 패턴 형성 공정과, 그 후, 상기 유기막의 패턴 상에 실리콘 질화막을 성막하는 성막 공정과, 그 후, 상기 실리콘 질화막이 상기 유기막의 패턴의 측벽부에만 남도록 이 실리콘 질화막을 에칭한 후, 상기 유기막의 패턴을 제거하고, 기판의 피처리막 상에 상기 실리콘 질화막의 상기 정해진 패턴을 형성하는 실리콘 질화막 패턴 형성 공정을 포함한다. 상기 성막 공정은, 기판의 온도를 100℃ 이하로 유지한 상태에서, 처리 가스를 여기시켜 플라즈마를 생성하고, 이 플라즈마에 의한 플라즈마 처리를 수행하여, 100 ㎫ 이하의 막 스트레스를 갖는 실리콘 질화막을 형성한다.

Description

패턴 형성 방법 및 반도체 장치의 제조 방법{PATTERN-FORMING METHOD AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 기판의 피처리막 상에 정해진 패턴을 형성하는 패턴 형성 방법 및 반도체 장치의 제조 방법에 관한 것이다.
예컨대 반도체 장치의 제조 공정에서는, 예컨대 반도체 웨이퍼(이하, 「웨이퍼」라고 함) 상에 레지스트액을 도포하여 레지스트막을 형성하는 레지스트 도포 처리, 이 레지스트막에 정해진 패턴을 노광하는 노광 처리, 노광된 레지스트막을 현상하는 현상 처리 등을 순차로 수행하는 포토리소그래피 처리가 행해져, 웨이퍼 상에 정해진 레지스트 패턴이 형성된다. 그리고, 이 레지스트 패턴을 마스크로 하여, 웨이퍼 상의 피처리막의 에칭 처리가 행해지고, 그 후 레지스트막의 제거 처리 등이 행해져, 피처리막에 정해진 패턴이 형성된다.
전술한 피처리막의 패턴을 형성할 때에는, 반도체 장치의 추가적인 고집적화를 도모하기 위해, 최근, 그 피처리막의 패턴의 미세화가 요구되고 있다. 이 때문에, 예컨대 노광 처리에 이용되는 광을 단파장화하는 것 등이 진행되고 있지만, 기술적, 비용적인 한계로부터, 예컨대 수 나노미터 오더의 미세한 피처리막의 패턴을 형성하는 것이 곤란한 상황에 있다.
그래서, 예컨대 실리콘 산화막(SiO2막) 등을 희생막으로서 사용하고, 레지스트 패턴의 양측 측벽 부분에 마스크를 형성하여 사용하는, 소위 더블 패터닝 중 하나인 SWT(Side Wall Transfer)법을 이용하는 것이 제안되어 있다. SWT법은 최초에 포토리소그래피 처리를 수행하여 웨이퍼 상에 형성된 레지스트 패턴보다 미세한 피치로 피처리막을 패터닝하는 것이다. 즉, 이 방법에서는, 우선 예컨대 300℃ 이하 정도의 온도 환경 하에서 레지스트 패턴 상에 실리콘 산화막을 성막하고, 이 실리콘 산화막이 레지스트 패턴의 측벽부에만 남도록 이 실리콘 산화막을 에칭한다. 그 후, 레지스트 패턴을 제거하며, 웨이퍼의 피처리막 상에 실리콘 산화막 패턴을 형성한다. 이렇게 해서 형성된 미세한 실리콘 산화막의 패턴을 마스크로 하여 피처리막을 에칭해서, 웨이퍼 상에 미세한 피처리막의 패턴을 형성한다(특허문헌 1).
일본 특허 공개 제2009-99938호 공보
그러나, 특허문헌 1에 기재된 방법을 이용하여 실리콘 산화막을 성막하면, 이 실리콘 산화막의 막 스트레스가 높아진다(예컨대 수백 ㎫가 됨). 그렇게 하면, 실리콘 산화막을 에칭하여 그 실리콘 산화막이 레지스트 패턴의 측벽부에만 남도록 하였을 때에, 실리콘 산화막의 막 스트레스에 의해 레지스트 패턴이 변형되는 경우가 있다. 또한, 그 후 레지스트 패턴을 제거할 때에, 실리콘 산화막이 정해진 형상을 유지할 수 없어 붕괴되는 경우가 있다. 따라서, 실리콘 산화막을 정해진 패턴으로 형성할 수 없어, 웨이퍼 상에 미세한 피처리막의 패턴을 만들 수 없다.
또한, 레지스트 패턴은 유기 재료로 이루어지기 때문에, 웨이퍼의 온도가 약 100℃ 이상의 고온이 되면 그 레지스트 패턴이 손상을 입을 우려가 있다. 특허문헌 1에 기재된 방법에서는, 예컨대 300℃ 이하 정도의 온도 환경 하에서 레지스트 패턴 상에 실리콘 산화막을 성막하기 때문에, 레지스트 패턴이 붕괴되는 등의 손상을 입을 우려가 있다. 그렇게 되면, 실리콘 산화막을 정해진 패턴으로 형성할 수 없다.
또한, 피처리막을 에칭할 때의 마스크로서 실리콘 산화막을 이용한 경우, 피처리막에 실리콘 산화막을 이용할 수 없고, 또한 실리콘 산화막 이외의 막과의 선택비도 낮은 경우가 많다. 따라서, 이 경우, 피처리막으로서 이용되는 막이 한정되어 버린다.
본 발명은 이러한 점을 감안하여 이루어진 것으로, 기판의 온도가 100℃ 이하인 저온 환경 하에서, 기판 상의 피처리막을 에칭할 때의 마스크를 정해진 패턴으로 적절하게 형성하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명은 기판 상의 피처리막을 에칭할 때의 마스크가 되는 정해진 패턴을 형성하는 패턴 형성 방법으로서, 기판의 피처리막 상에 유기막의 패턴을 형성하는 유기막 패턴 형성 공정과, 그 후, 상기 유기막의 패턴 상에 실리콘 질화막을 성막하는 성막 공정과, 그 후, 상기 실리콘 질화막이 상기 유기막의 패턴의 측벽부에만 남도록 이 실리콘 질화막을 에칭한 후, 상기 유기막의 패턴을 제거하고, 기판의 피처리막 상에 상기 실리콘 질화막의 상기 정해진 패턴을 형성하는 실리콘 질화막 패턴 형성 공정을 포함하고, 상기 성막 공정은, 기판의 온도를 100℃ 이하로 유지한 상태에서, 처리 가스를 여기시켜 플라즈마를 생성하며, 이 플라즈마에 의한 플라즈마 처리를 수행하여, 100 ㎫ 이하의 막 스트레스를 갖는 실리콘 질화막을 형성한다.
본 발명에 따르면, 성막 공정에서, 기판의 온도가 100℃ 이하의 저온도로 유지된 상태에서 실리콘 질화막을 형성하기 때문에, 유기막의 패턴이 손상을 입는 것을 회피할 수 있다. 또한, 실리콘 질화막은 100 ㎫ 이하의 저스트레스를 갖기 때문에, 실리콘 질화막 패턴 형성 공정에서, 유기막의 패턴이 변형되는 일이 없으며, 또한 유기막의 패턴을 제거한 후에도 실리콘 질화막은 정해진 형상을 유지할 수 있다. 따라서, 기판 상의 피처리막을 에칭할 때의 마스크가 되는 실리콘 질화막을 정해진 패턴으로 적절하게 형성할 수 있다. 더구나, 종래의 실리콘 산화막에 비해서, 실리콘 질화막은 피처리막에 대하여 높은 선택비를 갖는다. 따라서, 실리콘 질화막을 마스크로서 이용한 경우, 에칭할 수 있는 피처리막의 적용 범위가 넓다.
다른 관점에 따른 본 발명은 반도체 장치의 제조 방법으로서, 기판의 피처리막 상에 유기막의 패턴을 형성하는 유기막 패턴 형성 공정과, 그 후, 기판의 온도를 100℃ 이하로 유지한 상태에서, 처리 가스를 여기시켜 플라즈마를 생성하고, 이 플라즈마에 의한 플라즈마 처리를 수행하여, 상기 유기막의 패턴 상에 100 ㎫ 이하의 막 스트레스를 갖는 실리콘 질화막을 성막하는 성막 공정과, 그 후, 상기 실리콘 질화막이 상기 유기막의 패턴의 측벽부에만 남도록 이 실리콘 질화막을 에칭한 후, 상기 유기막의 패턴을 제거하며, 기판의 피처리막 상에 상기 실리콘 질화막의 상기 정해진 패턴을 형성하는 실리콘 질화막 패턴 형성 공정을 포함하는 패턴 형성 방법을 실행하여 기판의 피처리막 상에 상기 실리콘 질화막의 패턴을 형성한 후, 상기 실리콘 질화막의 패턴을 마스크로 하여 기판 상의 피처리막을 에칭해서, 반도체 장치를 제조한다.
본 발명에 따르면, 기판의 온도가 100℃ 이하인 저온 환경 하에서, 기판 상의 피처리막을 에칭할 때의 마스크를 정해진 패턴으로 적절하게 형성할 수 있다.
도 1은 본 실시형태에 따른 패턴 형성 방법을 실시하기 위한 기판 처리 시스템의 구성을 개략적으로 나타내는 평면도이다.
도 2는 제1 처리부의 구성을 개략적으로 나타내는 평면도이다.
도 3은 제1 처리부의 구성을 개략적으로 나타내는 측면도이다.
도 4는 제1 처리부의 구성을 개략적으로 나타내는 측면도이다.
도 5는 제2 처리부의 구성을 개략적으로 나타내는 평면도이다.
도 6은 플라즈마 성막 장치의 구성을 개략적으로 나타내는 종단면도이다.
도 7은 원료 가스 공급 구조체의 평면도이다.
도 8은 플라즈마 여기용 가스 공급 구조체의 평면도이다.
도 9는 웨이퍼 처리의 각 공정을 나타내는 흐름도이다.
도 10은 웨이퍼 처리의 각 공정에서의 웨이퍼의 상태를 모식적으로 나타낸 설명도이며, (a)는 레지스트 패턴이 형성된 양태를 나타내고, (b)는 레지스트 패턴이 트리밍되어, 반사 방지막이 에칭된 양태를 나타내며, (c)는 실리콘 질화막이 성막된 양태를 나타내고, (d)는 실리콘 질화막의 패턴이 형성된 양태를 나타내고 있다.
도 11은 본 실시형태에 따른 플라즈마 성막 방법을 이용한 경우에 있어서, 수소 가스의 공급 유량과 실리콘 질화막의 웨트 에칭 레이트 간의 관계를 나타내는 그래프이다.
도 12는 본 실시형태에 따른 플라즈마 성막 방법을 이용한 경우에 있어서, 수소 가스의 공급 유량과 실리콘 질화막의 막 스트레스 간의 관계를 나타내는 그래프이다.
도 13은 본 실시형태에 따른 플라즈마 성막 방법을 이용한 경우에 있어서, 마이크로파의 파워와 실리콘 질화막의 막 스트레스 간의 관계를 나타내는 그래프이다.
도 14는 다른 실시형태에 따른 웨이퍼 처리의 각 공정에서의 웨이퍼의 상태를 모식적으로 나타낸 설명도이며, (a)는 레지스트 패턴이 형성된 양태를 나타내고, (b)는 레지스트 패턴이 트리밍되어, 반사 방지막이 에칭된 양태를 나타내며, (c)는 실리콘 질화막이 성막된 양태를 나타내고, (d)는 실리콘 질화막의 패턴이 형성된 양태를 나타내고 있다.
도 15는 다른 실시형태에 따른 제2 처리부의 구성을 개략적으로 나타내는 평면도이다.
도 16은 웨이퍼 상에 피처리막의 패턴이 형성된 양태를 나타내는 설명도이다.
이하, 본 발명의 실시형태에 대해서 도면을 참조하여 설명한다. 또한, 본 명세서 및 도면에 있어서, 실질적으로 동일한 기능 구성을 갖는 구성 요소에 대해서는, 동일한 부호를 붙임으로써 중복 설명을 생략한다. 도 1은 본 실시형태에 따른 패턴 형성 방법을 실시하기 위한 기판 처리 시스템(1)의 구성을 개략적으로 나타내는 평면도이다. 또한, 본 실시형태의 기판 처리 시스템(1)에서 처리되는 기판으로서의 웨이퍼(W) 상에는, 후술하는 바와 같이 미리 피처리막, 예컨대 폴리실리콘막이 형성되어 있다.
기판 처리 시스템(1)은 도 1에 나타내는 바와 같이, 웨이퍼(W)에 정해진 처리를 수행하는 제1 처리부(11)와 제2 처리부(12)를 갖는다. 제1 처리부(11)에서는, 웨이퍼(W) 상에 포토리소그래피 처리를 수행하고, 그 웨이퍼(W) 상에 레지스트 패턴을 형성한다. 제2 처리부(12)에서는, 웨이퍼(W)의 피처리막 상에 실리콘 질화막(SiN막)의 패턴을 형성한다.
제1 처리부(11)는 도 2에 나타내는 바와 같이, 도포 현상 처리 장치(20)와 노광 장치(21)를 갖는다. 도포 현상 처리 장치(20)는, 예컨대 외부와의 사이에서 복수매의 웨이퍼(W)를 수용한 카세트(C)가 반입 반출되는 카세트 스테이션(30)과, 포토리소그래피 처리중에 매엽식으로 정해진 처리를 실시하는 복수의 각종 처리 장치를 구비한 처리 스테이션(31)과, 처리 스테이션(31)에 인접하는 노광 장치(21)와의 사이에서 웨이퍼(W)를 전달하는 인터페이스 스테이션(32)을 일체로 접속한 구성을 갖는다.
카세트 스테이션(30)에는, 카세트 배치대(40)가 설치되어 있다. 카세트 배치대(40)에는, 복수, 예컨대 4개의 카세트 배치부(41)가 설치되어 있다. 카세트 배치부(41)는 수평 방향의 X 방향(도 2에서의 상하 방향)으로 1열로 나란히 설치되어 있다. 이들 카세트 배치부(41)에는, 도포 현상 처리 장치(20)의 외부에 대하여 카세트(C)를 반입 반출할 때에, 카세트(C)를 배치할 수 있다.
카세트 스테이션(30)에는, X 방향으로 연장되는 반송로(50) 상에서 이동 가능한 웨이퍼 반송 장치(51)가 설치되어 있다. 웨이퍼 반송 장치(51)는 상하 방향 및 수직축 둘레(θ 방향)로도 이동 가능하며, 각 카세트 배치부(41) 상의 카세트(C)와, 후술하는 처리 스테이션(31)의 제3 블록(G3)의 전달 장치의 사이에서 웨이퍼(W)를 반송할 수 있다.
처리 스테이션(31)에는, 각종 장치를 구비한 복수 예컨대 4개의 블록(G1, G2, G3, G4)이 설치되어 있다. 예컨대 처리 스테이션(31)의 정면측(도 2의 X 방향의 부방향측)에는, 제1 블록(G1)이 설치되고, 처리 스테이션(31)의 배면측(도 2의 X 방향의 정방향측)에는, 제2 블록(G2)이 설치되어 있다. 또한, 처리 스테이션(31)의 카세트 스테이션(30)측(도 2의 Y 방향의 부방향측)에는, 제3 블록(G3)이 설치되고, 처리 스테이션(31)의 인터페이스 스테이션(32)측(도 2의 Y 방향의 정방향측)에는, 제4 블록(G4)이 설치되어 있다.
예컨대 제1 블록(G1)에는, 도 4에 나타내는 바와 같이, 복수의 액처리 장치, 예컨대 웨이퍼(W)를 현상 처리하는 현상 장치(60), 웨이퍼(W)의 레지스트막의 하층에 반사 방지막을 형성하는 반사 방지막 형성 장치(61), 웨이퍼(W)에 레지스트액을 도포하여 레지스트막을 형성하는 레지스트 도포 장치(62, 63)가 밑에서부터 순서대로 4단으로 중첩되어 있다.
예컨대 제1 블록(G1)의 각 장치(60 ~ 63)는 처리 시에 웨이퍼(W)를 수용하는 컵(F)을 수평 방향으로 복수개 가지며, 복수의 웨이퍼(W)를 병행하여 처리할 수 있다.
예컨대, 제2 블록(G2)에는, 도 3에 나타내는 바와 같이, 웨이퍼(W)를 열 처리하는 열 처리 장치(70)나, 웨이퍼(W)를 소수화 처리하는 어드히전 장치(71), 웨이퍼(W)의 외주부를 노광하는 주변 노광 장치(72)가 상하 방향과 수평 방향으로 나란히 설치되어 있다. 열 처리 장치(70)는 웨이퍼(W)를 배치하여 가열하는 열판과, 웨이퍼(W)를 배치하여 냉각하는 냉각판을 가지며, 가열 처리와 냉각 처리를 모두 수행할 수 있다. 또한, 열 처리 장치(70), 어드히전 장치(71) 및 주변 노광 장치(72)의 수나 배치는 임의로 선택할 수 있다.
예컨대, 제3 블록(G3)에는, 복수의 전달 장치(80, 81, 82, 83, 84, 85, 86)가 밑에서부터 순서대로 설치되어 있다. 또한, 제4 블록(G4)에는, 복수의 전달 장치(90, 91, 92)가 밑에서부터 순서대로 설치되어 있다.
도 2에 나타내는 바와 같이, 제1 블록(G1) ~ 제4 블록(G4)으로 둘러싸인 영역에는, 웨이퍼 반송 영역(D)이 형성되어 있다. 웨이퍼 반송 영역(D)에는, 예컨대 웨이퍼 반송 장치(100)가 배치되어 있다.
웨이퍼 반송 장치(100)는, 예컨대 Y 방향, X 방향, θ 방향 및 상하 방향으로 이동 가능한 반송 아암을 갖는다. 웨이퍼 반송 장치(100)는 웨이퍼 반송 영역(D) 내에서 이동하며, 주위의 제1 블록(G1), 제2 블록(G2), 제3 블록(G3) 및 제4 블록(G4) 내의 정해진 장치에 웨이퍼(W)를 반송할 수 있다.
웨이퍼 반송 장치(100)는, 예컨대 도 3에 나타내는 바와 같이 상하로 복수대 배치되며, 예컨대 각 블록(G1 ~ G4)의 대략 같은 높이의 정해진 장치에 웨이퍼(W)를 반송할 수 있다.
또한, 웨이퍼 반송 영역(D)에는, 제3 블록(G3)과 제4 블록(G4)의 사이에서 직선적으로 웨이퍼(W)를 반송하는 셔틀 반송 장치(110)가 설치되어 있다.
셔틀 반송 장치(110)는, 예컨대 Y 방향으로 직선적으로 이동 가능하게 되어 있다. 셔틀 반송 장치(110)는 웨이퍼(W)를 지지한 상태에서 Y 방향으로 이동하며, 제3 블록(G3)의 전달 장치(82)와 제4 블록(G4)의 전달 장치(92)의 사이에서 웨이퍼(W)를 반송할 수 있다.
도 2에 나타내는 바와 같이, 제3 블록(G3)의 X 방향의 정방향측의 옆에는, 웨이퍼 반송 장치(120)가 설치되어 있다. 웨이퍼 반송 장치(120)는, 예컨대 X방향, θ 방향 및 상하 방향으로 이동 가능한 반송 아암을 갖는다. 웨이퍼 반송 장치(120)는 웨이퍼(W)를 지지한 상태에서 상하로 이동하며, 제3 블록(G3) 내의 각 전달 장치에 웨이퍼(W)를 반송할 수 있다.
인터페이스 스테이션(32)에는, 웨이퍼 반송 장치(130)와 전달 장치(131)가 설치되어 있다. 웨이퍼 반송 장치(130)는, 예컨대 Y 방향, θ 방향 및 상하 방향으로 이동 가능한 반송 아암을 갖는다. 웨이퍼 반송 장치(130)는, 예컨대 반송 아암에 웨이퍼(W)를 지지하여, 제4 블록(G4) 내의 각 전달 장치와 전달 장치(131)에 웨이퍼(W)를 반송할 수 있다.
제2 처리부(12)는 도 5에 나타내는 바와 같이, 제2 처리부(12)에 대해 웨이퍼(W)을 반입 반출하는 카세트 스테이션(200)과, 웨이퍼(W)를 반송하는 공통 반송부(201)와, 웨이퍼(W)에 정해진 처리를 수행하는 에칭 장치(202), 플라즈마 성막 장치(203), 에칭 장치(204), 애싱 장치(205)를 갖는다.
카세트 스테이션(200)은 웨이퍼(W)를 반송하는 웨이퍼 반송 기구(210)가 내부에 설치된 반송실(211)을 갖는다. 웨이퍼 반송 기구(210)는 웨이퍼(W)를 대략 수평으로 유지하는 2개의 반송 아암(210a, 210b)을 가지며, 이들 반송 아암(210a, 210b) 중 어느 하나에 의해 웨이퍼(W)를 유지하면서 반송하는 구성으로 되어 있다. 반송실(211)의 측방에는, 웨이퍼(W)를 복수매 나란히 수용할 수 있는 카세트(C)가 배치되는 카세트 배치대(212)가 구비되어 있다. 도시된 예에 있어, 카세트 배치대(212)에는, 카세트(C)를 복수, 예컨대 3개 배치할 수 있게 되어 있다.
반송실(211)과 공통 반송부(201)는 진공 처리 가능한 2개의 로드록 장치(213a, 213b)를 통해 서로 연결하게 되어 있다.
공통 반송부(201)는, 예컨대 상방에서 볼 때 대략 다각 형상(도시된 예에서는 육각 형상)을 이루도록 형성된 밀폐 가능한 구조의 반송실 챔버(214)를 갖는다. 반송실 챔버(214) 내에는, 웨이퍼(W)를 반송하는 웨이퍼 반송 기구(215)가 설치되어 있다. 웨이퍼 반송 기구(215)는 웨이퍼(W)를 대략 수평으로 유지하는 2개의 반송 아암(215a, 215b)을 가지며, 이들 반송 아암(215a, 215b) 중 어느 하나에 의해 웨이퍼(W)를 유지하면서 반송하는 구성으로 되어 있다.
반송실 챔버(214)의 외측에는, 에칭 장치(202), 플라즈마 성막 장치(203), 에칭 장치(204), 애싱 장치(205), 로드록 장치(213b, 213a)가 반송실 챔버(214)의 주위를 둘러싸도록 배치되어 있다. 에칭 장치(202), 플라즈마 성막 장치(203), 에칭 장치(204), 애싱 장치(205), 로드록 장치(213b, 213a)는 평면에서 볼 때 시계 회전 방향으로 나열되게, 또한 반송실 챔버(214)의 6개의 측면부에 대하여 각각 대향하게 배치되어 있다.
또한, 플라즈마 성막 장치(203)의 구성에 대해서는 이하에 자세하게 설명한다. 또한, 그 외의 처리 장치인 에칭 장치(202, 204), 애싱 장치(205)에 대해서는, 일반적인 장치를 이용하면 좋고, 그 구성의 설명은 생략한다.
다음으로, 전술한 플라즈마 성막 장치(203)의 구성에 대해서 설명한다. 또한, 본 실시형태의 플라즈마 성막 장치(203)는 RLSA(레이디얼 라인 슬롯 안테나)를 이용하여 플라즈마를 발생시키는 CVD(Chemical Vapor Deposition) 장치이다.
플라즈마 성막 장치(203)는 도 6에 나타내는 바와 같이, 예컨대 상면이 개구된 바닥을 갖는 원통형의 처리 용기(230)를 구비한다. 처리 용기(230)는 예컨대 알루미늄 합금에 의해 형성된다. 또한, 처리 용기(230)는 접지되어 있다. 처리 용기(230)의 바닥부의 대략 중앙부에는, 예컨대 웨이퍼(W)를 배치하기 위한 배치대(231)가 설치되어 있다.
배치대(231)에는, 예컨대 전극판(232)이 내장되어 있고, 전극판(232)은 처리 용기(230)의 외부에 설치된 직류 전원(233)에 접속되어 있다. 이 직류 전원(233)에 의해 배치대(231)의 표면에 정전기력을 생기게 하여, 웨이퍼(W)를 배치대(231) 상에 정전 흡착시킬 수 있다. 또한, 전극판(232)은, 예컨대 도시하지 않는 바이어스용 고주파 전원에 접속되어도 좋다.
처리 용기(230)의 상부 개구에는, 예컨대 기밀성을 확보하기 위한 O링 등의 시일재(240)를 개재하여, 유전체창(241)이 설치되어 있다. 이 유전체창(241)에 의해 처리 용기(230) 안이 폐쇄된다. 유전체창(241)의 상부에는, 플라즈마 생성용 마이크로파를 공급하는 레이디얼 라인 슬롯 안테나(242)가 설치되어 있다. 또한, 유전체창(241)에는 예컨대 알루미나(Al2O3)가 이용된다. 이러한 경우, 유전체창(241)은 드라이 클리닝에서 이용되는 3불화질소(NF3) 가스에 내성을 갖는다. 또한, 3불화질소 가스에 대한 내성을 더 향상시키기 위해, 유전체창(241)의 알루미나의 표면에 산화이트륨(Y2O3)을 피복하여도 좋다.
레이디얼 라인 슬롯 안테나(242)는 하면이 개구된 대략 원통형의 안테나 본체(250)를 구비한다. 안테나 본체(250)의 하면의 개구부에는, 다수의 슬롯이 형성된 원반형의 슬롯판(251)이 설치되어 있다. 안테나 본체(250) 내의 슬롯판(251)의 상부에는, 저손실 유전체 재료에 의해 형성된 유전체판(252)이 설치되어 있다. 안테나 본체(250)의 상면에는, 마이크로파 발진 장치(253)에 통하는 동축 도파관(254)이 접속되어 있다. 마이크로파 발진 장치(253)는 처리 용기(230)의 외부에 설치되어 있고, 레이디얼 라인 슬롯 안테나(242)에 대하여, 정해진 주파수, 예컨대 2.45 ㎓의 마이크로파를 발진할 수 있다. 이러한 구성에 의해, 마이크로파 발진 장치(253)로부터 발진된 마이크로파는 레이디얼 라인 슬롯 안테나(242) 내에 전파되고, 유전체판(252)에서 압축되어 단파장화된 후, 슬롯판(251)에서 원편파를 발생시켜, 유전체창(241)으로부터 처리 용기(230) 내부를 향하여 방사된다.
처리 용기(230) 내의 배치대(231)와 레이디얼 라인 슬롯 안테나(242)의 사이에는, 예컨대 대략 평판 형상의 원료 가스 공급 구조체(260)가 설치되어 있다. 원료 가스 공급 구조체(260)는 평면에서 볼 때에 외형이 적어도 웨이퍼(W)의 직경보다 큰 원형상으로 형성되어 있다. 이 원료 가스 공급 구조체(260)에 의해, 처리 용기(230) 내부는 레이디얼 라인 슬롯 안테나(242)측의 플라즈마 생성 영역(R1)과, 배치대(231)측의 원료 가스 해리 영역(R2)으로 구획되어 있다. 또한, 원료 가스 공급 구조체(260)에는 예컨대 알루미나가 이용된다. 이러한 경우, 원료 가스 공급 구조체(260)는 드라이 클리닝에서 이용되는 3불화질소 가스에 내성을 갖는다. 또한, 3불화질소 가스에 대한 내성을 더 향상시키기 위해, 원료 가스 공급 구조체(260)의 알루미나의 표면에 산화이트륨을 피복하여도 좋다.
원료 가스 공급 구조체(260)는 도 7에 나타내는 바와 같이, 동일 평면 상에서 대략 격자형으로 배치된 일련의 원료 가스 공급관(261)에 의해 구성되어 있다. 원료 가스 공급관(261)은 축 방향에서 볼 때 종단면이 사각형으로 형성되어 있다. 원료 가스 공급관(261)들 사이의 간극에는, 다수의 개구부(262)가 형성되어 있다. 원료 가스 공급 구조체(260)의 상측의 플라즈마 생성 영역(R1)에서 생성된 플라즈마와 라디칼은 이 개구부(262)를 통과하여 배치대(231)측의 원료 가스 해리 영역(R2)에 진입할 수 있다.
원료 가스 공급 구조체(260)의 원료 가스 공급관(261)의 하면에는, 도 6에 나타내는 바와 같이, 다수의 원료 가스 공급구(263)가 형성되어 있다. 이들 원료 가스 공급구(263)는 원료 가스 공급 구조체(260) 면내에 균등하게 배치되어 있다. 원료 가스 공급관(261)에는, 처리 용기(230)의 외부에 설치된 원료 가스 공급원(264)에 연통하는 가스관(265)이 접속되어 있다. 원료 가스 공급원(264)에는, 예컨대 원료 가스로서, 실란(SiH4) 가스와 수소(H2) 가스가 개별로 봉입되어 있다. 가스관(265)에는, 밸브(266), 매스 플로우 컨트롤러(267)가 설치되어 있다. 이러한 구성에 의해, 원료 가스 공급원(264)으로부터 가스관(265)을 통하여 원료 가스 공급관(261)에 정해진 유량의 실란 가스와 수소 가스가 각각 도입된다. 그리고, 이들 실란 가스와 수소 가스는 각 원료 가스 공급구(263)로부터 하방의 원료 가스 해리 영역(R2)을 향하여 공급된다.
플라즈마 생성 영역(R1)의 외주면을 덮는 처리 용기(230)의 내주면에는, 플라즈마의 원료가 되는 플라즈마 여기용 가스를 공급하는 제1 플라즈마 여기용 가스 공급구(270)가 형성되어 있다. 제1 플라즈마 여기용 가스 공급구(270)는 예컨대 처리 용기(230)의 내주면을 따라 복수 부분에 형성되어 있다. 제1 플라즈마 여기용 가스 공급구(270)에는, 예컨대 처리 용기(230)의 측벽부를 관통하여, 처리 용기(230)의 외부에 설치된 제1 플라즈마 여기용 가스 공급원(271)에 통하는 제1 플라즈마 여기용 가스 공급관(272)이 접속되어 있다. 제1 플라즈마 여기용 가스 공급관(272)에는, 밸브(273), 매스 플로우 컨트롤러(274)가 설치되어 있다. 이러한 구성에 의해, 처리 용기(230) 내의 플라즈마 생성 영역(R1) 내에는, 측방으로부터 정해진 유량의 플라즈마 여기용 가스를 공급할 수 있다. 본 실시형태에서는, 제1 플라즈마 여기용 가스 공급원(271)에, 플라즈마 여기용 가스로서, 예컨대 아르곤(Ar) 가스가 봉입되어 있다.
원료 가스 공급 구조체(260)의 상면에는, 예컨대 이 원료 가스 공급 구조체(260)와 동일한 구성을 갖는 대략 평판 형상의 플라즈마 여기용 가스 공급 구조체(280)가 적층되어 배치되어 있다. 플라즈마 여기용 가스 공급 구조체(280)는 도 8에 나타내는 바와 같이, 격자형으로 배치된 제2 플라즈마 여기용 가스 공급관(281)에 의해 구성되어 있다. 또한, 플라즈마 여기용 가스 공급 구조체(280)에는 예컨대 알루미나가 이용된다. 이러한 경우, 플라즈마 여기용 가스 공급 구조체(280)는 드라이 클리닝에서 이용되는 3불화질소 가스에 내성을 갖는다. 또한, 3불화질소 가스에 대한 내성을 더 향상시키기 위해, 플라즈마 여기용 가스 공급 구조체(280)의 알루미나의 표면에 산화이트륨을 피복하여도 좋다.
제2 플라즈마 여기용 가스 공급관(281)의 상면에는, 도 6에 나타내는 바와 같이, 복수의 제2 플라즈마 여기용 가스 공급구(282)가 형성되어 있다. 이들 복수의 제2 플라즈마 여기용 가스 공급구(282)는 플라즈마 여기용 가스 공급 구조체(280) 면내에 균등하게 배치되어 있다. 이에 의해, 플라즈마 생성 영역(R1)에 대하여 하측으로부터 상방을 향하여 플라즈마 여기용 가스를 공급할 수 있다. 또한, 본 실시형태에 있어서, 이 플라즈마 여기용 가스는 예컨대 아르곤 가스이다. 또한, 아르곤 가스에 더하여, 원료 가스인 질소(N2) 가스도 플라즈마 여기용 가스 공급 구조체(280)로부터 플라즈마 생성 영역(R1)에 대하여 공급된다.
격자형의 제2 플라즈마 여기용 가스 공급관(281)들 사이의 간극에는, 개구부(283)가 형성되어 있고, 플라즈마 생성 영역(R1)에서 생성된 플라즈마와 라디칼은 플라즈마 여기용 가스 공급 구조체(280)와 원료 가스 공급 구조체(260)를 통과하여 하방의 원료 가스 해리 영역(R2)에 진입할 수 있다.
제2 플라즈마 여기용 가스 공급관(281)에는, 처리 용기(230)의 외부에 설치된 제2 플라즈마 여기용 가스 공급원(284)에 연통하는 가스관(285)이 접속되어 있다. 제2 플라즈마 여기용 가스 공급원(284)에는, 예컨대 플라즈마 여기용 가스인 아르곤 가스와 원료 가스인 질소 가스가 개별로 봉입되어 있다. 가스관(285)에는, 밸브(286), 매스 플로우 컨트롤러(287)가 설치되어 있다. 이러한 구성에 의해, 제2 플라즈마 여기용 가스 공급구(282)로부터 플라즈마 생성 영역(R1)에 대하여, 정해진 유량의 질소 가스와 아르곤 가스를 각각 공급할 수 있다.
또한, 전술한 원료 가스와 플라즈마 여기용 가스가 본 발명의 처리 가스를 구성한다.
처리 용기(230)의 바닥부의 배치대(231)를 사이에 둔 양측에는, 처리 용기(230) 내의 분위기를 배기하기 위한 배기구(290)가 형성되어 있다. 배기구(290)에는, 터보 분자 펌프 등의 배기 장치(291)에 통하는 배기관(292)이 접속되어 있다. 이 배기구(290)로부터의 배기에 의해, 처리 용기(230) 내부를 정해진 압력, 예컨대 후술하는 바와 같이 20 ㎩ ~ 40 ㎩로 유지할 수 있다.
이상의 기판 처리 시스템(1)에는, 도 1에 나타내는 바와 같이, 제어 장치(300)가 설치되어 있다. 제어 장치(300)는, 예컨대 컴퓨터이며, 프로그램 저장부(도시하지 않음)를 갖는다. 프로그램 저장부에는, 기판 처리 시스템(1)에 있어서의 웨이퍼 처리를 실행하는 프로그램이 저장되어 있다. 또한, 이 프로그램은, 예컨대 컴퓨터 판독 가능한 하드 디스크(HD), 플렉시블 디스크(FD), 컴팩트 디스크(CD), 마그넷 옵티컬 디스크(MO), 메모리 카드 등의 컴퓨터로 판독 가능한 기억 매체에 기록되어 있는 것으로서, 그 기억 매체로부터 제어 장치(300)에 인스톨된 것이어도 좋다.
다음으로, 이상과 같이 구성된 기판 처리 시스템(1)에서 행해지는 웨이퍼 처리에 대해서 설명한다. 도 9는 웨이퍼 처리의 주요 공정을 나타내는 흐름도이다. 도 10은 웨이퍼 처리의 각 공정에서의 웨이퍼(W)의 상태를 모식적으로 나타내고 있다. 또한, 도 10의 (a)에 나타내는 바와 같이, 기판 처리 시스템(1)에서 처리되는 웨이퍼(W) 상에는, 미리 피처리막(400)이 형성되어 있다. 피처리막(400)은 전술한 바와 같이, 예컨대 폴리실리콘막이다.
우선, 웨이퍼(W)는 제1 처리부(11)의 도포 현상 처리 장치(20)에 반송된다. 도포 현상 처리 장치(20)에서는, 웨이퍼 반송 장치(51)에 의해, 카세트 배치대(40) 상의 카세트(C) 내로부터 웨이퍼(W)가 1매 취출되어, 처리 스테이션(31)의 제3 블록(G3)의 예컨대 전달 장치(83)에 반송된다.
다음에, 웨이퍼(W)는 웨이퍼 반송 장치(100)에 의해 제2 블록(G2)의 열 처리 장치(70)에 반송되어, 온도 조절된다. 그 후 웨이퍼(W)는 웨이퍼 반송 장치(100)에 의해 제1 블록(G1)의 반사 방지막 형성 장치(61)에 반송되어, 도 10의 (a)에 나타내는 바와 같이 웨이퍼(W) 상에 반사 방지막(401)이 형성된다. 그 후 웨이퍼(W)는 제2 블록(G2)의 열 처리 장치(70)에 반송되어, 가열되고, 온도 조절되며, 그 후 제3 블록(G3)의 전달 장치(83)로 복귀된다.
다음에, 웨이퍼(W)는 웨이퍼 반송 장치(120)에 의해 동일한 제3 블록(G3)의 전달 장치(84)에 반송된다. 그 후 웨이퍼(W)는 웨이퍼 반송 장치(100)에 의해 제2 블록(G2)의 어드히전 장치(71)에 반송되어, 어드히전 처리된다.
그 후, 웨이퍼(W)는 웨이퍼 반송 장치(100)에 의해 레지스트 도포 장치(62)에 반송되어, 회전중인 웨이퍼(W) 상에 레지스트액을 도포하여, 웨이퍼(W) 상에 레지스트막이 형성된다. 그 후, 웨이퍼(W)는 웨이퍼 반송 장치(100)에 의해 열 처리 장치(70)에 반송되어, 프리 베이크 처리된다. 그 후 웨이퍼(W)는 웨이퍼 반송 장치(100)에 의해 제3 블록(G3)의 전달 장치(85)에 반송된다.
다음에, 웨이퍼(W)는 웨이퍼 반송 장치(100)에 의해 주변 노광 장치(72)에 반송되어, 웨이퍼(W)의 외주부가 노광 처리된다. 그 후 웨이퍼(W)는 웨이퍼 반송 장치(100)에 의해 제3 블록(G3)의 전달 장치(86)에 반송된다.
다음에, 웨이퍼(W)는 웨이퍼 반송 장치(120)에 의해 전달 장치(82)에 반송되고, 셔틀 반송 장치(110)에 의해 제4 블록(G4)의 전달 장치(92)에 반송된다.
그 후, 웨이퍼(W)는 인터페이스 스테이션(32)의 웨이퍼 반송 장치(130)에 의해 노광 장치(21)에 반송되어, 노광 처리된다.
다음에, 웨이퍼(W)는 웨이퍼 반송 장치(130)에 의해 노광 장치(21)로부터 제4 블록(G4)의 전달 장치(90)에 반송된다. 그 후, 웨이퍼(W)는 웨이퍼 반송 장치(100)에 의해 제2 블록(G2)의 열 처리 장치(70)에 반송되어, 노광후 베이크 처리된다. 그 후, 웨이퍼(W)는 웨이퍼 반송 장치(100)에 의해 현상 장치(60)에 반송되어, 현상된다. 현상 종료후, 웨이퍼(W)는 웨이퍼 반송 장치(100)에 의해 열 처리 장치(70)에 반송되어, 포스트 베이크 처리된다.
그 후, 웨이퍼(W)는 웨이퍼 반송 장치(100)에 의해 제3 블록(G3)의 전달 장치(80)에 반송되고, 그 후 카세트 스테이션(30)의 웨이퍼 반송 장치(51)에 의해 정해진 카세트 배치부(41)의 카세트(C)에 반송된다. 이렇게 해서, 일련의 포토리소그래피 공정이 종료된다. 그리고, 도 10의 (a)에 나타내는 바와 같이, 웨이퍼(W) 상에 레지스트 패턴(402)이 형성된다(도 9의 공정 S1).
제1 처리부(11)에서 웨이퍼(W) 상에 레지스트 패턴(402)이 형성되면, 그 웨이퍼(W)를 수납한 카세트(C)는 도포 현상 처리 장치(20)로부터 반출되고, 이어서 제2 처리부(12)에 반송된다.
제2 처리부(12)에서는, 우선, 웨이퍼 반송 기구(210)에 의해, 카세트 배치대(212) 상의 카세트(C)로부터 웨이퍼(W)가 1매 취출되어, 로드록 장치(213a) 내에 반송된다. 로드록 장치(213a) 내에 웨이퍼(W)가 반송되면, 로드록 장치(213a) 내부가 밀폐되어 감압된다. 그 후, 로드록 장치(213a) 내부와 대기압에 대하여 감압된 상태(예컨대, 대략 진공 상태)의 반송실 챔버(214) 내부가 연통하게 된다. 그리고, 웨이퍼 반송 기구(215)에 의해, 웨이퍼(W)가 로드록 장치(213a)로부터 반출되어, 반송실 챔버(214) 내에 반송된다.
반송실 챔버(214) 내에 반송된 웨이퍼(W)는 이어서 웨이퍼 반송 기구(215)에 의해 에칭 장치(202)에 반송된다. 에칭 장치(202)에서는, 도 10의 (b)에 나타내는 바와 같이, 웨이퍼(W) 상의 레지스트 패턴(402)이 트리밍되어, 그 선폭이 가늘게 된다(도 9의 공정 S2). 또한, 동시에 트리밍된 레지스트 패턴(402)을 마스크로 하여, 웨이퍼(W) 상의 반사 방지막(401)이 에칭된다. 그리고, 피처리막(400) 상에 반사 방지막(401)의 패턴(403)(이하, 「반사 방지막 패턴(403)」이라고 하는 경우가 있음)이 형성된다(도 9의 공정 S3). 또한, 이 레지스트 패턴(402)의 트리밍과 반사 방지막(401)의 에칭은, 예컨대 산소 플라즈마 등을 이용한 플라즈마 에칭에 의해 행해질 수 있다. 또한, 이들 레지스트 패턴(402)과 반사 방지막 패턴(403)이 본 발명의 유기막의 패턴을 구성한다.
그 후, 웨이퍼(W)는 웨이퍼 반송 기구(215)에 의해 반송실 챔버(214) 내에 복귀되고, 계속해서 플라즈마 성막 장치(203)에 반송된다. 플라즈마 성막 장치(203)에서는, 예컨대 CVD법에 의해, 도 10의 (c)에 나타내는 바와 같이, 레지스트 패턴(402) 상에 실리콘 질화막(404)이 성막된다(도 9의 공정 S4). 또한, 이 플라즈마 성막 장치(203)에 있어서의 실리콘 질화막(404)의 성막 방법에 대해서는, 이하에 자세하게 설명한다.
그 후, 웨이퍼(W)는 웨이퍼 반송 기구(215)에 의해 반송실 챔버(214) 내에 복귀되고, 계속해서 에칭 장치(204)에 반송된다. 에칭 장치(204)에서는, 도 10의 (d)에 나타내는 바와 같이, 실리콘 질화막(404)이 레지스트 패턴(402) 및 반사 방지막 패턴(403)의 측벽부에만 남도록, 이 실리콘 질화막(404)을 에칭한다(도 9의 공정 S5). 또한, 이 에칭은, 예컨대 CF4, C4F8, CHF3, CH3F, CH2F2 등의 CF계 가스와, Ar 가스 등의 혼합 가스, 또는 이 혼합 가스에 필요에 따라 산소를 첨가한 가스 등을 이용하여 행해진다.
그 후, 웨이퍼(W)는 웨이퍼 반송 기구(215)에 의해 반송실 챔버(214) 내에 복귀되고, 계속해서 애싱 장치(205)에 반송된다. 애싱 장치(205)에서는, 예컨대 산소 플라즈마 등을 이용한 애싱 등에 의해, 도 10의 (d)에 나타내는 바와 같이 레지스트 패턴(402)과 반사 방지막 패턴(403)을 제거한다. 그리고, 피처리막(400) 상에 실리콘 질화막(404)의 패턴(405)(이하, 「실리콘 질화막 패턴(405)」이라고 하는 경우가 있음)이 형성된다(도 9의 공정 S6).
그 후, 웨이퍼(W)는 웨이퍼 반송 기구(215)에 의해 반송실 챔버(214) 내에 복귀되고, 계속해서 로드록 장치(213b) 내에 반송된다. 그 후, 웨이퍼(W)는 웨이퍼 반송 기구(210)에 의해 정해진 카세트(C)에 수납된다. 그 후, 웨이퍼(W)를 수납한 카세트(C)가 제2 처리부(12)로부터 반출되어 일련의 웨이퍼 처리가 종료된다.
다음에, 전술한 공정 S4에서, 플라즈마 성막 장치(203)에서 행해지는 실리콘 질화막(404)의 성막 방법에 대해서 설명한다.
우선, 예컨대 플라즈마 성막 장치(203)의 기동 시에, 제1 플라즈마 여기용 가스 공급구(270)로부터 공급되는 아르곤 가스의 공급 유량과 제2 플라즈마 여기용 가스 공급구(282)로부터 공급되는 아르곤 가스의 공급 유량이, 플라즈마 생성 영역(R1) 내에 공급되는 아르곤 가스의 농도가 균일해지도록 조정된다. 이 공급 유량 조정에서는, 예컨대 배기 장치(291)를 가동시켜, 처리 용기(230) 내에 실제의 성막 처리 시와 같은 기류를 형성한 상태에서, 각 플라즈마 여기용 가스 공급구(270, 282)로부터 적당한 공급 유량으로 설정된 아르곤 가스가 공급된다. 그리고, 그 공급 유량 설정으로, 실제로 시험용 웨이퍼에 성막이 실시되고, 그 성막이 웨이퍼 면내에서 균일하게 행해졌는지의 여부가 검사된다. 플라즈마 생성 영역(R1) 내의 아르곤 가스의 농도가 균일한 경우에, 웨이퍼 면내의 성막이 균일하게 행해지기 때문에, 검사 결과, 성막이 웨이퍼 면내에 균일하게 행해지지 않은 경우에는, 각 아르곤 가스의 공급 유량의 설정이 변경되고, 재차 시험용 웨이퍼에 성막이 실시된다. 이것을 반복하여, 성막이 웨이퍼 면내에 균일하게 행해져 플라즈마 생성 영역(R1) 내의 아르곤 가스의 농도가 균일해지도록, 각 플라즈마 여기용 가스 공급구(270, 282)로부터의 공급 유량이 설정된다.
전술한 바와 같이 각 플라즈마 여기용 가스 공급구(270, 282)의 공급 유량이 설정된 후, 플라즈마 성막 장치(203)에서의 웨이퍼(W)의 성막 처리가 개시된다. 우선, 웨이퍼(W)가 처리 용기(230) 내에 반송되어, 배치대(231) 상에 흡착 유지된다. 이때, 웨이퍼(W)의 온도는 100℃ 이하, 예컨대 50℃ ~ 100℃로 유지된다. 계속해서, 배기 장치(291)에 의해 처리 용기(230) 내의 배기가 개시되고, 처리 용기(230) 내의 압력이 정해진 압력, 예컨대 20 ㎩ ~ 40 ㎩로 감압되어, 그 상태가 유지된다.
여기서, 발명자들이 예의 검토한 결과, 처리 용기(230) 내의 압력이 20 ㎩보다 낮으면 이온 에너지가 커져, 웨이퍼(W) 상에 실리콘 질화막을 적절하게 성막할 수 없을 우려가 있는 것을 알 수 있었다. 이 때문에, 전술한 바와 같이 처리 용기(230) 내의 압력을 20 ㎩ ~ 40 ㎩로 유지하였다.
처리 용기(230) 내부가 감압되면, 플라즈마 생성 영역(R1) 내에, 측방의 제1 플라즈마 여기용 가스 공급구(270)로부터 아르곤 가스가 공급되며, 하방의 제2 플라즈마 여기용 가스 공급구(282)로부터 질소 가스와 아르곤 가스가 공급된다. 이때, 플라즈마 생성 영역(R1) 내의 아르곤 가스의 농도는 플라즈마 생성 영역(R1) 내에 균등하게 유지된다. 또한, 질소 가스는 예컨대 64 sccm의 유량으로 공급된다. 레이디얼 라인 슬롯 안테나(242)로부터는, 직하의 플라즈마 생성 영역(R1)을 향하여, 예컨대 2.45 ㎓의 주파수로 2.5 ㎾ ~ 3.0 ㎾의 파워의 마이크로파가 방사된다. 이 마이크로파의 방사에 의해, 플라즈마 생성 영역(R1) 내에서 아르곤 가스가 플라즈마화되고, 질소 가스가 라디칼화(혹은 이온화)된다. 또한, 이때, 하방으로 진행하는 마이크로파는 플라즈마 여기용 가스 공급 구조체(280)에서 반사되어, 플라즈마 생성 영역(R1) 내에 머무른다. 이 결과, 플라즈마 생성 영역(R1) 내에는, 고밀도의 플라즈마가 생성된다.
플라즈마 생성 영역(R1) 내에서 생성된 플라즈마와 라디칼은 플라즈마 여기용 가스 공급 구조체(280)와 원료 가스 공급 구조체(260)를 통과하여 하방의 원료 가스 해리 영역(R2) 내에 진입한다. 원료 가스 해리 영역(R2)에는, 원료 가스 공급 구조체(260)의 각 원료 가스 공급구(263)로부터 실란 가스와 수소 가스가 공급된다. 이때, 실란 가스는 예컨대 18 sccm의 유량으로 공급되고, 수소 가스는 예컨대 21 sccm의 유량으로 공급된다. 또한, 이 수소 가스의 공급 유량은 후술하는 바와 같이, 실리콘 질화막(404)의 막 특성에 따라 설정된다. 실란 가스와 수소 가스는, 각각 상방으로부터 진입한 플라즈마 입자에 의해 해리된다. 그리고, 이들 라디칼과 플라즈마 생성 영역(R1)으로부터 공급된 질소 가스의 라디칼에 의해, 웨이퍼(W) 상에 실리콘 질화막(404)이 퇴적된다.
그 후, 실리콘 질화막(404)의 성막이 진행되어, 웨이퍼(W) 상에 정해진 두께의 실리콘 질화막(404)이 형성되면, 마이크로파의 방사나, 처리 가스의 공급이 정지된다. 그 후, 웨이퍼(W)는 처리 용기(230)로부터 반출되어 일련의 플라즈마 성막 처리가 종료된다. 이렇게 하여, 웨이퍼(W) 상에 100 ㎫ 이하의 저스트레스의 실리콘 질화막(404)이 성막된다.
여기서, 발명자들이 예의 검토한 결과, 전술한 플라즈마 성막 처리에 의해 웨이퍼(W) 상에 실리콘 질화막(404)을 성막할 때, 실란 가스, 질소 가스 및 수소 가스를 포함하는 처리 가스를 이용하면, 실리콘 질화막(404)의 막 특성이 향상되는 것을 알 수 있었다.
도 11은 상기 실시형태의 플라즈마 성막 방법을 이용하여, 처리 가스 중의 수소 가스의 공급 유량을 변동시킨 경우에, 플루오르화수소산에 대한 실리콘 질화막(404)의 웨트 에칭 레이트가 변화하는 양태를 나타내고 있다. 또한, 이때, 실란 가스의 공급 유량은 18 sccm이며, 수소 가스의 공급 유량은 21 sccm였다. 또한, 플라즈마 성막 처리중, 웨이퍼(W)의 온도는 100℃였다.
도 11을 참조하면, 실란 가스와 질소 가스를 포함하는 처리 가스 중에 더욱 수소 가스를 첨가함으로써, 플루오르화수소산에 대한 실리콘 질화막(404)의 웨트 에칭 레이트가 저하하는 것을 알 수 있었다. 따라서, 처리 가스 중의 수소 가스에 의해, 실리콘 질화막(404)의 치밀도가 향상되고, 실리콘 질화막(404)의 막질이 향상된다. 또한, 실리콘 질화막(404)의 스텝 커버리지도 향상된다. 또한, 실리콘 질화막(404)의 굴절률이 예컨대 2.0±0.1로 향상되는 것도 알 수 있었다. 더구나, 수소 가스의 공급 유량의 증가에 따라, 플루오르화수소산에 대한 실리콘 질화막(404)의 웨트 에칭 레이트는 저하한다. 따라서, 수소 가스의 공급 유량을 제어함으로써, 실리콘 질화막(404)의 웨트 에칭 레이트를 제어할 수 있어, 실리콘 질화막(404)의 막 특성을 제어할 수 있다.
도 12는 상기 실시형태의 플라즈마 성막 방법을 이용하여, 처리 가스 중의 수소 가스의 공급 유량을 변동시킨 경우에, 실리콘 질화막(404)의 막 스트레스가 변화하는 양태를 나타내고 있다. 또한, 이때, 실란 가스의 공급 유량은 18 sccm이며, 수소 가스의 공급 유량은 21 sccm이었다. 또한, 플라즈마 성막 처리중, 웨이퍼(W)의 온도는 100℃였다.
도 12를 참조하면, 실란 가스와 질소 가스를 포함하는 처리 가스 중에 더욱 수소 가스를 첨가함으로써, 실리콘 질화막(404)의 막 스트레스가 마이너스측(압축측)으로 변화하는 것을 알 수 있었다. 더구나, 수소 가스의 공급 유량의 증가에 따라, 실리콘 질화막(404)의 막 스트레스가 감소한다. 따라서, 수소 가스의 공급 유량을 제어함으로써, 실리콘 질화막(404)의 막 스트레스를 100 ㎫ 이하로 제어할 수 있고, 실리콘 질화막(404)의 막 특성을 제어할 수 있다. 또한, 실리콘 질화막(404)의 막 스트레스의 하한값은 특별히 한정되는 것이 아니며, 이 막 스트레스는 0 ㎫보다 크고 100 ㎫ 이하이면 좋다.
이상과 같이, 본 실시형태에 따르면, 공정 S4에서 웨이퍼(W)의 온도를 100℃ 이하의 저온도로 유지한 상태에서 실리콘 질화막(404)을 형성하기 때문에, 레지스트 패턴(402)과 반사 방지막 패턴(403)이 손상을 입는 것을 회피할 수 있다. 또한, 실리콘 질화막(404)은 100 ㎫ 이하의 저스트레스를 갖기 때문에, 공정 S5에서, 레지스트 패턴(402)과 반사 방지막 패턴(403)이 변형되는 일이 없다. 또한, 공정 S6에서 레지스트 패턴(402)과 반사 방지막 패턴(403)을 제거한 후에도 실리콘 질화막(404)은 정해진 형상을 유지한다. 따라서, 웨이퍼(W) 상의 피처리막(400)을 에칭할 때의 마스크가 되는 실리콘 질화막(404)을 정해진 패턴으로 적절하게 형성할 수 있다.
또한 본 실시형태에 따르면, 수소 가스의 공급 유량을 제어함으로써, 실리콘 질화막(404)의 웨트 에칭 레이트나 막 스트레스 등의 막 특성을 제어할 수 있다.
또한 본 실시형태에서는, 레이디얼 라인 슬롯 안테나(242)로부터 방사되는 마이크로파를 이용하여 플라즈마를 생성한다. 여기서, 발명자들이 예의 검토한 결과, 처리 가스가 실란 가스, 질소 가스 및 수소 가스를 포함하는 경우, 예컨대 도 13에 나타내는 바와 같이, 마이크로파의 파워와 실리콘 질화막(404)의 막 스트레스는 대략 비례 관계에 있는 것을 알 수 있었다. 따라서, 본 실시형태에 따르면, 마이크로파의 파워를 제어함으로써도, 실리콘 질화막(404)의 막 스트레스를 제어할 수 있다.
여기서, 종래, ALD(Atomic Layer Deposition)법을 이용하여 배치(batch)식으로 실리콘 질화막(404)의 성막 처리가 행해지는 경우가 있었다. 이 ALD법을 본 실시형태의 기판 처리 시스템(1)에 적용할 경우, 웨이퍼(W) 상에 실리콘 질화막(404)을 성막하려면, 이 웨이퍼(W)를 일단 기판 처리 시스템(1)으로부터 반출할 필요가 있다. 이 때문에, 웨이퍼 처리의 스루풋이 저하한다. 이에 비하여, 본 실시형태에서는, 플라즈마 성막 장치(203)가 기판 처리 시스템(1)의 제2 처리부(12) 내에 배치되고, 이 플라즈마 성막 장치(203)에서는 CVD법을 이용하여 매엽식으로 성막 처리가 행해진다. 따라서, 본 실시형태에 따르면, 웨이퍼 처리의 스루풋을 향상시킬 수 있다.
이상의 실시형태의 플라즈마 성막 장치(203)에서는, 원료 가스 공급 구조체(260)로부터 실란 가스와 수소 가스를 공급하고, 플라즈마 여기용 가스 공급 구조체(280)로부터 질소 가스와 아르곤 가스를 공급하지만, 수소 가스는 플라즈마 여기용 가스 공급 구조체(280)로부터 공급되어도 좋다. 혹은, 수소 가스는 원료 가스 공급 구조체(260)와 플라즈마 여기용 가스 공급 구조체(280)의 양방으로부터 공급되어도 좋다. 어느 쪽의 경우라도, 전술한 바와 같이 수소 가스의 공급 유량을 제어함으로써, 실리콘 질화막(404)의 막 특성을 제어할 수 있다.
또한 이상의 실시형태에서는, 실리콘 질화막(404)의 막 스트레스를 제어할 때, 처리 가스 중의 수소 가스의 공급 유량을 제어하지만, 막 스트레스의 제어 방법은 본 실시형태에 한정되지 않는다. 발명자들이 예의 검토한 결과, 예컨대 실란 가스의 공급 유량과 질소 가스의 공급 유량 간의 비율을 제어함으로써, 실리콘 질화막(404)의 막 스트레스를 제어할 수 있다.
또한 이상의 실시형태에서는, 처리 가스는 질소 가스를 포함하지만, 질소 원자를 갖는 가스이면 이것에 한정되지 않는다. 예컨대 처리 가스는 암모니아(NH3) 가스를 포함하여도 좋다.
또한 이상의 실시형태의 플라즈마 성막 장치(203)에서는, 레이디얼 라인 슬롯 안테나(242)로부터의 마이크로파에 의해 플라즈마를 생성하지만, 이 플라즈마의 생성은 본 실시형태에 한정되지 않는다. 플라즈마로서는, 예컨대 CCP(용량 결합 플라즈마), ICP(유도 결합 플라즈마), ECRP(전자 사이크로트론 공명 플라즈마), HWP(헬리콘파 여기 플라즈마) 등을 이용하여도 좋다. 어느 쪽의 경우라도, 실리콘 질화막(404)의 성막은 웨이퍼(W)의 온도가 100℃ 이하인 저온도 환경 하에서 행해지기 때문에, 고밀도의 플라즈마를 이용하는 것이 바람직하다.
또한 이상의 실시형태에서는, 피처리막(400)을 에칭할 때의 마스크로서 실리콘 질화막(404)을 이용하였지만, 예컨대 실리콘 산질화막(SiON막)을 이용하여도 좋다. 이러한 경우, 처리 가스에는, 전술한 실란 가스, 질소 가스 및 수소 가스에 더하여, 산소 가스도 첨가된다. 그리고, 발명자들이 예의 검토한 결과, 실리콘 산질화막에 대하여 본 발명을 적용하여도 전술한 효과를 얻을 수 있는 것이 확인되었다.
또한 이상의 실시형태에서는, 피처리막(400)으로서 폴리실리콘막을 이용한 경우에 대해서 설명하였지만, 예컨대 피처리막(400)으로서 어모퍼스 실리콘막, 실리콘 산화막(SiO2막), TEOS막 등 다른 막을 이용할 수도 있다. 실리콘 질화막(404)은 종래 이용되던 실리콘 산화막에 비해서, 피처리막(400)에 대한 선택비가 높다. 따라서, 실리콘 질화막(404)을 마스크로서 이용한 경우, 에칭할 수 있는 피처리막(400)의 적용 범위가 넓어진다.
또한 이상의 실시형태에서는, 공정 S6에서 레지스트 패턴(402)과 반사 방지막 패턴(403)을 제거하였지만, 공정 S3 이후, 레지스트 패턴(402)을 제거하여도 좋다. 즉, 도 14의 (a)에 나타내는 바와 같이, 웨이퍼(W) 상에 레지스트 패턴(402)을 형성한 후(도 9의 공정 S1), 레지스트 패턴(402)을 트리밍하며(도 9의 공정 S2), 반사 방지막(401)을 에칭한다(도 9의 공정 S3). 그 후, 도 14의 (b)에 나타내는 바와 같이 레지스트 패턴(402)을 제거하여, 웨이퍼(W)의 피처리막(400) 상에 유기막의 패턴으로서의 반사 방지막 패턴(403)을 형성한다. 그 후, 도 14의 (c)에 나타내는 바와 같이, 반사 방지막 패턴(403) 상에 실리콘 질화막(404)을 성막한 후(도 9의 공정 S4), 도 14의 (d)에 나타내는 바와 같이, 이 실리콘 질화막(404)을 에칭하고(도 9의 공정 S5), 반사 방지막 패턴(403)을 제거한다(도 9의 공정 S6). 본 실시형태에서도, 피처리막(400) 상에 실리콘 질화막 패턴(405)을 적절하게 형성할 수 있다. 또한, 이들 공정 S1 ~ S6은 상기 실시형태와 동일하기 때문에 상세한 설명을 생략한다.
이상의 실시형태에 있어서, 공정 S6 이후, 실리콘 질화막 패턴(405)의 치수를 측정하여도 좋다. 이러한 경우, 예컨대 도 15에 나타내는 바와 같이, 제2 처리부(12)에 치수 측정 장치(500)가 배치된다. 치수 측정 장치(500)는, 예컨대 공통 반송부(201)의 반송실 챔버(214)의 외측에 배치되고, 평면에서 볼 때에 시계 회전 방향으로 애싱 장치(205)의 다음에 배치된다. 도시된 예에 있어서는, 제2 처리부(12)에는 후술하는 에칭 장치(510)도 배치된다. 또한, 치수 측정 장치(500)의 배치는 본 실시형태에 한정되지 않고, 치수 측정 장치(500)는 임의의 위치에 배치할 수 있다. 예컨대 치수 측정 장치(500)를 반송실(211)에 인접하여 배치하여도 좋다. 이러한 경우, 치수 측정 장치(500)에서는, 대기 분위기 속에서 실리콘 질화막 패턴(405)의 치수가 측정된다.
치수 측정 장치(500)에서는, 예컨대 스캐터로메트리(Scatterometry)법을 이용하여 실리콘 질화막 패턴(405)의 치수를 측정한다. 스캐터로메트리법은 측정 대상인 웨이퍼(W) 상의 실리콘 질화막 패턴(405)에 광을 조사함으로써 검출되는 웨이퍼 면내의 광 강도 분포와, 미리 기억되어 있는 가상의 광 강도 분포를 매칭시켜, 광 강도 분포가 적합한 가상의 실리콘 질화막 패턴의 치수를 실제의 실리콘 질화막 패턴(405)의 치수로 추정하는 방법이다. 또한, 본 실시형태에서는, 실리콘 질화막 패턴(405)의 치수로서, 예컨대 실리콘 질화막 패턴(405)의 선폭이 측정되지만, 실리콘 질화막 패턴(405)의 높이 등의 다른 치수를 측정하여도 좋다.
이러한 경우, 공정 S6에서 실리콘 질화막 패턴(405)이 성막된 웨이퍼(W)는 웨이퍼 반송 기구(215)에 의해 치수 측정 장치(500)에 반송된다. 치수 측정 장치(500)에서는, 전술한 스캐터로메트리법에 의해 실리콘 질화막 패턴(405)의 선폭이 측정된다.
치수 측정 장치(500)의 측정 결과는, 예컨대 제어 장치(300)에 출력된다. 제어 장치(300)에서는, 측정된 실리콘 질화막 패턴(405)의 선폭이 원하는 선폭으로 되어 있지 않은 경우에, 이 측정 결과에 기초하여, 예컨대 플라즈마 성막 장치(203)에서의 성막 처리의 처리 조건을 보정한다. 구체적으로는, 예컨대 질소 가스의 공급 유량, 처리중인 웨이퍼(W)의 온도, 처리 용기(230) 내의 압력 등이 보정된다. 이렇게 하여 플라즈마 성막 장치(203)의 처리 조건이 피드백 제어되고, 보정후의 처리 조건으로 후속 웨이퍼(W)가 처리된다. 따라서, 웨이퍼(W) 상에 정해진 선폭의 실리콘 질화막 패턴(405)을 형성할 수 있다. 또한, 제품인 반도체 장치의 수율을 향상시킬 수도 있다.
또한, 이상의 실시형태에서는, 치수 측정 장치(500)에서의 실리콘 질화막 패턴(405)의 치수 측정 결과에 기초하여, 플라즈마 성막 장치(203)의 처리 조건을 보정하였지만, 그 외의 에칭 장치(202, 204)나 애싱 장치(205), 제1 처리부(11)에 있어서의 각 처리 장치의 처리 조건을 보정하여도 좋다.
또한, 이상의 실시형태에서는, 치수 측정 장치(500)에서, 실리콘 질화막 패턴(405)의 치수를 측정하였지만, 공정 S2에서 트리밍 후의 레지스트 패턴(402)의 치수[또는 공정 S3에서 에칭된 반사 방지막 패턴(403)의 치수]를 측정하여도 좋다. 또한, 본 실시형태에서는, 레지스트 패턴(402)의 치수로서, 예컨대 레지스트 패턴(402)의 선폭이 측정되지만, 레지스트 패턴(402)의 높이 등의 다른 치수를 측정하여도 좋다.
그리고, 치수 측정 장치(500)에서 레지스트 패턴(402)의 선폭을 측정한 후, 이 측정 결과에 기초하여, 제어 장치(300)에서 에칭 장치(202)나 제1 처리부(11)의 각 처리 장치의 처리 조건을 보정한다. 이러한 경우에도, 이들 처리 조건이 피드백 제어되기 때문에, 보정 후의 처리 조건으로 후속 웨이퍼(W)를 적절하게 처리할 수 있다. 또한, 치수 측정 장치(500)에서의 레지스트 패턴(402)의 측정 방법에 대해서는, 상기 실시형태에서의 실리콘 질화막 패턴(405)의 치수 측정 방법과 동일하기 때문에 설명을 생략한다.
이상의 실시형태에서 설명한 바와 같이, 웨이퍼(W)의 피처리막(400) 상에 실리콘 질화막 패턴(405)이 성막되면, 그 후, 이 실리콘 질화막 패턴(405)을 마스크로 하여 피처리막(400)이 에칭된다.
이러한 경우, 피처리막(400)의 에칭은, 예컨대 도 15에 나타내는 바와 같이 에칭 장치(510)에서 행해진다. 에칭 장치(510)는, 예컨대 기판 처리 시스템(1)의 제2 처리부(12)에 배치된다. 구체적으로는, 에칭 장치(510)는, 예컨대 공통 반송부(201)의 반송실 챔버(214)의 외측에 배치되고, 평면에서 볼 때 시계 회전 방향으로 치수 측정 장치(500)의 다음에 배치된다. 또한, 에칭 장치(510)에는, 일반적인 장치를 이용하면 좋고, 그 구성의 설명은 생략한다.
그리고, 공정 S6에서 실리콘 질화막 패턴(405)이 성막된 웨이퍼(W)는 웨이퍼 반송 기구(215)에 의해 에칭 장치(510)에 반송된다. 에칭 장치(510)에서는, 실리콘 질화막 패턴(405)을 마스크로 하여 피처리막(400)을 에칭하고, 도 16에 나타내는 바와 같이 웨이퍼(W) 상에 피처리막(400)의 패턴(520)[이하, 「피처리막 패턴(520)」이라고 하는 경우가 있음]이 형성된다. 이 에칭은, 예컨대 HBr 가스 등을 이용하여 행해진다. 이렇게 하여, 반도체 장치가 제조된다.
본 실시형태에 따르면, 웨이퍼(W) 상에 실리콘 질화막 패턴(405)이 적절하게 형성되기 때문에, 웨이퍼(W) 상에 피처리막 패턴(520)도 적절하게 형성할 수 있다. 따라서, 반도체 장치의 수율을 향상시킬 수 있다.
또한, 본 실시형태에서는, 에칭 장치(510)는 기판 처리 시스템(1) 내에 배치되었지만, 기판 처리 시스템(1) 밖에 배치되어 있어도 좋다.
이상, 첨부 도면을 참조하면서 본 발명의 적합한 실시형태에 대해서 설명하였지만, 본 발명은 이러한 예에 한정되지 않는다. 당업자라면, 특허청구범위에 기재된 사상의 범주 내에서, 각종 변경예 또는 수정예에 상도할 수 있을 것이 분명하므로, 이들에 대해서도 당연히 본 발명의 기술적 범위에 속하는 것으로 양해된다. 본 발명은 이 예에 한정되지 않고 여러가지 양태를 채용할 수 있는 것이다. 본 발명은 기판이 반도체 웨이퍼 이외의 FPD(플랫 패널 디스플레이)용 유리 기판, 포토 마스크용 마스크 레티클 등의 다른 기판인 경우에도 적용할 수 있다.
1: 기판 처리 시스템 11: 제1 처리부
12: 제2 처리부 20: 도포 현상 처리 장치
21: 노광 장치 202: 에칭 장치
203: 플라즈마 성막 장치 204: 에칭 장치
205: 애싱 장치 242: 레이디얼 라인 슬롯 안테나
260: 원료 가스 공급 구조체 263: 원료 가스 공급구
270: 제1 플라즈마 여기용 가스 공급구
280: 플라즈마 여기용 가스 공급 구조체
282: 제2 플라즈마 여기용 가스 공급구
290: 배기구 300: 제어 장치
400: 피처리막 401: 반사 방지막
402: 레지스트 패턴 403: 반사 방지막 패턴
404: 실리콘 질화막 405: 실리콘 질화막 패턴
500: 치수 측정 장치 510: 에칭 장치
520: 피처리막 패턴 R1: 플라즈마 생성 영역
R2: 원료 가스 해리 영역 W: 웨이퍼

Claims (10)

  1. 기판 상의 피처리막을 에칭할 때의 마스크가 되는 정해진 패턴을 형성하는 패턴 형성 방법에 있어서,
    기판의 피처리막 상에 유기막의 패턴을 형성하는 유기막 패턴 형성 공정과,
    그 후, CVD에 의해 상기 유기막의 패턴 상에 실리콘 질화막을 성막하는 성막 공정과,
    그 후, 상기 실리콘 질화막이 상기 유기막의 패턴의 측벽부에만 남도록 이 실리콘 질화막을 에칭한 후, 상기 유기막의 패턴을 제거하고, 기판의 피처리막 상에 상기 실리콘 질화막의 상기 정해진 패턴을 형성하는 실리콘 질화막 패턴 형성 공정
    을 포함하며,
    상기 성막 공정은,
    기판의 온도를 100℃ 이하로 유지한 상태에서, 처리 가스를 여기시켜 플라즈마를 생성하고, 이 플라즈마에 의한 플라즈마 처리를 수행하여, 100 ㎫ 이하의 막 스트레스를 갖는 실리콘 질화막을 형성하는 것인 패턴 형성 방법.
  2. 제1항에 있어서, 상기 처리 가스는 실란 가스, 질소 원자를 갖는 가스, 및 수소 가스를 포함하고,
    상기 성막 공정에서는, 상기 수소 가스의 공급 유량을 제어하여, 상기 실리콘 질화막의 막 스트레스를 제어하는 것인 패턴 형성 방법.
  3. 제1항에 있어서, 상기 처리 가스는 실란 가스, 및 질소 원자를 갖는 가스를 포함하고,
    상기 성막 공정에서는, 상기 실란 가스의 공급 유량과 상기 질소 원자를 갖는 가스의 공급 유량 간의 비율을 제어하여, 상기 실리콘 질화막의 막 스트레스를 제어하는 것인 패턴 형성 방법.
  4. 제1항에 있어서, 상기 성막 공정에서, 처리 분위기는 20 ㎩ ~ 40 ㎩로 유지되는 것인 패턴 형성 방법.
  5. 제1항에 있어서, 상기 성막 공정에서, 상기 플라즈마는 마이크로파에 의해 상기 처리 가스가 여기되어 생성되는 것인 패턴 형성 방법.
  6. 제1항에 있어서, 상기 실리콘 질화막 패턴 형성 공정후, 상기 실리콘 질화막의 패턴의 치수를 측정하고, 이 측정 결과에 기초하여, 상기 성막 공정의 처리 조건을 보정하는 것인 패턴 형성 방법.
  7. 제1항에 있어서, 상기 유기막 패턴 형성 공정후, 상기 유기막의 패턴의 치수를 측정하고, 이 측정 결과에 기초하여, 상기 유기막 패턴 형성 공정의 처리 조건을 보정하는 것인 패턴 형성 방법.
  8. 제1항에 있어서, 상기 유기막 패턴 형성 공정에서,
    기판에 포토리소그래피 처리를 수행하며, 이 기판의 피처리막 상에 레지스트 패턴을 형성하고,
    그 후, 상기 레지스트 패턴을 트리밍하며, 이 레지스트 패턴의 하층의 반사 방지막을 에칭하고, 상기 유기막의 패턴으로서 상기 레지스트 패턴 및 상기 반사 방지막의 패턴을 형성하는 것인 패턴 형성 방법.
  9. 제1항에 있어서, 상기 유기막 패턴 형성 공정에서,
    기판에 포토리소그래피 처리를 수행하며, 이 기판의 피처리막 상에 레지스트 패턴을 형성하고,
    그 후, 상기 레지스트 패턴을 트리밍하며, 이 레지스트 패턴의 하층의 반사 방지막을 에칭하고,
    그 후, 상기 레지스트 패턴을 제거하며, 상기 유기막의 패턴으로서 상기 반사 방지막의 패턴을 형성하는 것인 패턴 형성 방법.
  10. 반도체 장치의 제조 방법에 있어서,
    기판의 피처리막 상에 유기막의 패턴을 형성하는 유기막 패턴 형성 공정과,
    그 후, 기판의 온도를 100℃ 이하로 유지한 상태에서, 처리 가스를 여기시켜 플라즈마를 생성하고, 이 플라즈마에 의한 플라즈마 처리를 수행하여, CVD에 의해 상기 유기막의 패턴 상에 100 ㎫ 이하의 막 스트레스를 갖는 실리콘 질화막을 성막하는 성막 공정과,
    그 후, 상기 실리콘 질화막이 상기 유기막의 패턴의 측벽부에만 남도록 이 실리콘 질화막을 에칭한 후, 상기 유기막의 패턴을 제거하고, 기판의 피처리막 상에 상기 실리콘 질화막의 정해진 패턴을 형성하는 실리콘 질화막 패턴 형성 공정
    을 포함하는 패턴 형성 방법을 실행하여 기판의 피처리막 상에 상기 실리콘 질화막의 패턴을 형성한 후,
    상기 실리콘 질화막의 패턴을 마스크로 하여 기판 상의 피처리막을 에칭해서, 반도체 장치를 제조하는 반도체 장치의 제조 방법.
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