TW201203267A - Nonvolatile memory device and system performing repair operation for defective memory cell - Google Patents

Nonvolatile memory device and system performing repair operation for defective memory cell Download PDF

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Description

201203267 ^ I I 六、發明說明： 【相關申請案】 本申清案主張韓國專利申請號為1〇2〇1〇〇〇153ι… 請日為2010年2月19日之優先權，以及美國臨時專 請號為61/354/748,中請日為2G1G年6 j 15日之優先權。 所述韓國專利帽案揭示内容以全文引用方式併入本文。 【發明所屬之技術領域】 本發明是關於-種半導體記憶體的技術，且特別是有 關於一種能夠執行缺陷記憶體胞之修補操作的非揮發性呓 憶體裝置與系統。 【先前技術】 半導體記憶體裝置可依據斷電時其是否保留住所儲存 的資料，而大致上分為兩種類型。這些類型包含：揮發性 記憶體裝置（volatile memory devices)，當斷電時其喪失所 儲存的資料；以及非揮發性記憶體裝置（nonv〇Memem()ry devices)，當斷電時其保留住所儲存的資料。 揮發性記憶體裝置之實例包含：靜態隨機存取記憶體 (static random-access memory，SRAM)裝置、動態隨機存取記 憶體(dynamic random-access memory，DRAM)裝置、以及同 步動態隨機存取記憶體(synchronous dynamic random-access memory，SDRAM)裝置。非揮發性記憶體裝置之實例包含： 唯讀記憶體(read-only memory，ROM)裝置、可程式唯讀記 憶體(programmable read-only memory，PROM)裝置、電性可 程式唯讀記憶體（electrically programmable read-only 201203267 j/z/zpu m_iy ’ EPROM)裝置、電性可抹拭可程式唯讀記憶體 (electrically erasable and programmable read-only memory » EEPROM)裝置、快閃記憶體裝置（flash mem〇ry心^沈）、 相變隨機存取記憶體(phase-change random_access mem〇iy， PRAM)裝置、磁性隨機存取記憶體(magnetic rand()m_aeeess memory，MRAM)裝置、電阻式隨機存取記憶體 random-access memory ’ RRAM)裝置以及鐵電隨機存取記憶 體(ferroelectric random-access memory，FRAM)裝置。快閃記 憶體裝置可進一步分類為：反或型(N〇R_type)快閃記憶體 裝置、和反及型(NAND-type)快閃記憶體裝置。 在過去的幾年裡，研究人員已經發展出無數的技術來 改善各種記憶體元件的尺寸、容量及性能。這些技術的其 之一為.將記憶胞排列於三維陣列結構裡，以形成記憶體 裝置。此類的陣列結構可能改善資料的數量儲存於有限的 晶片區域内。 【發明内容】 依照本發明的一實施例中’非揮發性記憶體裝置包括： 主要記憶胞陣列、備份記憶胞陣列以及控制器。主要記憶胞 陣列包括多數條位元線，每條位元線連接至多數個串 (strings)，所述串排列成垂直於基底；備份記憶胞陣列包 括每多數條備份位元線’每條備份位元線連接至多數個備份 串（redundancy strings) ’所述備份串排列成垂直於所述 基底；控制器配置成用以控制所述備份位元線中的其中之 一，以執行在所述主要記憶胞陣列中的所述串的修補操作。 201203267 配 置成於tt明的一實施例中，控制器包括：一行選擇器，配 ^卜部裝置所接收的—串選擇位址與-行分層 位址的基礎上，而選擇所述位元線其中之一。 曰 配^本^的―實施僧，控制器包括—備份行選擇器， -置成外部裝置所接㈣_$選擇位址*一行分 層位址的基礎上，而選擇所述備份位樣其中之二。 於本發明的-實施例中，備份行選擇器儲存：且有一缺 陷記憶胞的串的—串選擇位址與-行分層位址。 於本發明的一實施例中，具有所述缺陷記憶胞的所述串 之所述串選擇位址及所述行分層位址被儲存於—保險絲盒 中。 、於本發明的一實施例中，控制器包括一行選擇器，配置 成··在從一外部裝置所接收的一串選擇位址與一行分層位 址的基礎上，而選擇所述位元線其中之一；備份行選擇器， 配置成：在從一外部裝置所接收的一串選擇位址與一行分 層位址的基礎上，而選擇所述備份位元線其中之一；一輸 入/輸出選擇器，配置成：響應於一代替訊號而選擇所述行 選擇器或所述備份行選擇器；以及一代替訊號產生器，配置 成：響應於從外部裝置所接收的串選擇位址及行分層位 址，來產生代替訊號。 於本發明的一實施例中，在所述串包含缺陷記憶胞之 處’代替訊號產生器儲存所述串的串選擇位址及行分層位 址。 於本發明的一實施例中，具有所述缺陷記憶胞的所述串 201203267 -5 /^/Zpil 之所述串選擇位址及所述行分層位址被儲存於一保險絲盒 中。 — 於本發明的一實施例中，非揮發性記憶體裝置更包括 一備用區塊’備用區塊包含多數個記憶胞，且所沭 儲存具有-缺陷記憶胞的串的串選擇位址及= 於本發明的一實施例中，控制器包括一儲存電路，設置 成.用以接收包含一缺陷§己憶胞的所述串的一串選擇位址與 一行分層位址，將所述串選擇位址與所行分層位址儲存於所述 備用區塊、且所述儲存電路響應於一供電檢測訊號。 。於本發明的-實施例中，控制器更包括一電源供紐測 器，設置成：依據檢測到電源被提供到所述非揮發性記憶體 裴置，而產生供電檢測訊號。 。_^本發明的—實施例中，㈣器更包括：電源供應檢測 器》又置成.依據檢測到電源被提供到所述非揮發性記憶體 裝置而產生供電檢測訊號；儲存電路，設置成：響應於供電 檢測訊號，而接收包含一缺陷記憶胞的所述串的一串選擇位址 行分層位址；一修補控制單元，設置成：藉由比較具 缺陷記憶胞❸-NAND _❾串選擇位址及行分層位 址，與從外部裝置接收的串選擇位址及行分層位址，來選 擇主要記憶胞陣列或備份記憶胞陣列。 於本發明的一實施例中，控制器更包括一行選擇器，配 置成：在從一外部裝置所接收的一行分層位址的基礎上， 而選擇所述位元線其中之一。 於本發明的一實施例中，控制器更包括一備份行選擇
201203267 J / Λ. /^UIX =配置成：在從—外部裝置所接收的-行分層位址的基 礎上，而選擇所述備份位元線其中之一。 於本發_ —實施例中’峨胞_之串與備份記憶胞 陣列之備份串共享相同的字元線。 於本發明的一實施例中，位元線與備份位元線排列在平 行於基底的一方向中。 依照本發_另-實關+，記憶體系統包括：非揮發 性6己隐體|置以及控制器。所述控制器配置成用以控制所 述非揮發性S己憶體裝置。非揮發性記憶體裝置包括：第一 區域具有多數條位元線，每條位元線連接至多數個串， 所述串排，成垂直於-基底；第二區域，具有多數條備份 位元線，每條備份位元線連接至多數個備份串，所述備份 串排列成垂直於基底；第三區域，設置成：相應於具有缺 陷記憶胞的第一區域中的串，而儲存串選擇位址及行分層位 址，以及控制器，設置成：在儲存於第三區域中的串選擇 位址及行分層位址的基礎上，控制備份串分享相同的備份位 7G線’來修補第一區域之所述串。 於本發明的一實施例中，第一區域之串與第二區域之備 份串排列在垂直於基底的一方向中。 於本發明的一實施例中，第一區域之串與第二區域之備 份串分享一共用字元線。 於本發明的一實施例中，非揮發性記憶體裝置與控制器 為固態硬碟的元件。 為讓本發明之上述和其他目的、特徵和優點能更明顯易 8 201203267 J ! L· I ^yix. 僅’下文特舉較佳實施例’並配合所附圖式，作詳細說明如下。 【實施方式】 下文將參照附圖描述本發明的實施例。這些實施例僅 用於例示，並且不應侷限本發明的範圍。 圖1疋依照本發明實施例所綠示的三維記憶胞陣列 之透視圖。 請參照圖1 ’三維記憶胞陣列1〇〇〇包括：基底im、半 導體柱1113、資料儲存層1116、字元線1211〜1293、共用源 極線1311〜1314、汲極1320以及位元線1331〜1333。 半導體柱1113與資料儲存層1116設置於基底im上。 基底1111通常包括：摻雜有p型(p-type)雜質石夕之半導體材 質。基底1111也包括p型井(p4ypewell)或凹井巾〇cketwell)， 此凹井包括p型井及環繞著p型井之N型井。 共用源極線1311〜1314設置於基底1111上，共用源極線 1311〜1314延伸於第一方向、並在第三方向上重覆。共用源極 線1311〜1314通常包括：摻雜有不同於基底mi的雜質之半 導體材質。，例如，在基底1111包括摻雜有P型雜質之半導體 材質’共用源極線1311〜1314可以包括摻雜有N型(n-type)雜 質之半導體材質。 半導體柱1113設置於基底1111上，半導體柱m3延伸 於第二方向、並設置在基底1111與汲極1320之間。半導體柱 1113的其中一端連接於基底1111，且半導體柱1113的另一端 連接於汲極1320。半導體柱1113通常包括摻雜有相同於基底 U11的雜質之半導體材質。例如，在基底im包括摻雜有p 9 201203267 J / 厶 / ^μιι 型雜質之半導體材質，半導體柱 之半導體材質。 1113可包括摻雜有ρ型雜質 在=實施例中，半導體柱1113的内部包括介電材質 氧切、氮切或碳姆），*半導齡1113的外部 可匕括半導體材質(例如，石夕）。在這種情況下，半導體柱α 的外部可摻雜與基底1U1相_雜質。例如，在基底⑴ 括摻雜有P型雜質之半導體材質，半導體柱1113的外部可包 括摻雜有p型雜質之半導體材質。 沒極1320設置於半導體柱1113與位元線1331〜1333之 間。汲極1320通常包括摻雜有不同於基底uu的雜質之石夕質 半導體材質。例如’當基底仙包括掺雜有p型雜質之半導 體材質没極1320可以包括推雜有n型雜質之半導體材暂。 即使沒有繪示於圖！，接觸窗插塞(c_ct plug)M__ 汲極1320與位元線1331〜1333之間，來減少該些元件之間的 接觸電阻(contact resistance)。 子元線1211〜1293堆疊於基底uu與位元線1331〜1333 之間。字元線1211〜1293延伸於第一方向並堆疊在第二方向 上。字元線1211〜1293通常包括導電材質(例如，摻雜矽、鎢、 金屬氮化物或金屬石夕化物）。 字元線1211〜1293被分為多數個字元線組(w〇rd line groups ’ WLG)。一個字元線組WLG包括多數條字元線，分 享相同的半導體柱。例如，字元線1211〜1293可以分為：字元 線1211〜1291為第一字元線紐·’字元線1212〜1292為第二字元 線組’且字元線1213〜1293為第三字元線組。第一字元線組至 201203267 第三字元線組延伸於第一方向、並在第三方向上重覆。 位元線1311〜1333設置成跨越字元線1211〜1293。請參照 圖1 ’例如，字元線1211~1293延伸於第一方向、並在第三方 向上重覆，同時位元線1311〜1333延伸於第三方向、並在第一 方向上重覆。位元線1311〜1333通常包括導電材質(例如，推 雜石夕、嫣、金屬氮化物或金屬石夕化物）。 圖2是沿圖1的線Ι-Γ所獲取三維記憶胞陣列之剖 面圖。 請參照圖2，半導體柱1113、資料儲存層1116、字元線 1211〜1293以及介電層1112設置於基底ιιη與位元線13^ 之間。 、、 每個半導體柱1113設置於基底mi與汲極132〇之間。 每個半導體柱1113包括：第一基體m4與第二基體1U5S。第 一基體1114通常包括摻雜有相同於基底mi的雜質之矽質 導體材質。例如，當基底1111包括摻雜有P型雜質之半導體 材質時，第一基體11U也可以包括摻雜有p型雜質之半導體 材質。第二基體1115通常包括介電材質(例如，二氧化矽、 化矽、或碳化矽）。 氣 介電層1112連接於半導體柱1113並設置於字 1211〜1293之間。介電層1112延伸於第一方向，並在第二= 向中设置於字TG線1211〜1293之間。據此，介電層1112 隔離(electrically is〇iate)字元線 1211〜1293。介電声 包括介電材質(例如，二氧切、氮化碎、或碳化^)。㊉ 資料儲存層1116設置於字元線mi〜I293與半導體才主 201203267 1113之間°而·^ ’資料儲存層1116設置成環繞半導體柱1113 與”電層1112。請參照圖3，資料儲存層1116將作進-步的 洋細描述。 汲極1320設置於位元線1311〜1333與半導體柱1113之 間。/及極1320通常包括換雜有不同於基底11U、第一基體1114 的雜質之梦質半導體材質。例如，基底lm與第—基體1114 包括摻雜有P型雜質之半導體材質，祕測可以包括於掺 雜有N型雜質之半導體材質。 每個半導體柱1113與相應的介電層、資料儲存層以及字 ，線’形成一個NAND串結構(NAND string _cture)。例如， 每個半導體柱1113延伸於第二方向，與相應的介電層1112之 一、相應的資料儲存層1116之一以及字元線1213〜1293構成 一個 ΝΑΝ〇 串 NS (NAND string NS )。 每個NAND串NS包括：多數個電晶體結構TS。請參照 圖2 ’例如’每個NAN〇串NS包括9個電晶體結構TS。電 晶體結構ts可作為記憶體胞，用以儲存單一位元（singlebit) 或多重位元（multiple bits)。亦即，電晶體結構TS可作為開 關’用以選擇NAND串NS。請參照圖3，電晶體結構TS將 作進一步的詳細描述。 圖3繪示圖2的電晶體結構TS之剖面圖。 請參照圖3，電晶體結構TS包括：字元線1233、資料儲 存層1116、第一基體i114以及第二基體1115。 資料儲存層1116至少包括三個介電層。請參照圖3，例 如’資料儲存層1116包括穿隧絕緣層（tunnel insulating layer) 12
201203267 ^ ! L· l ^UiX 服、電荷儲存層(charge st〇rage layer) 1118以及阻擋絕緣層 (blocking insulating layer)l 119 〇 穿隧絕緣層1117通常包括熱氧化層（thermaloxidelayer) (例如，魏化層）。而且，f _緣層1117可形成為單層結 構或多層結構。 電荷儲存層1118通常包括：介電層，具有深能階陷拼 (deep-level traps)，能夠儲存電荷。例如，電荷儲存層ιιι8 可以包括^^化層。電荷儲存層Π18也可括氮化層及/ 或金屬氧化層(例如，鋁氧化層及/或铪氧化層）。 阻檔絕緣層1119通常包括矽氧化層。或者，阻擋絕緣層 1119至少可以包括矽氧化層及高介電層(例如，鋁氧化層及/ 或铪氧化層），比穿隧絕緣層具有較高的介電常數。 第一基體1114經由資料儲存層me而電性連接至字元 線1233。第一基體1114通常包括：摻雜有p型雜質之石夕質半 導體材質。當一電壓施加到字元線1233，在第一基體1114產 生一反轉區域(inversion region)。據此’當執行程式 讀取操作時，在第一基體1114内形成通道。所以，字元線 1233、資料儲存層1116、第一基體1114以及第二基體ιιι5 可插作作為一個金屬氧化物半導體（metal 〇xide semiconductor，M0S)電晶體。 電荷儲存層1118可以當作電荷擷取層（charge capturing layer)。例如，當一高電壓施加到字元線1233，電荷可被電荷 儲存層1118所榻取。據此’字元線1233、資料儲存層mg、 第一基體1114以及第二基體1115可操作作為一個快閃記憶 13 201203267 j/z/zpu
圖4是圖1至圖3的三維記憶胞陣列1000之等效電路圖。 請參照圖4 ’ NAND串NS11〜NS31電性連接於第一位元 線BL1與共用源極線CSL之間。同樣地，NAND串NS 12〜NS32 電性連接於第二位元線BL2與共用源極線CSL之間；且 NAND串NS13〜NS33電性連接於第三位元線BL3與共用源極 線CSL之間。 第一至第三位元線BL1〜BL3延伸於第三方向。圖4的 第一位元線BL1相當於圖1的位元線1331。圖4的第二位元 線BL2與第三位元線BL3分別相當於圖1的位元線1332與位 元線1333。 第一至第三位元線BL1〜BL3每一個電性連接到多數個 NAND串NS。例如，第一位元線BL1電性連接到NAND串 NS11〜NS31。同樣地’第二位元線BL2電性連接到NAND串 NS12〜NS32，且第三位元線BL3電性連接到NAND串NS13〜 NS33。 每個NAND串NS包括：串選擇電晶體（string select transistor) SST、記憶胞(memory cells)MC以及接地選擇電晶 體（ground select transistor) GST。例如，NAND 串 NS11 包 括：串選擇電晶體SST、第一至第七記憶胞MCI〜MC7以及 接地選擇電晶體GST。 連接到相同的位元線BL的NAND串NS形成一行分層 (column layer) CL 〇例如，連接到第一位元線BL1的NAND 串NS11〜NS31形成第一行分層CL1。同樣地，連接到第二位 201203267 元線BL2的NAND串NS12〜NS32形成第二行分層CL2，且 連接到第三位元線BL3的NAND串NS13〜NS33形成第三行 分層CL3。 在相同的分層裡，串選擇電晶體SST的閘極電性連接到 延伸於第一方向的串選擇線(string seiect nne，SSL)。在此實施 例中’相同的分層意指：串選擇電晶體SST從共用源極線 CSL開始具有一樣的深度。例如，NAN〇串NS11〜NS13的串 選擇電晶體SST的閘極電性連接到延伸於第一方向的第一串 選擇線SSL卜同樣地，NAND串NS21〜NS23的串選擇電晶 體sst電性連接到第二串選擇線SSL2，且NAND串NS31〜 NS33的串選擇電晶體SST電性連接到第三串選擇線SSL3。 於圖4的實施例，第一串選擇線沾以相當於圖i的字元 線1291，且第二串選擇線SSL2與第三串選擇線沾^分別相 當於圖1的字元線1292與字元線1293。 串選擇線SSL1〜SSL3彼此電性隔離。據此，藉由選擇相 應的位元線與相應的串選擇線，來選擇NAND串Ns。例如， 藉由選擇第一位元線BU與第-串選擇線ssli，來選擇 NAND 串 NSU。 在相同分層裡的記憶胞的閘極電性連接到延伸於第一 方向的字讀。在相同分層裡的記憶胞_極藉由相同的字 瓜線而電性連接。例如，在相同分層㈣記憶胞Μα的問極 電性連接至第一字元線(_ word line，WL1)。同樣地，在相 同分層裡的第二至第七記憶胞MC2〜MC7分別地電 第二至第七字元線WL2〜WL7。 15 201203267 於圖4的實施例，第一位元線相當於圖i的字元線 1221〜1223。同樣地’圖4的第二至第七位元線體〜I?分 別相當於圖1的字元線1231〜1233至字元線1291〜1293。 在相同分層裡的接地選擇電晶體GST的閘極電性連接 到延伸於第一方向的接地選擇線(ground select line，GSL)。例 如’NAND串NS11〜13的接地選擇電晶體GST的閑極電性連 接到延伸於第—方向的接地_線GSL。_地，NAND串 NS21 23的接地選擇電晶體GST的閘極電性連接到接地選擇 線GSL ’且NAND串NS31〜NS33的接地選擇電晶體GST的 閘極電性連制接地選擇線GSL。據此，接地選擇線gsl相 當於圖1的字元線1211〜1213。 共用源極線CSL電性連接到NAND串NS11〜NS33，並 相當於圖1的共用源極線CSL1311〜1314。 於多種的替代實施例中，可以改變每個NAND串的串選 擇電晶體與電晶體結構TS的型式（f_)與數量（_ber)。 也可以改變接地選擇線GSL的結構’例如，藉由電性隔離對 應於接地選擇線GSL的字元線mi〜1213 _點。進一步， 可二更改連接至每條位元線BL或字元線WL的NAND串的 罝更進步，可以改變半導體柱的形狀，例如除了圓形柱 之外’還可利用四角形柱（tetragon shape)。 圖5疋依照圖1至圖3的三維記憶胞陣列looo之另一蓉 效電路圖。 n寻 圖5的等效電路圖相似於圖4的等效電路圖。據 下描述將著重在朗4等效電路圖獨的地方。 201203267 圖5顯示橫向電晶體(lateral transistors，LTR)。橫向電晶 體LTR的閘極電性連接到各自的接地選擇電晶體GST。接地 選擇線GSL電性連接到接地選擇線GSL的閘極與橫向電晶體 LTR的閘極。接地選擇線GSL啟動處，橫向電晶體LTR與接 地選擇電晶體GST將NAND串電性連接到共用源極線CSL。 橫向電晶體LTR由圖2的共用源極線1311〜1313與字元線 1211〜1213所形成，而基底lm與資料儲存層1116位於上述 之間。 沒有施加電壓於字元線1211〜1213之處，橫向電晶體 LTR與接地選擇電晶體GST被關閉(turned off)。所以，第一基 體1114與共用源極線1311〜1313藉由基底1111與資料儲存層 1116而相互隔離。 有施加電壓於字元線1211〜1213之處，於第一基體1114 產生一反轉區域。例如，第一基體丨114摻雜有p型雜質，第 一基體1114中產生一反轉區域。亦即，有施加電壓於字元線 1211〜1213之處’於基底uu能夠產生一反轉區域。例如， 基底1111摻雜有P型雜質，鄰近於字元線1211〜1213的基底 1111的一部份產生一反轉區域。結果是，第一基體1114的反 轉區域與基底1111的反向區域連接於共用源極線1311〜1313。 在第一基體1114產生反轉區域可視為開啟接地選擇電晶 體GST的操作，也可稱為垂直式電晶體。在基底mi產生反 轉區域可視為開啟橫向電晶體LTR的操作，也可稱為水平式 電晶體。圖5的接地選擇線GSL相當於圖2的字元線 1211〜1213 ’可視為開啟垂直式電晶體與水平式電晶體。 17 201203267 圖6是依照本發明實施例所繪示的三維記憶胞陣列2000 之透視圖。 圖6的三維記憶胞陣列2000相似於圖1的三維記憶胞陣 列1000，因此，圖6的描述將著重在與圖1不同的地方。 請參照圖6,共用源極線2315設置於基底2111上。在第 一方向與第三方向裡，共用源極線2315形成為平面形。相比 之下’圖1的共用源極線1311〜1314延伸於第一方向，且平 行在第三個方向上。換言之，圖6的共用源極線2315以平面 結構形成，然而’圖1的共用源極線1311〜ι314以線結構形 成。 圖7是沿圖6的線ΙΙ-ΙΓ所獲取的三維記憶胞陣列2〇〇〇 之剖面圖。 請參照圖7，共用源極線2315形成為平面形於基底2111 上’而且半導體柱2113連接至共用源極線2315。 圖8是依照本發明實施例所繪示的三維記憶胞陣列 之透視圖。 圖8的三維記憶胞陣列3000相似於圖1的三維記憶胞陣 列1000，因此，圖8的描述將著重在與圖j不同的地方。 請參照圖8，半導體柱3113形成為四角形，而且介電材 質3120設置於半導體柱3113之間。介電材質312〇通常包括 氧化碎、氮化硬或碳化硬。 二維記憶胞陣列3000配置成：將兩個ΝΑΝΓ)串結構對 應於一個半導體柱。介電材質3120設置於半導體柱31°13之 間，使得共享相同半導體柱的字元線彼此雜_。例如，字 201203267 J l L·! A]Jll 元線321 la〜3291a與字元線3211b〜3291b是藉由介電材質3120 而彼此電性隔離。字元線3211a〜3291a與對應的半導體柱3113 形成第一 NAND串結構。同樣地，字元線3211b〜3291b與對 應的半導體柱3113形成第二NAND串結構。所以，圖8的三 維記憶胞陣列3000配置成：將兩個NAND串結構相對應於一 個半導體柱。 相比之下’圖1的三維記憶胞陣列1〇〇〇配置成：將一個 NAND串結構對應於一個半導體柱。例如，字元線12ιι〜1291 與一個對應的半導體柱形成一個NAND串結構。 圖9是依照本發明實施例所繪示的三維記憶胞陣列4〇〇〇 之透視圖。 圖9的三維記憶胞陣列4000相似於圖1的三維記憶胞陣 列1000，因此，圖9的描述將著重在與圖1不同的地方。 請參照圖9，三維記憶胞陣列4000包括：基底4111、共 用源極線4315、半導體柱4113、位元線4331〜4333、串選擇 線4291〜4293以及字元線4211〜4281。 串選擇線4291〜4293延伸於第一方向、並在第三方向上 重覆，相似於圖1的字元線1291〜1293。然而，字元線 4211〜4281以平面形狀延伸於第一方向與第三方向。相比之 下’圖1的字元線1211〜1293延伸於第一方向、並在第三方 向上重覆。換言之，圖1的字元線1211〜1293呈線形，被分 為包括字元線1211〜1291的第一字元組；包括字元線 1212〜1292的第二字元組；以及包括字元線1213〜1293的第三 字元組。 19 201203267 ^ f Λ. t ,圖9的共用源極線4315延伸於第一方向與第三方向、並 形成在基底4111上。然而’圖1的共用源極線1311〜1314延 伸於第-方向’並財行的形式形絲第三方向上。 圖10是沿圖9的線m-πι，所獲取的三維記憶胞陣列4_ 之剖面圖。 請參照圖10 ’圖9的字元線4211〜4281設置於半導體柱 4113之間，且一個字元線設置成在一分層中的一線形。亦即， 共用源極線4315形成為呈平面形，而半導體柱4113連接至共 用源極線4315。圖1〇的資料儲存層1116延伸於第二方向、 並形成在半導體柱4113上。 如上所述’記憶胞陣列被形成為三維結構，以於小晶片 範圍内創造大容量記憶體裝置。然而，具有一個三維結構的記 憶胞陣列比具有兩個三維結構的記憶胞陣列更容易受到影響 而發生錯誤。而且，具有一個三維結構的記憶胞陣列需要不同 的修補操作去修補缺陷記憶胞。 圖Π是依照本發明實施例所繪示的非揮發性記憶體裝 置100之方塊圖。 請參照圖11 ’非揮發性記憶體裝置10〇包括：主要記 憶胞陣列110、備份記憶胞陣列120、頁緩衝區塊13〇、輸入/ 輸出(I/O)介面140、位址解媽器15〇、保險絲區塊160以及控 制邏輯電路170。 主要記憶胞陣列110包括多數個記憶胞。主要記憶胞陣 列110透過子元線WL連接至位址解碼器150。主要記憶胞陣 列110經由位元線BL連接至頁緩衝區塊13〇。主要記憶胞陣 201203267 列110包括三維記憶胞陣列，例如圖1至圖10所示的實施例。 主要記憶胞陣列110的每個記憶胞儲存一位元資料或多 重位元資料。能夠儲存一位元資料的記憶胞稱之為單階記憶胞 (single-level ceU，SLC)或單位元記憶胞；能夠儲存多重位元資 料的記憶胞稱之為多階記憶胞(multi level cell ’ MLC)或多重位 元記憶胞。 備份記憶胞陣列120包括多數個記憶胞。備份記憶胞陣 列120透過字元線WL連接至主要記憶胞陣列11〇。備份記憶 胞陣列120透過備份位元線(redundancy bit lines) RBL連接至 頁緩衝區塊130。備份記憶胞陣列120包括三維記憶胞陣列， 例如圖1至圖10所示的實施例。 在缺陷記憶胞存在於主要記憶胞陣列110之處，備份記 憶胞陣列120的記憶胞取代此缺陷記憶胞。於一些實施例中， 備份記憶胞陣列120在行分層(column layer，CL)的基礎上取 代缺陷§己憶胞，於圖12將作進一步的詳細描述。於一些實施 例中’備份記憶胞陣列120在NAND串NS的基礎上取代缺 陷記憶胞，於圖13將作進一步的詳細描述。 頁緩衝區塊130經由位元線BL連接至主要記憶胞陣列 110，以及透過備份位元線RBL連接至備份記憶胞陣列12〇。 頁緩衝區塊130包括多數個頁緩衝單元pb 1〜PBm與多數個備 份頁緩衝單元RPB1〜RPBn。 於程式化操作時，頁緩衝區塊130從輸入/輸出介面140 接收資料(DATA)。由頁緩衝區塊130所接收的資料被選擇性 地儲存於主要記憶胞陣列11〇或備份記憶胞陣列12〇。例如， 21 201203267 在程式化操作要求主要記憶胞陣列11〇的缺陷記憶胞的對應 位置之處，儲存於頁緩_塊i 3G的㈣透過備錄元線^ 而儲存於備份記憶胞_ 12卜另—方面，在程式化操作要求 主要記憶胞陣列110的正常記憶胞的對應位置之處，儲存 緩衝區塊130的資料透触元線BL峨存触要記憶胞陣列 110。 於讀取操作巾’ κ緩衝區塊13G接收齡於主要記 陣列110與備份記憶胞陣列120的資料。由頁緩衝區塊^ 所接收的資料透過輸入/輸出介面14〇而傳送至外部裝置。例 =在讀取操作要求主要記憶胞_ UG的缺陷記憶胞之處， 儲存於備份·衝料咖〜廳_祕 面140而傳送至外部裂置。另一方面，在讀取操作要求主2 憶胞陣列11G的正常記憶胞之處，儲存於頁緩衝單元 PB1 PBm的資料透過輪入/輪出介面14〇傳送至外部裝置。 於耘式化操作中，輸入/輸出介面14〇從 塊UG°於讀取操作中，輸人/輸= 榦出m的詩轉移至外㈣置。輸入/ ^出„面M0包括：行選擇器141Μ_地 =;:du——。輕及輸入/輸二： /給Ψ ^入^輸出夕工益143從外部裝置接收資料(DATA)。輸入 輸出夕工器143從保險絲區塊16()接收代替訊號㈣ 代替訊號卿，輸入/輸出多工器143選 擇仃選擇器141或備份行撰媒契m 人則刀仃選擇器142。例如，在代替訊號卿 22 201203267 啟動之處’輸入/輪出多工器l4 方面，在代替訊號抓*擇備刀仃選擇器142。另一 行選擇器141。儿T之处’輸入/輪出多工器M3選擇 二選，141連接至輸人/輸出多工器 PBUW在代替訊號卿停 === m ♦。另—m擇Γ 141㈣移至頁緩衝單元 處，儲存於頁緩衝單元pm PB =、代#訊號Μρ停用之 移至外部裝i Bm犧經由行選擇請轉 擇$142連接至輸人/輸出多工器143與備份頁 ίΐΤ： T^T ^ =2 : 程式化操料、代替訊號_啟動 ^ 工器143所接收的資料經由備份行選擇 頁緩衝單元咖1侧n。另一方面，在 續取操作中、代替訊號REP啟動之處，儲存於備份頁緩衝單 το RPB1〜RPBn的資料經由備份行選擇器142轉移至外 置。 、 請參照圖11，位址解石馬器150從外部裝置接收位址 =:且侧繼路17G的败彻位址細r 位址ADDR包括：行分層位址CL—仙⑽、串選擇位址 23 201203267 SS一ADDR以及列位址ROW—ADDR。行分層位址CL_ADDR 是用以選擇行分層CL。串選擇位址SS_ADDR是用以選擇 NAND串NS的串選擇電晶體SST。列位址R〇w ADDR是用 以選擇字元線WL。 保險絲區塊160接收來自位址解碼器15〇的位址 ADDR，並比較該接收的位址ADDR與缺陷記憶胞的位址， 來決定是否執行修補操作。例如，在該接收的位址Aj^DR等 同於缺陷記憶胞的位址之處’保險絲區塊16〇轉移用以修補操 作的保險絲資料FD給輸入/輸出介面14〇。 於一些實施例中，在行分層基礎上執行修補操作。於上 述貫施例中，保險絲區塊16〇可以比較該接收的位址ajjdr 與缺陷記憶胞的位址，來決定是否執行修補操作，於圖12將 作進一步的詳細描述。 於一些實施例中，在NAND串基礎上執行修補操作。於 上述實施例中，保險絲區塊16〇可以比較從位址解碼器15〇 所接收的串選擇位址SS—ADDR及行分層位址CL_ADDR，與 缺陷記憶胞的串選擇位址及行分層位址，來決定是否執行修補 操作，於圖13將作進一步的詳細描述。 控制邏輯電路170控制非揮發性記憶體裝置1〇〇的整 體運作。例如，控制邏輯電路17〇依據從外部裝置所接收的 控制訊號CTRL，而能控制程式化、讀取及抹除操作。 圖12是依照圖11本發明實施例所繪示的非揮發性記憶 體裝置100之修補操作示意圖。圖12的修補操作在行分層基 礎上執行。於圖12的描述，將假設缺陷記憶胞存在於第一行 24 201203267 J /厶/厶pil 分層CL1。 請參照圖12,保險絲區塊160包括多數個保險絲盒 FB_1〜FB_n。每個保險絲盒FBJ〜FB_n儲存缺陷記憶胞的位 址資sfl。例如，在行分層基礎上執行修補操作，保險絲盒 n儲存缺陷記憶胞的行分層位址CL_ADDR。特別 是，缺陷記憶胞存在於第一行分層CL1，保險絲盒1^_1可以 儲存第一行分層的行分層位址。 保險絲區塊160從外部裝置接收行分層位址 CL_ADDR，並比較此接收的行分層位址cl_ADDR、與儲存 於保險絲盒FB—1〜FB_n之缺陷記憶胞的行分層位址，來決定 疋否執行修補操作。例如’該接收的行分層位址 等同於儲存於保險絲盒FBj之缺陷記憶胞的行分層位址，保 險絲區塊160控制輸入/輸出多工器143與備份行選擇器142, 來選擇第一備份頁緩衝單元RpB1。 於圖12的實施例，假設包含缺陷記憶胞的第一行分層 CL1位址被儲存於保險絲盒FBj。進一步假設，該接收的行 分層位址CL__ADDR等同於第一行分層cli位址。 保險絲區塊160傳送一啟動代替訊號rep至輸入/輸出多 工器143。輸入/輸出多工器M3響應於此啟動代替訊號j^p 而選擇備份行選擇器142。另外，保險絲盒FB_1產生用於修 補操作的保險絲資料FD。例如，保險絲資料FD<丨 > 包括： 第一備份行分層RCL1的位址資訊，用以取代第一行分層 CL1 〇 備份行選擇器142響應於保險絲資料FD，而選擇備份頁 25 201203267 緩衝單元RPBKRPBn。例如，備份行選擇$⑷響應於保險 絲資料FD<0> ’而選擇第一備份頁緩衝單元卿卜據此， 於程式化操作中，資料DATA透過輸入/輸出多工器143、備 份行選擇H 142以及第-備份頁緩衝單元咖卜而儲存於第 -備份行分層RCU。而且，於程式化操作巾，龍DATA透 過第-備份紐解元RPBW錄行選鮮142以及輸入/ 輸出多工器143，而傳送至外部裝置。所以，第一行分層⑴ 代替第一備份行分層RCL1。 另一方面，該接收的行分層位址CL—不等同於儲 存於保險絲盒FB_1之缺陷記憶胞的行分層位址，保險絲區塊 160控制輸入/輸出多工器143與行選擇器141，來選擇對應於 主要記憶胞陣列110之頁緩衝單元PB1〜PBm。 ―如上所述，二維記憶胞陣列100可以在行分層基礎上執 行修補操作。在行分層基礎±執行修觀作，柯 址SS—ADDR而執行。 一 圖13是依照圖11本發明實施例所繪示的非揮發性記憶
體裝置100之修補操作示意圖。圖13的修補操作是在NAND 串基礎上執行。於圖13的實補，假設缺陷記憶胞出 NAND串NS11及NS2m的每一個。 請參照圖13，保險絲區塊16〇包括多數個保險絲盒 -Ff—113。每個保險絲盒FB-U〜 FB-n3儲存缺陷記憶胞 各立址資訊。在NAND _基礎上執行修_作，每個保險絲 皿FB_ll〜FB—n3儲存：包含缺陷記憶胞之NAND串串 擇位址與行分層位址。 甲迸 26
201203267 J I I ^.UIX 特別地，行分層位址cl—addr與串選擇位址ss娜尺 疋必須的’以選擇-個NAND串NS。例如，請參照圖i至圖 10，例如，-個位元線BL與一個串選擇線SSL被選擇， ，-個NAND $ NS。據此，在N娜串基礎上執行修補操 作，每個保險絲盒FBJ1〜FB—n3儲存：缺陷魄胞的串選擇 位址SS_ADDR與行分層位址cl_ADDR。 凊參照圖13 ’保險絲區塊160從外部裝置接收行分声位 址CL_ADDR與串選擇位址ss^dr。保險絲區塊16(^較 該接收的位址、與儲存於保險絲盒FB—u〜FB—n3之缺陷記憶 胞的位址，來決定是否執行修補操作。 於一些實施例中，儲存於保險絲盒FB—U的串選擇位址 與NAND _ NS11的行分層位址，以及從外部裝置所接收的 串選擇位址SS一ADDR與行分層位址cl_ADDR，等同於儲存 於保險絲盒FB一 11的串選擇位址與行分層位址。 於此實施例中，保險絲區塊160控制備份行選擇器142 與輸入/輸出多工器143，來選擇第一備份頁緩衝單元。 保險絲區塊160傳送一啟動代替訊號rep至輸入/輸出多工器 143 ’而輸入/輸出多工器143響應於此啟動代替訊號Rgp來 選擇備份行選擇器142。 保險絲盒FB_11產生用於修補操作的保險絲資料fd < u >。例如，保險絲資料FD<11>可以包括：用以代替NAND 串NS11之備份NAND串RNS11的串選擇位址與行分層位 址。因此，在程式化操作與讀取操作執行之處，具有缺陷記憶 胞的NAND串NS11被備份NAND串RNS11所代替。 27 201203267 於另一個實施例中，儲存於保險絲盒FBJ2的串選擇位 址與NAND串NS2m的行分層位址，以及從外部駿接收的 串選擇位址SS一ADDR與行分層位址，等同於儲存 於保險絲盒FB—12的串選擇位址與行分層位址。 、 於此實施例中’保險絲區塊160傳送一啟動代替訊號Mp 至輸入/輸出多工器143，而輸入/輸出多工器143響應於此啟 動代替訊號REP，來選擇備份行選擇器142。 保險絲盒FB_12產生用於修補操作的保險絲資料FD< 12>。例如’保險絲資料FD< 12〉可以包括：用以代替ΝΑΝ〇 串NS2m之備份NAND串RNS21的串選擇位址與行分層位 址。因此，於程式化操作與讀取操作執行之處，具有缺陷記憶 胞的NAND串NS2m被備份NAND串RNS21所代替。 如上所述，NAND串NS11及NS21 ,每個都具有缺陷記 憶胞，各自被備份NAND ψ RNS11及RNS21所代替。備份 NAND串RNS11及RNS21都位於相同的備份行分層。據此， 在NAND串基礎上執行修補操作，產生於不同的行分層之缺 陷記憶胞可被相同的備份行分層所代替。 於圖11至圖13的實施例中’假設每條位元線bl連接於 二個NAND串。然而，於其他實施例中’每條位元線BL可 以連接於至少兩個NAND串。而且，圖12保險絲盒FB的數 量可以隨著連接於每條位元線BL2NAND串NS的數量而比 例增加。
於圖11與圖12的實施例中，假設每個NAND串NS包 括兩個記憶胞。然而，於其他實施例中’每個NAND串NS 28 201203267 可以包括至少一個記憶胞。為了簡化例示，串選擇線SSL與 字元線WL沒有繪示於圖11與圖12中。 於圖10至圖12的實施例中，假設主要記憶胞陣列n〇 與備份記憶胞陣列120共享相同的字元線。亦即，假設主要記 憶胞陣列110與備份記憶胞陣列12〇形成一個記憶體方塊。然 而，於其他實施例中，主要記憶胞陣列11〇與備份記憶胞陣列 120可以形成在不同的記憶體方塊中。 於圖10至圖12的實施例中，假設保險絲區塊16〇包括 多數個保險絲盒。然而，於其他實施例中，保險絲盒可藉由施 加強電流或雷射而能夠儲存資料。或者，保險絲盒可以被電子 保險絲（e-fuse)所代替，該電子保險絲電性地儲存資料，或 者’可以非揮發性記憶體來代替。 圖14疋依照圖13本發明實施例所繪示的保險絲盒fb 11 之電路圖。 — 請參照圖14，保險絲盒FB_U包括：保險絲單元161， 用以儲存缺陷記憶胞的行分層位址，以及保險絲單元162，用 以儲存缺陷記憶胞的串選擇位址。在保險絲盒FB—U中的每 個保險絲F—10〜F_21的程式狀態(或切斷狀態)等同於輸入位 址之處’保險絲資料FD<11>被啟動以選擇圖u的備份記憶 胞陣列120。 °心 例如，在行分層基礎上執行修補操作，行分層位址 CL—ADDR被杨雜料賴織韻行分肢址的保險 絲單元161。在行分層位址cl—addr等同於缺陷記憶胞的行 分層位址之處，保險絲盒FB< 11 >被啟_選擇備份記憶胞 29 201203267 - · - Μ- 陣列。 於另一個實施例中，在NAND串基礎上執行修補操作， 行分層位址CL_ADDR與串選擇位址ss—ADDR被分別施加到 儲存有缺陷記憶胞的行分層位址之保險絲單元161以及儲存 有缺陷記憶胞的串選擇位址之保險絲單元162 ^在行分層位址 CL一ADDR等同於缺陷記憶胞的行分層位址之處，且在串選擇 位址SS一ADDR等同於缺陷記憶胞的串選擇位址之處，保險絲 盒FB<11>被啟動以選擇備份NAND串。 於圖14的實施例中’串選擇位址ss_ADDR對應於三位 元之位址位元A27〜A29。然而，於其他實施例中，串選擇位 址SS一ADDR可根據連接至每一條位元線的NAND串Ns的 數量而變化。 圖15是依照本發明實施例所繪示的非揮發性記憶體裝 置200之方塊圖。 圖15的非揮發性記憶體裝置200之修補操作相似於圖 11的非揮發性記憶體裝置100之修補操作。圖15的非揮發 性§己憶體裝置200與圖11的非揮發性記憶體裝置1〇〇，不 同在於：非揮發性記憶體裝置200在非揮發性記憶體中儲 存缺陷記憶胞的位址資訊。因此，以下圖15的描述將著重於 非揮發性記憶體裝置200與非揮發性記憶體裝置100之間 不同的地方。 請參照圖15，非揮發性記憶體裝置2〇〇包括：主要記 憶胞陣列21卜備份記憶胞陣列212、備用區塊213 (spare block)、頁緩衝區塊、輸人/輸出介面23Q、修補位置儲存 201203267 •J ! Λ, t 電路240、位址解碼器250、修補控制單元260、控制邏輯電 路 270 以及供電檢測器 280 (power-up detector)。 主要記憶胞陣列211包括多數個記憶胞，用以儲存資 料。假設主要記憶胞陣列211包括圖丨至圖1〇的三維記憶 胞陣列中的其中一個。 ~ 備份記憶胞陣列212包括多數個記憶胞，用於代替主要 記憶胞陣列211的缺陷記憶胞。假設備份記憶胞陣列212包括 圖1至圖10的三維記憶胞陣列中的其中一個。 備用區塊213儲存主要記憶胞陣列211之缺陷記憶胞的 位址資訊。藉由供電檢測器280檢測到供電操作，儲存於備用 區塊213之缺陷記憶胞的位址資訊，透過頁緩衝區塊220及輸 入/輸出介面230而轉移至修補位置儲存電路240。 於一些實施例中’在行分層基礎上執行修補操作，備用 區塊213儲存缺陷記憶胞的行分層位址。於另一個實施例中， 在NAND串基礎上執行修補操作，備用區塊213儲存缺陷記 憶胞的串選擇位址與行分層位址。 與圖11的保險絲區塊160不同，備用區塊213包括非揮 發性記憶體。據此，缺陷記憶胞的位址資訊被儲存於備用區 塊213的非揮發性記憶體。於一些實施例中，備用區塊213 與主要記憶胞陣列211結合成一個方塊。據此，三維記憶胞 陣列的一部份被分配給主要記憶胞陣列211，而另一部份被分 配給備用區塊213。例如，於圖6的實施例中，對應於第一位 元線WL1與第二位元線wl2的記憶胞可以被分配給備用區 塊213，且對應於第三位元線wu至第五位元線〜WL5 31 201203267 的記憶胞可以被分配給主要記憶胞陣列2Π。 於一些實施例中，備用區塊213可形成為與主要記憶胞 陣列211不同的方塊。於上述實施例中，備用區塊213可以取 得圖1至圖10的三維記憶胞陣列中的其中一個的型式。一般 來說，備用區塊213可以使用非揮發性記憶體的任何幾個類 型來執行，例如’ PRAM、RRAM、FRAM以及快閃記憶體。 於圖15的實施例中，頁緩衝區塊22〇連接至備用區塊 213。亦即，頁緩衝區塊220連接至主要記憶胞陣列211與備 份記憶胞陣列212。頁緩衝區塊220相似於圖1〗的頁緩衝區 塊130，因此將省略詳細描述以避免重覆。 輸入/輸出介面230連接至頁緩衝區塊22〇與修補位置儲 存電路240。輸入/輸出介面230響應於修補控制單元26〇的控 制，來選擇主要記憶胞陣列211或備份記憶胞陣列212❶輸入 /輸出介面230相似於圖11的輸入/輸出介面14〇，因此將省略 詳細描述以避免重覆。 修補位置儲存電路240連接至輸入/輸出介面230。藉由 供電檢測器280檢測到供電操作，儲存於備用區塊213之缺陷 記憶胞的儲存位址資訊，透過頁緩衝區塊220及輸入/輸出介 面230而轉移至修補位置儲存電路24〇。修補位置儲存電路24〇 儲存陷記憶胞的接收位址。亦即，接收到用以讀/寫操作的要 求’修補位置儲存電路240提供缺陷記憶胞的儲存位址資訊給 修補控制單元260。 位址解碼器250經由字元線WL連接至主要記憶胞陣列 211。位址解碼器250從外部裝置接收位址ADDR、並轉移行 32 201203267
I I 分層位址CL_ADDR與串選擇位址ss—addr至修補控制單元 260。位址解碼器250相似於圖11的位址解碼器ι5〇，因此將 省略詳細描述以避免重覆。 修補控制單元260從修補位置儲存電路24〇接收缺陷記 憶胞的位址資訊。修補控制單元260從位址解碼器25〇接收行 分層位址CL_ADDR與串選擇位址SS一ADDR。基於此接收位 址，修補控制單元260決定是否執行修補操作。 於一些實施例中，在行分層基礎上執行修補操作，修補 控制單元260從位址解碼器250接收行分層位址。 修補控制單元260比較此行分層位址CL—ADDR與從修補位 置儲存電路240接收的缺陷記憶胞行分層位址。 從位址解碼器250接收的行分層位址CL—ADDR等同於 缺陷記憶胞的行分層位址時，修補控制單元26〇控制輸入/輸 出介面230來選擇備份記憶胞陣列212。此操作相似於圖1〇 與圖11 ’因此將省略詳細描述以避免重覆。 於一些實施例中，在NAND串基礎上執行修補操作時， 修補控制單元260從位址解碼器250接收串選擇位址 SS一ADDR與行分層位址CL—ADDR。修補控制單元26〇將串 選擇位址SS一ADDR及行分層位址CL—ADDR，與缺陷記憶胞 的串選擇位址及行分層位址進行比較。 從位址解碼器250接收的串選擇位址sS-Addr及行分 層位址CL_ADDR等同於缺陷記憶胞的串選擇位址及行分層 位址，修補控制單元260控制輸入/輸出介面230來選擇備份 記憶胞陣列212。此操作相似於圖12與圖13，因此將省略詳 33 201203267 細描述以避免重覆。 供電檢測器280檢測非揮發性記憶體裝置2〇〇的供電操 作。換言之’當非揮發性記憶體裝置200電源開啟時，供電 檢測280將轉移供電檢測訊號(p〇wer-up detection signal) PUSN至控制邏輯電路270。 控制邏輯電路270從外部裝置接收控制訊號CTRL，以及 從供電檢測器280接收供電檢測訊號PUSN。控制邏輯電路27〇 控制非揮發性記憶體裝置200的整體運作。依據從供電檢測 器280接收的供電檢測訊號pusN ’控制邏輯電路270控制修 補位置儲存電路240，以儲存包含於備用區塊213的資料。 圖16疋依照圖15本發明實施例所纟會示的非揮發性記憶 體裝置200之修補操作流程圖。以下的描述，以括號表示實 施例方法的步驟。 請參照圖16，圖15的供電檢測器280檢測供電(步驟 S110)。例如，當供電電壓被施加到非揮發性記憶體裝置 2〇〇，供電解碼器280檢測供電電壓、並轉移供電二 PUSN至控制邏輯電路270。 ' 接著，從備用區塊213讀取缺陷記憶胞的位址資訊(步驟 S120)。例如，藉由供電檢測器28〇檢測到供電操作將儲 於備用區塊213的缺陷記憶胞之位址資訊，透過頁緩衝區: 220及輸入/輸出介面23〇而傳送至修補位置儲存電路2如。士
°〜也之行 在NAND串 34 201203267 基礎上執行修補操作，備用區塊213儲存缺陷記憶胞的串選擇 位址及行分層紐。據此，將儲存於備龍塊213之缺陷記憶 胞的串選擇位址及行分層健傳送至修補位置儲存電路240: 接著’修補控制單元260比較從修補位置儲存電路24〇 接收之缺陷記憶胞的位址，與從位址解碼器25()接收的位址 (步驟sno)。在行分層基礎上執行修補操作，修補控制單元 260比較缺陷記憶胞的行分層位址，與從位址解碼器⑽接收 的行分層位址CL_ADDR。或者，在NAND串基礎上執行修 補操作，修補控制單元260比較缺陷記憶胞的串選擇位址及行 分層位址，與從位址解碼器250接收的串選擇位址 及行分層位址CL_ADDR。 — 再來，決定缺陷記憶胞的位址是否等同於從位址解碼器 250接收的位址(步驟si40)。缺陷記憶胞的位址等同於從位址 解碼器250接收的位址(步驟S140=Yes) ’執行修補操作(步驟 S150)。否則(步驟S140=N〇)，此方法結束。 在行分層基礎上執行修補操作，修補控制單元26〇控制 輸入/輸出介面230’以致於缺陷記憶胞的行分層被替換成備份 5己憶胞陣列212的行分層。或者，在NAND串基礎上執行修 補操作’修補控制單元260控制輸入/輸出介面23〇，以致於缺 陷記憶胞的NAND串被替換成備份記憶胞陣列212的NAND 串。 圖17是依照本發明實施例所繪示的、包括非揮發性記 憶體裝置之SSD系統10的方塊圖。 請參照圖17，SSD系統10包括：主機11及SSD124SD12 35 201203267
J/2/ZpiI 透過訊號連接器12q與主機11通訊，並透過電源連接器ΐ2Γ 接收電源。SSD12包括：多數個非揮發性記憶體(NVM)裝置 12a〜12n、SSD控制器12〇以及輔助電源供應器單元12p。 非揮發性記憶體裝置12a〜12η被用作SSD12的儲存媒 體。可以使用具有大儲存容量的快閃記憶體裝置來實施非 揮發性記憶體12a〜12η。SSD12通常使用快閃記憶體，也可 以使用其他非揮發性記憶體裝置，例如，
ReRAMs 以及 FRAMs 〇 於圖17中，非揮發性記憶體裝置12a〜12n至少一個包 括：於圖11的非揮發性記憶體裝置1〇〇或圖15的非揮發 性記憶體裝置200。據此，如上所述，非揮發性記憶體裝置 可以包括三維記憶胞陣列。 ^ 非揮發性§己憶體裝置12a〜i2n透過多數個通道 CH1〜CHn而連接至SSD控制器12〇。一個或多個記憶體裝置 被連接至每舰道。連接至-個通道的記，随裝置通常被連 接到相同的資料匯流排。 SSD控制器I2。透過訊號連接器叫而與主機u交換訊 號SGL。訊號SGL通常包括指令、位址以及資料。為了塑應 來自於主機η的指令働控彻12。對於非揮發性記^ NVM裝置12a〜12η令的資料進行寫入與讀取。挪控制器 12〇的内部結構將參照圖18而進行描述。 輔助電源供應器單元12P透過電源連接器12r而連接至 主機11。辅助電源供應器單元％從主機η接收電源Pwr 來充電。輔助電源供應器單元12ρ可以位於SSD12的内部或 36 201203267
•j I Λ. I Λ-yiL 外部。例如，輔助電源供應器單元12p可以位於主機板上，以 提供辅助電源給SSD12p。 圖18是SSD控制器20之方塊圖。圖丨8的SSD控制器 20可以用作圖17的SSD控制器12〇。 請參照圖18，SSD控制器2〇包括：中央處理單元 (CPU)21、主機介面（I/F) 22、揮發性記憶體(vm)裝置23以 及非揮發性記憶體介面(I/F)24。 CPU21分析與處理從主機u所接收的訊號SGLtjCpU21 透過主機介面22或非揮發性記憶體介面24，來控制主機u 或非揮發性記憶體裝置12a〜12n。CPU21根據用來驅動 SSD12的韌體，來控制非揮發性記憶體裝置12a〜12η的操 作。 根據主機11的協定，主機介面22提供位於主機u與 SSD12之間的介面。舉例而言，主機介面22可以利用協定 與主機11連繫’ s亥協定例如是通用序列匯流排(universal seHal bus ’ USB)、小電腦系統介面(smau c〇mputer cystem interface , SCSI)、週邊元件互連（peripherai component interc_ect，) 表示、進1¾ 技術連接（serial advanced technology attachment， ATA)、平行進階技術連接(parallel ΑΤΑ，PATA)、序列進階技 術連接(serial ΑΤΑ ’ SATA)以及串列附加 SCSI (serial attached SCSI ’ SAS)。亦即，主機介面22可以執行磁碟模擬功能，使 付主機11連接於SSD12作為硬碟機(hard disk drive，HDD)。 揮發性記憶體裝置23暫時地儲存從主機η接收的寫入 資料、或從非揮發性記憶體裝置12a〜12η取回的讀取資料。 37 201203267 另外，揮發性記憶體裝置23儲存：快取資料、或被儲存於非 揮發性§己憶體裝置12a〜12η的背景資料（meta data)。突發 的電源關閉操作時’快取資料或儲存於揮發性記憶體裝置23 的背景資料，被儲存在於非揮發性記憶體裝置12a〜12n。 揮發性s己憶體裝置23例如可以藉由dram或SRAM而實施。 非揮發性記憶體介面24將從揮發性記憶體裝置23接收 的資料分配騎道CH1〜CHn。非揮發性記憶齡面24也將 從非揮發性記憶體裝置12a〜12n所讀取的資料轉移至揮發 性記憶體裝置23。於-些實施射，非揮發性記_介面％ 使用NAND快閃記紐介面格式，JL SSD㈣ϋ 20依照 NAND ·_，體介面格式來執行程式化、讀取及抹除操作二 次刺疋依照本發明實施例包括非揮發性記憶體裝置的 負料儲存裝置3〇之方塊圖。 ，參關19，資料儲存裝置3G包括：記隨控制器Μ 可爐德Ϊ憶體裝置32。例如，資料儲存裝置30的種類包括： 叮攜帶移動儲存裝置及記憶卡。 ，憶體控制器31包括：cpu31a、主機介面训、 雷雜Γ。快。閃介面31d以及輔助電源供應器單元3ie。辅助 "、二=單凡31 e可以位於記憶體控制器31的内部或外部。 3〇透裝置30在使用期間連接至主機。資料儲存裝置 供資訊至繫、並透過快閃介面训而提 源以執行内^ 軸存裝置雜主機接收電 快閃記憶體裝置32可以取得圖11或圖15 _示的快 38 201203267 ! Λ0 f 閃δ己憶體裳置100或200的型式。據此，如上所述，快閃記 憶體裝置32可以包括三維記憶胞陣列。 圖20是依照本發明實施例所繪示的、包括非揮發性記 憶體裝置之記憶卡的外部形狀示意圖。特別是，圖2〇繪示 SD卡的外部形狀圖。 凊參照圖20 ’ SD卡包括九個接腳(pins)，包含：四個資 料接腳1、7、8及9 ’ 一個指令接腳2，一個時脈接腳5以及 二個電源接腳3、4及6。指令訊號（command signals)與反 應訊號（response signals)經由指令接腳2而在犯卡與主機 之間轉移。 圖21是包括圖20所繪示的記憶卡之記憶卡系統4〇的方 塊圖。 请參照圖21 ’記憶卡系統4〇包括：主機41及記憶卡42。 主機41包括主機控制器41a及主機連接單元4化。記憶卡幻 包括.記憶卡連接單元42a、記憶卡控制器42b以及記憶體 42c。 主機連接單元41b與記憶卡連接單元必每個都包括多 數個接腳，例如，指令接腳、資料接腳、時脈接腳以及電源接 腳。接腳的數量取決於記憶卡42的類型，例如，SD卡有九個 接腳。 主機41對於記憶卡42中的資料進行寫入與讀取。主 控制器4ia透過主機連接單元仙，而傳送指令⑽、時脈 sfl號CLK以及資料DAT至記憶卡42。 響應於經由記憶卡連接單元42a而接收的寫入指令，記 39 201203267 憶卡控制器42b將資料儲存在記憶體42C中，且與藉由記憶 卡控制器42b中的時脈產生器產生之時脈訊號為同步。記憶 體42c儲存從主機41接收的資料，例如，主機41為數位相機， 記憶體42c儲存影像資料。 "己憶體42c可以取得圖11或圖15所繪·示的非揮發性 圮憶體裝置100或200的型式。據此，承上所述，記憶體42c 可以包括三維記憶胞陣列。 圖22是依照本發明實施例包括非揮發性記憶體裝置的 電子裝置50之方塊圖。例如，電子裝置5〇的種類包括個人電 腦(PCs)以及攜帶型電子裝置，如筆記型電腦、行動電話、個 人數位助理(PDAs)以及照相機。 、請參照圖22,電子裝置50包括：半導體記憶體裝置51、 電源供應器單7L 53、輔助電源供應器單元52、CPU54、 =使用者介面56。半導體纖猶置51包括快閃記憶體裝 憶體控制器5lb。電子裝置5。的特徵藉由匯流 =峨體裝置51a可以取得從圖u或圖15所繪示的 己憶體裝置⑽或的型式。據此，承上所述， 快閃峨'體裝置51a可以包括三維記憶胞陣列。氣上财 本發$然if明已讀施·露如上，然其並_以限定 二==術領;中具有通常知識者，在不脫離 乃之積神和範圍内，當可作些 ===視後附之申請專利範圍所界;者為ί本 201203267 I Λφ t 圖1是依照本發明實施例所繪示的三維記憶胞陣列1000 之透視圖。 圖2是沿圖1的線1-1’所獲取三維記憶胞陣列1000之 剖面圖。 圖3繪示圖2的電晶體結構TS之剖面圖。 圖4是圖1至圖3的三維記憶胞陣列1000之等效電路圖。 圖5是依照圖1至圖3的三維記憶胞陣列1〇〇〇之另一等 效電路圖。 圖6是依照本發明實施例所繪示的三維記憶胞陣列2000 之透視圖。 圖7是沿圖6的線π_π，所獲取的三維記憶胞陣列2000 之剖面圖。 圖8是依照本發明實施例所繪示的三維記憶胞陣列3000 之透視圖。 圖9是依照本發明實施例所繪示的三維記憶胞陣列4000 之透視圖。 圖10是沿圖9的線ιιι-ΠΓ所獲取的三維記憶胞陣列4000 之剖面圖。 圖11是依照本發明實施例所繪示的非揮發性記憶體裝 置100之方塊圖。 圖12是依照圖11本發明實施例所繪示的非揮發性記憶 體裝置100之修補操作示意圖。 圖13是依照圖11本發明實施例所繪示的非揮發性記憶 體裝置100之修補操作示意圖。 201203267 J I Λ. 14C.UIL· 圖14是依照圖13本發明實施例所綠示的保險絲盒f 之電路圖。 孤 ~ 圖15是依照本發明實施綱繪示的非揮發性記憶體裝 置200之方塊圖。 & 圖16是依照圖15本發明實施例所繪示的非揮發性 體裝置200之修補操作流程圖。 〇 .公 圖17是依照本發明實施例所繪示的、包括非揮發 憶體裝置之SSD系統1〇的方塊圖。 圖18疋依照圖17所繪示的SSD控制器20之方塊圖。 圖19是依照本發明實施例包括非揮發性記憶體裝置的 資料儲存裝置30之方塊圖。 圖20疋依照本發明實施例所繪示的、包括非揮發性記 憶體裝置之記憶卡的外部形狀示意圖。 圖21疋包括圖20所繪示的記憶卡之記憶卡系統的方塊 圖。 圖22是依照本發明實施例包括非揮發性記憶體裝置的 電子裝置50之方塊圖。 【主要元件符號說明】 10 : SSD系統 11 :主機
12 ： SSD 12a〜12η:非揮發性記憶體裝置 12ρ :辅助電源供應器單元 12q :訊號連接器 42 201203267 / ^ / Λφ^/ΛΛ. 12r :電源控制器 20 : SSD控制器
21 ： CPU 22 :主機介面 23 :揮發性記憶體裝置 24 :非揮發性記憶體介面 30 :資料儲存裝置
31 :記憶體控制器 31a ： CPU 31b :主機介面
31c ： RAM 31d :快閃介面 3le :輔助電源供應器單元 32 :快閃記憶體裝置 40 :記憶卡系統 41 :主機 41a :主機控制器 41b :主機連接單元 42 :記憶卡 42a :記憶卡連接單元 42b :記憶卡控制器 42c :記憶體 50 :電子裝置 51 :導體記憶體裝置 43 201203267 51a :快閃記憶體裝置 51b :記憶體控制器 52 :辅助電源供應器單元 53 :電源供應器單元
54 ： CPU
55 ： RAM 56 :使用者介面 100 :非揮發性記憶體裝置 110 :主要記憶胞陣列 120 :備份記憶胞陣列 130 :頁緩衝區塊 140 :輸入/輸出介面 141 :行選擇器 142 :備份選擇器 143 :輸入/輸出多工器 150 :位址解碼器 160 :保險絲區塊 161、162 :保險絲單元 170 :控制邏輯電路 200 :非揮發性記憶體裝置 211 :主要記憶胞陣列 212 :備份記憶胞陣列 213 :備用區塊 220 :頁緩衝區塊 201203267 230 :輸入/輪出介面 240 .修補位置儲存電路 250 :位址解碼器 260 ··修補控制單元 270 .控制邏輯電路 280 :供電檢測器 1000 :三維記憶胞陣列 1111 :基底 1112 :介電層 1113 :半導體柱 1114 :第一基體 1115 :第二基體 1116 :資料儲存層 1117 :穿隧絕緣層 1118 :電荷儲存層 1119 :阻擋絕緣層 1211 > 1221 ' 1231 ' 1241 ^ 1251 ' 1261 ' 1271 ' 1281 ' 1291 :字元線 1212、1222、1232、1242、1252、1262、1272、1282、 1292 :字元線 1213、1223、1233、1243、1253、1263、1273、1283、 1293 :字元線 1233 :字元線 1311〜1314 :共源極線 45 201203267 1320 :汲極 1331〜1333 :位元線 1st Direction〜3rd Direction :第一方向〜第三方向 2000 :三維記憶胞陣列 2111 :基底 2113 :半導體柱 2211'2221'2231 > 2241'2251'2261'2271'2281 ' 2291 :字元線 2212、 2222、2232、2242、2252、2262、2272、2282、 2292 :字元線 2213、 2223、2233、2243、2253、2263、2273、2283、 2293 :字元線 2116 :資料儲存層 2315 :共用源極線 2331〜2333 :位元線 3000 :三維記憶胞陣列 3116 :資料儲存層 3211a、3221a、3231a、3241a、3251a、3261a、3271a、 3281a、3291a :字元線 3213b、3223b、3233b、3243b、3253b、3263b、3273b、 3283b、3293b :字元線 3331〜3333 :位元線 4000 :三維記憶胞陣 4111 :基底 46 201203267 4113 :半導體柱 4116 :資料儲存層 4211 ' 4221'4231'4241 ' 4251'4261 ' 4271 ' 4281 ： 字元線 4291〜4293 :串選擇線 4315 :共用源極線 4331〜4333 :位元線 ADDR :位址 BL、BL1〜BLm ··位元線 CH1〜CHn :通道 CL—ADDR :行分層位址 CL :行分層 CLK :時脈訊號 CMD :指令 CSL :共用源極線 CTRL :控制訊號 DAT、DATA :資料 FB j~FB_n :保險絲盒 FD<1>、FD<11>、FD<12> :保險絲資料 GSL :接地選擇線 GST:接地選擇電晶體 LTR :橫向電晶體 MCI〜MC7 :記憶胞 NS11 〜NSlm、NS21 〜NS2m、NS31 〜NS3m : NAND 串 47 201203267 PB1〜PBm :頁緩衝單元 RCL :行分層 RBL :備份位元線 REP :代替訊號 RNS11 〜RNSln、RNS21 〜RNS2n、RNS31 〜RNS3n :備 份NAND串 RPB1〜RPBn :備份頁緩衝單元 S110〜S150 :步驟 SS—ADDR:串選擇位址 SSL1 :串選擇線 SST :串選擇電晶體 TS :電晶體結構 WL:字元線 48

Claims (1)

  1. 201203267 七、申請專利範圍： L 一種非揮發性記憶體裝置，包括： 、一主要記憶胞陣列’包括：多數條位元線，每條位元線 連接至多數個串，所述串排列成垂直於一基底； 、、、 一備份記憶胞陣列，包括：多數條備份位元線，每條 份位元線連接至多數個備份串，所述備份串排列成垂直 所述基底；以及 、 —了控制器，配置成用以控制所述備份位元線的其中之 ―，以執行在所述主要記憶胞陣列中的所述串的修補操作。 2·如+請專利範圍第1項所述的轉發性記憶體裝 置’其中，所述控制器包括： 又 ϋ埋行選擇③，配置成：在從—外部裝置所接收的一串 中之2址與一行分層位址的基礎上，而選擇所述位元線其 3·如申請專利範圍第1項所述的非揮發性記憶體裝 夏’其中，該控制器包括： 又 備份行選擇器，配置成：在從__外部裝置所接收的 位元行分層位址的基礎上，㈣擇所述備份 t *申請專利範圍第3項所述的非揮發性記憶體裝 /中’所述備份行選擇器儲存：具有—缺陷記憶胞的 爭的一串選擇位址與一行分層位址。 置，i如申請專利範圍第4項所述的非揮發性記憶體裝 /、中具有所述缺陷記憶胞的所述串之所述串選擇位 49 201203267 址及所述行分層位址被儲存於-保險絲盒中。 6. 如申請專利範圍第1項所述的非揮發性記憶體裝 置’更包括： 一備用區塊，包括··多數個記憶胞；且 所述備用區塊儲存具有—缺陷記憶胞的串的一串選擇 位址及一行分層位址。 7. 如申請專利範圍第6項所述的非揮發性記憶體裝 置，其中，所述控制器包括—儲存電路，設置成：用以接收 包含一缺陷記憶胞的所述串的一串選擇位址與一行分層位 址’將所述串選擇位址與所行分層位址儲存於所述備用區塊、 且所述儲存電路響應於一供電檢測訊號。 8_如申請專利範圍第7項所述的非揮發性記憶體裝 置，其中，該控制器更包括一電源供應檢測器，設置成： 依據檢測到電源被提供到所述非揮發性記憶體裝置，而產生 所述供電檢測訊號。 9. 如申請專利範圍第1項所述的非揮發性記憶體裝 置，其中，所述記憶胞陣列中的所述串與所述備份記憶胞陣 列中的所述備份串共享相同的字元線。 10. 如申請專利範圍第1項所述的非揮發性記憶體裝 置，其中，所述位元線與所述備份位元線排列在平行於所 述基底的一方向中。
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