KR20110095701A

KR20110095701A - 리페어 동작을 수행하는 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템

Info

Publication number: KR20110095701A
Application number: KR1020100015310A
Authority: KR
Inventors: 김두곤
Original assignee: 삼성전자주식회사
Priority date: 2010-02-19
Filing date: 2010-02-19
Publication date: 2011-08-25
Also published as: CN102163465B; US20110205796A1; KR101616093B1; US8427872B2; TWI533313B; CN102163465A; TW201203267A

Abstract

본 발명은 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템에 관한 것이다. 본 발명의 기술적 사상의 실시 예에 따른 불휘발성 메모리 장치는 복수의 비트 라인들을 가지며, 상기 복수의 비트 라인들은 각각 복수의 스트링들에 연결된 메인 메모리 셀 어레이; 복수의 리던던시 비트 라인들을 가지며, 상기 복수의 리던던시 비트 라인들은 각각 복수의 리던던시 스트링들에 연결된 리던던시 메모리 셀 어레이; 및 상기 복수의 리던던시 비트 라인들 중 선택된 리던던시 비트 라인이 상기 메인 메모리 셀 어레이에 있는 복수의 스트링들을 리페어하도록 제어하는 제어 장치를 포함한다. 본 발명의 기술적 사상의 실시 예에 따른 불휘발성 메모리 장치에 의하여 결함 셀을 포함하는 스트링들을 효과적으로 리페어할 수 있다.

Description

리페어 동작을 수행하는 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템{NONVOLATILE MEMORY DEVICE CONDUCTING REPAIR OPERATION AND MEMORY SYSTEM INCLUDING THE SAME}

본 발명은 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템에 관한 것으로, 좀더 상세하게는 리페어 동작을 수행하는 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템에 관한 것이다.

반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.

휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.

한편, 반도체 제조 기술의 발전과 더불어, 크기가 작고 큰 용량을 갖는 고밀도의 메모리가 지속적으로 요구되고 있다. 이러한 요구를 충족시키기 위해서 다양한 방법들이 제안되어 오고 있으며, 최근에는 메모리 셀의 집적도를 향상시킬 수 있는 3차원 어레이 구조(three-dimentional array structure)를 갖는 반도체 메모리 장치가 연구되고 있다.

본 발명의 목적은 리페어 동작을 수행하는 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템을 제공하는 데 있다.

본 발명의 기술적 사상의 실시 예에 따른 불휘발성 메모리 장치는 복수의 비트 라인들을 가지며, 상기 복수의 비트 라인들은 각각 기판에 수직한 복수의 스트링들에 연결된 메인 메모리 셀 어레이; 복수의 리던던시 비트 라인들을 가지며, 상기 복수의 리던던시 비트 라인들은 각각 기판에 수직한 복수의 리던던시 스트링들에 연결된 리던던시 메모리 셀 어레이; 및 상기 복수의 리던던시 비트 라인들 중 선택된 리던던시 비트 라인이 상기 메인 메모리 셀 어레이에 있는 복수의 스트링들을 리페어하도록 제어하는 제어 장치를 포함한다.

실시 예로서, 상기 제어 장치는, 외부에서 인가된 열 레이어 어드레스 및 스트링 선택 어드레스에 기초하여 상기 복수의 비트 라인들 중 어느 하나의 비트 라인을 선택하는 열 선택부를 포함한다.

실시 예로서, 상기 제어 장치는, 외부에서 인가된 열 레이어 어드레스 및 스트링 선택 어드레스에 기초하여 상기 복수의 리던던시 비트 라인들 중 어느 하나의 리던던시 비트 라인을 선택하는 리던던시 열 선택부를 포함한다.

실시 예로서, 상기 리던던시 열 선택부는, 결함 셀이 존재하는 스트링의 열 레이어 어드레스 및 스트링 선택 어드레스를 저장한다.

실시 예로서, 상기 결함 셀이 존재하는 스트링의 열 레이어 어드레스 및 스트링 선택 어드레스는 퓨즈 박스에 저장된다.

실시 예로서, 상기 제어 장치는, 외부에서 인가되는 열 레이어 어드레스 및 스트링 선택 어드레스에 기초하여 상기 복수의 비트 라인들 중 어느 하나의 비트 라인을 선택하는 열 선택부; 상기 외부에서 인가되는 열 레이어 어드레스 및 스트링 선택 어드레스에 기초하여 상기 복수의 리던던시 비트 라인들 중 어느 하나의 리던던시 비트 라인을 선택하는 리던던시 열 선택부; 대체 신호에 응답하여 상기 열 선택부 또는 상기 리던던 시 열 선택부를 선택하는 입출력 선택부; 및 상기 외부에서 인가되는 열 레이어 어드레스 및 스트링 선택 어드레스에 응답하여 상기 대체 신호를 발생하는 대체 신호 발생부를 포함한다.

실시 예로서, 상기 대체 신호 발생부는, 결함 셀이 존재하는 스트링의 열 레이어 어드레스 및 스트링 선택 어드레스를 저장한다.

실시 예로서, 복수의 메모리 셀들을 가지며, 결함 셀이 존재하는 스트링의 열 레이어 어드레스 및 스트링 선택 어드레스를 저장하는 스패어 블록을 더 포함한다.

실시 예로서, 상기 제어 장치는, 파워 업 감지 신호에 응답하여 상기 스패어 블록에 저장된 상기 결함 셀이 존재하는 스트링의 열 레이어 어드레스 및 스트링 선택 어드레스를 전달받는 저장 회로를 포함한다.

실시 예로서, 상기 제어 장치는, 상기 불휘발성 메모리 장치에 전원이 공급되면 상기 파워 업 감지 신호를 발생하는 전원 공급 검출부를 더 포함한다.

실시 예로서, 상기 제어 장치는, 전원의 공급을 감지하여 파워 업 감지 신호를 발생하는 전원 공급 검출부; 상기 파워 업 감지 신호에 응답하여 상기 스패어 블록에 저장된 결함 셀이 존재하는 스트링의 열 레이어 어드레스 및 스트링 선택 어드레스를 전달받는 저장 회로; 및 상기 저장 회로에 저장된 결함 셀이 존재하는 낸드 스트리의 열 레이어 어드레스 및 스트링 선택 어드레스와, 외부로부터 전달받은 열 레이어 어드레스 및 스트링 선택 어드레스를 비교하여 상기 메인 메모리 셀 어레이 또는 상기 리던던시 메모리 셀 어레이를 선택한다.

실시 예로서, 상기 제어 장치는, 상기 외부로부터 전달받은 열 레이어 어드레스에 기초하여 상기 복수의 비트 라인들 중 어느 하나의 비트 라인을 선택하는 열 선택부를 더 포함한다.

실시 예로서, 상기 제어 장치는, 상기 외부로부터 전달받은 열 레이어 어드레스에 기초하여 상기 복수의 리던던시 비트 라인들 중 어느 하나의 리던던시 비트 라인을 선택하는 리던던시 열 선택부를 더 포함한다.

실시 예로서, 상기 메인 메모리 셀 어레이에 있는 스트링들 및 상기 리던던시 메모리 셀 어레이에 있는 리던던시 스트링들은 기판에 수직한 방향을 따라 제공된다.

실시 예로서, 상기 메인 메모리 셀 어레이의 복수의 비트 라인들 및 상기 리던던시 메모리 셀 어레이의 복수의 리던던시 비트 라인들은 기판에 평행한 방향을 따라 제공된다.

본 발명의 기술적 사상의 실시 예에 따른 메모리 시스템은 불휘발성 메모리 장치; 그리고 상기 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함하고, 상기 불휘발성 메모리 장치는, 복수의 비트 라인들을 가지며, 상기 복수의 비트 라인들은 각각 복수의 스트링들에 연결된 제 1 영역; 복수의 리던던시 비트 라인들을 가지며, 상기 복수의 리던던시 비트 라인들은 각각 복수의 리던던시 스트링들에 연결된 제 2 영역; 상기 제 1 영역에 있는 스트링들 중 결함 셀이 존재하는 스트링에 대응하는 열 레이어 어드레스 및 스트링 선택 어드레스를 저장하는 제 3 영역; 및 상기 제 3 영역에 저장된 결함 셀이 존재하는 스트링의 열 레이어 어드레스 및 스트링 선택 어드레스에 기초하여, 동일한 리던던시 비트 라인을 공유하는 복수의 리던던시 스트링들이 상기 제 1 영역에 있는 복수의 스트링들을 리페어하도록 제어하는 제어 장치를 포함한다.

실시 예로서, 상기 제 1 영역의 스트링들 및 상기 제 2 영역의 리던던시 스트링들은 기판에 수직한 방향을 따라 제공된다.

실시 예로서, 상기 제 1 영역의 복수의 비트 라인들 및 상기 제 2 영역의 복수의 리던던시 비트 라인들은 기판에 평행한 방향을 따라 제공된다.

실시 예로서, 상기 불휘발성 메모리 장치 및 상기 컨트롤러는 반도체 드라이브(SSD, Solid State Drive)를 구성한다.

본 발명에 의하면, 열 레이어 단위 또는 낸드 스트링 단위로 리페어 동작을 수행할 수 있다. 따라서, 불휘발성 메모리 장치의 결함 셀들을 효과적으로 리페어할 수 있다.

도 1은 본 발명의 기술적 사상의 실시 예에 따른 3 차원 메모리 셀 어레이를 보여주는 사시도이다.
도 2는 도 1의 3차원 메모리 셀 어레이의 Ⅰ-Ⅰ'의 단면을 보여주는 단면도이다.
도 3은 도 2의 트랜지스터 구조를 좀더 상세하게 보여주는 단면도이다.
도 4는 도 1 내지 도 3에서 설명된 3차원 메모리 셀 어레이의 등가 회로를 보여주는 회로도이다.
도 5는 도 1 내지 도 3에서 설명된 3차원 메모리 셀 어레이의 다른 등가 회로를 보여주는 회로도이다.
도 6는 본 발명의 기술적 사상의 다른 실시 예에 따른 3차원 메모리 셀 어레이를 보여준다.
도 7은 도 6의 3차원 메모리 셀 어레이의 Ⅱ-Ⅱ' 단면을 보여주는 단면도이다.
도 8은 본 발명의 다른 실시 예에 따른 3차원 메모리 셀 어레이를 보여준다.
도 9은 본 발명의 기술적 사상의 다른 실시 예에 따른 3차원 메모리 셀 에레이를 보여준다.
도 10는 도 9의 3차원 메모리 셀 어레이의 Ⅲ-Ⅲ' 단면을 보여주는 단면도이다.
도 11은 본 발명의 기술적 사상의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 12은 본 발명의 기술적 사상의 실시 예에 따른 도 11의 불휘발성 메모리 장치의 리페어 동작을 설명하기 위한 도면이다.
도 13는 본 발명의 기술적 사상의 다른 실시 예에 따른 도 11의 불휘발성 메모리 장치의 리페어 동작을 설명하기 위한 도면이다.
도 14은 도 13의 퓨즈 박스의 구조를 보여주는 회로도이다.
도 15는 본 발명의 기술적 사상의 다른 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 16는 도 15의 불휘발성 메모리 장치의 리페어 동작을 설명하기 위한 순서도이다.
도 17는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 솔리드 스테이트 드라이브를 보여주는 블록도이다.
도 18은 도 17에 도시된 SSD 컨트롤러의 구성을 예시적으로 보여주는 블록도이다.
도 19은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 데이터 저장 장치를 보여주는 블록도이다.
도 20은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 메모리 카드의 외형을 보여주는 블록도이다.
도 21는 도 20에 도시된 메모리 카드의 구성 및 호스트와의 연결 관계를 보여주는 블록도이다.
도 22은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 전자 장치를 보여주는 블록도이다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.

도 1은 본 발명의 기술적 사상의 실시 예에 따른 3 차원 메모리 셀 어레이(1000)를 보여주는 사시도이다.

도 1을 참조하면, 3차원 메모리 셀 어레이(1000)는 기판(1111), 활성 기둥들(1113), 정보 저장막들(1116), 워드 라인들(1211~1293), 공통 소스 라인들(1311~1314), 드레인들(1320) 및 비트 라인들(1331~1333)을 포함한다.

기판(1111)의 상면에는 반도체 기둥들(1113) 및 정보 저장막들(1116)이 배치된다. 일 실시 예에 따르면, 기판(1111)은 실리콘 웨이퍼와 같은 반도체 물질일 수 있다. 이 경우, 예를 들어, 기판(1111)은 p 타입 불순물로 도핑된 반도체 물질일 수 있다. 다른 예로, 기판(1111)은 p 타입 웰일 수 있다. 다른 예로, 기판(111)은 p 타입 웰과 P 타입 웰을 둘러싸는 n 타입 웰을 포함하는 포켓(pocket) 웰 일 수 있다.

공통 소스 라인들(1311~1314)은 기판(1111)의 상면에 배치된다. 예를 들어, 공통 소스 라인들(1311~1314)은 제 1 방향(1st direction)으로 연장되며, 제 3 방향(3rd direction)을 따라 반복적으로 형성될 수 있다. 일 실시 예에 따르면, 공통 소스 라인들(1311~1314)은 반도체 물질일 수 있다. 이 경우, 공통 소스 라인들(1311~1314)은 기판(1111)과 상이한 불순물로 도핑된 반도체 물질일 수 있다. 예를 들어, 기판(1111)이 p 타입 불순물로 도핑된 반도체 물질인 경우에, 공통 소스 라인들(1311~1314)은 n 타입 불순물로 도핑된 반도체 물질일 수 있다.

반도체 기둥들(1113)은 기판(1111)의 상면에 배치된다. 예를 들어, 반도체 기둥들(1113)은 제 2 방향(2nd direction)으로 연장되며, 기판(1111) 및 드레인들(1320)에 사이에 배치될 수 있다. 이 경우, 반도체 기둥들(1113)의 일단은 기판(1111)에 연결되며, 반도체 기둥들(1113)의 타단은 드레인들(1320)에 연결된다.

일 실시 예에 따르면, 반도체 기둥들(1113)은 실리콘과 같은 반도체 물질일 수 있다. 이 경우, 예를 들어, 반도체 기둥들(1113)은 기판(1111)과 동일한 불순물로 도핑된 반도체 물질일 수 있다. 예를 들어, 기판(1111)이 p 타입 불순물로 도핑된 반도체 물질인 경우에, 반도체 기둥들(1113)은 p 타입 불순물로 도핑된 반도체 물질일 수 있다.

다른 실시 예에 따르면, 반도체 기둥들(1113)의 내측은 실리콘 산화막, 실리콘 질화막, 실리콘 카바이드 등과 같은 절연 물질일 수 있으며, 반도체 기둥들(1113)의 외측은 실리콘과 같은 반도체 물질일 수 있다. 이 경우, 반도체 기둥들(1113)의 외측은 기판(111)과 동일한 불순물로 도핑된 반도체 물질일 수 있다. 예를 들어, 기판(1111)이 p 타입 불순물로 도핑된 반도체 물질일 경우에, 반도체 기둥들(1113)의 외측은 p 타입 불순물로 도핑된 반도체 물질일 수 있다.

드레인들(1320)은 반도체 기둥들(1113) 및 비트 라인들(1331~1333) 사이에 배치된다. 일 실시 예에 따르면, 드레인들(1320)은 실리콘과 같은 반도체 물질일 수 있다. 이 경우, 드레인들(1320)은 기판과 상이한 불순물로 도핑될 수 있다. 예를 들어, 기판(1111)이 p 타입 불순물로 도핑된 반도체 물질일 경우에, 드레인들(1320)은 n 타입 불순물로 도핑된 반도체 물질일 수 있다. 한편, 도 1는 도시되지 않았으나, 드레인들(1320)과 비트 라인들(1331~1333)의 접촉 저항을 줄이기 위하여, 드레인들(1320)과 비트 라이들(1331~1333) 사이에는 콘택 플러그가 형성될 수 있다.

워드 라인들(1211~1293)은 기판(1111) 및 비트 라인들(1331~1333) 사이에 적층된다. 예를 들어, 워드 라인들(1211~1293)은 제 1 방향(1st direction)으로 연장되며, 제 2 방향(2nd direction)을 따라 적층될 수 있다. 일 실시 예에 따르면, 워드 라인들(1211~1293)은 도핑된 실리콘, 텅스텐, 금속 질화막, 금속 실리사이드 등과 같은 도전물질 일 수 있다.

한편, 워드 라인들(1211~1293)은 복수의 워드 라인 그룹(WLG, Word Line Group)으로 구분될 수 있다. 여기서, 워드 라인 그룹(WLG)은 동일한 반도체 기둥들을 공유하는 워드 라인들을 의미한다. 예를 들어, 워드 라인들(1211~1293)은 제 1 워드 라인 그룹(1211~1291), 제 2 워드 라인 그룹(1212~1292) 및 제 3 워드 라인 그룹(1213~1293)으로 구분될 수 있다. 이 경우, 예를 들어, 제 1 내지 제 3 워드 라인 그룹은 제 1 방향(1st direction)을 따라 연장되며, 제 3 방향(3rd direction)을 따라 반복적으로 배치될 수 있다.

비트 라인들(1311~1333)은 워드 리인들(1211~1293)과 교차하여 배치된다. 예를 들어, 도 1을 참조하면, 워드 라인들(1211~1293)이 제 1 방향(1st direction)으로 연장되며 제 3 방향(3rd direction)을 따라 반복적으로 배치된 경우, 비트 라인들(1311~1333)은 제 3 방향(3rd direction)으로 연장되며 제 1 방향(1st direction을 따라 반복적으로 배치될 수 있다. 일 실시 예에 따르면, 비트 라인들(1331~1333)은 도핑된 실리콘, 텅스텐, 금속 질화막, 금속 실리사이드 등과 같은 도전물질 일 수 있다. 이하에서는 Ⅰ-Ⅰ'의 단면을 참조하여, 도 1의 3차원 메모리 셀 어레이(1000)의 구조가 좀더 상세하게 설명될 것이다.

도 2는 도 1의 3차원 메모리 셀 어레이(1000)의 Ⅰ-Ⅰ'의 단면을 보여주는 단면도이다. 도 2를 참조하면, 기판(1111) 및 비트 라인(1332) 사이에는 반도체 기둥들(1113), 정보 저장막들(1116), 워드 라인들(1211~1293) 및 절연막들(1112)이 배치된다.

반도체 기둥들(1113)은 각각 기판(1111) 및 드레인(1320) 사이에 배치된다. 각각의 반도체 기둥(1113)은 제 1 바디(1114) 및 제 2 바디(1115)를 포함한다. 일 실시 예에 따르면, 제 1 바디(1114)는 실리콘과 같은 반도체 물질일 수 있다. 이 경우, 제 1 바디(1114)는 기판(1111)과 동일한 불순물로 도핑된 반도체 물질일 수 있다. 예를 들어, 기판(1111)이 p 타입 불순물로 도핑된 반도체 물질인 경우, 제 1 바디(1114)는 p 타입 불순물로 도핑된 반도체 물질일 수 있다. 한편, 제 2 바디(1115)는 실리콘 산화막, 실리콘 질화막, 실리콘 카바이드 등과 같은 절연 물질일 수 있다.

절연막들(1112)은 반도체 기둥들(1113)에 연결되며, 워드 라인들(1211~1293) 사이에 배치된다. 예를 들어, 절연막들(1112)은 제 1 방향(1st direction)으로 연장되며, 제 2 방향(2nd direction)을 따라 워드 라인들(1211~1293) 사이에 배치된다. 이 경우, 절연막들(1112)은 워드 라인들(1211~1293)을 전기적으로 분리시킬 수 있다. 일 실시 예에 따르면, 절연막들(1112)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 카바이드 등과 같은 절연 물질일 수 있다.

정보 저장막들(1116)은 절연막들(1112) 및 반도체 기둥들(1113) 사이에 배치된다. 정보 저장막들(1116)은 반도체 기둥들(1113) 및 절연막들(1112)을 둘러싸는(surrounding) 형태로 배치될 수 있다. 정보 저장막들(1116)은 이하의 도 3에서 좀더 상세하게 설명될 것이다.

드레인들(1320)은 비트 라인(1331) 및 반도체 기둥들(1320) 사이에 배치된다. 일 실시 예에 따르면, 드레인들(1320)은 실리콘과 같은 반도체 물질일 수 있다. 이 경우, 드레인들(1320)은 기판(1111) 및 제 1 바디(1114)와는 다른 불순물로 도핑될 수 있다. 예를 들어, 기판(1111) 및 제 1 바디(1114)가 p 타입 불순물로 도핑된 반도체 물질인 경우에, 드레인들(1320)은 n 타입 불순물로 도핑된 반도체 물질일 수 있다.

한편, 각각의 반도체 기둥과 이에 연결된 절연막, 정보 저장막 및 워드 라인들은 낸드 스트링 구조를 형성할 수 있다. 예를 들어, 제 2 방향(2nd direction)으로 연장된 하나의 반도체 기둥(1113) 및 이에 연결된 절연막(1112), 정보 저장막(1116) 및 워드 라인들(1213~1293)은 하나의 낸드 스트링(NS, Nand String)을 구성할 수 있다.

하나의 낸드 스트링(NS)은 복수의 트랜지스터 구조(TS, Transistor Structure)를 포함할 것이다. 예를 들어, 도 2를 참조하면, 하나의 낸드 스트링(NS)은 9 개의 트랜지스터 구조(TS)를 포함한다. 트랜지스터 구조(TS)는 단일 비트 또는 복수의 비트를 저장하기 위한 메모리 셀로 사용될 수 있다. 또한, 트랜지스터 구조(TS)는 낸드 스트링(NS) 등을 선택하기 위한 스위치로 사용될 수 있다. 트랜지스터 구조(TS)는 이하의 도 3에서 좀더 상세하게 설명될 것이다.

도 3은 도 2의 트랜지스터 구조(TS)를 좀더 상세하게 보여주는 단면도이다.

도 3을 참조하면, 트랜지스터 구조(TS)는 워드 라인(1233), 정보 저장막(1116), 제 1 바디(1114) 및 제 2 바디(1115)를 포함한다.

정보 저장막(1116)은 적어도 세 개의 절연막들로 구성된다. 예를 들어, 도 3을 참조하면, 정보 저장막(1116)은 터널 절연막(1117), 전하 저장막(1118) 및 블록킹 절연막(1119)을 포함한다.

일 실시 예에 따르면, 터널 절연막(1117)은 열산화막을 포함할 수 있다. 터널 절연막(1117)은 실리콘 산화막을 포함할 수 있다. 또한, 터널 절연막(1117)은 단일층 또는 다층으로 형성될 수 있다.

일 실시 예에 따르면, 전하 저장막(1118)은 전하를 축적할 수 있는 깊은 준위의 트랩들을 갖는 유전막을 포함할 수 있다. 예를 들어, 전하 저장막(1118)은 실리콘 산화막을 포함할 수 있다. 전하 저장막(1118)은 질화막 및/또는 금속 산화막(ex, 알루미늄 산화막 및/또는 하프늄 산화막 등)을 포함할 수 있다.

일 실시 예에 따르면, 블록킹 절연막(1119)은 실리콘 산화막을 포함할 수 있다. 또한, 블록킹 절연막(1119)은 실리콘 산화막 및 터널 유전막에 비하여 높은 유전상수를 갖는 고유전막(ex, 알루미늄 산화막 및/또는 하프늄 산화막 등과 같은 금속 산화막) 등에서 선택된 적어도 하나를 포함할 수 있다.

한편, 제 1 바디(1114)는 정보 저장막(1116)을 통하여, 워드 라인(1233)에 전기적으로 연결된다. 일 실시 예에 따르면, 제 1 바디(1114)는 실리콘과 같은 반도체 물질이며, p 타입 불순물로 도핑될 수 있다. 이 경우, 워드 라인(1233)에 전압이 인가되면, 제 1 바디(1114)에는 반전 영역이 생성될 수 있다. 따라서, 프로그램 동작이나 읽기 동작이 수행되는 경우, 제 1 바디(1114)에는 채널이 형성될 수 있다. 따라서, 워드 라인(1233), 정보 저장막(1116), 제 1 및 제 2 바디(1114, 1115)는 MOS 트랜지스터로 동작할 수 있다.

한편, 정보 저장막(1116)의 전하 저장막(1118)은 전하 포획층으로 사용될 수 있다. 즉, 워드 라인(1233)에 고전압이 인가되는 경우, 전하 저장막(1118)에는 전하들이 포획될 수 있다. 따라서, 워드 라인(1233), 정보 저장막(1116), 제 1 및 제 2 바디(1114, 1115)는 플래시 메모리로 동작할 수 있다.

도 4는 도 1 내지 도 3에서 설명된 3차원 메모리 셀 어레이(1000)의 등가 회로를 보여주는 회로도이다.

도 4를 참조하면, 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS1~1~NS31)이 전기적으로 연결된다. 마찬가지로, 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12~NS32)이 전기적으로 연결된다. 제 3 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13~NS33)이 전기적으로 연결된다.

제 1 내지 제 3 비트 라인들(BL1~BL3)은 제 3 방향(3rd direction)으로 연장되며, 제 1 방향(1st direction)을 따라 나란히 배치된다. 이 경우, 도 4의 제 1 비트 라인들(BL1)은 도 1의 비트 라인(1331)에 대응할 것이다. 마찬가지로, 도 4의 제 2 및 제 3 비트 라인(BL2, BL3)은 각각 도 1의 비트 라인(1332) 및 비트 라인(1333)에 대응할 것이다.

제 1 내지 제 3 비트 라인들(BL1~BL3)은 각각 복수의 낸드 스트링들(NS)에 전기적으로 연결된다. 예를 들어, 제 1 비트 라인(BL1)은 낸드 스트링들(NS11~NS31)에 전기적으로 연결된다. 마찬가지로, 제 2 비트 라인(BL2)은 낸드 스트링들(NS12~NS32)에 전기적으로 연결되고, 제 3 비트 라인(BL3)은 낸드 스트링들(NS13~NS33)에 전기적으로 연결된다.

이 경우, 예를 들어 도 2를 참조하면, 낸드 스트링들(NS12~NS32)은 각각 비트 라인(1332) 및 기판(1111) 사이에 형성되며, 제 2 방향(2nd direction)으로 연장된 낸드 스트링들에 대응할 것이다.

각각의 낸드 스트링(NS)은 스트링 선택 트랜지스터(SST, String Select Transistor), 메모리 셀들(MC, Memory Cell) 및 접지 선택 트랜지스터(GST, Ground Select Transistor)를 포함한다. 예를 들어, 도 4를 참조하면, 낸드 스트링(NS11)은 스트링 선택 트랜지스터(SST), 제 1 내지 제 7 메모리 셀들(MC1~MC7) 및 접지 선택 트랜지스터(GST)를 포함한다.

한편, 하나의 비트 라인(BL)에 공통으로 연결된 낸드 스트링들(NS)은 하나의 열 레이어(CL, Column Layer)를 형성한다. 예를 들어, 제 1 비트 라인(BL1)에 연결된 낸드 스트링들(NS11~NS31)은 제 1 열 레이어(CL1)를 형성한다. 마찬가지로, 제 2 비트 라인(BL2) 연결된 낸드 스트링들(NS12~NS32)은 제 2 열 레이어(CL2)를 형성하고, 제 3 비트 라인(BL3)에 연결된 낸드 스트링들(NS13~NS33)은 제 3 열 레이어(CL3)를 형성한다.

계속해서 도 4를 참조하면, 동일한 층에 위치한 스트링 선택 트랜지스터(SST)의 게이트들은 제 1 방향(1st direction)으로 연장된 스트링 선택 라인(SSL, String Select Line)에 전기적으로 연결된다. 여기서, 동일한 층은 공통 소스 라인(CSL)로부터의 깊이(depth)가 동일함을 나타낸다.

예를 들어, 낸드 스트링들(NS11~NS13)의 스트링 선택 트랜지스터들(SST)의 게이트들은 제 1 방향(1st direction)으로 연장된 제 1 스트링 선택 라인(SSL1)에 전기적으로 연결된다. 마찬가지로, 낸드 스트링들(NS21~NS23)의 스트링 선택 트랜지스터들(SST)은 제 2 스트링 선택 라인(SSL2)에 전기적으로 연결되며, 낸드 스트링들(NS31~NS33)의 스트링 선택 트랜지스터들(SST)은 제 2 스트링 선택 라인(SSL2)에 전기적으로 연결된다.

이 경우, 예를 들어, 도 4의 제 1 스트링 선택 라인(SSL1)은 도 1의 워드 라인(1291)에 대응할 것이다. 마찬가지로, 도 4의 제 2 및 제 3 스트링 선택 라인(SSL2, SSL3)은 도 1의 워드 라인(1292) 및 워드 라인(1293)에 각각 대응할 것이다.

한편, 스트링 선택 라인들은 각각 전기적으로 분리되어 있다. 따라서, 하나의 낸드 스트링(NS)은 대응하는 비트 라인과 대응하는 스트링 선택 라인을 선택함으로써 선택될 수 있다. 예를 들어, 낸드 스트링(NS11)은 제 1 비트 라인(BL1)과 제 1 스트링 선택 라인(SSL1)을 선택함으로써 선택될 수 있다.

동일한 층에 위치한 메모리 셀들의 게이트들은 제 1 방향(1st direction)으로 연장된 워드 라인에 전기적으로 연결된다. 이 경우, 동일한 층에 위치한 메모리 셀들의 게이트들은 동일한 워드 라인에 의하여 전기적으로 연결될 것이다.

예를 들어, 동일한 층에 위치한 제 1 메모리 셀들(MC1)의 게이트들은 제 1 워드 라인(WL1)에 전기적으로 연결될 것이다. 마찬가지로, 동일한 층에 위치한 제 2 내지 제 7 메모리 셀들(MC2~MC7)은 각각 제 2 내지 제 7 워드 라인(WL2~WL7)에 전기적으로 연결될 것이다.

이 경우, 예를 들어, 도 4의 제 1 워드 라인(WL1)은 도 1의 워드 라인들(1221~1223)에 대응할 것이다. 다시 말하면, 도 4의 제 1 워드 라인(WL1)은 도 1의 워드 라인들(1221~1223)의 일단이 전기적으로 연결된 형태일 것이다. 마찬가지로 도 4의 제 2 내지 제 7 워드 라인들(WL2~WL7)은 도 1의 워드 라인들(1231~1233) 내지 워드 라인들(1291~1283)에 각각 대응할 것이다.

동일한 층에 위치한 접지 선택 트랜지스터들(GST)의 게이트들은 제 1 방향(1st direction)으로 연장된 접지 선택 라인(GSL, Ground Select Line)에 전기적으로 연결된다. 예를 들어, 낸드 스트링들(NS11~NS13)의 접지 선택 트랜지스터들(GST)의 게이트들은 제 1 방향(1st direction)으로 연장된 접지 선택 라인(GSL)에 전기적으로 연결된다. 마찬가지로, 낸드 스트링들(NS21~NS23)의 접지 선택 트랜지스터들(GST)의 게이트들은 접지 선택 라인(GSL)에 전기적으로 연결되며, 낸드 스트링들(NS31~NS33)의 접지 선택 트랜지스터들(GST)의 게이트들은 접지 선택 라인(GSL)에 전기적으로 연결된다.

이 경우, 예를 들어, 도 4의 접지 선택 라인(GSL)은 도 1의 워드 라인들(1211~1213)에 대응할 것이다. 다시 말하면, 도 4의 접지 선택 라인(GSL)은 도 1의 워드 라인들(1211~1213)의 일단이 전기적으로 연결된 형태일 것이다.

한편, 공통 소스 라인(CSL)은 낸드 스트링들(NS11~NS33)에 전기적으로 연결된다. 이 경우, 예를 들어, 도 4의 공통 소스 라인(CSL)은 도 1의 공통 소스 라인들(1311~1314)에 대응할 것이다. 다시 말하면, 도 4의 공통 소스 라인(CSL)은 도 1의 공통 소스 라인들(1311~1314)의 일단이 전기적으로 연결된 형태일 수 있다.

한편, 상술한 설명은 예시적인 것으로 이해되어야 할 것이며, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 4를 참조하면, 낸드 스트링들은 각각 하나의 스트링 선택 트랜지스터를 포함한다. 다만, 이는 예시적인 것으로 이해되어야 할 것이다. 예를 들어, 낸드 스트링들은 각각 둘 이상의 스트링 선택 트랜지스터들을 포함할 수 있다. 다시 말하면, 하나의 낸드 스트링에 포함된 둘 이상의 트랜지스터 구조들(TS, 도 2 참조)이 스트링 선택 트랜지스터로 사용될 수 있다.

또한, 계속해서 도 4를 참조하면, 접지 선택 라인(GSL)은 도 1의 워드 라인들(1211~1213)의 일단이 전기적으로 연결된 형태로 도시되어 있다. 다만, 이는 예시적인 것으로 이해되어야 할 것이다. 예를 들어, 도 1의 워드 라인들(1211~1213)의 일단은 전기적으로 분리된 형태일 수 있다. 즉, 도 4의 접지 선택 라인(GSL)의 일단은 전기적으로 분리될 수 있다.

또한, 계속해서 도 4를 참조하면, 하나의 비트 라인(BL)은 세 개의 낸드 스트링들(NS)과 연결된다. 다만, 이는 예시적인 것으로 이해되어야 할 것이다. 예를 들어, 하나의 비트 라인(BL)은 적어도 두 개의 낸드 스트링들(NS)과 연결될 수 있다. 다른 예로, 하나의 비트 라인(BL)은 8 개의 낸드 스트링들(NS)과 연결될 수 있다.

또한, 계속해서 도 4를 참조하면, 하나의 워드 라인(WL)은 세 개의 낸드 스트링들(NS)에 연결된다. 다만, 이는 예시적인 것으로 이해되어야 할 것이다. 예를 들어, 하나의 워드 라인(WL)은 적어도 두 개의 낸드 스트링들(NS)에 연결될 수 있다.

또한, 계속해서 도 4를 참조하면, 하나의 낸드 스트링(NS)은 9 개의 트랜지스터 구조(TS)를 포함한다. 다만, 이는 예시적인 것으로 이해되어야 할 것이다. 예를 들어, 하나의 낸드 스트링(NS)은 적어도 세 개의 트랜지스터 구조(TS)를 포함할 수 있다.

또한, 도 1을 참조하면, 반도체 기둥들은 원의 형태로 형성된다. 다만 이는 예시적인 것으로 이해되어야 할 것이다. 예를 들어, 반도체 기둥들은 공정에 따라 사각형의 형태 등으로 형성될 수 있을 것이다.

도 5는 도 1 내지 도 3에서 설명된 3차원 메모리 셀 어레이(1000)의 다른 등가 회로를 보여주는 회로도이다. 도 5의 등가 회로는 도 4의 등가 회로와 유사하다. 따라서, 이하에서는 도 4의 등가 회로와의 차이점이 중점적으로 설명될 것이다.

도 5를 참조하면, 측면 트랜지스터들(LTR)이 도시되어 있다. 측면 트랜지스터들(LTR)의 게이트들은 각각 접지 선택 트랜지스터들(GST)의 게이트들에 전기적으로 연결된다. 접지 선택 라인(GSL)은 접지 선택 트랜지스터들(GST)의 게이트들 및 측면 트랜지스터들(LTR)의 게이트들에 전기적으로 연결된다. 접지 선택 라인GSL)이 활성화되면, 측면 트랜지스터들(LTR) 및 접지 선택 트랜지스터들(GST)은 낸드 스트링들을 공통 소스 라인(CSL)에 전기적으로 연결한다. 예를 들어, 측면 트랜지스터들(LTR)은 도 2의 워드 라인들(1211~1213)과 공통 소스라인들(1311~1313) 및 이 사이에 위치하는 정보 저장막(1116)과 기판(1111)에 대응할 것이다.

자세히 설명하면, 워드 라인들(1211~1213)에 전압이 인가되지 않은 경우, 제 1 바디(1114) 및 공통 소스 라인들(1311~1313)은 정보 저장막(1116)과 기판(1111)에 의하여 분리되어 있다. 즉, 이 경우에 측면 트랜지스터들(LTR) 및 접지 선택 트랜지스터들(GST)은 턴-오프(turn-off) 상태에 대응할 것이다.

워드 라인들(1211~1213)에 전압이 인가되면, 제 1 바디(1114)에는 반전 영역이 생성될 수 있다. 예를 들어, 제 1 바디(1114)가 p 타입 불순물로 도핑된 경우, 제 1 바디(1114)에는 반전 영역이 생성될 것이다. 또한, 워드 라인들(1211~1213)에 전압이 인가되면, 기판(1111)에 반전 영역이 생성될 수 있다. 예를 들어, 기판(1111)이 P 타입 불순물로 도핑된 경우, 기판(1111)의 워드 라인들(1211~1213)에 인접한 부분에 반전 영역이 생성될 것이다. 따라서, 제 1 바디(1114)에 생성된 반전 영역과 기판(1111)의 반전 영역, 그리고 공통 소스 라인들(1311~1313)은 연결될 수 있다.

이 경우, 제 1 바디(1114)에 반전 영역이 생성되는 동작은 수직 방향의 트랜지스터가 턴-온(turn-on)되는 것으로 이해될 수 있다. 또한, 기판(1111)에 반전 영역이 생성되는 동작은 수평 방향의 트랜지스터가 턴-온(turn-on)되는 것으로 이해될 수 있다. 즉, 도 2의 워드 라인들(1211~1213)에 대응하는 도 5의 접지 선택 라인(GSL)은 수직 방향의 트랜지스터들 및 수평 방향의 트랜지스터들을 턴-온(turn-on) 시키는 것으로 이해될 수 있다.

여기서, 수직 방향의 트랜지스터들은 도 5의 접지 선택 트랜지스터들(GST)에 대응하며, 수평 방향의 트랜지스터들은 도 5의 측면 트랜지스터들(LST)에 대응하는 것으로 이해될 수 있다.

도 6는 본 발명의 기술적 사상의 다른 실시 예에 따른 3차원 메모리 셀 어레이(2000)를 보여준다. 도 6의 3차원 메모리 셀 어레이(2000)의 구조는 도 1의 3차원 메모리 셀 어레이(1000)의 구조와 유사하다. 따라서, 이하에서는 도 1의 3차원 메모리 셀 어레이(1000)와의 차이점이 중점적으로 설명될 것이다.

도 6를 참조하면, 공통 소스 라인(2315)은 기판(2111)의 상면에 형성된다. 다시 말하면, 공통 소스 라인(2315)은 제 1 방향(1st direction) 및 제 3 방향(3rd direction)을 따라, 판(plane)의 형태로 형성된다. 그러나, 이와 달리, 도 1의 공통 소스 라인들(1311~1314)은 제 1 방향(1st direction)으로 연장되며, 제 3 방향(3rd direction)을 따라 나란히 형성된다. 즉, 도 6의 공통 소스 라인(2315)은 판(plane) 구조를 형성하는데 반하여, 도 1의 공통 소스 라인들(1311~1314)은 선(line) 구조를 형성한다.

도 7은 도 6의 3차원 메모리 셀 어레이(2000)의 Ⅱ-Ⅱ' 단면을 보여주는 단면도이다. 도 7을 참조하면, 공통 소스 라인(2315)은 기판(2111)의 상면에 판(plane)의 형태로 형성되며, 반도체 기둥들(2113)은 공통 소스 라인(2315)에 연결된다.

도 8은 본 발명의 다른 실시 예에 따른 3차원 메모리 셀 어레이(3000)를 보여준다. 도 8의 3차원 메모리 셀 어레이(3000)의 구조는 도 1의 3원 메모리 셀 어레이(1000)의 구조와 유사하다. 따라서, 이하에서는 도 1의 3차원 메모리 셀 어레이(1000)와의 차이점이 중점적으로 설명될 것이다.

도 8을 참조하면, 도 8의 반도체 기둥들(3113)은 사각형의 형태로 형성되며, 반도체 기둥들(3113) 사이에는 절연 물질(3120)이 배치된다. 예를 들어, 절연 물질(3120)은 실리콘 산화막, 실리콘 질화막, 실리콘 카바이드와 같은 절연 물질일 수 있다.

이 경우, 도 8의 3차원 메모리 셀 어레이(3000)는 하나의 반도체 기둥에 두 개의 낸드 스트링 구조가 대응한다. 자세히 설명하면, 도 8의 반도체 기둥들(3113) 사이에는 절연 물질(3120)이 배치된다. 따라서, 동일한 반도체 기둥들을 공유하는 워드 라인들은 절연 물질(3120)에 의하여 전기적으로 분리될 수 있다.

예를 들어, 워드 라인들(3211a~3291a) 및 워드 라인들(3211b~3291b)은 절연 물질(3120)에 의하여 전기적으로 분리된다. 이 경우, 워드 라인들(3211a~3291a) 및 이에 대응하는 하나의 반도체 기둥(3113)은 제 1 낸드 스트링 구조를 형성할 것이다. 또한, 워드 라인들(3211b~3291b) 및 이에 대응하는 하나의 반도체 기둥(3113)은 제 2 낸드 스트링 구조를 형성할 것이다. 결국, 도 8의 3차원 메모리 셀 어레이(3000)는 하나의 반도체 기둥에 두 개의 낸드 스트링 구조가 대응될 것이다.

그러나, 이와 달리, 도 1의 3차원 메모리 셀 어레이(1000)는 하나의 반도체 기둥에 하나의 낸드 스트링 구조가 대응한다. 예를 들어, 워드 라인들(1211~1291) 및 이에 대응하는 하나의 반도체 기둥은 하나의 낸드 스트링 구조를 형성할 것이다.

도 9은 본 발명의 기술적 사상의 다른 실시 예에 따른 3차원 메모리 셀 에레이(3000)를 보여준다. 도 9의 3차원 메모리 셀 어레이(3000)의 구조는 도 1의 3차원 메모리 셀 어레이(1000)의 구조와 유사하다. 따라서, 이하에서는, 도 1의 3차원 메모리 셀 어레이(1000)와의 차이점이 중점적으로 설명될 것이다.

도 9을 참조하면, 메모리 셀 어레이(4000)는 기판(4111), 공통 소스 라인(4315), 반도체 기둥들(4113), 비트 라인들(4331~4333), 스트링 선택 라인들(4291~4293) 및 워드 라인들(4211~4281)을 포함한다.

도 9의 스트링 선택 라인들(4291~4293)은 제 1 방향(1st direction)으로 연장되며, 제 3 방향(3rd direction)을 따라 반복적으로 배치된다. 이는 도 1의 워드 라인들(1291)과 유사하다.

그러나, 도 9의 워드 라인들(4211~4281)은 제 1 방향(1st direction) 및 제 3 방향(3rd direction)으로 연장되며, 제 2 방향(2nd direction)을 따라 각각 평행하게 형성된다. 즉, 도 9의 워드 라인들(4211~4281)은 판(plane)의 형태로 형성된다. 반면, 도 1의 워드 라인들(1211~1293)은 제 1 방향(1st direction)으로 연장되며, 제 3 방향(3rd direction)을 따라 반복적으로 배치된다. 즉, 도 1의 워드 라인들(1211~1293)은 선(line)의 형태로 배치되며, 제 1 워드 라인 그룹(1211~1291), 제 2 워드 라인 그룹(1212~1292) 및 제 3 워드 라인 그룹(1213~1293)으로 구분될 수 있다.

또한, 도 9의 공통 소스 라인(4315)은 제 1 방향(1st direction) 및 제 3 방향(3rd direction)을 따라 연장되며, 기판(4111)의 상면에 형성된다. 그러나, 도 1의 공통 소스 라인들(1311~1314)은 제 1 방향(1st direction)으로 연장되며, 제 3 방향(3rd direction)을 따라 나란히 형성된다.

도 10는 도 9의 3차원 메모리 셀 어레이(4000)의 Ⅲ-Ⅲ' 단면을 보여주는 단면도이다.

도 10를 참조하면, 도 10의 워드 라인들(4211~4281)은 반도체 기둥들(3113) 사이에 배치되며, 하나의 층에는 하나의 워드 라인이 판(plane)의 형태로 배치된다. 또한, 도 10의 공통 소스 라인(4315)은 판(plane)의 형태로 형성되며, 반도체 기둥들(4113)은 공통 소스 라인(4315)에 연결된다. 도 10의 정보 저장막들(4116)은 제 2 방향(2nd direction)으로 연장되며, 반도체 기둥들(4213)의 표면에 형성된다.

상술한 바와 같이, 본 발명의 기술적 사상의 실시 예에 따른 메모리 셀 어레이는 3차원 구조로 형성된다. 따라서, 메모리 셀의 집적도가 향상되어 작은 면적에 큰 용량의 메모리 칩을 구현할 수 있다.

다만, 본 발명의 기술적 사상의 실시 예에 따른 메모리 셀 어레이는 3차원 구조이기 때문에, 2차원 구조의 메모리 셀 어레이에 비하여 제조 과정 및 사용 과정에서 결함 셀이 발생할 확률일 증가될 수 있다. 또한, 본 발명의 기술적 사상의 실시 예에 따른 메모리 셀 어레이는 3차원 구조이기 때문에, 이러한 결함 셀을 치유하기 위한 리페어(REPair) 동작은 2차원 메모리 셀 에레이에 적용되는 리페어 동작과 기술적 사상을 달리한다. 따라서, 이하에서는 본 발명의 기술적 사상의 실시 예에 따른 리페어 동작이 상세하게 설명될 것이다.

도 11은 본 발명의 기술적 사상의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 11을 참조하면, 불휘발성 메모리 장치(100)는 메인 메모리 셀 어레이(110), 리던던시 메모리 셀 어레이(120), 페이지 버퍼 블록(130), 입출력 인터페이스(140), 어드레스 디코더(150), 퓨즈 블록(160) 및 제어 로직(170)을 포함한다.

메인 메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 메인 메모리 셀 어레이(110)는 워드 라인(WL)을 통하여 어드레스 디코더(150)에 연결된다. 메인 메모리 셀 어레이(110)는 비트 라인(BL)을 통하여 페이지 버퍼 블록(130)에 연결된다. 본 발명의 기술적 사상에 따른 실시 예에 있어서, 메인 메모리 셀 어레이(110)는 도 1 내지 도 10의 3차원 메모리 셀 어레이 중 어느 하나의 메모리 셀 어레이일 수 있다.

각각의 메모리 셀은 한 비트의 데이터 또는 두 비트 이상의 데이터를 저장할 수 있다. 하나의 메모리 셀에 한 비트의 데이터를 저장할 수 있는 메모리 셀은 싱글 레벨 셀(SLC; Single Level Cell) 또는 싱글 비트 셀(single bit cell)이라 칭해질 수 있다. 하나의 메모리 셀에 두 비트 이상의 데이터를 저장할 수 있는 메모리 셀은 멀티 레벨 셀(MLC; Multi Level Cell) 또는 멀티 비트 셀(multi bit cell)이라 칭해질 수 있다.

리던던시 메모리 셀 어레이(120)는 복수의 메모리 셀들을 포함한다. 리던던시 메모리 셀 어레이(120)는 워드 라인(WL)을 통하여 메인 메모리 셀 어레이(120)에 연결된다. 리던던시 메모리 셀 어레이(120)는 리던던시 비트 라인(RBL)을 통하여 페이지 버퍼(130)에 연결된다. 리던던시 메모리 셀 어레이(120)는 도 1 내지 도 10의 3차원 메모리 셀 어레이 중 어느 하나의 메모리 셀 어레이일 수 있다.

본 발명의 기술적 사상에 따른 실시 예에 있어서, 메인 메모리 셀(110)에 결함 셀이 존재하는 경우에, 리던던시 메모리 셀 어레이(120)의 메모리 셀은 결함 셀을 대체할 수 있다. 예를 들어, 리던던시 메모리 셀 어레이(120)은 열 레이어(CL, Column Layer) 단위로 결함 셀을 대체할 수 있다. 이는 이하의 도 12에서 좀더 상세하게 설명될 것이다. 다른 예로, 리던던시 메모리 셀 어레이(120)는 낸드 스트링(NS, Nand String) 단위로 결함 셀을 대체할 수 있다. 이는 이하의 도 13에서 좀더 상세하게 설명될 것이다.

페이지 버퍼 블록(130)은 비트 라인(BL)을 통하여 메인 메모리 셀 어레이(110)에 연결된다. 페이지 버퍼 블록(130)은 리던던시 비트 라인(RBL)을 통하여 리던던시 메모리 셀 어레이(120)에 연결된다. 페이지 버퍼 블록(130)은 복수의 페이지 버퍼 유닛들(PB1~PBm) 및 복수의 리던던시 페이지 버퍼 유닛들(RPB1~RPBn)을 포함한다.

프로그램 동작 시에, 페이지 버퍼 블록(130)은 입출력 인터페이스(140)로부터 데이터(DATA)를 전달받는다. 페이지 버퍼 블록(130)에 전달된 데이터(DATA)는 메인 메모리 셀 어레이(110) 또는 리던던시 메모리 셀 어레이(120)에 선택적으로 저장된다.

예를 들어, 메인 메모리 셀 어레이(110)의 결함 셀에 대응하는 주소에 프로그램 동작이 요청된 경우, 페이지 버퍼 블록(130)에 저장된 데이터는 리던던시 비트 라인(RBL)을 통하여 리던던시 메모리 셀 어레이(120)에 저장된다. 다른 예로, 메인 메모리 셀 어레이(110)의 정상 셀에 대응하는 주소에 프로그램 동작이 요청된 경우, 페이지 버퍼 블록(1360)에 저장된 데이터는 비트 라인(BL)을 통하여 메인 메모리 셀 어레이(110)에 저장된다.

읽기 동작 시에, 페이지 버퍼 블록(130)은 메인 메모리 셀 어레이(110) 및 리던던시 메모리 셀 어레이(120)에 저장된 데이터를 전달받는다. 페이지 버퍼 블록(130)에 전달된 데이터는 입출력 인터페이스(140)를 통하여 외부로 전달된다.

예를 들어, 메인 메모리 셀 어레이(110)의 결함 셀에 대하여 읽기 동작이 요청된 경우, 리던던시 페이지 버퍼 유닛들(RPB1~RPBn)에 저장된 데이터가 입출력 인터페이스(140)를 통하여 외부로 전달된다. 다른 예로, 메인 메모리 셀 어레이(110)의 정상 셀에 대하여 읽기 동작이 요청된 경우, 페이지 버퍼 유닛들(PB1~PBm)에 저장된 데이터가 입출력 인터페이스(140)를 통하여 외부로 전달된다.

입출력 인터페이스(140)는 프로그램 동작 시에 외부로부터 전달받은 데이터를 페이지 버퍼 블록(130)에 전달한다. 입출력 인터페이스(140)는 읽기 동작 시에 페이지 버퍼 블록(130)에 저장된 데이터를 외부로 전달한다. 입출력 인터페이스(140)는 열 선택부(141), 리던던시 열 선택부(142) 및 입출력 멀티플렉서(143)를 포함한다.

자세히 설명하면, 입출력 멀티플렉서(143)는 외부로부터 데이터(DATA)를 전달받는다. 입출력 멀티플렉서(143)는 퓨즈 블록(160)으로부터 대체 신호(REP)를 전달받는다. 입출력 멀티플렉서(143)는 대체 신호(REP)에 응답하여, 열 선택부(141) 또는 리던던시 열 선택부(142)를 선택한다.

예를 들어, 대체 신호(REP)가 활성화된 경우, 입출력 멀티플렉서(143)는 리던던시 열 선택부(142)를 선택할 것이다. 다른 예로, 대체 신호(REP)가 비활성화된 경우, 입출력 멀티플렉서(143)는 열 선택부(141)를 선택할 것이다.

열 선택부(141)는 입출력 멀티플렉서(143)와 페이지 버퍼 유닛들(PB1~PBm) 에 연결된다. 열 선택부(141)는 대체 신호(REP)가 비활성화된 경우에 페이지 버퍼 유닛들(PB1~PBm)과 입출력 멀티플레서(143)를 전기적으로 연결한다.

예를 들어, 프로그램 동작 시에 대체 신호(REP)가 비활성화된 경우, 외부로부터 전달된 데이터는 입출력 멀티플렉서(143)에 전달된 데이터(DATA)는 열 선택부(141)를 통하여 페이지 버퍼 유닛들(PB1~PBm)에 전달될 것이다. 다른 예로, 읽기 동작 시에 대체 신호(REP)가 비활성화된 경우, 페이지 버퍼 유닛들(PB1~PBm)에 저장된 데이터는 열 선택부(141)를 통하여 외부로 전달될 것이다.

리던던시 열 선택부(142)는 입출력 멀티플렉서(143)와 리던던시 페이지 버퍼 유닛들(RPB1~RPBm)에 연결된다. 리던던시 열 선택부(142)는 대체 신호(REP)가 활성화된 경우에 리던던시 페이지 버퍼 유닛들(RPB1~RPBm)과 입출력 멀티플렉서(143)를 전기적으로 연결한다.

예를 들어, 프로그램 동작 시에 대체 신호(REP)가 활성화된 경우, 입출력 멀티플렉서(143)에 전달된 데이터는 리던던시 열 선택부(142)를 통하여 리던던시 페이지 버퍼 유닛들(RPB1~RPBm)에 전달될 것이다. 다른 예로, 읽기 동작 시에 대체 신호(REP)가 활성화된 경우, 리던던시 페이지 버퍼 유닛들(RPB1~RPBm)에 저장된 데이터는 리던던시 열 선택부(142)를 통하여 외부로 전달될 것이다.

계속해서 도 11을 참조하면, 어드레스 디코더(150)는 외부로부터 어드레스(ADDR)를 전달받는다. 어드레스 디코더(150)는 제어 로직(170)의 제어에 응답하여 어드레스(ADDR)를 디코딩한다.

본 발명의 기술적 사상에 따른 실시 예에 있어서, 어드레스(ADDR)는 열 레이어 어드레스(CL_ADDR), 스트링 선택 어드레스(SS_ADDR) 및 행 어드레스(Row_ADDR)를 포함할 수 있다. 여기서, 열 레이어 어드레스(CL_ADDR)는 열 레이어(CL)를 선택하기 위한 어드레스이다. 스트링 선택 어드레스(SS_ADDR)는 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)를 선택하기 위한 어드레스이다. 행 어드레스(Row_ADDR)는 워드 라인(WL)을 선택하기 위한 어드레스이다.

퓨즈 블록(160)은 어드레스 디코더(150)로부터 어드레스(ADDR)를 인가받는다. 퓨즈 블록(160)은 인가받은 어드레스(ADDR)와 결함 셀의 어드레스를 비교하여 리페어 여부를 결정한다. 예를 들어, 인가받은 어드레스(ADDR)와 결함 셀의 어드레스가 일치하는 경우, 퓨즈 블록(160)은 리페어 동작을 수행하기 위한 퓨즈 데이터(FD)를 입출력 인터페이스(140)에 전달한다.

본 발명의 기술적 사상에 따른 실시 예에 있어서, 열 레이어(CL) 단위로 리페어 동작이 수행될 수 있다. 이 경우, 퓨즈 블록(160)은 어드레스 디코더(150)로부터 전달받은 열 레이어 어드레스(CL_ADDR)와 결함 셀의 열 레이어 어드레스를 비교하여 리페어 여부를 결정할 것이다. 이는 이하의 도 12에서 좀더 상세하게 설명될 것이다.

본 발명의 기술적 사상에 따른 다른 실시 예에 있어서, 낸드 스트링(NS) 단위로 리페어 동작이 수행될 수 있다. 이 경우, 퓨즈 블록(160)은 어드레스 디코더(150)로부터 전달받은 열 레이어 어드레스(CL_ADDR) 및 스트링 선택 어드레스(SS_ADDR)와 결함 셀의 열 레이어 어드레스 및 스트링 선택 어드레스를 비교하여 리페어 여부를 결정한다. 이는 이하의 도 13에서 좀더 상세하게 설명될 것이다.

제어 로직(170)은 불휘발성 메모리 장치의 전반적인 동작을 제어한다. 예를 들어, 제어 로직(170)은 외부로부터 전달받은 제어 신호(CTRL)에 따라, 프로그램 동작, 읽기 동작 또는 소거 동작을 제어할 수 있다.

도 12은 본 발명의 기술적 사상의 실시 예에 따른 도 11의 불휘발성 메모리 장치(100)의 리페어 동작을 설명하기 위한 도면이다. 도 12에서는 리페어 동작의 예로서, 열 레이어(CL) 단위로 수행되는 리페어 동작이 설명된다. 도 12에서는, 간략한 설명을 위하여, 제 1 열 레이어(CL1)에 결함 셀이 존재한다고 가정된다.

도 12을 참조하면, 퓨즈 블록(160)은 복수의 퓨즈 박스들(FB_1~FB_n)을 포함한다. 퓨즈 박스들(FB_1~FB_n)은 각각 결함 셀의 어드레스 정보를 저장한다. 예를 들어, 열 레이어(CL) 단위로 리페어 동작이 수행되는 경우, 퓨즈 박스들(FB_1~FB_n)은 결함 셀의 열 레이어 어드레스(CL_ADDR)를 저장할 것이다. 예를 들어, 제 1 열레이어(CL)에 결함 셀이 존재하는 경우, 퓨즈 박스(FB_1)는 제 1 열 레이어의 열 레이어 어드레스를 저장할 것이다.

퓨즈 블록(160)은 외부로부터 열 레이어 어드레스(CL_ADDR)를 전달받는다. 퓨즈 블록(160)은 전달받은 열 레이어 어드레스(CL_ADDR)와 퓨즈 박스들(FB_1~FB_n)에 저장된 결함 셀의 열 레이어 어드레스를 비교하여 리페어 여부를 결정한다.

예를 들어, 퓨즈 박스(FB_1)에 저장된 결함 셀의 열 레이어 어드레스와 외부로부터 전달받은 열 레이어 어드레스(CL_ADDR)가 일치하는 경우, 퓨즈 블록(160)은 제 1 리던던시 페이지 버퍼(RPB1)가 선택되도록 입출력 멀티플랙서(143) 및 리던던시 열 선택부(142)를 제어할 것이다.

자세히 설명하면, 퓨즈 박스(FB_1)에 결함 셀을 포함하는 제 1 열 레이어(CL1)의 어드레스가 저장된다고 가정된다. 또한, 외부로부터 전달된 열 레이어 어드레스(CL_ADDR)는 제 1 열 레이어(CL1)의 어드레스와 일치한다고 가정된다.

이 경우, 퓨즈 블록(160)은 입출력 멀티플렉서(143)에 활성화된 대체 신호(REP)를 전달할 것이다. 입출력 멀티 플렉서(143)는 활성화된 대체 신호(REP)에 응답하여 리던던시 열 선택부(142)를 선택할 것이다.

또한, 퓨즈 박스(FB_1)는 리페어 동작을 수행하기 위한 퓨즈 데이터(FD)를 발생할 것이다. 예를 들어, 퓨즈 데이터(FD<1>)는 제 1 열 레이어(CL1)를 대체하기 위한 제 1 리던던시 열 레이어(RCL1)의 어드레스 정보를 포함할 것이다.

이 경우, 리던던시 열 선택부(142)는 퓨즈 데이터(FD)에 응답하여 리던던시 페이지 버퍼들(RPB1~RPBn)을 선택할 것이다. 예를 들어, 리던던시 열 선택부(142)는 퓨즈 데이터(FD<0>)에 응답하여 제 1 리던던시 페이지 버퍼(RPB1)를 선택할 것이다.

따라서, 프로그램 동작이 수행되는 경우에 데이터(DATA)는 입출력 멀티플렉서(143), 리던던시 열 선택부(142) 및 제 1 리던던시 페이지 버퍼(RPB1)를 통하여 제 1 리던던시 열 레이어(RCL1)에 저장될 것이다. 또한, 읽기 동작이 수행되는 경우에 데이터(DATA)는 제 1 리던던시 페이지 버퍼(RPB1), 리던던시 열 선택부(142) 및 입출력 멀티플렉서(143)를 통하여 외부로 전달될 것이다. 결국, 제 1 열 레이어(CL1)는 제 1 리던던시 열 레이어(RCL1)로 대체될 수 있다.

한편, 퓨즈 박스(FB_1)에 저장된 결함 셀의 열 어드레스와 외부로부터 전달받은 열 레이어 어드레스(CL_ADDR)가 일치하지 않는 경우, 퓨즈 블록(160)은 메인 메모리 셀 어레이(110, 도 1 참조)에 대응하는 페이지 버퍼들(PB1~PBm)이 선택되도록 입출력 멀티플렉서(143) 및 열 선택부(141)를 제어할 것이다. 이는 상술한 설명과 유사하므로 자세한 설명은 생략될 것이다.

상술한 바와 같이, 본 발명의 기술적 사상의 실시 예에 따른 3차원 메모리 셀 어레이는 열 레이어(CL) 단위로 리페어 동작이 수행될 수 있다. 이 경우, 열 레이어(CL) 단위로 수행되는 리페어 동작은 스트링 선택 어드레스(SS_ADDR)에 무관하게 수행될 수 있다.

도 13는 본 발명의 기술적 사상의 다른 실시 예에 따른 도 11의 불휘발성 메모리 장치(100)의 리페어 동작을 설명하기 위한 도면이다. 도 13에서는 리페어 동작의 예로서, 낸드 스트링(NS) 단위로 수행되는 리페어 동작이 설명된다. 도 13에서는, 간략한 설명을 위하여, 낸드 스트링(NS11) 및 낸드 스트링(NS2m)에 결함 셀이 각각 존재한다고 가정된다.

도 13를 참조하면, 퓨즈 블록(160)은 복수의 퓨즈 박스들(FB_11~FB_n3)을 포함한다. 퓨즈 박스들(FB_11~FB_n3)은 각각 결함 셀의 어드레스 정보를 저장한다. 낸드 스트링(NS) 단위로 리페어 동작이 수행되는 경우, 퓨즈 박스들(FB_11~FB_n3)은 각각 결함 셀을 포함하는 낸드 스트링의 열 레이어 어드레스 및 스트링 선택 어드레스를 저장할 것이다.

자세히 설명하면, 하나의 낸드 스트링(NS)을 선택하기 위해서는 열 레이어 어드레스(CL_ADDR) 및 스트링 선택 어드레스(SS_ADDR)가 필요하다. 즉, 도 1 내지 도 10을 참조하면, 3차원 메모리 셀 어레이의 하나의 낸드 스트링(NS)을 선택하기 위해서는 하나의 비트 라인(BL) 및 하나의 스트링 선택 라인(SSL)이 선택되어야 한다. 따라서, 낸드 스트링(NS) 단위로 리페어 동작이 수행되는 경우, 퓨즈 박스들(FB_11~FB_n3)은 각각 결함 셀의 열 레이어 어드레스(CL_ADDR) 및 스트링 선택 어드레스(SS_ADDR)을 저장할 것이다.

계속해서 도 13를 참조하면, 퓨즈 블록(160)은 외부로부터 열 레이어 어드레스(CL_ADDR) 및 스트링 선택 어드레스(SS_ADDR)를 전달받는다. 퓨즈 블록(160)은 전달받은 어드레스들을 퓨즈 박스들(FB_11~FB_n3)에 저장된 결함 셀의 어드레스들과 비교하여 리페어 여부를 결정한다.

예를 들어, 퓨즈 박스(FB_11)에 낸드 스트링(NS11)의 열 레이어 어드레스 및 스트링 선택 어드레스가 저장된다고 가정된다. 또한, 외부로부터 전달된 열 레이어 어드레스(CL_ADDR) 및 스트링 선택 어드레스(SS_ADDR)가 퓨즈 박스(FB_11)에 저장된 열 레이어 어드레스 및 스트링 선택 어드레스와 일치한다고 가정된다. 이 경우, 퓨즈 블록(160)은 제 1 리던던시 페이지 버퍼(RPB1)가 선택되도록 리던던시 열 선택부(142) 및 입출력 멀티플렉서(143)를 제어한다.

자세히 설명하면, 퓨즈 박스(FB_11)에 낸드 스트링(NS11)의 열 레이어 어드레스 및 스트링 선택 어드레스가 저장된다고 가정된다. 또한, 외부로부터 전달된 열 레이어 어드레스(CL_ADDR) 및 스트링 선택 어드레스(SS_ADDR)가 퓨즈 박스(FB_11)에 저장된 열 레이어 어드레스 및 스트링 선택 어드레스와 일치한다고 가정된다.

이 경우, 퓨즈 블록(160)은 입출력 멀티플렉서(143)에 활성화된 대체 신호(REP)를 전달한다. 입출력 멀티 플렉서(143)는 활성화된 대체 신호(REP)에 응답하여 리던던시 열 선택부(142)를 선택할 것이다.

또한, 퓨즈 박스(FB_11)는 리페어 동작을 수행하기 위한 퓨즈 데이터(FD<11>)를 발생할 것이다. 예를 들어, 퓨즈 데이터(FD<11>)는 낸드 스트링(NS11)을 대체하기 위한 리던던시 낸드 스트링(RNS11)의 열 레이어 어드레스 및 스트링 선택 어드레스를 포함할 것이다. 따라서, 프로그램 동작 및 읽기 동작이 수행되는 경우에, 결함 셀을 포함하는 낸드 스트링(NS11)은 리던던시 낸드 스트링(RNS11)으로 대체될 수 있다.

또한, 계속해서 도 13를 참조하면, 퓨즈 박스(FB_12)에 낸드 스트링(NS2m)의 열 레이어 어드레스 및 스트링 선택 어드레스가 저장된다고 가정된다. 또한, 외부로부터 전달된 열 레이어 어드레스(CL_ADDR) 및 스트링 선택 어드레스(SS_ADDR)가 퓨즈 박스(FB_12)에 저장된 열 레이어 어드레스 및 스트링 선택 어드레스와 일치한다고 가정된다.

이 경우, 퓨즈 블록(160)은 입출력 멀티플렉서(143)에 활성화된 대체 신호(REP)를 전달하고, 입출력 멀티플렉서(143)는 활성화된 대체신호(REP)에 응답하여 리던던시 열 선택부(142)를 선택할 것이다.

또한, 퓨즈 박스(FB_12)는 리페어 동작을 수행하기 위한 퓨즈 데이터(FD<12>))를 발생할 것이다. 예를 들어, 퓨즈 데이터(FD<12>)는 낸드 스트링(NS2m)을 대체하기 위한 리던던시 낸드 스트링(RNS21)의 열 레이어 어드레스 및 스트링 선택 어드레스를 포함할 것이다. 따라서, 프로그램 동작 및 읽기 동작이 수행되는 경우에, 결함 셀을 포함하는 낸드 스트링(NS2m)은 리던던시 낸드 스트링(RNS21)으로 대체될 수 있다.

한편, 상술한 바와 같이, 결함 셀을 포함하는 낸드 스트링(NS11) 및 낸드 스트링(NS21)은 각각 리던던시 낸드 스트링(RNS11) 및 리던던시 낸드 스트링(RNS21)로 대체될 수 있다. 이 경우, 도 13를 참조하면, 리던던시 낸드 스트링(RNS11) 및 리던던시 낸드 스트링(RNS21)은 동일한 리던던시 열 레이어에 위치할 수 있다.

즉, 낸드 스트링(NS) 단위로 리페어 동작이 수행되는 경우, 서로 다른 열 레이어에 발생한 결함 셀들은 동일한 리던던시 열 레이어에 의하여 대체될 수 있다.

한편, 도 11 내지 도 13를 참조하면, 각각의 비트 라인(BL)은 세 개의 낸드 스트링들(NS)에 연결된다고 가정된다. 다만, 이는 예시적인 것으로 이해되어야 할 것이다. 예를 들어, 각각의 비트 라인(BL)은 적어도 두 개의 낸드 스트링들(NS)이연결될 수 있다. 이 경우, 도 12의 퓨즈 박스들(FBs)의 개수는 각각의 비트 라인(BL)에 연결된 낸드 스트링들(NS)의 개수에 비례하여 증가할 것이다.

한편, 도 11 및 도 12을 참조하면, 각각의 낸드 스트링(NS)은 두 개의 메모리 셀들을 포함한다고 가정된다. 다만, 이는 예시적인 것으로 이해되어야 할 것이다. 예를 들어, 각각의 낸드 스트링(NS)은 적어도 하나의 메모리 셀을 포함할 것이다. 또한, 도 11 및 도 12에서는 간략한 설명을 위하여, 스트링 선택 라인(SSL) 및 워드 라인들(WLs)이 도시되지 않았음이 이해될 것이다.

한편, 도 10 내지 도 12을 참조하면, 메인 메모리 셀 어레이(110)와 리던던시 메모리 셀 어레이(120)는 동일한 워드 라인들을 공유한다고 가정된다. 즉, 메인 메모리 셀 어레이(110)와 리던던시 메모리 셀 어레이(120)는 하나의 메모리 블록을 형성한다고 가정된다. 다만, 이는 예시적인 것으로 이해되어야할 것이다. 예를 들어, 메인 메모리 셀 어레이(110)와 리던던시 메모리 셀 어레이(120)는 서로 다른 메모리 블록에 형성될 수 있다.

한편, 도 10 내지 도 12을 참조하면, 퓨즈 블록(160)은 복수의 퓨즈 박스들을 포함하는 것으로 가정된다. 다만, 이는 예시적인 것으로 이해되어야 할 것이다. 예를 들어, 퓨즈 박스는 강한 전류나 레이저를 조사하여 데이터를 저장할 수 있다. 다른 예로, 퓨즈 박스는 전기적인 방법으로 데이터를 저장하는 이-퓨즈(e-fuse)로 대체될 수 있다. 다른 예로, 퓨즈 박스는 다양한 불휘발성 메모리로 대체될 수 있다.

도 14은 도 13의 퓨즈 박스(FB_11)의 구조를 보여주는 회로도이다.

도 14을 참조하면, 퓨즈 박스(FB_11)는 결함 셀의 열 레이어 어드레스가 저장되는 퓨즈 유닛들(161)과 결함 셀의 스트링 선택 어드레스가 저장되는 퓨즈 유닛들(162)로 구성된다. 퓨즈 박스(FB_11)는 각각의 퓨즈들(F10~F21)의 프로그램 상태(또는 커팅 상태)와 입력되는 어드레스가 일치하면, 퓨즈 데이터(FD<11>)가 활성화되어 리던던시 메모리 블록(120, 도 11 참조)이 선택될 수 있다.

예를 들어, 열 레이어 단위로 리페어 동작이 수행되는 경우, 열 레이어 어드레스(CL_ADDR)가 결함 셀의 열 레이어 어드레스가 저장된 퓨즈 유닛들(161)에 인가될 것이다. 열 레이어 어드레스(CL_ADDR)와 결함 셀의 열 레이어 어드레스가 일치하면, 퓨즈 데이터(FD<11>)가 활성화되어 리던던시 열 레이어가 선택될 수 있다.

다른 예로, 낸드 스트링 단위로 리페어 동작이 수행되는 경우, 열 레이어 어드레스(CL_ADDR) 및 스트링 선택 어드레스(SS_ADDR)가 각각 결함 셀의 열 레이어 어드레스가 저장된 퓨즈 유닛들(161) 및 결함 셀의 스트링 선택 어드레스가 저장된 퓨즈 유닛들(162)에 인가될 것이다. 열 레이어 어드레스(CL_ADDR)가 결함 셀의 열 레이어 어드레스와 일치하고, 스트링 선택 어드레스(SS_ADDR)가 결함 셀의 스트링 선택 어드레스와 일치하면, 퓨즈 데이터(FD<11>)가 활성화되어 리던던시 낸든 스티링이 선택될 수 있다.

한편, 도 14을 참조하면, 스트링 선택 어드레스(SS_ADDR)는 3 비트의 어드레스 비트(A27~A29)에 대응된다. 다만, 이는 예시적인 것으로 이해되어야 할 것이며, 이는 각각의 비트 라인에 연결된 낸드 스트링(NS)의 개수에 따라 다양하게 변경될 수 있을 것이다.

도 15는 본 발명의 기술적 사상의 다른 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 15의 불휘발성 메모리 장치(200)의 리페어 동작은 도 11의 불휘발성 메모리 장치(100)의 리페어 동작과 유사하다. 다만, 도 15의 불휘발성 메모리 장치(200)는 도 11의 불휘발성 메모리 장치(100)와 달리 결함 셀의 어드레스 정보를 불휘발성 메모리에 저장한다. 따라서, 이하에서는 도 11의 불휘발성 메모리 장치(100)와의 차이점이 중점적으로 설명될 것이다.

도 15를 참조하면, 불휘발성 메모리 장치(200)는 메인 메모리 셀 어레이(211), 리던던시 메모리 셀 어레이(212), 스패어 블록(213), 페이지 버퍼 블록(220), 입출력 인터페이스(230), 리페어 주소 저장 회로(240), 어드레스 디코더(250), 리페어 제어 유닛(260), 제어 로직(270) 및 파워-업 검출기(280)를 포함한다.

메인 메모리 셀 어레이(211)는 데이터를 저장하기 위한 복수의 메모리 셀들을 포함한다. 예를 들어, 메인 메모리 셀 어레이(211)는 도 1 내지 도 10의 3차원 메모리 셀 어레이일 것이다. 이는 도 11의 메모리 셀 어레이(110)와 유사하므로, 자세한 설명은 생략된다.

리던던시 메모리 셀 어레이(212)는 메인 메모리 셀 어레이(211)의 결함 셀을 대체하기 위한 복수의 메모리 셀들을 포함한다. 예를 들어, 리던던시 메모리 셀 어레이(212)는 도 1 내지 도 10의 3차원 메모리 셀 어레이일 것이다. 이는 도 11의 리던던시 메모리 셀 어레이(120)와 유사하므로, 자세한 설명은 생략된다.

스패어 블록(213)은 메인 메모리 셀 어레이(211)의 결함 셀의 어드레스 정보를 저장한다. 파워-업 검출기(250)에 의하여 파워-업이 감지되면, 스패어 블록(213)에 저장된 결함 셀의 어드레스 정보는 페이지 버퍼 블록(220) 및 입출력 인터페이스(230)를 통하여 리페어 주소 저장 회로(240)에 전달된다.

본 발명의 기술적 사상에 따른 실시 예에 있어서, 열 레이어(CL) 단위로 리페어 동작이 수행되는 경우, 스패어 블록(213)은 결함 셀의 열 레이어 어드레스를 저장할 수 있다. 본 발명의 기술적 사상에 따른 다른 실시 예에 있어서, 낸드 스트링(NS) 단위로 리페어 동작이 수행되는 경우, 스패어 블록(213)은 결함 셀의 열 레이어 어드레스 및 스트링 선택 어드레스를 저장할 수 있다.

한편, 스패어 블록(213)은 도 10의 퓨즈 블록(160)과 달리 불휘발성 메모리를 포함할 수 있다. 즉, 결함 셀의 어드레스 정보는 스패어 블록(213)의 불휘발성 메모리에 저장될 수 있다.

예를 들어, 스패어 블록(213)은 메인 메모리 셀 어레이(211)와 하나의 블록을 형성할 수 있다. 즉, 3차원 메모리 셀 어레이의 일부는 메인 메모리 셀 어레이(211)로 할당되고, 다른 일부는 스패어 블록(213)으로 할당될 수 있다. 예를 들어, 도 6를 참조하면, 제 1 및 제 2 워드 라인(WL1, WL2)에 대응하는 메모리 셀들은 스패어 블록으로 할당될 수 있다. 제 3 내지 제 5 워드 라인(WL3~WL5)에 대응하는 메모리 셀들은 메인 메모리 셀 어레이(211)로 할당될 수 있다.

다른 예로, 스패어 블록(213)은 메인 메모리 셀 어레이(211)와 다른 블록을 형성할 수 있다. 이 경우, 스패어 블록(213)은 도 1 내지 도 10의 3차원 메모리 셀 어레이 중 어느 하나일 수 있다.

다른 예로, 스패어 블록(213)은 다양한 불휘발성 메모리로 제공될 수 있다. 예를 들어, 이 경우, 스패어 블록(213)은 PRAM, RRAM, FRAM, Flash memory와 같은 불휘발성 메모리를 포함할 수 있다.

계속해서 도 15를 참조하면, 페이지 버퍼 블록(220)은 스패어 블록(213)과 연결된다. 또한, 페이지 버퍼 블록(220)은 메인 메모리 셀 어레이(211) 및 리던던시 메모리 셀 어레이(212)에 연결된다. 페이지 버퍼 블록(220)은 도 11의 페이지 버퍼 블록(130)과 유사하므로, 자세한 설명은 생략된다.

입출력 인터페이스(230)는 페이지 버퍼 블록(220) 및 리페어 주소 저장 회로(240)에 연결된다. 입출력 인터페이스(230)는 리페어 제어 유닛(260)의 제어에 응답하여, 메인 메모리 셀 어레이(211) 또는 리던던시 메모리 셀 어레이(212)를 선택한다. 입출력 인터페이스(230)는 도 11의 입출력 인터페이스(140)와 유사하므로 자세한 설명은 생략된다.

리페어 주소 저장 회로(240)는 입출력 인터페이스(230)에 연결된다. 파워-업 검출기(280)에 의하여 파워-업이 감지되면, 스패어 블록(213)에 저장된 결함 셀의 어드레스 정보는 페이지 버퍼 블록(220) 및 입출력 인터페이스(230)를 통하여 리페어 주소 저장 회로(240)에 전달된다. 리페어 주소 저장 회로(240)는 전달받은 결함 셀의 어드레스 주소를 저장한다. 또한, 읽기 동작 및 쓰기 동작의 요청이 있는 경우, 리페어 주소 저장 회로(240)는 저장된 결함 셀의 어드레스 정보를 리패어 제어 회로(260)에 제공한다.

어드레스 디코더(250)는 워드 라인(WL)을 통하여 메인 메모리 셀 어레이(211)에 연결된다. 어드레스 디코더(250)는 외부로부터 어드레스(ADDR)를 전달받는다. 어드레스 디코더(250)는 열 레이어 어드레스(CL_ADDR)와 스트링 선택 어드레스(SS_ADDR)를 리페어 제어 유닛(260)에 전달한다. 어드레스 디코더(250)는 도 11의 어드레스 디코더(150)와 유사하므로, 자세한 설명은 생략된다.

리페어 제어 유닛(260)은 리페어 주소 저장 회로(240)로부터 결함 셀의 어드레스 정보를 전달받는다. 리페어 제어 유닛(260)은 어드레스 디코더(250)로부터 열 레이어 어드레스(CL_ADDR) 및 스트링 선택 어드레스(SS_ADDR)를 전달받는다. 리페어 제어 유닛(260)은 전달받은 어드레스들을 기초로 리페어 동작의 수행 여부를 결정한다.

본 발명의 기술적 사상에 따른 실시 예에 있어서, 열 레이어(CL) 단위로 리페어 동작이 수행되는 경우, 리페어 제어 유닛(260)은 어드레스 디코더(250)로부터 열 레이어 어드레스(CL_ADDR)를 전달받는다. 리페어 제어 유닛(260)은 디코더(250)로부터 전달받은 열 레이어 어드레스(CL_ADDR)와 리페어 주소 저장 회로(240)로부터 전달받은 결함 셀의 열 레이어 어드레스를 비교한다.

어드레스 디코더(250)로부터 전달받은 열 레이어 어드레스(CL_ADDR)와 결함 셀의 열 레이어 어드레스가 일치하는 경우, 리페어 제어 유닛(260)은 리던던시 메모리 셀 어레이(212)가 선택되도록, 입출력 인터페이스(230)를 제어한다. 이는 도 10 및 도 11에서 설명한 것과 유사하므로, 자세한 설명은 생략된다.

본 발명의 기술적 사상에 따른 실시 예에 있어서, 낸드 스트링(NS) 단위로 리페어 동작이 수행되는 경우, 리페어 제어 유닛(260)은 어드레스 디코더(250)로부터 열 레이어 어드레스(CL_ADDR) 및 스트링 선택 어드레스(SS_ADDR)를 전달받는다. 리페어 제어 유닛(260)은 어드레스 디코더(250)로부터 전달받은 열 레이어 어드레스(CL_ADDR) 및 스트링 선택 어드레스(SS_ADDR)를 결함 셀의 열 레이어 어드레스 및 스트링 선택 어드레스와 비교한다.

어드레스 디코더(250)로부터 전달받은 열 레이어 어드레스(CL_ADDR) 및 스트링 선택 어드레스(SS_ADDR)가 결함 셀의 열 레이어 어드레스와 스트링 선택 어드레스와 일치하는 경우, 리페어 제어 유닛(260)은 리던던시 메모리 셀 어레이(212)가 선택되도록, 입출력 인터페이스(230)를 제어한다. 이는 도 12 및 도 13에서 설명한 것과 유사하므로, 자세한 설명은 생략된다.

파워 업 검출기(280)는 불휘발성 메모리 장치(200)의 파워-업을 감지한다. 다시 말하면, 파워 업 검출기(280)는 불휘발성 메모리 장치(200)의 전원이 온(on)되면, 파워-업 감지 신호(PUSN)를 제어 로직(270)에 전달한다.

제어 로직(270)은 외부로부터 제어 신호(CTRL)를 전달받는다. 제어 로직(270)은 파워 업 검출기(280)로부터 파워-업 감지 신호(PUSN)를 전달받는다. 제어 로직(270)은 불휘발성 메모리 장치(200)의 전반적인 동작을 제어한다. 예를 들어, 파워 업 검출기(280)로부터 파워-업 감지 신호(PUSN)를 전달받은 경우, 제어 로직(270)은 스패어 블록(213)에 저장된 데이터가 리페어 주소 저장 회로(240)에 저장되도록 제어한다.

도 16는 도 15의 불휘발성 메모리 장치(200)의 리페어 동작을 설명하기 위한 순서도이다.

S110 단계에서, 파워-업 검출기(280, 도 15 참조)가 파워-업을 감지한다. 예를 들어, 불휘발성 메모리 장치(200)에 파워-업 전원이 인가된 경우, 파워-업 검출기(280)는 이를 감지하여, 제어 로직(270)에 파워-업 감지 신호(PUSN)를 전달한다.

S120 단계에서, 스패어 블록(213)에 저장된 결함 셀의 어드레스 정보가 독출된다. 예를 들어, 파워-업 검출기(280)에 의하여 파워-업이 감지된 경우, 스패어 블록(213)에 저장된 결함 셀의 어드레스 정보는 페이지 버퍼 블록(220) 및 입출력 인터페이스(230)를 통하여 리페어 주소 저장 회로(240)에 저장된다.

예를 들어, 열 레이어(CL) 단위로 리페어 동작이 수행되는 경우, 스패어 블록(213)은 결함 셀의 열 레이어 어드레스를 저장할 것이다. 이 경우, 스패어 블록(213)에 저장된 결함 셀의 열 레이어 어드레스는 리페어 주소 저장 회로(240)에 전달될 것이다.

다른 예로, 낸드 스트링(NS) 단위로 리페어 동작이 수행되는 경우, 스패어 블록(213)은 결함 셀의 열 레이어 어드레스 및 스트링 선택 어드레스를 저장할 것이다. 이 경우, 스패어 블록(213)에 저장된 결함 셀의 열 레이어 어드레스 및 스트링 선택 어드레스는 리페어 주소 저장 회로(240)에 전달될 것이다.

S130 단계에서, 리페어 제어 유닛(260)은 리페어 주소 저장 회로(240)로부터 전달받은 결함 셀의 어드레스와 어드레스 디코더(250)로부터 전달받은 어드레스를 비교한다.

예를 들어, 열 레이어(CL) 단위로 리페어 동작이 수행되는 경우, 리페어 제어 유닛(260)은 결함 셀의 열 레이어 어드레스와 어드레스 디코더(250)로부터 전달받은 열 레이어 어드레스(CL_ADDR)를 비교한다.

다른 예로, 낸드 스트링(NS) 단위로 리페어 동작이 수행되는 경우, 리페어 제어 유닛(260)은 결함 셀의 열 레이어 어드레스 및 스트링 선택 어드레스를 어드레스 디코더(250)로부터 전달받은 열 레이어 어드레스(CL_ADDR) 및 스트링 선택 어드레스(SS_ADDR)와 비교한다.

S140 단계에서, 결함 셀의 어드레스와 어드레스 디코더(250)로부터 전달받은 어드레스가 일치 여부가 판별된다. 결함 셀의 어드레스와 어드레스 디코더(250)로부터 전달받은 어드레스가 일치하는 경우, 리페어 동작이 수행된다(S150단계).

예를 들어, 열 레이어(CL) 단위로 리페어 동작이 수행되는 경우, 리페어 제어 유닛(260)은 결함 셀의 열 레이어가 리던던시 메모리 셀 어레이(212)의 열 레이어와 대체되도록, 입출력 인터페이스(230)를 제어한다.

다른 예로, 낸드 스트링(NS) 단위로 리페어 동작이 수행되는 경우, 리페어 제어 유닛(260)은 결함 셀의 낸드 스트링이 리던던시 메모리 셀 어레이(212)의 낸드 스트링과 대체되도록, 입출력 인터페이스(230)를 제어한다.

도 17은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 솔리드 스테이트 드라이브(SSD)를 보여주는 블록도이다. 도 17을 참조하면, SSD 시스템(10)은 호스트(11)와 SSD(12)를 포함한다. SSD(12)는 신호 커넥터(signal connector, 12q)를 통해 호스트(11)와 신호를 주고 받으며, 전원 커넥터(power connector, 12r)를 통해 전원을 입력받는다. SSD(12)는 복수의 불휘발성 메모리 장치(12a~12n), SSD 컨트롤러(12o), 그리고 보조 전원 장치(12p)를 포함한다.

복수의 불휘발성 메모리 장치(12a~12n)는 SSD(12)의 저장 매체로서 사용된다. 복수의 불휘발성 메모리 장치(12a~12n)는 대용량의 저장 능력을 가지는 플래시 메모리 장치로 구현될 수 있다. SSD(12)는 주로 플래시 메모리(Flash memory)를 사용하고 있으나, 플래시 메모리 이외에도 PRAM, MRAM, ReRAM, FRAM 등의 불휘발성 메모리 장치가 사용될 수도 있다.

도 17에서, 적어도 하나의 불휘발성 메모리 장치는 도 11 또는 도 15에 도시된 불휘발성 메모리 장치(100, 200)를 포함할 수 있다. 즉, 불휘발성 메모리 장치는 도 1 내지 도 11에 도시된 3차원 메모리 셀 어레이를 포함할 수 있다.

복수의 불휘발성 메모리 장치(12a~12n)는 복수의 채널(CH1~CHn)을 통해 SSD 컨트롤러(12o)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 메모리 장치들은 동일한 데이터 버스에 연결될 수 있다.

SSD 컨트롤러(12o)는 신호 커넥터(12q)를 통해 호스트(11)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(12o)는 호스트(11)의 커맨드에 따라 해당 메모리 장치에 데이터를 쓰거나 해당 메모리 장치로부터 데이터를 읽어낸다. SSD 컨트롤러(12o)의 내부 구성은 도 17를 참조하여 상세하게 설명된다.

보조 전원 장치(12p)는 전원 커넥터(12r)를 통해 호스트(11)와 연결된다. 보조 전원 장치(12p)는 호스트(11)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 한편, 보조 전원 장치(12p)는 SSD(12) 내에 위치할 수도 있고, SSD(12) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(12p)는 메인 보드에 위치하며, SSD(12)에 보조 전원을 제공할 수도 있다.

도 18은 SSD 컨트롤러(20)의 구성을 예시적으로 보여주는 블록도이다. 예를 들어, 도 18의 SSD 컨트롤러(20)는 도 17의 SSD 컨트롤러(12o)일 것이다. 도 18을 참조하면, SSD 컨트롤러(20)는 중앙 처리 장치(CPU, 21), 호스트 인터페이스(22), 휘발성 메모리 장치(23), 그리고 NVM 인터페이스(24)를 포함한다.

중앙 처리 장치(21)는 호스트(11, 도 17 참조)로부터 입력된 신호(SGL)를 분석하고 처리한다. 중앙 처리 장치(12f)는 호스트 인터페이스(22)나 NVM 인터페이스(24)를 통해 호스트(11)나 불휘발성 메모리(12a~12n)를 제어한다. 중앙 처리 장치(12f)는 SSD(12)을 구동하기 위한 펌웨어에 따라서 불휘발성 메모리 장치(12a~12n)의 동작을 제어한다.

호스트 인터페이스(22)는 호스트(11)의 프로토콜에 대응하여 SSD(12)와의 인터페이싱을 제공한다. 호스트 인터페이스(22)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등을 이용하여 호스트(11)와 통신할 수 있다. 또한, 호스트 인터페이스(22)는 호스트(11)가 SSD(12)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.

휘발성 메모리 장치(VM, 23)는 호스트(11)로부터 제공되는 쓰기 데이터 또는 불휘발성 메모리 장치로부터 읽은 데이터를 임시로 저장한다. 휘발성 메모리(23)는 불휘발성 메모리 장치(12a~12n)에 저장될 메타 데이터나 캐시 데이터를 저장할 수 있다. 서든 파워 오프 동작 시에, 휘발성 메모리(23)에 저장된 메타 데이터나 캐시 데이터는 불휘발성 메모리 장치(12a~12n)에 저장된다. 휘발성 메모리 장치(VM, 23)에는 DRAM, SRAM 등이 포함될 수 있다.

NVM 인터페이스(24)는 휘발성 메모리 장치(23)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)한다. 그리고 NVM 인터페이스(24)는 불휘발성 메모리 장치(12a~12n)로부터 읽은 데이터를 휘발성 메모리 장치(23)로 전달한다. 여기에서, NVM 인터페이스(24)는 낸드 플래시 메모리의 인터페이스 방식을 사용할 수 있다. 즉, SSD 컨트롤러(20)는 낸드 플래시 메모리 인터페이스 방식에 따라 프로그램, 읽기, 또는 소거 동작 등을 수행할 수 있다.

도 19은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 데이터 저장 장치를 보여주는 블록도이다. 도 19을 참조하면, 데이터 저장 장치(30)는 메모리 컨트롤러(31) 및 플래시 메모리(32)를 포함한다. 데이터 저장 장치(30)는 메모리 카드(예를 들면, SD, MMC 등)나 착탈 가능한 이동식 저장 장치(예를 들면, USB 메모리 등)와 같은 저장 매체를 모두 포함한다.

도 19을 참조하면, 메모리 컨트롤러(31)는 중앙처리장치(CPU, 31a), 호스트 인터페이스(31b), 랜덤 액세스 메모리(RAM, 31c), 플래시 인터페이스(31d), 그리고 보조 전원 장치(31e)를 포함한다. 보조 전원 장치(31e)는 메모리 컨트롤러(31) 내에 위치할 수도 있고, 밖에 위치할 수도 있다.

데이터 저장 장치(30)는 호스트와 연결되어 사용된다. 데이터 저장 장치(30)는 호스트 인터페이스(31b)를 통해 호스트와 데이터를 주고 받으며, 플래시 인터페이스(31f)를 통해 플래시 메모리(32)와 데이터를 주고 받는다. 데이터 저장 장치(30)는 호스트로부터 전원을 공급받아서 내부 동작을 수행한다.

도 19에 도시된 플래시 메모리 장치(32)는 도 11 및 도 15에 도시된 플래시 메모리 장치일 수 있다. 즉, 도 19에 도시된 플래시 메모리 장치(32)는 도 1 내지 도 10에서 도시된 3차원 메모리 셀 어레이를 포함할 수 있다.

도 20는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 메모리 카드를 보여주는 블록도이다. 도 20는 메모리 카드 중에서 SD 카드의 외형을 보여준다. 도 20를 참조하면, SD 카드는 9개의 핀으로 구성되어 있다. SD 카드는 4개의 데이터 핀(예를 들면, 1, 7, 8, 9), 한 개의 커맨드 핀(예를 들면, 2), 한 개의 클록 핀(예를 들면, 5), 3개의 전원 핀(예를 들면, 3, 4, 6)을 갖는다.

여기에서, 커맨드 핀(핀 번호 2)을 통해 커맨드(command) 및 응답 신호(response)가 전달된다. 일반적으로, 커맨드(command)는 호스트로부터 메모리 카드로 전송되고, 응답 신호(response)는 메모리 카드로부터 호스트로 전송된다.

도 21은 도 20에 도시된 메모리 카드의 내부 구성 및 호스트와의 연결 관계를 보여주는 블록도이다. 메모리 카드 시스템(40)은 호스트(41)와 메모리 카드(42)를 구비한다. 호스트(41)는 호스트 컨트롤러(41a) 및 호스트 접속 유닛(41b)을 포함한다. 메모리 카드(42)는 카드 접속 유닛(42a), 카드 컨트롤러(42b), 그리고 메모리(42c)를 포함한다.

호스트 접속 유닛(41b) 및 카드 접속 유닛(42a)은 복수의 핀으로 구성된다. 이들 핀에는 커맨드 핀, 데이터 핀, 클록 핀, 전원 핀 등이 포함되어 있다. 핀의 수는 메모리 카드(42)의 종류에 따라 달라진다. 예로서, SD 카드는 9개의 핀을 갖는다.

호스트(41)는 메모리 카드(42)에 데이터를 쓰거나, 메모리 카드(42)에 저장된 데이터를 읽는다. 호스트 컨트롤러(41a)는 커맨드(예를 들면, 쓰기 커맨드), 호스트(41) 내의 클록 발생기(도시되지 않음)에서 발생한 클록 신호(CLK), 그리고 데이터(DAT)를 호스트 접속 유닛(41b)을 통해 메모리 카드(42)로 전송한다.

카드 컨트롤러(42b)는 카드 접속 유닛(42a)을 통해 수신된 쓰기 커맨드에 응답하여, 카드 컨트롤러(42b) 내에 있는 클록 발생기(도시되지 않음)에서 발생한 클록 신호에 동기하여 데이터를 메모리(42c)에 저장한다. 메모리(42c)는 호스트(41)로부터 전송된 데이터를 저장한다. 예를 들어, 호스트(41)가 디지털 카메라인 경우에는 영상 데이터를 저장한다.

여기에서, 메모리(42c)는 도 11 또는 도 15에 도시된 불휘발성 메모리 장치를 포함한다. 즉, 메모리(42c)는 도 1 내지 도 10에 도시된 3차원 메모리 셀 어레이를 포함할 수 있다.

도 22은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 전자 장치를 보여주는 블록도이다. 전자 장치(50)는 퍼스널 컴퓨터(PC)로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(Personal Digital Assistant), 그리고 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.

도 22을 참조하면, 전자 장치(50)는 반도체 메모리 장치(51), 전원 장치(53), 보조 전원 장치(52), 중앙처리장치(54), 램(55), 그리고 사용자 인터페이스(56)를 포함한다. 반도체 메모리 장치(51)는 플래시 메모리(51a) 및 메모리 컨트롤러(51b)를 포함한다.

본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

1000, 2000, 3000, 4000: 3차원 메모리 셀 어레이
100, 200: 불휘발성 메모리 장치
NS: 낸드 스트링
TS: 트랜지스터 구조

Claims

복수의 비트 라인들을 가지며, 상기 복수의 비트 라인들은 각각 기판에 수직한 복수의 스트링들에 연결된 메인 메모리 셀 어레이;
복수의 리던던시 비트 라인들을 가지며, 상기 복수의 리던던시 비트 라인들은 각각 기판에 수직한 복수의 리던던시 스트링들에 연결된 리던던시 메모리 셀 어레이; 및
상기 복수의 리던던시 비트 라인들 중 선택된 리던던시 비트 라인이 상기 메인 메모리 셀 어레이에 있는 복수의 스트링들을 리페어하도록 제어하는 제어 장치를 포함하는 불휘발성 메모리 장치.
제 1 항에 있어서,
상기 제어 장치는, 외부에서 인가된 열 레이어 어드레스 및 스트링 선택 어드레스에 기초하여 상기 복수의 비트 라인들 중 어느 하나의 비트 라인을 선택하는 열 선택부를 포함하는 불휘발성 메모리 장치.
제 1 항에 있어서,
상기 제어 장치는, 외부에서 인가된 열 레이어 어드레스 및 스트링 선택 어드레스에 기초하여 상기 복수의 리던던시 비트 라인들 중 어느 하나의 리던던시 비트 라인을 선택하는 리던던시 열 선택부를 포함하는 불휘발성 메모리 장치.
제 3 항에 있어서,
상기 리던던시 열 선택부는, 결함 셀이 존재하는 스트링의 열 레이어 어드레스 및 스트링 선택 어드레스를 저장하는 불휘발성 메모리 장치.
제 4 항에 있어서,
상기 결함 셀이 존재하는 스트링의 열 레이어 어드레스 및 스트링 선택 어드레스는 퓨즈 박스에 저장되는 불휘발성 메모리 장치.
제 1 항에 있어서,
복수의 메모리 셀들을 가지며, 결함 셀이 존재하는 스트링의 열 레이어 어드레스 및 스트링 선택 어드레스를 저장하는 스패어 블록을 더 포함하는 불휘발성 메모리 장치.
제 6 항에 있어서,
상기 제어 장치는, 파워 업 감지 신호에 응답하여 상기 스패어 블록에 저장된 상기 결함 셀이 존재하는 스트링의 열 레이어 어드레스 및 스트링 선택 어드레스를 전달받는 저장 회로를 포함하는 불휘발성 메모리 장치.
제 7 항에 있어서,
상기 제어 장치는, 상기 불휘발성 메모리 장치에 전원이 공급되면 상기 파워 업 감지 신호를 발생하는 전원 공급 검출부를 더 포함하는 불휘발성 메모리 장치.
제 1 항에 있어서,
상기 메모리 셀 어레이에 있는 스트링들 및 상기 리던던시 메모리 셀 어레이에 있는 리던던시 스트링들은 동일한 워드 라인들을 공유하는 불휘발성 메모리 장치.
제 1 항에 있어서,
상기 복수의 비트 라인들 및 상기 복수의 리던던시 비트 라인들은 기판에 평행한 방향을 따라 제공되는 불휘발성 메모리 장치.