KR20090020110A - 퓨즈 회로와 이를 구비한 플래시 메모리 소자 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 퓨즈 회로에 관한 것으로, 프로그램 상태에 따라 제 1 전압에 의해 턴 온 또는 턴 오프 되는 복수개의 메모리 셀과; 상기 메모리 셀의 프로그램 검증을 위한 검증 신호를 제어신호에 따라 스위칭하여 상기 메모리 셀에 입력하는 스위칭 소자; 및 상기 메모리 셀들의 프로그램과 검증 및 소거를 제어하기 위한 검증신호 및 상기 스위칭 소자의 제어신호를 출력하는 셀 제어부를 포함한다.
퓨즈, 메모리 셀, 퓨즈 컷팅

Description

퓨즈 회로와 이를 구비한 플래시 메모리 소자{Circuit of fuse and flash memory device having the same}
본 발명은 플래시 메모리 소자에 관한 것으로, 특히 초기 동작을 위한 옵션 제공을 위해 구비되는 퓨즈 회로와 이를 구비한 플래시 메모리 소자에 관한 것이다.
최근, 캠코더, 디지털 카메라, 휴대폰, MP3(MPEG-1 Layer3) 플레이어 등과 같은 모바일(mobile) 제품들에 대한 수요가 증가함에 따라 모바일 제품들의 동작 성능을 더욱 향상시키기 위한 노력들이 이루어지고 있다.
모바일 제품에 적용되는 낸드 플래시 메모리 소자는 적용되는 제품의 동작특성에 맞도록 내부 옵션이 결정되어 각각의 어플리케이션(응용) 프로그램에 따라 동작하도록 한다.
일반적으로 플래시 메모리 소자는 옵션 정보는 저장하는 퓨즈 회로들을 퓨즈 회로는 폴리(Poly) 또는 메탈(Metal)등으로 구성되며, 전기적인 컷팅에 의해 정보가 저장된다. 또한, 퓨즈 회로는 플래시 메모리 소자의 옵션 정보를 저장하는 경우 이외에 메모리 칩 내부의 리페어 동작을 위한 리페어 회로 등에서도 이용된다.
도 1은 종래의 플래시 메모리 소자의 리페어 어드레스 회로를 나타낸 회로도이다.
도 1을 참조하면, 리페어 어드레스 회로는 PMOS 트랜지스터(P)와, 제 1 내지 제 9 NMOS 트랜지스터(N1 내지 N9)와 제 1 내지 제 8 퓨즈(F1 내지 F8)를 포함한다. 상기 리페어 어드레스 회로는 4비트의 리페어 어드레스(A<1:4>) 정보를 저장한다. 어드레스 정보를 저장하는 방법은 제 1 내지 제 8 퓨즈(F1 내지 F8)를 컷팅 함으로써 구현한다.
입력 어드레스(A<1:4>)가 상기 리페어 어드레스 회로가 저장하고 있는 리페어 어드레스와 일치하면 PMOS 트랜지스터(P)로부터 제 9 NMOS 트랜지스터(N9)로의 전류 패스가 생성되어 접지로 연결되며, 이로 인해 리페어 신호가 출력된다.
상술한 바와 같은 리페어 어드레스 회로는 각각의 리페어 어드레스 정보를 저장하기 위해 가지고 있으며, 어드레스 별로 복수개가 구성되며, 이로 인해 많은 개수의 퓨즈가 필요하다.
앞서 언급한 바와 같이 리페어 어드레스 회로 이외에도 플래시 메모리 소자는 수율을 높이기 위하여 다양한 옵션 정보 저장을 위해 방대한 양의 퓨즈 회로를 사용한다.
그러나 퓨즈 회로는 트랜지스터에 비해 많은 영역을 차지하고 있으며, 이로 인해 고집적화 되고 있는 메모리 칩의 축소에 영향을 미친다. 이는 기술의 변화에도 불구하고 퓨즈 회로가 차지하는 영역을 줄이는 것이 어렵기 때문이다. 또한, 퓨즈 회로는 한번 컷팅이 되면, 다시 쇼트(short) 시킬 수 없기 때문에 잘못된 컷팅 으로 인한 수율 손실도 무시할 수 없다.
따라서 본 발명이 이루고자 하는 기술적 과제는 플래시 메모리 소자에서 이용되는 퓨즈 회로를 대신하여 작은 면적을 차지하면서 재사용할 수 있도록 하는 메모리 셀을 이용한 퓨즈 회로 및 이를 구비한 플래시 메모리 소자를 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 퓨즈 회로는,
프로그램 상태에 따라 제 1 전압에 의해 턴 온 또는 턴 오프 되는 복수개의 메모리 셀과; 상기 메모리 셀의 프로그램 검증을 위한 검증 신호를 제어신호에 따라 스위칭하여 상기 메모리 셀에 입력하는 스위칭 소자; 및 상기 메모리 셀들의 프로그램과 검증 및 소거를 제어하기 위한 검증신호 및 상기 스위칭 소자의 제어신호를 출력하는 셀 제어부를 포함한다.
상기 퓨즈 회로를 컷팅 하기 위하여, 상기 메모리 셀을 프로그램하여 상기 제 1 전압에 의해 턴 오프 되도록 하는 것을 특징으로 한다.
상기 제 1 전압은 상기 메모리 셀이 소거상태에서 턴 온 되도록 하는 전압인 것을 특징으로 한다.
본 발명의 또 다른 특징에 따른 플래시 메모리 소자는,
데이터 저장을 위한 다수의 셀을 포함하는 메인 셀 어레이; 상기 메인 셀 어레이와 별도로 결함이 발생한 셀을 리페어하기 위해 다수의 셀들을 포함하여 구성 되는 리던던시 셀 어레이; 상기 메인 셀 어레이 및 리던던시 셀 어레이에 대해 데이터의 프로그램, 검증 및 독출 동작을 수행하도록 하는 페이지 버퍼부; 상기 결함이 발생한 셀의 어드레스 정보를 저장하기 위하여 프로그램 상태에 따라 제 1 전압에 의해 턴 온 또는 턴 오프 되는 복수개의 메모리 셀로 구성되는 퓨즈 회로를 포함하는 리페어 회로부; 및 상기 리페어 회로부가 출력하는 리페어 신호에 따라 상기 메인 메모리 셀 또는 리던던시 메모리 셀로부터의 데이터 입출력을 제어하는 데이터 입출력 제어부를 포함한다.
상기 리페어 회로부가 포함하는 퓨즈 회로는, 프로그램 상태에 따라 제 1 전압에 의해 턴 온 또는 턴 오프 되는 복수개의 메모리 셀과; 상기 메모리 셀의 프로그램 검증을 위한 검증 신호를 제어신호에 따라 스위칭하여 상기 메모리 셀에 입력하는 스위칭 소자; 및 상기 메모리 셀들의 프로그램과 검증 및 소거를 제어하기 위한 검증신호 및 상기 스위칭 소자의 제어신호를 출력하는 셀 제어부를 포함한다.
상기 퓨즈 회로를 컷팅 하기 위하여, 상기 메모리 셀을 프로그램하여 상기 제 1 전압에 의해 턴 오프 되도록 하는 것을 특징으로 한다.
상기 제 1 전압은 상기 메모리 셀이 소거상태에서 턴 온 되도록 하는 전압인 것을 특징으로 한다.
본 발명의 또 다른 특징에 따른 플래시 메모리 소자는,
데이터 저장을 위한 메모리 셀들을 포함하는 낸드 플래시 메모리 소자에 있어서, 상기 낸드 플래시 메모리 소자의 동작을 위한 옵션 정보를 복수개의 메모리 셀 프로그램 상태에 따라 저장하는 퓨즈 회로부; 및 상기 퓨즈 회로부에 저장되는 옵션 정보에 따라 데이터를 저장하는 메모리 칩을 포함한다.
상기 메모리 칩은, 복수의 비트 라인 쌍들과 복수의 워드라인들에 각각 연결되는 복수의 멀티 레벨 셀들을 포함하는 메모리 셀 어레이; 상기 한 쌍의 비트라인에 연결되어 선택되는 메모리 셀에 데이터를 프로그램하거나, 선택된 메모리 셀에 저장된 데이터를 독출 하는 페이지 버퍼 회로를 복수개 포함하는 페이지 버퍼 회로부; 상기 입출력 제어부를 통해 입력되는 어드레스에 따라 상기 메모리 셀 어레이의 워드라인을 선택하는 X 디코더; 및 상기 복수의 페이지 버퍼 회로들 각각에 하나씩 대응하게 연결되고, 데이터 입출력 라인에 더 연결되어 프로그램할 데이터를 상기 페이지 버퍼 회로에 전송하거나, 상기 페이지 버퍼 회로로부터 전송되는 독출 데이터를 데이터 입출력라인으로 출력하는 Y 디코더 회로들을 포함한다.
상기 퓨즈 회로부는, 프로그램 상태에 따라 제 1 전압에 의해 턴 온 또는 턴 오프 되는 복수개의 메모리 셀과; 상기 메모리 셀의 프로그램 검증을 위한 검증 신호를 제어신호에 따라 스위칭하여 상기 메모리 셀에 입력하는 스위칭 소자; 및 상기 메모리 셀들의 프로그램과 검증 및 소거를 제어하기 위한 검증신호 및 상기 스위칭 소자의 제어신호를 출력하는 셀 제어부를 포함한다.
상기 퓨즈 회로를 컷팅 하기 위하여, 상기 메모리 셀을 프로그램하여 상기 제 1 전압에 의해 턴 오프 되도록 하는 것을 특징으로 한다.
상기 제 1 전압은 상기 메모리 셀이 소거상태에서 턴 온 되도록 하는 전압인 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 퓨즈 회로와 이를 구비한 플래시 메모리 소자는 메모리 셀을 이용한 퓨즈 회로를 이용하여 별도의 퓨즈 컷팅을 위한 기술 구성이 없이 셀 퓨즈를 컷팅할 수 있으며, 잘못된 경우 이를 수정하는 것이 용이하다. 또한, 물리적으로 구성되는 퓨즈에 비하여 적은 면적을 차지하는 셀 퓨즈를 이용함으로써 플래시 메모리 소자에서 퓨즈 회로가 차지하는 면적을 줄일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a는 본 발명의 실시 예에 따른 플래시 메모리 소자의 블록도이다.
도 2a를 참조하면, 본 발명의 실시 예에 따른 플래시 메모리 소자는 플래시 메모리 칩(200)과, 플래시 메모리 칩의 외부에 구성되어 초기 동작시에 제공하는 옵션 정보를 저장하는 퓨즈 회로부(290)를 포함한다.
플래시 메모리 칩(200)은 데이터 저장을 위한 메모리 셀들로 컬럼 라인과 비트라인 및 워드라인이 구성되는 메인 셀 어레이(211)와 리던던시 셀 어레이(212)로 구성되는 메모리 셀 어레이(210)와, 상기 메모리 셀 어레이(210)의 한 쌍의 비트라인 별로 연결되어 메모리 셀에 데이터를 프로그램하거나, 메모리 셀에 저장된 데이 터를 독출하기 위해 동작하는 페이지 버퍼 회로들로 구성되는 페이지 버퍼부(220)와, 동작을 위해 입력 어드레스에 따라 상기 페이지 버퍼 회로의 데이터 입출력 경로를 제공하는 Y 디코더부(230)와, 상기 입력 어드레스에 따라 상기 메모리 셀 어레이(210)가 워드라인을 선택하는 X 디코더부(240)와, 플래시 메모리 칩(200)이 동작을 위한 전압을 생성하여 제공하는 전압 제공부(250)와, 상기 Y 디코더부(230)를 통해 페이지 버퍼부(220)로 프로그램할 데이터를 입력하거나, 상기 페이지 버퍼부(220)가 독출 하는 데이터를 외부로 출력하는 입출력 제어부(260)와, 상기 메인 셀 어레이(211)에서 문제가 발생하여 리페어가 된 컬럼 어드레스 정보를 저장하고, 리페어 신호를 출력하는 리페어 회로부(270)를 포함한다.
본 발명의 실시 예에 따른 플래시 메모리 소자에서 퓨즈 회로부(290)는 메모리 셀과 트랜지스터로 구성되는 퓨즈 회로를 복수개 포함하고 있다. 각각의 퓨즈 회로들은 프로그램되거나, 소거되어 플래시 메모리 칩(200)의 동작을 위한 옵션 정보들을 저장한다.
플래시 메모리 칩(200)의 메모리 셀 어레이(210)에서 메인 셀 어레이(211)는 데이터를 저장할 수 있는 메모리 셀들을 포함하고 있으며, 리던던시 셀 어레이(212)의 컬럼 라인들은 메인 셀 어레이(211)에서 에러가 발생한 메모리 셀을 포함하는 컬럼 라인을 대신하여 동작한다. 상기 컬럼 라인은 이븐 비트라인과 오드 비트라인을 포함하며, 상기 이븐 비트라인과 오드 비트라인 한 쌍이 하나의 상기 페이지 버퍼 회로에 연결된다.
페이지 버퍼부(220)의 페이지 버퍼 회로는 각각 연결되는 한 쌍의 비트라인 들 중 하나를 선택하고, 선택된 메모리 셀에 데이터를 프로그램하거나, 선택된 메모리 셀에 프로그램된 데이터를 독출 한다.
Y 디코더부(230)는 입력 어드레스에 따라 상기 페이지 버퍼부(230)의 페이지 버퍼 회로와 입출력 제어부(260)간에 데이터 입출력을 위한 패스를 제공한다.
X 디코더부(240)는 입력 어드레스에 따라 메모리 셀 어레이(210)의 워드라인을 선택한다. 그리고 입출력 제어부(260)는 외부로부터 입출력 되는 데이터를 Y 디코더부(230)가 제공하는 패스를 통해 페이지 버퍼부(220)로 입출력한다.
전압 제공부(280)는 제어부(280)의 제어에 따라 플래시 메모리 소자의 동작에 필요한 전압을 제공한다. 그리고 리페어 회로부(270)는 리페어된 컬럼 라인 어드레스 정보를 저장하는 리페어 어드레스 회로를 복수개 포함하고 있으며, 각각의 리페어 어드레스 회로는 입력되는 컬럼 어드레스가 리페어된 컬럼 어드레스인지를 확인하여 리페어 신호를 출력한다.
상기 리페어 회로부(270)는 다음과 같이 구성된다.
도 2b는 도 2a의 리페어 회로부를 나타낸 블록도이다.
도 2b를 참조하면, 리페어 회로부(270)는 리페어된 컬럼 어드레스 정보를 저장하는 리페어 어드레스 회로들로 구성되는 리페어 어드레스 회로부(272)와, 상기 리페어 어드레스 회로부(272)에 포함된 셀 퓨즈를 제어하기 위한 셀 퓨즈 제어부(271)를 포함한다.
리페어 어드레스 회로부(272)는 리페어되는 컬럼 어드레스를 저장하기 위해 다수의 셀 퓨즈를 포함한다. 각각의 셀 퓨즈는 프로그램함으로써 컬럼 어드레스를 저장하는 효과가 있다. 셀 퓨즈 제어부(271)는 상기 셀 퓨즈를 프로그램하고, 프로그램 상태를 검증한다.
또한 플래시 메모리 소자의 퓨즈 회로부(270)는 다음과 같이 구성된다.
도 2c는 도 2a의 퓨즈 회로부의 블록도이다.
도 2c를 참조하면, 퓨즈 회로부(270)는 셀 퓨즈 회로들로 구성되는 셀 퓨즈부(292)와, 셀 퓨즈부(292)의 셀 퓨즈 회로의 프로그램과 프로그램 상태 검증을 제어하는 셀 퓨즈 제어부(291)를 포함한다.
상기와 같은 셀 퓨즈 회로를 도 2b의 리페어 어드레스 회로를 구체적으로 구성하면 다음과 같다.
도 2d는 도 2b의 리페어 어드레스 회로의 회로도이다.
도 2d를 참조하면, 본 발명의 실시 예에 따른 리페어 어드레스 회로는 제 1 내지 제 9 NMOS 트랜지스터(N1 내지 N9)와, 제 1 내지 제 8 셀 퓨즈(C1 내지 C8) 및 PMOS트랜지스터(PM)와 제 1 및 제 2 인버터(IN1, IN2)를 포함한다. 도 2d의 리페어 어드레스 회로는 제 1 내지 제 4 어드레스(AX1:4)에 따른 리페어 신호를 출력하는 회로이다.
PMOS 트랜지스터(PM)는 전원전압과 노드(D1) 사이에 연결되며, PMOS 트랜지스터(PM)의 게이트는 노드(D14)가 연결된다.
제 1 인버터(IN1)는 노드(D1)와 노드(D14) 사이에 연결되고, 제 2 인버터(IN2)는 노드(D14)에 연결되어 노드(D14)의 신호를 반전하여 리페어 신호로서 출력한다.
또한 제 1 NMOS 트랜지스터(NM1)는 노드(D1)와 노드(D2) 사이에 연결되고, 제 1 NMOS 트랜지스터(NM1)의 게이트에는 제 1 어드레스(AX1)가 입력된다. 그리고 제 1 셀 퓨즈(C1)는 노드(D2)와 노드(D4) 사이에 연결된다.
그리고 제 5 NMOS 트랜지스터(NM5)는 노드(D1)와 노드(D3) 사이에 연결되고, 제 5 NMOS 트랜지스터(NM5)의 게이트에는 제 1 어드레스를 반전하여(AXb1) 입력한다. 그리고 제 5 셀 퓨즈(C5)는 노드(D3)와 노드(D4) 사이에 연결된다.
제 2 NMOS 트랜지스터(NM2)는 노드(D4)와 노드(D5) 사이에 연결되고, 제 2 NMOS 트랜지스터(NM2)의 게이트에는 제 2 어드레스(AX2)가 입력된다. 그리고 제 2 셀 퓨즈(C2)는 노드(D45)와 노드(D7) 사이에 연결된다.
제 6 NMOS 트랜지스터(NM6)는 노드(D4)와 노드(D6) 사이에 연결되고, 제 6 NMOS 트랜지스터(NM6)의 게이트에는 제 2 어드레스를 반전하여(AXb2) 입력한다. 제 6 셀 퓨즈(C6)는 노드(D6)와 노드(D7) 사이에 연결된다.
제 3 NMOS 트랜지스터(NM3)는 노드(D7)와 노드(D8) 사이에 연결되고, 제 3 NMOS 트랜지스터(NM3)의 게이트에는 제 3 어드레스(AX3)가 입력된다. 제 3 셀 퓨즈(C3)는 노드(D8)와 노드(D10)사이에 연결된다.
제 7 NMOS 트랜지스터(NM7)는 노드(D7)와 노드(D9) 사이에 연결되고, 제 7 NMOS 트랜지스터(NM7)의 게이트에는 제 3 어드레스를 반전하여(AXb3) 입력한다. 제 7 셀 퓨즈(C7)는 노드(D9)와 노드(D10) 사이에 연결한다.
제 4 NMOS 트랜지스터(NM4)는 노드(D10)와 노드(D11) 사이에 연결되고, 제 4 NMOS 트랜지스터(NM4)의 게이트에는 제 4 어드레스(AX4)가 입력된다. 제 4 셀 퓨 즈(C4)는 노드(D11)와 노드(13) 사이에 연결된다.
제 8 NMOS 트랜지스터(NM8)는 노드(D10)와 노드(D12) 사이에 연결되고, 제 8 NMOS 트랜지스터(NM8)의 게이트에는 제 4 어드레스를 반전하여(AXb4) 입력한다.
제 9 NMOS 트랜지스터(NM9)는 노드(D13)와 접지 사이에 연결되며, 제어신호(Master)에 의해 리페어 어드레스 회로의 동작을 제어한다.
상기 제 1 내지 제 8 셀 퓨즈(C1 내지 C8)는 셀 퓨즈 제어부(271)에 의해 프로그램되고, 검증된다. 상기 제 1 내지 제 8셀 퓨즈들(C1 내지 C8)의 프로그램 여부에 따라 퓨즈 컷팅 효과가 나타난다. 예를 들어 제 1 셀 퓨즈(C1)를 프로그램한 후, 제 1 셀 퓨즈(C1)의 게이트에 0V의 전압을 입력한다. 이때 제 1 셀 퓨즈(C1)는 프로그램에 의해 문턱전압이 0V 이상으로 변경되어 있기 때문에 게이트에 입력된 0V에 의해 턴 온 되지 않는다. 따라서 제 1 셀 퓨즈(C1)는 턴 오프 상태를 유지하고, 제 1 셀 퓨즈(C1)의 턴 오프 상태는 종래의 퓨즈가 컷팅된 상태와 동일한 작용을 한다.
상기 제 1 내지 제 8 셀 퓨즈(C1 내지 C8)는 프로그램에 대한 검증까지 수행하여 보다 정확히 동작하도록 제어할 수 있다. 이를 수행하는 것이 셀 퓨즈 제어부(271)이다.
상기와 같은 리페어 어드레스 회로뿐만 아니라 옵션 정보 저장을 위한 퓨즈 회로부(290)에도 동일한 셀 퓨즈와 셀 퓨즈 제어부가 구성된다. 셀 퓨즈와 셀 퓨즈 제어부에 대해 좀더 자세히 설명하면 다음과 같다.
도 2e는 도 2c의 퓨즈 회로부의 회로도이다.
도 2e에는 도 2c의 퓨즈 회로부에 포함되는 셀 퓨즈들 중 하나의 셀 퓨즈(C)와 셀 퓨즈(C)를 제어하는 셀 퓨즈 제어부(291)를 나타낸다.
도 2e를 참조하면, 셀 퓨즈(C)는 플래시 메모리 소자의 데이터 저장을 위한 메모리 셀과 같은 특성을 갖는다. 그리고 셀 퓨즈 제어부(291)는 셀 퓨즈(C)를 프로그램하거나, 검증하기 위한 셀 제어부(293)와, NMOS 트랜지스터(CN)를 포함한다.
셀 제어부(293)는 셀 퓨즈(C)의 양단과 각각 연결되는 입력 단자(IN)와 출력 단자(OUT)를 포함하고, 상기 입력 단자(IN)와 셀 퓨즈(C)간에 연결되는 NMOS 트랜지스터(CN)를 구동하는 제어신호(CT)를 출력한다. 그리고 셀 퓨즈(C)의 게이트에 연결되어 프로그램을 위한 프로그램 전압이나 검증 전압 또는 동작 전압 등을 셀 퓨즈(C)의 게이트에 제공하기 위한 게이트 전압(Vg)을 출력한다.
상기의 셀 퓨즈(C)를 프로그램하는 과정은 다음과 같다. 이때 셀 퓨즈(C)를 프로그램하는 것은, 퓨즈 컷팅을 하는 것과 같은 효과를 나타낸다.
프로그램을 위해서 먼저 셀 제어부(293)는 게이트 전압(Vg)으로서 제 1 프로그램 전압(V1)을 인가한다. 상기 제 1 프로그램 전압(V1)에 의해 셀 퓨즈(C)가 프로그램된다. 이때의 프로그램 과정은 일반적인 메모리 셀의 프로그램 원리와 동일한 원리에 의해 프로그램이 된다.
제 1 프로그램 전압(V1)을 이용한 프로그램을 수행한 후에는 프로그램이 정상적으로 되었는지를 확인하기 위한 검증을 수행한다. 이를 위해 셀 제어부(293)는 제어신호(CT)를 하이 레벨로 인가하여 NMOS 트랜지스터(CN)는 턴 온 한다. 그리고 상기 출력 단자(OUT)에서 검증을 위한 검증 신호가 출력된다. 게이트 전압(Vg)으로 프로그램 검증전압(PV)을 제공된다.
만약 셀 퓨즈(C)가 프로그램이 된 상태라면, 출력단자(OUT)에서 출력된 검증 신호는 셀 퓨즈(C)를 통해 입력 단자(IN)로 입력된다. 그러나 셀 퓨즈(C)가 프로그램되지 않았다면, 검증 전압에 의해 셀 퓨즈(C)는 턴 온 되지 못한다. 따라서 출력 단자(OUT)를 통해 출력된 검증 신호가 입력단자(IN)로 입력되지 못한다.
프로그램이 되지 않으면 프로그램 검증 전압을 높여서 제 2 프로그램 전압(V2)으로 프로그램을 다시 수행한다.
또한, 상기 셀 퓨즈(C)가 프로그램 상태에서 셀 제어부(293)가 셀 퓨즈(C)의 게이트에 0V를 인가하고, 셀 퓨즈(C)의 기판에 고전압을 인가함으로써 소거가 가능하다. 따라서 잘못 프로그램된 셀 퓨즈(C)를 소거하여 다시 프로그램할 수 있다. 이는 퓨즈 회로부(290)에서 옵션 정보를 원하는 대로 변경할 수 있음을 의미한다. 또한, 리페어 회로부(270)에서도 리페어 어드레스를 변경하여 저장하는 것이 가능하다.
본 발명의 실시 예와 같은 셀 퓨즈 회로를 이용하면, 퓨즈 컷팅을 위한 별도의 기술적인 구성이 필요 없으며, 셀 퓨즈를 프로그램한 후에도 다시 소거할 수 있으므로, 셀 퓨즈를 이용하는 플래시 메모리 소자의 구성에서 셀 퓨즈의 내용을 자유롭게 변경하는 것이 가능하다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래의 플래시 메모리 소자의 리페어 회로를 나타낸 회로도이다.
도 2a는 본 발명의 실시 예에 따른 플래시 메모리 소자의 블록도이다.
도 2b는 도 2a의 리페어 회로부를 나타낸 블록도이다.
도 2c는 도 2a의 퓨즈 회로부의 블록도이다.
도 2d는 도 2b의 리페어 어드레스 회로의 회로도이다.
도 2e는 도 2c의 퓨즈 회로부의 회로도이다.
*도면의 주요 부분의 간단한 설명*
200 : 메모리부 210 : 메모리 셀 어레이
220 : 리던던시 셀 어레이 230 : Y 디코더
240 : X 디코더 250 : 전압 제공부
260 : 입출력 제어부 270 : 리페어 회로부
280 : 제어부 290 : 퓨즈 회로부

Claims (12)

  1. 프로그램 상태에 따라 제 1 전압에 의해 턴 온 또는 턴 오프 되는 복수개의 메모리 셀과;
    상기 메모리 셀의 프로그램 검증을 위한 검증 신호를 제어신호에 따라 스위칭하여 상기 메모리 셀에 입력하는 스위칭 소자; 및
    상기 메모리 셀들의 프로그램과 검증 및 소거를 제어하기 위한 검증신호 및 상기 스위칭 소자의 제어신호를 출력하는 셀 제어부
    를 포함하는 퓨즈 회로.
  2. 제 1항에 있어서,
    상기 퓨즈 회로를 컷팅 하기 위하여,
    상기 메모리 셀을 프로그램하여 상기 제 1 전압에 의해 턴 오프 되도록 하는 것을 특징으로 하는 퓨즈 회로.
  3. 제 1항에 있어서,
    상기 제 1 전압은 상기 메모리 셀이 소거상태에서 턴 온 되도록 하는 전압인 것을 특징으로 하는 퓨즈 회로.
  4. 데이터 저장을 위한 다수의 셀을 포함하는 메인 셀 어레이;
    상기 메인 셀 어레이와 별도로 결함이 발생한 셀을 리페어하기 위해 다수의 셀들을 포함하여 구성되는 리던던시 셀 어레이;
    상기 메인 셀 어레이 및 리던던시 셀 어레이에 대해 데이터의 프로그램, 검증 및 독출 동작을 수행하도록 하는 페이지 버퍼부;
    상기 결함이 발생한 셀의 어드레스 정보를 저장하기 위하여 프로그램 상태에 따라 제 1 전압에 의해 턴 온 또는 턴 오프 되는 복수개의 메모리 셀로 구성되는 퓨즈 회로를 포함하는 리페어 회로부; 및
    상기 리페어 회로부가 출력하는 리페어 신호에 따라 상기 메인 메모리 셀 또는 리던던시 메모리 셀로부터의 데이터 입출력을 제어하는 데이터 입출력 제어부
    를 포함하는 플래시 메모리 소자.
  5. 제 4항에 있어서,
    상기 리페어 회로부가 포함하는 퓨즈 회로는,
    프로그램 상태에 따라 제 1 전압에 의해 턴 온 또는 턴 오프 되는 복수개의 메모리 셀과;
    상기 메모리 셀의 프로그램 검증을 위한 검증 신호를 제어신호에 따라 스위칭하여 상기 메모리 셀에 입력하는 스위칭 소자; 및
    상기 메모리 셀들의 프로그램과 검증 및 소거를 제어하기 위한 검증신호 및 상기 스위칭 소자의 제어신호를 출력하는 셀 제어부
    를 포함하는 플래시 메모리 소자.
  6. 제 5항에 있어서,
    상기 퓨즈 회로를 컷팅 하기 위하여,
    상기 메모리 셀을 프로그램하여 상기 제 1 전압에 의해 턴 오프 되도록 하는 것을 특징으로 하는 플래시 메모리 소자.
  7. 제 5항에 있어서,
    상기 제 1 전압은 상기 메모리 셀이 소거상태에서 턴 온 되도록 하는 전압인 것을 특징으로 하는 플래시 메모리 소자.
  8. 데이터 저장을 위한 메모리 셀들을 포함하는 낸드 플래시 메모리 소자에 있어서,
    상기 낸드 플래시 메모리 소자의 동작을 위한 옵션 정보를 복수개의 메모리 셀 프로그램 상태에 따라 저장하는 퓨즈 회로부;
    상기 퓨즈 회로부에 저장되는 옵션 정보에 따라 데이터를 저장하는 메모리 칩을 포함하는 플래시 메모리 소자.
  9. 제 8항에 있어서,
    상기 메모리 칩은,
    복수의 비트 라인 쌍들과 복수의 워드라인들에 각각 연결되는 복수의 멀티 레벨 셀들을 포함하는 메모리 셀 어레이;
    상기 한 쌍의 비트라인에 연결되어 선택되는 메모리 셀에 데이터를 프로그램하거나, 선택된 메모리 셀에 저장된 데이터를 독출 하는 페이지 버퍼 회로를 복수개 포함하는 페이지 버퍼 회로부;
    상기 입출력 제어부를 통해 입력되는 어드레스에 따라 상기 메모리 셀 어레이의 워드라인을 선택하는 X 디코더; 및
    상기 복수의 페이지 버퍼 회로들 각각에 하나씩 대응하게 연결되고, 데이터 입출력 라인에 더 연결되어 프로그램할 데이터를 상기 페이지 버퍼 회로에 전송하거나, 상기 페이지 버퍼 회로로부터 전송되는 독출 데이터를 데이터 입출력라인으로 출력하는 Y 디코더 회로들
    을 포함하는 플래시 메모리 소자.
  10. 제 9항에 있어서,
    상기 퓨즈 회로부는,
    프로그램 상태에 따라 제 1 전압에 의해 턴 온 또는 턴 오프 되는 복수개의 메모리 셀과;
    상기 메모리 셀의 프로그램 검증을 위한 검증 신호를 제어신호에 따라 스위칭하여 상기 메모리 셀에 입력하는 스위칭 소자; 및
    상기 메모리 셀들의 프로그램과 검증 및 소거를 제어하기 위한 검증신호 및 상기 스위칭 소자의 제어신호를 출력하는 셀 제어부
    를 포함하는 플래시 메모리 소자.
  11. 제 9항에 있어서,
    상기 퓨즈 회로를 컷팅 하기 위하여,
    상기 메모리 셀을 프로그램하여 상기 제 1 전압에 의해 턴 오프 되도록 하는 것을 특징으로 하는 플래시 메모리 소자.
  12. 제 9항에 있어서,
    상기 제 1 전압은 상기 메모리 셀이 소거상태에서 턴 온 되도록 하는 전압인 것을 특징으로 하는 플래시 메모리 소자.
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