TW201005750A - Systems and methods for dynamic power savings in electronic memory operation - Google Patents

Description

201005750 六、發明說明： 【發明所屬之技術領域】 本揭示案係關於電子記憶體操作，且更具體言 於用於減小記憶體操料之電力消耗之系統及方法。 【先前技術】 電力消耗係電子記憶體操作中所關注的問題。 分為兩個類別’亦即’待用電力與動態電力。在待用或靜

中，記憶體使用最小電力，因為讀取操作與寫入操 均未發生。在存取記憶體以用於讀取及/或寫入之 切換期間發生動態電力消耗。 可藉由限制切換頻康；5 +f A & 換笼羊及/或減小線路電容來減小記憶體 電力消耗，因為··

p~cy2 fA 其中p=動態電力；c為線路電容；v為施加至所操作之 線路之電壓；f為記憶體存取之頻率…為活動因數 (aCtlVlty fact〇r)’亦即’隨著系統循環通過讀取及寫入的 切換之數目》 常常’藉由將記憶體劃分成組且接著—次僅啟用一組來 :理：憶，力消耗。建立組之-原因係為了減小所切換 、電谷之量’且減少切換活動，此又減小動態電力。頻率 常並不非《可控制’因為需要以高頻率操作記憶體。減 生^作之電壓係、減小動態電力之非常有力之技術，因為產 立方」效應’其伴隨頻率之降低。然而，減小電塵影 響效能。限定作·缺夕t i °〜之擺幅亦減小動態電力，但該設計係複 139616.doc 201005750 雜的°減小活動因數（每一循環之切換事件）為減小動態電 力之另一有效技術且依賴於時脈閘控、邏輯最佳化及電路 設計技術（分組（banking)為一良好實例）。除此之外，信號 之適當屏蔽（時間、邏輯及實體）導致動態電力節省，尤其 在寬匯流排結構中。本發明勝過所有此等技術。 【發明内容】 在電子記憶體中藉由將位元線分段且取決於記憶體將被 存取之位置而僅啟用特定位元線片段來實現電力減小。在 實施例中，由鎖存中繼器（latch repeater)將位元線分段 以控制關於超過第一片段之片段之位址選擇。在一實施例 中，允許鎖存中繼器在完成記憶體讀取/寫入循環時保持 在其操作/非操作狀態中，以保持其片段之狀態。此情況 接著避免當在連續循環上存取同一片段時的連續啟用脈 衝。 在實施例中，揭不-記憶體，其具有用於對記憶體進 行資料存取之至少-分段位元線以使得該位元線具有由鎖 存中繼器驅動之片&。在-實施例中，藉由記憶體位址之 特定位元來控制鎖存中繼器之啟用/停用狀態。 在-實施例中，配置一用於電力減小之記憶體操作，以 便將特定區段分段以使得針對特定記憶體存取，輪詢少於 全部的該記憶體。在任何記憶體輪詢循環期間，有可能取 決於經存取之位址而僅啟用必要之記憶體片尸 以上已相當廣泛地概述了本揭示案之特徵：技術優勢， 以便可更好地理解以下之[實施方式 將在下文中描述形 139616.doc 201005750 成申請專利範圍之標的物之額外特徵及優勢。熟習此項技 術者應瞭解，所揭示之概念及特定實施例可容易用作修改 或設計用於執行本揭示案之相同目的之其他結構的基礎。 熟習此項技術者亦應認識到，該等等效構造並不偏離如在 附加申請專利範圍中所闡述的本發明之精神及範疇。當結 纟附圖考慮時’將自以下描述更好地理解咸信為本揭示案 之特性之新穎特徵（均關於其組織及操作方法）以及其他目 標及優勢。然而’應確切地理解，僅為說明及描述之目的 而提供諸圖中之每-者，且諸圖中之每一者並不意欲作為 本發明之限制之定義。 【實施方式】 為了更完全地理解本揭示案，現參看結合隨附圖式進行 之以下描述。 圖1說明先前技術一般記憶體10。此記憶體可為（例 如）SRAM、DRAM、MRAM，或其他記憶體類型。記憶體 • 10通常使用預解碼器（諸如，預解碼器u)及解碼器（諸如， 解碼器13)來建構。記憶體陣列12及14為包含記憶體單元 之陣列。記憶體陣列12、14由可用於讀取及/或寫入之= 多全域位元線（global bit line)(l5為一實例）組成。 «己憶體根據記憶體之大小（位元線之長度）及電力消粍動 態電力，如上文所論述。位元線之電容c主要藉由製造技 術來判定且大致為每一微米〇 25毫微微法拉。因此， 微米位元線將具有與之相關聯的75毫微微法拉之電容。因 此，75 fF之電容將為由切換產生之最小電容。如將綸述 I39616.doc 201005750 的，減小電力消耗可藉由選擇性地變化經啟動以用於給定 記憶體存取之記憶體元件之數目來實現。 圖2展示本揭示案之在記憶體20内使用至少一鎖存中繼 器30 A、30-B、30-C的一實施例。鎖存中繼器3〇_a、3〇_ B、30-C可用於將全域位元線分裂成分段位元線25，藉此 允許針對些s己憶體循環有效地減小位元線之作用中長度 及因此減小電容。電容之減小導致記憶體電力消耗之總體 減小。 鎖存中繼器解碼器23取決於哪個記憶體陣列元件將被存 取而控制在任一給定時間啟動哪個（哪些）鎖存中繼器3〇_ A、 30·Β、3〇_C。鎖存解碼器驅動器（丨討仏dee〇der driVer)22-A、22-B及22-C提供於鎖存中繼器解碼器23内。 鎖存解碼器驅動器22-A、22-B及22-C將中繼器30-A、30- B、 30-C鎖存為在給定時間接通。解碼器驅動器22_a、22_ B、22-C可在任何時間啟用僅一鎖存中繼器或多個鎖存中 繼器 30-A、30-B、30-C。 在所展示之實施例中，記憶體陣列及全域位元線經劃分 成四個區段，且位元線片段由三個鎖存中繼器3〇_A、3〇_b 及3 0-C而分離。此實施例中用於區段1之位元線片段始終 接通且因此在用於區段1之分段位元線25内鎖存_繼器並 非必要的。為了存取區段2中之記憶體元件，必須啟動鎖 存中繼器30-A。同樣’鎖存中繼器30_B控制對區段3之記 憶體存取且鎖存中繼器3 0 - C控制對區段4之記憶體存取。 儘管圖2展示四個區段，但毫無疑問，可取決於使用者 139616.doc 201005750 之需要而將記憶體劃分成任何數目之區段。位元線電容之 減小可使用此分區段方法來達成。舉例而言，若對區段i 進行存取’則解碼器驅動器（例如，22_a)被切斷，且因此 僅產生直至鎖存中繼器30-A之位元線之電容。若對區段2 「之s己憶體存取係所要的，則解碼器驅動器22_A將啟動鎖存 中繼器3 0-A且線路電容將增加。當解碼器驅動器22_B及，或 22-C分別啟動鎖存中繼器3〇_B、3〇_c以用於存取區段^或斗 _ 時，對區段3及4之存取將引起電容更進一步增加。 注意，儘管圖2僅展示一分段位元線25，但對於64位元 I/O記憶體，將存在64組位元線。對於多埠記憶體，將存 在用於每一埠之一組資源（解碼器驅動器及鎖存中繼器 單埠s己憶體將具有用於讀取之一組分段位元線乃及用於寫 入之一組分段位元線25。 解碼器驅動器22-A、22-B、22-C及鎖存中繼器30-A、 3 0 - B及3 0 - C將引入存取時間之延遲並消耗電力且因此可影 • 響s己憶體之效能。然而，效能總體上得以改良，因為如上 所註，統計資料指示大部分存取將係在記憶體之中部進 行。此外，所引入之每一鎖存中繼器3〇_A、3〇_B、3〇 c由 於位兀線之較短長度而減小至位元線之遠端之延遲。線路 之延遲與R*C成比例。11與（：均與線路之長度成反比。因 此，延遲與線路之長度之平方成反比。當將線路分成兩半 時，其延遲實際上由於此原因而被縮減為四分之一。因 此，藉由鎖存中繼器30_八之使用而使速度提高。 此外，鎖存中繼器30-A、30·Β及30-C提高輸入至閘之信 139616.doc 201005750 號之斜率（slope) ’藉此減少短路。閘上之輪入斜率判定上 拉電晶體與下拉電晶體兩者同時接通之情況下裝置停留於 短路狀況中之時間。通常，短路電力佔總動態電力之10-ΐ 5% 。 但若輸 入斜率 確實小 ，則 短路 電力可 為主要 分量。 將線路分裂成片段且添加中繼器大體改良每一區之輸入斜 率 〇 一對於添加閘及中繼器之代價係對基板上之增加之空間 的需要。然而，隨著技術自45奈米進步為32奈米且甚至更 低’額外空間變得可用而無需增加區域。 現將論述基於記憶體定址之解碼器驅動器控制。在操作 中，每次存取記憶體時，每一記憶體需要特定數目之位址 位兀。舉例而言，假定8_位元位址結構。此種結構將具有 允許存取256個記憶體位置之位元知至a?。位元幻為位址之 最高有效位元（MSB)。若位元&為零，則存取將在區段1或 2中進行，且若位兀”為丨，則存取係在區段3或4中進行。 因此，若MSB為1，則將經由導線2〇1_2、2〇1_3將信號發送 至可能作用中之鎖存中繼器3〇_A及3〇_B。鎖存中繼器實際 上疋否經啟動可取決於經由導線Q而發送之限定信號 (qualifier signal)而定，如下文所解釋。 在讀取或寫入循環中，位址通常提早進入（在時脈邊緣 中之上升之前），因此，系統預解碼器21提前「知曉」哪 些區段將被存取。藉由使用此知識，若位元幻為丨，則預 解碼器21可準備啟用解碼器驅動器22_八及22_B(及其相關 聯之鎖存中繼器30-A、30-B)，而解碼器驅動器22-C(及其 139616.doc 201005750 相關聯之鎖存中繼H3LC)之啟用尚待判定。或者，若位 元~為零，則將可能僅啟用解碼器驅動器22_α及其相關聯 之鎖存t繼盗30-Α，其啟用狀態待基於下—個最高有效位 元〜之分析來判定。

藉由使用位元〜，預解碼器21可解析解碼器驅動器22_A 及22-C及相關聯之鎖存中繼器30-A及30-C之狀態。位元a6 值判疋目^示s己憶體存取將在藉由位元a7選擇之區段之上 ^區&中還是下部區段中進行。因此，假;t位it a7為1且 4元〜亦為1，則經由導線201 _ 1上之信號而啟用解碼器驅 動器22-C及相關聯之鎖存中繼器3〇_c，因為記憶體存取將 在區段4中進行。類似地’若位元々為零且位元&6亦為零， 則不啟用解^驅動器或鎖存巾鮮，ϋ為目標記憶體存 取將在區段1中進行。 在一實施例中，解碼器驅動器22_A、22_B&22_c分別僅 &刀地又來自預解碼器21之在導線201-1、201-2、201-3上 之信號的控制。為了避免不必要之切換，除用於啟用各種 區段之位址位元相關信號之外，可經由導線Q而使用來自 預解碼器21之諸如讀取或寫人致能信號之限定符。在此實 施例中，解碼器驅動器22_A、223及22{可為及閘。舉例 而言，若接收到寫入致能信號與位址位元信號兩者，則將 啟用解碼器驅動器22_a及鎖存中繼器30-A。若不使用限定 符’則解碼器驅動器22_A、22韻22_〇可為反相器而非及 問。又，注意，許多記憶體存取配置中之任一者可用於控 制解碼器驅動器22-A、22-B及22-C，包括直接自另一位置 139616.doc 201005750 發送關於選擇哪一區段之資訊。 圖3展示用於圖2之實施例中之鎖存中繼器3 0-A的一實施 例。鎖存中繼器30-A提供於分段位元線25之點A1與A2(圖 2)之間。如所展示’中繼器30-A包含串聯之兩個反相器 31、32。亦展示一鎖存器34(包括兩個反相器35)，其取決 於諸如通過閘（pass gate)33之開關而斷開或閉合。通過閘 33回應於自用於區段2之解碼器驅動器22_A所接收的控制 線「控制A」上之信號而斷開及閉合。注意，僅作為實例 來展示結構30-A，因為其他結構可用於執行本文中所描述 之功能。 在操作中，假定a?為1(且已確立限定信號），則應使鎖存 中繼器30-A接通。因此，通過閘33接收來自控制線「控制 A」之信號1。作為回應，通過閘33之]^通道轉為1且1>通道 轉為0,使鎖存中繼器接通。在鎖存中繼器接通之情況 下，區段1之位元線片段上之資料流動至用於區段2之位元 線片段且亦藉由彼資料更新鎖存器3 4。 作為鎖存器34保持一資料值之結果，鎖存器34接著控制 超過鎖存中斷器30-A之片段（在此狀況下，為區段2之位元 線片段）上之位元線值。一旦經設定，資料即保持在同— 狀態中，直至藉由重新斷開通過閘33而主動地改變資料狀 態為止。因此，區段2之位元線片段維持經鎖存之值，亦 即，由鎖存中繼器30-A來驅動區段2之位元線片段。若在 區段2中輸入之下一個資料值與先前資料相同，則區段ζ之 位元線片段不需要放電，因為已經藉由經鎖存之值來1 = 139616.doc -10- 201005750 位讀。因&，所論述之結構具有—歷史效應，以 使仔右所有鎖存中繼器30_A、3〇_B及爪c均斷開，幻將 呈現於用於下-個操作循環之所有位元線片段上，則該等 位元線片段中之任一者均將不再次放電。

一些記憶體應用可經調適以利用此記憶體之結構，因為 可能有可能根據其預期之存取頻率儲存資料。因此，藉由 將具有高存取頻率之資㈣存於記龍之上半部中且將具 有較低預期存取頻率之資料儲存於下半部中，可達成比在 隨機資料儲存之情況下可出現的電力節省大之電力節省。 注意’儘管論述係圍繞位元線，但本文中所論述之概念 可適用於字線且適用於結合位元線操作之字線。在此種配 置中，將由片段控制器來將字線分段。片段控制器根據到 達其之在位址欄位（address field)外之單獨控制而操作，藉 此將記憶體之操作僅限制於在特定時間存取之部分。 圖4展示可有利地使用本發明之—實施例之例示性無線 通信系統400。出於說明之目的，圖4展示三個遠端單元 420、430及450及兩個基地台44〇。將認識到，典型無線通 信系統可具有多得多的遠端單元及基地台。遠端單元 420、430及450分別包括為本發明之實施例的改良之全擺 幅（full-swing)記憶體陣列425A、425B及425C，如下文進 一步論述。圖4展示自基地台44〇至遠端單元42〇、43〇及 450之前向鏈路信號480及自遠端單元42〇、43〇及45〇至基 地台440之反向鏈路信號490。 在圖4中，遠端單元420經展示為行動電話，遠端單元 139616.doc -11 · 201005750 430經展示為攜帶型電腦，且遠端單元45〇經展示為無線區 域迴路系統中之固定位置遠端單元。舉例而言，該等遠端 單兀可為手機、掌上型個人通信系統（]?(：;;5)單元、諸如個 人資料助理之攜帶型資料單元，或諸如儀錶讀取設備之固 定位置資料單元。儘管圖4說明根據本發明之教示之遠端 單元，但本發明不限於此等例示性所說明的單元。本發明 可適當地用於包括全擺幅記憶體陣列之任何裝置中。 儘管已闡述特定電路，但熟習此項技術者將瞭解，實踐 本發明並不需要所有所揭示之電路。此外，未描述特定眾 所熟知之電路，以維持集中於本發明。類似地，儘管描述 在特定位置中提及邏輯「〇」及邏輯Γι」，但熟習此項技 術者應瞭解，可在不影響本發明之操作之情況下切換邏輯 值，相應地調整電路之剩餘部分。 儘管已詳細地描述本發明及其優勢，但應理解，可在不 偏離如藉由附加申請專利範圍界定的本發明之精神及範疇 之情況下在本文中進行各種改變、替代及變更。此外，本 申請案之範疇並不意欲限於說明書中所描述之過程、機 器、製造、物質組成、手段、方法及步驟之特定實施例。 如一般熟習此項技術者將容易自本揭示案瞭解的，可根據 本發明利用目前現存或稍後將開發的執行與本文中所描述 之對應實施例大體上相同之功能或達成與其大體上相同之 結果的過程、機器、製造、物質組成、手段、方法或步 驟因此附加申請專利範圍意欲在其範嘴内包括該等過 程、機器、製造、物質組成、手段、方法或步驟。 139616.doc 201005750 【圖式簡單說明】 圖1為說明先前技術一般記憶體之方塊圖。 圖2為說明使用至少一鎖存中 圖 于T繼器之分段位元線的方塊 〇 圖3為展示用於圖2之實施例 的電路圖。 中之鎖存中繼3之一實施例 實施例之例示性無 圖4為展不可有利地使用本發明之 線通信系統的方塊圖。

【主要元件符號說明】 10 一般記憶體 11 預解碼器 12 記憶體陣列 13 解碼器 14 記憶體陣列 15 全域位元線 20 記憶體 21 系統預解碼器 22-A 鎖存解碼器驅動器/解碼器驅動器 22-B 鎖存解碼器驅動器/解碼器驅動器 22-C 鎖存解碼H驅動11/解碼器驅動器 23 鎖存中繼器解碼器 25 分段位元線 30-A 鎖存中繼器/中繼器/結構 30-B 鎖存中繼器 139616.doc 201005750 30-C 鎖存中繼器 31 反相器 32 反相器 33 通過閘 34 鎖存器 35 反相器 201-1 導線 201-2 導線 201-3 導線 400 例示性無線通信系統 420 遠端單元 425A 改良之全擺幅（full-swing)記憶體陣列 425B 改良之全擺幅（full-swing)記憶體陣列 425C 改良之全擺幅（full-swing)記憶體陣列 430 遠端單元 440 基地台 450 遠端單元 480 前向鏈路信號 490 反向鏈路信號 A1 點 A2 點 Q 導線 139616.doc 14

Claims (1)

1. 201005750 七、申請專利範圍： 1 · 一種記憶體，其包含： -分段位元線，其用於對該記憶體進行資料存取； 該位元線具有由一鎖存中繼器控制之片段。 2·如請求们之記憶體’其中藉由_記憶體：址之特定位 元來控制該鎖存中繼器。 3.如請求項2之記憶趙，其中進-步藉由限定符來控制該 鎖存中繼器，該等限定符選自以下清單：讀取致能信 號；及寫入致能信號。 4·如請求項2之記憶體，其進一步包含： 一鎖存器，其用於跨越多次存取 卄取而維持該鎖存中繼器 之一狀態。 5· —種電子記憶體電力減小之方法，該方法包含： 基於一記憶體存取之位址位元而選擇—位元線之一片 段；及 < ❿ 更新該位元線上之一鎖存中繼器以啟用—選定之位元 線片段。 6.如請求項5之方法，其進一步包含： 跨越多次存取而保持該鎖存中繼器之—更新值。 7·如請求項5之方法，其進一步包含： 除该等位址位元之外，基於特定pp — # Γ丞孓将疋限定符而延遲該選 擇。 8- 一種記憶體操作之方法，其包含： 將該記憶體之特定區段分段以使得針對特定記憶禮存 139616.doc 201005750 取’輪詢少& 於全。p的該記憶體；及 。己it體輪詢循環期間僅 9.如請求項8夕士、+ 。己隐體區段。 一之方法’其中該分段包含： 等位元線劃分成至少兩個片段。 1〇.如請求項9之方法，其進-步包含： 地藉A 鎖存中繼^以便啟用位元線片段；至少部< -值炎二所接收之記憶體位址位置之―最高有效位以 控制該鎖存中繼器。 η.如請求項8之方法，其中該分段包含： 將字線分段成至少兩個片段。 12. 如請求項11之方法，其進一步包含： 啟用-鎖存中繼器以便啟用一字線片段；至少部分时 藉由與-所接收之記憶體位址位置分開接收之一信號來 控制該鎖存中繼器。 13. —種記憶體，其包含： 複數個記憶料列，該等記憶體陣龍調適以儲存資 料； 至少一位元線，其用於控制對該等記憶體陣列之存 取；及 至少一鎖存中繼器，其定位於該位元線中。 14. 如請求項13之記憶體，其進一步包含： -閘’其用於啟用該鎖存巾繼器，該閘對由該記憶體 接收之一存取位址之特定位元做出回應。 15. 如請求項14之記憶體，其進一步包含： 139616.doc 201005750 用於產生用於該閘之控制之信號的控制電路；該控制 電路至少部分地根據在該記憶體處所接收之位址之至少 一位元位置中所含有的值而操作，該等位址對應於目標 記憶體陣列。 ^ 16. 如凊求項15之記憶體，其中該控制電路可進—步操作以 提供用於進一步控制該閘之一啟用之限定符。 17. 如請求項13之記憶體，其中該鎖存中繼器包含：

   一鎖存器，其可操作以用於跨越若干記憶體循環而保 持該鎖存中繼器之一狀態。 18. 如請求項17之記憶體，其中該鎖存中繼器包含： 由一傳輸開關分開之一對閘，嗜值私 丁闲这得輸開關可操作以用 於在啟用該鎖存令繼器時使來自該閘對中之一第一者的 資料能夠通過該閘對中之一第二者。 19. 如請求項13之記憶體，其進一步包含：

   至少一鎖存中繼器 段。 其用於將該記· 隱體分成字線片 20.如請求項14之記憶體，其進一步包含： 之記憶體存取信 用於使該鎖存中繼器能夠針對大於— 號保持在一啟用狀態中之電路。 139636.doc