TW200908545A - Differential amplifier circuit and A/D converter - Google Patents

Description

200908545 九、發明說明： 【發明所屬之技術領域】 本發明關於一種構成A/D轉換器之元件電路的比較器 之差動放大電路及包含該差動放大電路之A/J)轉換器。 【先前技術】 在 HDD(Hard Disk Drive)或 MD(Digital

Disk)等之〇DD(〇ptical Disc Drive)之讀取通道、亦即 在讀取被記錄於光碟之信號的系統中，當以數位信號處理 進灯彳s號處理（解調）之情況時，需要將類比信號轉換成為 數位信號之A/D轉換器。在HDD近年來隨著讀出速度之高 速化、記錄密度之提高’需要如超過1GS/Si超高速A/D 轉換器。 在習知以比較高之電源電壓Vdd作為動作電源之差動 放大器（差動放大段）中’以電晶體之閘極和没極連接（以 :稱為「二極體連接」）而成之電晶體元件作為負载而廣

:士 二極體連接之電晶體負載發揮大振幅信號輸入 可防止差動放大段之輸出過度的定電位效果。 比較器之速度性能是重要之牿 主_ H ^ ^ ^% r ^ 特[生，表不疋否可從大輸出 之H進仃施加小輸入之輸入條件下動作（ 激回復」）的正確判定。經二極 冉為匕 效果達到使過激回復之高速化。 、〃日曰體之定電位 圖13是電路圖，用來表示 13所示之差動放大器3◦揭示在例如:::,造如= 圖所示’差動放大器30具有 二獻卜如該

卞差動對偶電晶體（NM0S 97117794 200908545 電晶體.31和MN32)。在NM0S電晶體顯31及MN32之源 極共同端子的節點N3和接地電位Vss之間，設有定電流 源31。 、 另外，在NM0S電晶體MN31之汲極的節點N1和電源Vdd 之間插入有二極體連接之PM0S電晶體MP31，在NM0S電 晶體MN32之汲極的節點N2和電源Vdd之間插入有二極體 連接之PM0S電晶體MP32。亦即，PM0S電晶體MP31和MP32 之源極接受電源電壓Vdd，閘極和汲極連接到節點N1和 C 節點N2。 在NM0S電晶體MN31之閘極被施加輸入電壓Vin，在 NM0S電晶體MN32之閘極被施加基準電壓Vref。 在此種構造中，對施加在成為差動對偶之NM0S電晶體 MN31及MN32之閘極的輸入電壓Vin與基準電壓Vref之 電位差的輸入電位差VinD進行放大，由節點N1獲得輸出 電壓Voutn，由節點N2獲得輸出電壓Voutp。輸出電壓 Voutp和輸出電壓Voutn之電位差的輸出電壓Vout( = t V〇utp — Voutn)，為對輸入電壓Vin和基準電壓Vref之電 位差進行放大而獲得之電位差。 考慮圖13所示差動放大器30之輸入電壓Vin之振幅非 常小之小振幅信號輸入時之放大率（DC增益）。在差動放 ' 大器30中，利用NM0S電晶體MN1和MN2之互導Gmn、與 - 連結於輸出端子之節點N1及N2中一者之PM0S電晶體 MP31和MP32之電阻成分（以下稱為「輸出電阻Rout」）， 放大率由下列式（1)表示。 97117794 7 200908545 [數1]

Vout/Vin= GmnxRout ... (1) 輸出電阻Rout依差動放大段之負載構造而不同。在上 •述差動放大器30中，使用二極體連接之pM〇s電晶體肿31 • = MP32作為負載元件。因此，在差動放大器3〇，小振幅 仏號輸入時之輸出電阻R〇ut，當忽視pM〇s電晶體胛31 和MP32之各汲極-源極間電阻（以下稱為「Rds」）時，可 ，以近似地以PM0S電晶體MP31及Mp32之互導之倒數 《1/Gmp來表示。 另外，在包含有超過上述小振幅信號輸入的輸入電位差

VinD之振幅輸入的大振幅信號輸入時，二極體連接之 PM0S電晶體MP31和MP32,經由利用大振幅信號輸入更強 力地⑽進行，輸出電阻R〇ut變低，差動放大器3〇之放 大程度降低，防止輸出電壓v〇ut變得過大，達到過激回 後之南速化。

L (非專利文獻 1 )McGRAW HILL INTERNATIONAL EDITION

Electrical Engineering Series MDesign of Analog CMOS Integrated Circuits” page 100-134 【發明内容】 (發明所欲解決之問題） 在圖丨3所示之差動放大器30中，輸出共同電壓（以下 -稱為「v〇utcm」）由二極體連接之pM〇s電晶體舯31及肝犯 之閘極-源極間電壓Vgs纟決定。另外，輸出共同電壓 Voutcm疋扣在輸入電壓Vin和基準電壓矸ef相等（輸入 97117794 200908545 電位差VinD=0)之同相輸入時出現在節點N1及節點 的輸出電壓Voutn和輸出電壓Voutp( = v〇utn)。當pM〇s 電晶體MP31和MP32之臨限電壓為rvtp」、過激電壓為 「Veffp」時，差動放大器30之輸出共同電壓v〇utcm由 以下列式（2)來表示。 [數2]

Voutcm=Vdd-( | Vtp | + | Veffp 丨）…⑵ 輸出共同電壓Voutcm被PM0S電晶體MP31及MP32之臨 限電壓Vtp所限制，在電源電壓Vdd必需使用低電壓之情 况時，由上述式（2)，輸出共同電壓v〇utcm亦為較低值。 結果是成為差動對偶之NM0S電晶體腿31及MN32之汲極_ 源極間電壓Vds使過激電壓Veff下降到飽和區域外，而 產生會使差動放大段之速度性能劣化的問題。 依照此種方式，當成為差動對偶之nM0S電晶體MN31及 MN32之過激電壓Veff佔用電源電壓Md之比例變大時， 則可分配給NM0S電晶體MN31和MN32之飽和區域動作的 DC偏壓條件趨於嚴格。 亦即’在電源電壓Vdd較低之狀況下，當使用二極體連 接之電晶體作為負載時’ PM〇s電晶體MP31和MP32之臨 限電壓Vtp對電源電壓Vdd之佔用比例亦變大。因此，輸 出共同電壓Voutcm變得過低（或過高（差動對偶由p通道 電晶體構成之情況時）），在NM0S電晶體MN31和MN32中， 成為—電晶體之汲極-源極間電壓Vds小於過激電壓Veff 之偏壓條件。結果是從NM0S電晶體MN31和MN32之飽和 97117794 9 200908545 偏移’有引起顯著之速度性能之劣化的可能性變 本發明為解決上述問題而完成，其 .(解：手7)及包含該差動放大電路之a/d轉換器= 依…、本發明-實施形態之差動放 程度調整部之第卞將構成放大 .第“載用電負載用電晶體，設置成對第3及 電二之電7制部’在輸入到-及另-差動 制電極的一輸入信號及另一輸入信號之同相 褚/叫得差動輸出之第1及第2輸出部之電位成為 =設定之基準輸出共同電壓之方式對第3和第 同：：：·!制電極輸出控制信號。該基準輸出共同電壓在

0P 狀態之基準條件。 (發明效果） 同=該J施形態，滿足上述基準條件，設定基準輸出共 電二均:/【振幅信號輸入時’透過使第1及第2負載用 大：：,士為0FF之第1動作，可實現比較大放大率之放 作。、、、°果是可使本實施形態之差動放大電路高速動 時另：品t實施形態之差動放大電路’在大振幅信號輸入 匕使第1和第2負載用電晶體之一者成為〇N之第 97117794 200908545 复日=發揮定電位效果，可抑制差動輪出不過大。 =果疋可使本實施形態之差動放大電路高速動作。 i貫施方式】 • <發明之原理> (構造） 圖1疋說明圖，用來表示該本發明 2概略構造。如該圖所示，差動放大電路= :對偶電晶體咖s電晶體圓和脆=差 _電晶體之_電晶體ΜΝ1&ΜΝ2^2 = :爆與接地電位Vss(第2電源）之間，；= $動作用定電流源之定電流源3。定電 们 接地電位Vss間供給定電流匕。 ^、、占们、 另外’在_S電晶體MN1之沒極的節點則（第}輪 ^和電源Vdd(第i電源）之間，插入有互相並聯之放大 =調整部i及負載元件n，在刪s電晶體 =了⑷輸出部)和電源_之間，插 = 和之放大程度調整部2和負載元件12。亦即， 调整部1和2被設置成與負載元件11#口 12對應。又 二調整部1及2’在第1及第2負載部之負载元 :二之電位差(端子間電座)比預先設定之臨限 時，成為卿(兩端間成為開路狀態），在上述端子 :電麼比上述臨限電M大時成為〇N。放大程度調整部1 ^ 2疋以⑽狀痛時上述端子間電壓不會過大，亦即差動 放大電路20之放大程度比㈣狀態時小之方式來作動。 97117794 11 200908545 上述臨限電壓依調整差動放大 v , ,.. 电給ζυ之輸出共同雷藤 在輪入電壓Vln和基準電壓…"目等之 k'(以下輪為「輸入平衡狀態） 、則 式設定。 才乂疋成為⑽F狀態之方 差動放大電路2〇之輸出電阻R〇ut，杏 體MN1和MN2之汲極—源朽卩田疋腿OS電晶 ㈣Μ電阻他可忽視時，則成為 負載7C件11和12之端子間電阻。 者只要可使兩端子間之電阻成八’所、 和12 時，則被動元件及主動元件皆可。 之輸出迅阻 而且，#_電晶體觀之間極施加輪入電以 輸入信號）’對黯OS電晶體 V⑽另輸入信號）。體匪2之閑極施加基準電壓 (動作） 在此種構造中，施加在成為差動對偶之麵s電晶體 和關2之問極的輸入電壓Vin及基準電壓^之輸入電 =被放大’由節點N1獲得輸出電壓細n由節點 2 &得輸出電壓Voutp。輸出電壓ν〇_和輸出電麗ν〇咖 之電位差的輸出電壓Vout( = v〇utp— v〇utn)，成為對輪 =电壓vln和基準電壓Vref之電位差進行放大而獲得之 輸出電位差。 此4，差動放大電路2〇之輸出共同電壓v〇utcm，以在 f載元件11#口 12流動之電流1/2. ISS、與輸出電阻 R〇ut ’由下式（3)來表示。 [數3] 97117794 12 200908545

Voutcm= Vdd- (1 /2)IssxRout …（3) 其中，差動放大電路20依照放大程度調整部i及2之 ON ’ OFF進行以下所示之2種動作。 圖2之圖形表示輸入電位差vinj)和放大調整電流μ之 關係。另外，圖3之圖形表示輸入電位差VinJ)和輸出電 壓Vout之關係。另外，放大調整電流丨A是指在放大程度 調整部1及2流動之電流意思。另外，如上述之方式，輸 出電壓Vout是指輸出電壓v〇utp和輸出電壓v〇utn之差 (Voutp—Voutn)意思’輸入電位差VinD是指輸入電壓vin 和基準電壓Vref之差（Vin—Vref)的意思。 如圖2所示，在輸入電位差v丨n£)達到臨限電壓U之 前，因為放大程度調整部1和2成為卿，所以在放大程 度調整部1和2幾乎無放大調整電流u流動。亦即，差 動放大電路20在輸人平衡狀態成為_ 放大程度調整…和2之情況等價的動作。卩與未存在 V,. 二ζ圖^示’在輸入電位差_達到臨限電壓 仃 動作以使表示輸出電壓Vout對輪入t 位差Vi叙關係时放大調整變化 2 變化L2同樣之線性關係。 巧一、放大調整 上述第1動作’以使放大程度調 狀態成為OFF之方彳, 牙在輪入平衡 ⑽，而必定^：=由選擇定電流ISS和輪出電阻 必使放大程度調二”】輸入電位I m〇v)， μ流動’不會景Γ:到 電壓V〇utP和輸出電壓voutn。 97117794 200908545 限Si二面’：圖2所示’當輸入電位差VinD超過臨 二皂、守，因為放大程度調整部1和2中之一者成為 1(2)所二放大調整電流U在〇N狀態之放大程度調整部 “。結果是會發生由放大程度調 :11，合成電阻成分比只有負載元件u之電阻 1=成=放大程度調整部2和負載元件12構成之 一者之現象：負載元件12之電阻成分低之現象者 二此2圖//斤示，當輸入電位編超過臨限電壓 動作以使表示輸出㈣V〇Ut對輪入電位 碉^化[係的有放大調整變化U成為放大率比無放大 整二和2中線性關係。亦即’經由使放大程度調 放大程度降低。成為’而使差動放大電路20之 大二作’在輸入電位差VlnD超過臨限電壓U之 使放大程度調整部1和2之-成為⑽。 疋叙疋放大程度調整部1成為0N。在放大程产 大調整電“開始流動，當與未存= ν-t具有定電位效果 動輸出的輪㈣

時另Γ電源正^言是當輸入電位差VlnD大於臨限電壓VX 請和輸4=和=:壓v°utp之電位差或電源電 出电麼V〇Utn之電位差大於既定之輸出臨限電 97117794 14 200908545 壓，而從上述第丨動作切換成為上述第2動作。 為:吏包含差動放大電路20之比較器高速動作時，需要 之^入m輸人時，將其差動輸出大幅放大’判定微小 2 差動放大電路2〇使放大程度調整部1和 m為0汀，利用上述第1動作可實現比較大放大率之 放大動作。 拉：1卜$面’在大振幅信號輸入時’由於過激回復而最 子使差動輸出不會太大。差動放大電路20經由使放 度調整部1及2之一者成為⑽之第2動作，抑制差動放 大電路2G之放絲度，由於發揮上述定電位效果，達到 可使比較器高速動作之效果。 依照此種方式’本案發明利用放大程度調整部"口 2, 在輸入電壓Vin和基準電壓Vref之電位差的輸入電位差

VinD超過臨限電壓^時，由於成為動作狀態可使差動放 大電路20之放大程度降低，所以在電源電壓比較小之情 況時亦不會發生性能劣化，且可獲得能過激回復之差動放 大電路。 圖4是說明圖，用來表示利用有圖i所示差動放大電路 2〇的A/D轉換器之構造例。圖4中表示n位元快閃型a/d 轉換器之構造。該圖所示之A/D轉換器由基準電壓設定部 65、預放大器部61、閂鎖部63和編碼器64構成。 基準電壓設定部65由串聯連接在基準電壓vrt、基準 電壓VRB間之多（2n—2)個電阻梯RR構成。預放大器部61 由並聯設置之多（2n—1)個預放大器pA構成。閂鎖部63 97117794 15 200908545 由被設置成斑客初π」， (電路似所構成。 A對應之多個（卜1)問鎖 預放大器ΡΑ以正輸入接受被共 Vin，以負輸入接無Α宜 '隹+ r 珣入之頦比传號 W。圖^ 士 ^部65產生之基準電屋 不本案發明之差動放大電 該預放大器ΡΑ。 纷π视便用作為 壓設定部65所獲得之基準電壓W，依昭串 二之W〜基準電壓爾（<VRT)間之多個電阻 電阻比’成為多種電壓之任一者。 PA(差動放大電路2G)對利用正輸人獲得之 輸入電壓Vin與利用自於人描# 之 差進行放大心 準電壓Vref之電位 仃放大，利用正輸出及負輸出將正輪出信號 信號輸出到後段之閂鎖LT ^ ° & 、輸出 哭被:咖放大器PA後段之閃鎖LT，根據對應之預放大 〇α 之輸出（正輸出信號和負輸出信號）判定‘‘ 〇，， ^63’ ^其判定結果（“〇”、Τ )輸出作為溫度計符 唬D63。由預放大器ΡΑ和閃鎖LT構成比較写。 别’賦予在被設在下一段之編碼H 64作為 (2 —1)位元之溫度計符號D63。 … 編碼器64根據（2n-1)位元之溫度計符號卿，轉換成 為η位元之二進制信號，輸出作為二進制之輸出資料綱。 如此’經由將本案發明之差動放大電路使用在""專換 器之預放大器ΡΑ ’預放大器ΡΑ在小振幅信號輸人時，將 97117794 16 200908545 差動輸出大幅地放大，判定微小之輸入電位差，大振幅户 號輸入時’差動輸出不會過大，可進行發揮良好之過激^ 復之差動放大動作。 結果是具有本案發明之差動放大電路的a/d轉㈣即 使以較低之電源Μ進㈣作，亦可以發揮 換特性。 得 <實施形態1 > 圖5是說明圖’用來表示本發明實施形態ι之差動放大 電路之構造。如該圖所示，實施形態1之差動放大電路 21、由差動放大器DA0、複製電路4和比較器5構成。 差動放大器DA0具有-對差動對偶電晶體（簡電晶體 ΜΝ^和則。在_s電晶體_和丽2之源極共同端子 的節點M3和接地電位yss之間設有定電流源3。 另外，在NM0S電晶體顧丨之汲極的節點N1和電源vdd 之間，插入有互相並聯之PM〇s電晶體肝丨和肝3，在丽〇s 電晶體MN2之汲極的節點N2和電源Vdd之間，插入有互 相並聯之PM0S電晶體MP2和MP4。依照此種方式，pM〇s 電晶體MP卜MP4作為第卜第4負載用電晶體，㈣μ 源電壓Vdd、節點Ν1或節點Ν2之間。 PM0S電晶體ΜΡ1使閘極和沒極共同成為二極體連接， 在源極接受電源電壓Vdd，汲極連接到節點NppM〇s電 晶體MP3於源極接受電源電壓Vdd，汲極連接到節點 PM0S電晶體MP2使閘極和汲極共同成為二極體連接， 於源極接受電源電壓Vdd ’沒極連接到節點N2。歷電 97117794 17 200908545 晶體MP4於源極接受電源電壓Vdd，汲極連接到節點N2。 在PM0S電晶體MP3和MP4之閘極被施加比較器5之輪出 信號S5作為偏壓電壓。 - PM0S電晶體MP3和MP4具有圖1負載元件11和i 2之 功能’ PM0S電晶體MP1和MP2具有圖1放大程度調整部j 和2之功能。 複製電路4由PM0S電晶體MPlr、PM0S電晶體MP3r·、 NM0S電晶體顧lr和定電流源3r構成。第1和第2複製 C負載用電晶體之PM0S電晶體MPlr和MP3r形成與pm〇s電 晶體MP1和MP3等價之大小（電晶體大小等、特性全部相 同）。同樣地，複製差動電晶體之NM〇s電晶體μν1γ形成 與NM0S電晶體MN1等價之大小。另外，複製動作用定電 流源之定電流源3r供給定電流源3之定電流Iss之一半 之1/2 · Iss之定電流。 在連接到比較器5之正輸入的節點N12和電源電壓Vdd 、間，並聯地設有PM0S電晶體MPlr和MP3r。PM0S電晶體 MPlr使閘極和汲極共同成為二極體連接，於源極接受電 源電壓Vdd，汲極連接到節點N12。pM〇s電晶體Mp3r_於 源極接受電源電壓Vdd，汲極連接到節點N1，於閘極接受 來自比較器5之輸出信號S5。 另外一方面，在節點N12和接地電位vss間串聯地設有 ，NM0S電晶體MNlr和定電流源3r。NM0S電晶體MNlr之汲 極連接到節點N12，在閘極接受基準電壓Vref。而且，在 丽0S電晶體MNlr和接地電位Vss之間設有定電流源3r。 97117794 18 200908545 ^較器5以正輸人連接到節點似，以負輸人接受 輪出共同電壓Voutcm_ideal。而且，比較器5 «L Π pM〇S 電晶體 ΜΡ3 和 ΜΡ4 晶體MP3r之間極。 FM〇S电 基製電路4和比較器5’以節點犯之電位川斑 二：共同電壓Voutcm」deal 一致之方式，將輸出信 uS5轭加到PM0S電晶體MP3r之閘極。 路4之二ΤΙ式’在複製電路4及比較器5，檢測複製電 出共同電壓的電位Vl2,以電位m與基準輸出 路來〇utcm-ldeal 一致之方式，利用組合之回饋迴 f凋即成為偏壓電壓之輸出信號S5。 自:匕’、？:用鉍加在PM0S電晶體MP3和mp4之閘極的來 2=:=S5’控制差動放大器議之同相 V。…上、二二'。… (同相輸入時)之差P \入電位差VlnD=〇之平衡狀態時 butcmjdeal。勺被5又疋在基準輸出共同電壓 差以電源電請和輸出共同電壓V〇一之電位 電壓‘ Vth;—極體連接之PM〇S電晶體MP1和MP2之臨限 —tciideat。值T方式，設定基準輸出共同電壓 之基準條件之方广以滿足⑽―V〇utcm-ldeal<Vth} 之值。 式，設定基準輸出共同電壓Voutcm—ideal 97117794 19 200908545 在此種構造中’經由設定基準輸出共同電壓 Vmitcm—ideal以滿足上述基準條件，而使二極體連接之 PM0S電晶體MP1和MP2在輸入平衡狀態下一定成為 -狀態’在PM0S電晶體MP1和MP2沒有電流流動。‘ • 因此，在包含輸入平衡狀態之小振幅信號輸入時，pM〇s 電晶體MP1和MP2大致不影響輸出電位，差動放大器da〇 之輸出共同電壓Voutcm只由閘極被施加輸出信號沾之 PM0S電晶體MP3和MP4之0N電阻決定，該輸出共同電壓 C V〇utcm成為與基準輸出共同電壓Voutcm—ideal大致相同 之值。依照此種方式，複製電路4和比較器5對pM〇s電 晶體MP3和MP4具有輸出共同電壓控制部之功能。 在假定上述基準條件為一般情況，使與pM〇s電晶體 MP卜MP2相當之P型或N型電晶體之臨限電壓為ντ，與 電源電壓Vdd才目當之電壓$ vc(通常為電源電壓_或接 地電位Vss)。在此種情況，基準輸出共同電壓 (VmitcnUdeal在輸入電位差VinD=〇之平衡狀態時，{丨 K—V〇utcm_ideal丨<VT丨成為基準條件。經由滿足該基 準條件，在輸入電位差^汕為“〇”之平衡狀態時，可使 上述P型或N型電晶體成為〇FF。 田負載使用被動元件之情況時，由於溫度、電源電壓等 條件之變化，輸出共同電壓v〇utcm亦變動。但是，在實 細形慇1中，根據由構成與差動放大器〇之一部份等價 的複製電路4之節點Νί2所獲得之基準輸出電壓、和基準 輸出共同電壓voutcm_ideal之比較結果，透過比較器5 97117794 20 200908545 化亦可將 之輪出信號S5進行控制，藉此即使上述條件變 輪出共同電壓Voutcm保持在理想之值。 更進-步，在小振幅信號輪入時，因為二極體連接電晶 ^之PM0S電晶體MP1和MP2成為㈣狀態，在刪電晶 及通道區域未形成反轉層，輸出節點之寄生 :谷卿05電晶體MP1和MP2之閘極、源極間電容）亦比 習知電路小，可期待高速化。 在小振幅信號輸入時，差動放大器DA0之輸出電阻 肋时，在假定關0S電晶體MN1和顧2之沒極—源極間電 阻Rds可以忽視時，為膽電晶體㈣和肝4之没極— 源極間電阻Rds。 另方面，在大振幅信號輸入時，輸出節點之節點们 和節點N2巾-節點，成立v〇utp(v〇utn))〉

Vth(MPl or MP2) }之〇N條件。結果在pM〇s電晶體 和MP2中，滿足上述0N條件之電晶體成為〇N狀態。在節 點N1和節點N2中，在⑽狀態之電晶體側之節點，經由 使戎電晶體成為0N狀態可發揮定電位效果，結果是當與 未具有一極體連接電晶體MP1和MP2之構造比較時，節點 電位之下降受抑制。如此，經由使PM〇s電晶體Μρι或仙2 成為0N之定電位效果來抑制差動放大器DA〇之放大程 度’達到可期待過激回復高速化之效果。 實施形態1之差動放大電路21滿足上述基準條件，設 定基準輸出共同電壓V0Utcm一ideal，在小振幅信號輸二 時’經PM0S電晶體MP1及MP2均成為off之第1動作， 97117794 21 200908545 可實現較大放大率之放大動作。 結果是在差動放大電路21中，極力避免構成差動放大 段之NM0S電晶體MN1及MN2陷在線性區域，可防止差動 放大段之速度性能劣化，因此可以使差動放大電路21 (包 含比較器）高速動作。 另外，實施形態1之差動放大電路21，在大振幅信號 輸入時，經使PM0S電晶體MP1和MP2之一成為⑽之第2 動作，而發揮上述定電位效果，抑制差動輸出不會過大。 結果是可使差動放大電路21高速動作。 <實施形態2 > 圖6是說明圖，用來表示本發明實施形態2之差動放大 電路之構造。如該圖所示，差動放大電路22由n個 2)之差動放大段DA1〜DAn、複製電路β及比較器7構成。 差動放大段DA1〜DAn分別呈現與圖5所示實施形態i之 差動放大器DA0等價之構造。但是，分別輸入到差動放大 段DA1〜DAn之基準電壓Vref為由梯電阻等產生之基準電 壓在最小基準電壓和最大基準電壓VRT之間，在差 動放大段DA1〜DAn分別設定階段式變大（變小）之不同值。 例如在圖4所不之A/D轉換器中，在預放大器pA使 用，動放大電& 22之情況時，多個預放大器pA(差動放 大电路22)，對應到利用基準電壓設定部設定在最大 f準電壓VRT〜最小基準電壓VRB間階段式不同值之多個 基準電壓而並聯地設置。 女此所考慮之情況是n個差動放大段Μ卜Μη被使用 97117794 22 200908545 作為接叉不同參考電壓的快閃型A/I)轉換器之比較器（預 放大器+閂鎖）之預放大器。另外，差動放大段DA1〜DAn 之各個構造和動作因為與實施形態1之差動放大器DA〇相 同，因此其說明予以省略。 “複製電路6與實施形態1之複製電路4同樣地，由pM〇s 電晶體MPlr、PM0S電晶體MP3r、NM0S電晶體MNlr及定 電流源3r構成。其構造和動作與實施形態丨之複製電路 4相同，因此其說明予以省略。其中，對NM〇s電晶體圓卜 之閘極施加基準電壓Vrefm。基準電壓Vrefm被設定在最 大基準電壓VRT和最小基準電壓VRB間之既定中間電壓。 。比車又裔7在正輸入連接到節點n 12，在負輸入利用複製 龟路6接义基準輸出共同電壓v〇utcm—ideal。而且，比 車乂器7之輸出4號共同施加到差動放大段DA1〜DAn之 各個PM0S電日日體MP3和MP4之閘極、和PM0S電晶體MP3r 之閘極。 由複製電路6和比較器7，以節點N12之電位VI2與基 準輸出共同電壓Voutcm—ideal 一致之方式，將輸出信號 S7施加到pMOS電晶體Mp3r之閘極。 因此，利用施加在差動放大段DA1〜DAn之各個電 晶體MP3 #口 MP4之閘極的輸出信號S7，控制差動放大段 DAI DAn之各個輪出共同電壓v〇utcm成為基準輸出共 電壓 Voutcm—ideal。 如此，在複製電路6和比較器7中，檢測複製電路6之 輸出共同電壓之電位V12，以電位m與基準輸出共同電 97117794 23 200908545 壓V〇utcm_ideal —致之方式，由經組合之回饋迴路來調 節成為偏壓電壓之輸出信號S7。 此時，以電源電壓Vdd和輸出共同電壓Voutcm之電位 差成為低於差動放大段DA1〜DAn之各個二極體連接之 PM0S電晶體MP1和MP2之臨限電壓Vth之方式，設定基 準輸出共同電壓V〇utcm_ideal。亦即’以滿足{Vdd — Voutcm_ideal<Vth}之基準條件之方式，設定基準輸出共 同電壓Voutcm_ideal之值。 在此種構造中，經由設定基準輸出共同電壓 Voutcm_ideal以滿足上述基準條件，使差動放大段 DA卜DAn之各個二極體連接之PM0S電晶體MP1和MP2 ’在 輸入平衡狀態一定成為OFF狀態，在PM0S電晶體MP1和 MP2沒有電流流動。 因此，在包含輸入平衡狀態之小振幅信號輸入時，差動 放大段DA1〜DAn之各個PM0S電晶體MP1及MP2大致不影 響輸出電位。因此，差動放大段DA1〜DAn之各個輸出共同 電壓Voutcm只由閘極被施加輸出信號S7之PM0S電晶體 MP3和MP4之0N電阻決定，該輸出共同電壓Voutcm為與 基準輸出共同電壓Voutcm_ideal大致相同之值。 如此，根據由與差動放大段DA1〜DAn各個等價之複製電 路6和比較器7所獲得之輸出信號S7，來進行控制，g卩 使各個條件變化，亦可將輸出共同電壓Voutcm保持在王里 想之值。。 在小振幅信號輸入時，差動放大段DA1〜DAn之輸出電阻 97117794 24 200908545

Rcmt，在假定NM0S電晶體MN1和簡2之汲極—源極間電 阻RdS可以忽視時，成為PM〇s電晶體仙3和仰4之汲極 :源極間電阻Rds。最好以輸出電阻R〇ut成為低值之方 式使差動放大段DA卜DAn之各個電晶體大小(W/L)變 大或使互導變大。 另外方面，在大振幅信號輸入時，與實施形態1之差 動放大器DA0之情況同樣地，利用使差動放大段Μι〜此 各個之PM0S電晶體MP1和MP2成為〇N之定電位效果，達 月待具有差動放大&⑽〜版的比較器之過激回復 之高速化效果。 一貝鈿形L 2之差動放大電路2 2在小振幅信號輸入時， 經使差動放大段DA1〜DAn之各個PM〇s電晶體Μρι和Mp2 均成：OFF之第1動作，而可實現比較大放大率之放大動 作-果疋可使包含差動放大電路22之比較器高速動作。 =外，λ鈿形態2之差動放大電路22在大振幅信號輸 入盼，經使差動放大段DA1〜DAn之各個pM〇s電晶體 ^ MP2之一成為0N之第2動作，發揮上述定電位效果， 抑制差動輪出不過大。結果是可使包含差動放大電路22 之比較器高速動作。 另外，實施形態2之差動放大電路22當與實施形態工 放差動放大電路21比較時，具有以下之優越性。在差動 電路21之情況，構成對一差動放大器DA〇設置一個 複製電路4和比較器5。另一方面，實施形態2之差動放 大電路22構成對n個差動放大段DAl~DAn設置一個複製 97117794 25 200908545 電路6及比較器7。 因此，在設置n個差動放大器（差動放大段）之情況時， 實施形態2之差動放大電路22 #與實施形態i之差動放 ^電路21比較時，具有可達到縮小（卜1)個部份之比較 器5和複製電路6之電路規模的效果。 另外，在實施形態2中，對差動放大段DA1〜DAn根據代 表性之複製電路6(輸人基準㈣Vrefm之複製電路），由 比較器7使用輸出信號S7作為共同偏壓電屋。因此，在 差動放大段DA1〜DAn間會產生輸出共同電壓v〇utcm變動 之問題。因此，為著極力抑制此種變動幅度，如上述之方 式，以儘可能使輸出電阻R0ut變小之方式來設定電晶體 大小等。 <實施形態3 > 圖7是說明圖，用來表示本發明實施形態3之差動放大 電路之構造。如該圖所示，差動放大電路23由n個（n- 2)4輸入構造之差動放大段WDA1〜WDAn、複製電路6和比 較器7構成。 如该圖所示’差動放大段WDA1〜WDAn分別具有二對差動 對偶電晶體（NM0S電晶體MN11和丽12之組和NM0S電晶 體MN13和MN14之組）。 在NM0S電晶體MN11和MN12(第1之一者和另一者之差 動電晶體）之源極共同端子的節點N1 3和接地電位Vss之 間設有定電流源13。定電流源13供給定電流I ss。 另外’在NM0S電晶體MN11汲極之節點n 1和電源Vdd 97117794 26 200908545 之間’與實施形態1之差動放大器DA0(實施形態2之差 動放大段DA1〜DAn)同樣地，設有並聯之pM〇s電晶體Μρι 和MP3。在NM0S電晶體MN12沒極之節點N2和電源Vdd ‘之間’與實施形態1之差動放大器DA0同樣地’設有並聯 之PM0S電晶體MP2和MP4。 在NM0S電晶體MN11之閘極（第1正輸入）施加輸入電壓 Vinp(第1 一輸入信號），在NM0S電晶體MN12之閘極（第 1負輸入）施加基準電壓Vrefp(第1另一輸入信號）。 i 在NM0S電晶體MM13和MN14(第2之一和另一之差動電 晶體）之源極共同端子的節點N14和接地電位vss之間設 有定電流源14。定電流源14供給定電流I ss。 另外，NM0S電晶體MN13之汲極連接到節點N1 , N||〇s 電晶體MN14之汲極連接到節點N2。 在丽0S電晶體MN13之閘極（第2正輪入）施加基準電壓 Vrefn (第2之一輸入信號），在麗〇s電晶體MNU之閘極 <秦（第2負輸入）施加輸入電壓Vinn(第2之另一輸入信號）。 另外，輸入電壓Vinp和輸入電壓Vinn具有以下式（4)〜 式（6)之關係。式（6)中輸入電壓Vinp(t)、輪入電壓 Vinn(t)表示輪入電壓Vinp和輸入電壓^⑽隨時間之 化。 ' [數 4] ， Vin = Vinp — Vinn [數5] I vinp I = I Vinn | (5) 97117794 27 200908545 [數6]

Vinp(t) +Vinn(t) = 0 ... (6) 在此種構造中，施加在成為差動對偶之Nm〇s電晶體 • MM 1及MN12之閘極的輸入電壓Vinp和基準電壓Vref p 之電位差、和施加在成為差動對偶之NM0S電晶體丽13和 MN14之閘極的基準電壓Vrefn與輸入電壓vinn之電位差 被放大。 結果是由差動放大段WDA1〜WDAn之各個節點N1獲得負 (的輸出電壓V〇utn，由節點N2獲得正的輸出電壓v〇utp。 另外’輸入到差動放大段WDA1〜WDAn之各個基準電壓 Vref，與實施形態2之差動放大段DA1〜DAn之情況同樣 地，以使差動放大段WDA1〜WDAn階段式變大（變小）之方 式，分別設定在不同值。亦即，差動放大段WDA1〜WDAn， 例如被使用作為接受不同參考電壓的快閃型A/D轉換器 之比較器之預放大器。 i 複製電路6及比較器7之構造和動作與圖6所示之實施 形態2相同。但是，為使定電流源3r適合於對差動放大 段WDA1〜WDAn而供給定電流iss。 因此經由對差動放大段WDA1〜WDAn之各個電晶 體MP3和MP4之閘極施加之輸出信號S7，而控制差動放 大段WDA1〜WDAn之各個輸出共同電壓v〇utcm成為基準輸 .出共同電壓Voutcm—ideal。 、 依照此種方式，在複製電路6和比較器7，檢測複製電 路6之輸出共同電壓的電位V12，以使電位V12與基準輸 97117794 28 200908545 出共同電壓Voutcm_ideal —致之方式，由經組合之回饋 迴路來調節成為回饋電壓之輸出信號S7。 此時，以使電源電壓Vdd和輸出共同電壓Voutcm之電 • 位差成為比二極體連接之差動放大段WDA卜WDAn之各個 .PM0S電晶體MP1和MP2之臨限電壓Vth低之方式來設定 基準輸出共同電壓Voutcm_ideal。亦即，以滿足{Vdd — Voutcm—ideal<Vth}之基準條件的方式，設定基準輸出共 同電壓Voutcm_ideal之值。 ( 在此種構造中，經由設定滿足上述基準條件之基準輸出 共同電壓V〇utcm_ideal，在差動放大段WDA1〜WDAn各個 之二極體連接之PM0S電晶體MP1和MP2，在輸入平衡狀 態成為OFF狀態’在PM0S電晶體MP1和MP2沒有電流流 動。 因此，在小振幅信號輸入時，差動放大段WDA卜WDAn各 個之PM0S電晶體MP1和MP2大致不影響輸出電位，差動 / 放大段WDA卜WDAn之各個輸出共同電壓Voutcm，只由在 閘極被施加輸出信號S7之PM0S電晶體MP3和MP4之0N 電阻決定，該輸出共同電壓Voutcm成為與基準輸出共同 電壓Voutcm_ideal大致相同之值。 如此，實施形態3之差動放大電路23，根據由與差動 ' 放大段WDA1〜WDAn各個等價之複製電路6和比較器7所獲 • 得之輸出信號S7來進行控制，即使各種條件變化，亦可 將輸出共同電壓Voutcm保持在理想值。 在小振幅信號輸入時，差動放大段WDA卜WDAn之輸出電 97117794 29 200908545 阻Rout假疋nm〇s電晶體關丨和腿2之汲極—源極間電 阻Rds可忽視時，成為PM〇s電晶體仙3和Mp4之汲極— 源極間電阻Rds。最好以輸出電阻R〇ut成為低值之方式， 使差動放大段WDA卜WDAn之各個電晶體大小（W/L)變大 或使互導變大。 另方面，在大振幅信號輸入時，與實施形態2之差動 放大段DA卜DAn同樣地，利用差動放大段刪〜购之各 個PM0S電晶體MP1或MP2之定電位效果，達到可期待且 有差動放大段刪，An㈣較器之㈣时之高速化 效果。 實施形態3之差動放大電路23，經小振幅信號輸入時 使差動放大段WDAHDAn之各個PM〇s電晶體肥和吧 均成為OFF之第i動作而可以實現比較大放大率之放大動 作。結果是可使差動放大電路23高速動作。 另外，實施形態3之差動放大電路23，經大 輸入時使差動放大段WDA^DArm^ ΡΜης Φ a _ 疋各個PMOS電晶體MP1 和MP2之一成為0N之第2動作，發揮上述定電位效果， 抑制差動輸出不過大。結果是可使包含差動放大電路Μ 之比較β尚速動作。 、另外，實施形態3之差動放大電路23與實施形態2之 差動放大電路22同樣地，在設置η個差動放大器（絲放 大段）之情況時’實施形態3之差動放大電路23，與實施 形態1之差動放大電路21比較時，達到可縮小（卜^個 部份之比較器5及複製電路6之電路規模之效果。 97117794 30 200908545 更進一步’實施形態3之差動放大電路23,因為使用4 輸入之差動放大段WDA1〜WDAn，所以當與使用2輸入差動 放大¥又DA1〜DAn之差動放大電路22比較時，，可以將輸入 振Ί*田擴大成為2倍’因此在DC偏壓設計較為困難之低電 壓動作時’亦可達到精確度優良之放大動作效果。 另外’實施形態3之差動放大電路23係構成設有*輸 入之差動放大段WDA1〜WDAn，用以替換實施形態2之差動 放大電路22之2輸入差動放大段DA1〜DAn，但同樣地當 然亦可構成設置4輸入之差動放大器，用以替換實施形態 1之差動放大電路21之2輸入差動放大器段DA〇。 <實施形態4 > 圖8疋忒明圖，用來表示本發明實施形態4之差動放大 電路之構造。如該圖所示，差動放大電路24纟η個 2)之4輸入構造之差動放大段WDA卜W[)An、複製電路6 和比較器7所構成。 之差動放大電路24特徵是在 於節點N1和節點n 2間設有 如該圖所示，實施形態4 各個差動放大段WDA卜WDAn， 開關8。 開關8由未圖示之時脈信號控制，在差動放 肋A卜WDAn各個之放大划門々、動放大奴 0N狀能… 期一定期間，開關8成為 Γ在郎點N1和節點N2之間發生短路，在殘留期 獨I:】成為0FF狀態’在節點N1和節點N2間成為電性 〜、另外，其他構造因為與圖7所ϋ f ^ q 相同，所以省略其說明。 α斤-之一恶3 97117794 31 200908545 實施形態、4之差動放大電路24達到與實施开》態3差動 放大電路23同樣之效果，同時更達到以下效果。 貫施形悲4之差動放大電路24在差動放大段WM卜肋“ 各個之放大期間之初期一定期間，可由開關8使輸出節點 之節點Μ、N2間產生短路。因此，在大振幅信號輸入時， 便加速從大輸出之狀態（輪出電壓v〇ut變大之狀態）之回 復’達到可使過激回復高速化之效果。 另外，開關8可設在實施形態i之差動放大器DA〇、實 轭形恶2之2輸入差動放大段DA丨〜DAn之節點n丨、節點 N2間，在此種情況下亦同樣地達到可使過激回復高速化 之效果。 <實施形態5 > 圖9是說明圖，用來表示本發明實施形態5之差動放大 電路構造。如該圖所示，差動放大電路25由11個（11^2)4 輸入構ie之差動放大段WDA1〜WDAn、複製電路β、比較器 7、平均終端電路15、16、與平均電阻RAp及平均電阻RAn 構成。 如該圖所示，在平均終端電路15、16間，設置串聯連 接之多個平均電阻RAp和多個平均電阻RAn。 多個平均電阻RAP，在差動放大段WDA1〜WDAn中鄰接之 差動放大段WDAk、WDA(k+l) (k=l〜（n—1)之任一者）之 正輸出的郎點Ν 2、Ν 2間，以一個比例設置。 同樣地，多個平均電阻RAn，在差動放大段fDA卜WDAn 中之鄰接之差動放大段WDAk、WDA(k+1)之負輸出之節點 97117794 32 200908545 Ν1、N1間’以一個比例設置。 以圖4所示之A/D轉換器為例時，在由差動放大電路 25構成預放大器部61之預放大器pA之情況時，在鄰接 -之預放大器PA之正輸出間設置平均電阻RAp，在鄰接之 •預放大器PA之負輸出間設置平均電阻RAn。 另外，其他構造與圖8所示之實施形態4相同，因此省 略說明。實施形態5之差動放大電路25達到與實施形態 4之差動放大電路24同樣效果，同時更具有以下之效果。 C 實施形態5之差動放大電路25採用在平均終端電路 15、16間設置多個平均電阻RAp及RAn之平均化。因此， 對裝置不匹配所引起之偏差電流進行平均化，當與實施形 態4之差動放大電路24比較時，達到可緩和隨機偏差影 響之效果。 另外，關於平均化之詳細内容揭示在例如、、、 A. A. Abidi, “Spatial Filtering in Flash A/D t Converters, M IEEE Trans. Circuits and System 11 ： Analog and Digital Signal Processing, pp. 424-463, Aug. 2003^ 等。 另外，在實施形態5中所示構造是在圖g所示實施形態 4之構造設有平均電阻RAp、RAn及平均終端電路15、16， '但是同樣地當然亦可以設在圖8所示實施形態3之構造 -中。另外’當然亦可設在圖7所示實施形態2之多個差動 放大段DA1〜DAn中鄰接之差動放大段之正輸出間和負輸 出間。 ' 97117794 33 200908545 <實施形態6 > 圖10是說明圖’用來表示本發明實施形態6之差動放 大電路之構造。如該圖所示’差動放大電路26由η個（n 2 2)4輸入構造之差動放大段WDA卜WMn、複製電路6、 •比較器7、平均終端電路15、16、平均電阻RAp及平均電 阻RAn與基準輸出共同電壓產生電路51所構成。 如该圖所不，基準輸出共同電壓產生電路51由串聯設 在電源电壓Vdd、接地電位vss間之負載元件j 7及定電 /;,L源18構成。負載元件17 一端接受電源電壓Vdd，在另 外一端和接地電位Vss間設有定電流源18。而且，產生 由負載π件17、定電流源18間之節點N51所獲得之電壓 作為基準輸出共同電壓v〇utcm—ideal。另外，其他構造 因為與圖9所示之實施形態5相同，所以省略其說明。 κ施形態6之差動放大電路26達到與實施形態5之差 動放大電路25同樣之效果，同時更具有以下效果。 I 基準輸出共同電壓Voutcm-ideal即使溫度、電源電壓 Vdd、製程產生變動，亦理想地假設電位差（ν^〜 Voutcm—ideal)保持一定。在差動放大電路％之基準輪出 共同電壓產生電路51中，上述電位差（Vdd — Voutcm—ideal)由負載元件17之電阻值與定電流源18之 定電流值決定，因此即使電源電壓Vdd發生變動亦達到可 -使電位差（Vdd-Voutcm_ideal)保持—定之效果。 另外，實施形態6之基準輪出共同電壓產生電路5丨β 在圖9所示實施形態5之構造上實現，但同樣地當然亦= 97117794 34 200908545 使用在實施形態1〜實施形態4之輸出共同電壓v〇utcm之 產生用。 <實施形態7 > 圖11是說明圖’用來表示本發明實施形態7之差動放 大電路構造。如該圖所示，差動放大電路27由n個（n$ 2)4輸入構造之差動放大段WDA1〜WDAn、複製電路6、比 較器7、平均終端電路15、16、平均電阻RAp及平均電阻 RAn與基準輸出共同電壓產生電路52所構成。 如該圖所示，基準輸出共同電壓產生電路52在電源電 壓Vdd、接地電位Vss間設有串聯電阻群19。串聯電阻群 19由串％連接之多個電阻Rcm構成，產生由多個電阻尺⑽ 中既定之電阻RCm、Rcm間之節點N52獲 準輸出共同電壓一—ldeal…二=二 圖9所不實施形態5相同，所以省略其說明。 實％形悲7之差動放大電路27達到與實施形態5之差 動放大電路25同樣之效果，更具有以下效果。 基準輸出共同電壓Voutcm」deal即使溫度、電源電壓

Vdd衣叙產生變動，亦理想地假設電位差（Vdd — Voutcm一ideal)保持一定。在差動放大電路27之基準輸出 共同電壓產生電路52+，由電源電壓⑽之電阻^的 :阻分壓產生基準輸出共同電壓v績li — 卜因此當 5電壓舰發生變動時，電位差 亦發生變動。 但是，即使因製程變動 或溫度特性而使各個電阻RCm 97117794 35 200908545 之電阻值變動，由電阻分壓產哇 全座生之基準輸出共同電壓

Voutcm—ideal之值亦不變動。廿日„ _ 笑動亦即，實施形態7之差動 放大電路27即使基準輸出共同電壓產生電路㈣之各電 阻⑽發生變動，亦可達到將電位差(咖—ν_他以) 保持-定之效果。在電& Rc…阻值變動引起電位差 (Vdd — Voutcm ideal )之轡私吾士狄兩… - <复動里大於電源Vdd之變動引起 上述變動量之情況時，該效果較為有效。 另外，實施㈣7之基準輸出共同電壓產生電路以是 在圖9所示實施形態5之構造上實現，但是同樣地，當缺 亦可以使用在實施形態卜實施形態4之輸出共同電壓 Voutcm之產生用。 <實施形態8 >

圖12是說明圖，用來表示本發明實施形態8之差動放 大電路之構造。如該圖所示’差動放大電路28由η個^ -2)4輸入構造之差動放大段刪〜WDAn、複製電路 比較器7構成。 如該圖所示，實施形態8之差動放大電路28在各個差 動放大段WDA卜WDAn，於電源電壓Vdd、節點们間設置盥 PM0S電晶體MP1和MP3並聯之定電流源41，為二 Vdd、節點N2間設有與PM0S電晶體MP1及MP4並聯 * 電流源42。定電流源41所具有之動作是使在成：差 偶之NM0S電晶體MN11和MN12流動的電谅旦—Α · 里—部份進行 旁路。同樣地，定電流源42所具有之動作是使在成 動對偶之NM0S電晶體關13和MN14流動之帝、& θ 电机ΐ —部份 97117794 36 200908545 進行旁路。另外，其他構造因為與圖8所示之實施形態4 相同，所以省略其說明。 另外一方面，複製電路9在電源電壓Vdd，節點N1 2間 設有與PM0S電晶體MPlr和MP3r並聯之定電流源43。定 電流源43所具有之動作是使在NM0S電晶體MN1 r流動之 電流一部份進行旁路。其他構造因為與圖8所示實施形態 4之複製電路6相同，所以省略其說明。 實施形態8之差動放大電路28具有與實施形態3之差 動放大電路23同樣之效果，同時更達到以下效果。 實施形態8之差動放大電路28由追加之定電流源41、 42，使在差動放大段WDA1〜WDAn之各個差動對偶流動之電 流一部份進行旁路，可調節在負載閘極被偏壓之PM0S電 晶體MP3和MP4流動之電流。亦即，經由追加之定電流源 41、42，可以與差動放大段之輸出電阻，輸出共同電壓 Voutcm獨立地，設定在差動對偶流動之電流。 另外，在複製電路9經由設置與定電流源41、42等價 之定電流源43，可維持具有定電流源41、42之差動放大 段WDA卜WDAn各個之等價性。 另外，在實施形態8中所示之構造是在圖9所示實施形 態5之差動放大電路25設置定電流源41〜43，但是同樣 地，當然亦可以在實施形態1〜實施形態4之差動放大電 路21〜24、實施形態6及實施形態7之差動放大電路26 及差動放大電路27設置定電流源41〜43。 【圖式簡單說明】 97117794 37 200908545 圖i是説明圖，用來表示本發明原理之差動放大電路之 概略構造。 圖2表杀圖1差動放大電路之輸入電壓與控制電路電流 之關係。 圖3表系圖1差動放大電路之輸入電壓和輸出電壓之關 係。 圖4是説明圖，用來表示利用圖1所示之差動放大電路 的A / D轉換裔之構造例。 圖5是説明圖，用來表示本發明實施形態丨之差動放大 電路之構造。 圖6是説明圖，用來表示本發明實施形態2之差動放大 電路之構造。 圖7是説明圖，用來表示本發明實施形態3之差動放大 電路之構造。 圖8是説明圖，用來表示本發明實施形態4之差動放大 電路之構造。 圖9是說明圖’用來表示本發明實施形態5之差動放大 電路之構造。 圖1 〇是說明圖’用來表示本發明實施形態6之差動放 大電路之構造。 圖11是說明圖，用來表示本發明實施形態7之差動放 大電路之概略構造。 圖 1 ? θ i、 疋說明圖’用來表示本發明實施形態8之差動放 大電路之概略構造。 97117794 38 200908545 圖13是電路圖，用來表示習知差動放大器之構造。 【主要元件符號說明】 卜2 放大程度調整部 3 定電流源 3r 定電流源 4 複製電路 5 比較器 6 複製電路 7 比較器 8 開關 9 複製電路 11 ' 12 負載元件 13 定電流源 15、16 平均終端電路 17 負載元件 18 定電流源 19 串聯電阻群 20 〜28 差動放大電路 41-43 定電流源 51、52 基準輸出共同電壓產生電路 61 預放大器部 63 閂鎖部 64 編碼器 65 基準電壓設定部 97117794 39 200908545 DAO 差動放大器 DAI〜DAn 差動放大段 IA 放大調整電流 I ss 定電流 LI 有放大調整變化 L2 無放大調整變化 LT 閂鎖 MN1 、 MN2 NM0S電晶體 MN11 、 MN12 NM0S電晶體 MN13 、 MN14 匪0S電晶體 MNlr 匪0S電晶體 MP1〜MP4 PM0S電晶體 MPlr PM0S電晶體 MP3r PM0S電晶體 N1-N5 節點 N12 、 N13 節點 N51 、 N52 節點 PA 預放大器 RAn 平均電阻 RAp 平均電阻 Rem 電阻 Rds 汲極一源極間電阻 Rout 輸出電阻 RR 電阻梯 97117794 40 200908545 S5 輸出信號 S7 輸出信號 V12 電位 Vdd 電源（電壓） Vds 汲極-源極間電壓 Veff 過激電壓 Vgs 閘極-源極間電壓 Vin 輸入電壓 VinD 輸入電位差 Vinn 輸入電壓 Vinp 輸入電壓 Vout 輸出電壓 Voutcm 輸出共同電壓 Voutcm_ideal 基準輸出共同電壓 Voutn 輸出電壓 Voutp 輸出電壓 VRB 基準電壓 Vref 基準電壓 Vref m 基準電壓 Vref n 基準電壓 Vref p 基準電壓 VRT 最大基準電壓 Vss 接地電位 Vth 臨限電壓 97117794 41 200908545

Vtp vx WDA1 臨限電壓 臨限電壓 WDAn 差動放大段 97117794 42

Claims (1)

1. 200908545 十、申請專利範圍： 1·種差動放大電路，係具有至少一個差動放大器； 而上述至少一個差動放大器具備有： 第1及第2電源； 及另差動電晶體，於控制電極接受一輸入信號及另 一輸入6號，一電極共同連接； 差動動作用定電流源，插入在上述一和另一差動電晶體 之一電極與上述第2電源間； 第1和第2負載部’其一端共同連接到上述第上電源， 八f外端連接到上述一和另一差動電晶體之另-電極 的”和第2輸出部，有助於輸入/輸出信號之放大程度； 放大私度調整部，被設詈赤盘μ& 孤。又置成與上述第1和第2負载部對 ί it 輸人信號及上述另—輸人信號間之電位差的 I. 景;塑上St於既定之臨限電壓時，成為非動作狀態，不 放大程度’在上述輸入電位差超過上述既定之臨 時’成為動作狀態’使上述放大程度降低。 2·如申請專利範圍第1項之差動放大電路，1中， 上述放大程度調整部包含有第 其-電極共同連接到Η币貝戰用電曰曰體’ 極-同連接電源，其另一電極及控制電 接到上述第1及第2輸出部； 體’其-電極連接到上述第卜有/1:”負载用電晶 述第1和第2輸出部； H其另一電極連接到上 97117794 43 200908545 其更具備有：輸出共同電壓控制部，在上述一輸入信號 及上述另一輸入信號之同相輪入時，以上述第1及第2輸 出部之電位成為預先設定之基準輸出共同電壓之方式，將 控制信號輸出到上述第3及第4負載用電晶體之控制電 極； 上述基準輸出共同電壓’在上述輸入電位差為“〇，，之 平衡狀態時，被設定在上述第丨及第2負載用電晶體成為 OFF狀態之電壓。 3. 如申請專利範圍第2項之差動放大電路，其中， 上述至少為一個差動放大器包含分別具有上述一及另 一差動電晶體、上述第卜第4負載用電晶體之多個差動 放大器； 上述輸出共同電壓控制部在上述多個差動放大器間被 共用。 4. 如申請專利範圍第3項之差動放大電路，其中， 上述多個差動放大器並列設置成對應到被設定成階段 式不同值之多個基準電壓，在上述一輸入信號接受共同輸 入電壓’在上述另一輸入信號接受上述多個基準電壓中所 對應之基準電壓； 在多個之差動放大器中之鄰接之差動放大器間，更具備 有多個之平均電阻（averaging resistor)，分別被設在第 1輸出部間和第2輸出部間。 5. 如申请專利範圍第2項之差動放大電路，其中， 上述一輸入信號包含第1 一輸入信號及第2 —輸入信 97117794 44 200908545 另一輸入信號及第2另一 號，上述另一輸入信號包含第 輪入信號； 上述一差動電晶體包含第1和第 述另一差動電晶體包含第丨和第2 上述差動動作用定電流源包含第 定電流源； 2之一差動電晶體， 之另一差動電晶體； 1和第2之差動動作 上 用 上述第 無垂 差動電晶體之一電極和上述第1之另一差 動電晶體之一電極共同連接，： -電極和上述第2之3兰“ 左勁電曰曰體之 上動電晶體之一電極共同連接; 上述第1二2之—差動電晶體之另一電極共同連接到 上述弟1輸出部，上述第彳知钕Q -# is π * ^ 牙弟2之另一差動電晶體之另 電極共同連接到上述第2輪出部； 另 上之差動動作用定電流源插 另一差動電晶體之一雷极命t、 1^及 之# 从 ，、上述第2電源之間，上述第2 ^差動動作用定電流源插人在上述第2之过第2 電晶體電極和上述第2電源間； 一差動 二!：1之—差動電晶體於控制電極接受上述第1之一 輸入信號’上述第1之 1^ 述第1之另麵電晶體於控制電極接受上 輸入k就，上述第？夕 V 電極接受上述第2$ ^述弟2之一差動電晶體於控制 4弟Z之一輸入信號，上 晶體於控制電極接受上述第2之另一輪 差動電 :專利順2項之差動放大電路 ， 在上述第1及第2 有：開關手段，其被設 第2輸出部間，在⑽狀態時使上述第！及 97117794 45 200908545 第2輸出部間短路； 態，述開關手段在放大期間之初期-定期間成為0N狀 7.如申請專利範圍第2項之差動放大電路，其中， 更具備有：基準輸出共同電壓產生電 〃 基準輸出共同電壓； 用來產生上述 上述基準輸出共同電壓產生電路具備有： 既疋之負載元件’於其一端接受既定之電壓；與 定電流源’用來對上述既定之負載元件供給定電流； 由上述既定之負裁元丰之另_ 同電壓。 負載-件之另…上述基準輸出共 8·如申請專利範圍第2項之差動放大電路，其中， 更具備有：基準輸出共同電壓產生電路，、 基準輸出共同電壓； 生上述 上述基準輸出共同電壓產生電路 聯設在互显第筮ρ电丨且群，由串 ，、第1及第2電壓間之多個電阻所構 由上述多個電阻中鄰接 準輸出共同電壓。 對電阻間獲得上述基 9.如申請專利範圍第2項之差動放大電路，其中， 上述輸出共同電壓控制部包含有·· 第"复製負載用電晶體，其―電 源，盆另—垂托12 Μ 4 , 咬後^上逃第1電 U t極及控制電極共同連接，另 用輸出部； 电極成為複製 第2複製負载用電晶體，其一 电極連接到上述第丨電 97117794 46 200908545 源二其另—電極連接到上述複製用輸出部； 禝=差動電晶體’其另—電極連接到上述複製 邛，於控制電極接受複製用基準電壓；和 出 複製動作用定電流源，被設在上述複 電極與上述第2電源之間； “體之— 第2複製負載用電晶趙及上述複製差動電晶 第1和第3負制電晶體及上述—差動電 上述輸出共同電壓控制部更包含有比較器，以從 :用輪出部獲得之電位與上述基準輪出共同電壓—致方 ^ #對上述第2複製負載用電晶體之控制電極與上述第3 及第4負載用電晶體之控制電極輸出控制信號。 10.、如申請專利範圍第9項之差動放大電路，其中， 上述至少一個差動放大電器更具備有： 曰：1負载用定電流源，被設在上述第1及第3負载用雷 日日體之一電極和另一電極間；和 、 定電流源，被設在上述第2和第4負載用電 日曰體之一電極和另一電極間； 上述輸出彡同電壓控制部更包含有:複製負载用電流 源，被“上述第1和第2複製負載用電晶體之—電極和 另一電極之間。 電極和 —個差動放大器 11.種差動放大電路，係具有至少為 上述至少一個差動放大器具備有： 第1及第2電源； 97117794 47 200908545 及另一差動電晶體，於控制電極接受一輸入信號及另 一輸入k號，—電極共同連接； 、動動作用疋電流源，插人在上述—及另—差動電晶體 之一電極與上述第2電源間； 、Μ 1及第2電晶體’其—電極共同連接到上述第^電 源’、另電極及控制電極共同連接，另— 1和第2輸出部； 授J弟 第3和第4電晶體’其—電極連接到上述第！電源，並 另一電極連接到上述第1及第2輸出部； ’、 輸出共同電壓控制部，在上述一輪入信號及上述另一輪 〇信號之同相輸人時，以上述第i及第2輸出部之電位成 為預先之基準輸出共同電壓之方式，將控制信號輸出 到上述第3及第4電晶體之控制電極； 而上述基準輸出共同電壓’在上述一輸入信號及 一輸入信號間之電位差之輸入電位差為“〇”之 態時’使供給自上述第i電源之第i電源電壓和上述 輸出共同電壓之差之絕對值被設定成滿足小於上述^ 和第4電晶體之臨限電壓之基準條件。 12_如申請專利範圍第丨丨項之差動放大電路，其中， 上述輸出共同電壓控制部包含有： 、 第1複製用電晶體’其-電極連接到上述第j電源龙 電極及控制電極共同連接，另—電極成為複製用、二 電源，其 弟2複製用電晶體’其一電極連接到上述第 97117794 48 200908545 另電極連接到上述複製用輸出部； 邱複電晶體’其另一電極連接到上述複製用輸出 邛，於控制電極接受複製用基準電壓；和 ，製動作収電流源，被設在上述複製差動電晶體之一 電極與上述第2電源間； 上述第1和第2複製負载用 體，構成與上述第1及第3電 價； 電晶體及上述複製差動電晶 晶體與上述一差動電晶體等 =輸出共_控制部更包含有:比較器，其以由上 用輪出部獲得之電位與上述基準輪出共同電磨一 方式’對上述第2複製用電晶體之控制電極與上述第 3及第4電晶體之控制電極輸出控制信號。 種A/D轉換益，係具備有申請專利範圍第^至12 =中任-項之差動放大電路，上述—輸人信號及上述另一 輸入信號包含有類比之輸入電壓； =更具備有：數位信號產生部，其根據上述差動放大電 中上述至少一個差動放大器之放大結果，產生數位信 97117794 49