TW200529421A - Strained-channel semiconductor structure and method of fabricating the same - Google Patents

Strained-channel semiconductor structure and method of fabricating the same Download PDF

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Chun-Chieh Lin
Yee-Chia Yeo
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Taiwan Semiconductor Mfg
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Description

200529421 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種半導體結構，且特別是有關於一種應變通道 (strained-charnel)半導體結構及其製造方法。 【先前技術】 近十成年來’隨著金氧半導體場效應電晶 field effect transistor，MOSFET)尺寸的縮小，包括閘極長度與閘極氧化層厚 度的縮小’已使仔持續改善速度效能、密度與每單位IC(integrate(j circuits) 成本成為可能。 為了更進一步提升電晶體的效能，可利用在電晶體通道的應變(stmin) 來改善載子遷移率及達到元件縮小之目的。以下介紹幾個使通道區應變的 既有方法： 吊見方法之為’如1992年12月於加州舊金山所舉行之international Electron Devices Meeting 所發表刊物中第 1〇〇(M〇〇2 頁處，由 j_ wdser 等 於‘通為 NMOS and PMOS transistors fabricated in strained silicori/relaxd silieon_germanmm structures”之論文中，將一鬆散石夕鍺⑸⑻缓衝層i 1〇提供 於通道區126之下方，如第1A ffi|所示。 ☆而於第1B目與第1C II中，則棚一相異晶格常數的鮮區塊來顯示 ;緩衝層110内之桊々散鍺化石夕層114與應變石夕層I%間之橫截面。於第JR 圖中’、區塊135表㈣的自然晶格常數，其晶格常數比區塊115中錯化石夕 之自然日日格常數為小；而在第lc圖中，當—羞晶㈣膜(區塊135)成長在 #々政鍺化销114(區塊ι15)上時，區塊135忖的單位晶格136藉由橫向 延伸而產生-—維上之拉伸應變(biaxial tensile sfrain)，使上縣㈣薄膜轉 變為如第1A圖所示之應變矽層13〇。 於第1A圖中’形成於應變矽層13〇上之一電晶體具有處於此二維上之 200529421 拉伸應變之通道區126。於此法中，鬆散鍺化矽層114係作為將應變傳入通 道區126下的一應力區(stressor)。而於此例中，此應力區係設置於通道區 126之下方。藉由上述二維上之拉伸應變之矽通道的影響，整個電晶體中電 子與電洞之遷移率可有顯著之改善。而於上述方法中，磊晶矽層13〇係於 電晶體形成前先行應變。 因此，上述方法需特別注意之處在於後續CMOS的高溫製程所可能導 致之應變鬆散(strain relaxation)。另外，由於鍺化矽緩衝層110的厚度是以 微米等級之速度成長，所以此法可說是非常昂貴。此外，於鬆散鍺化矽層 Π4中存在許多差排(disl〇cati〇n)現象，有些還會增生到應變矽層13〇中而導 致高缺陷密度，進而使電晶體效能受到負面之影響。 此外，於 2000 年之 Simulation of Semiconductor Processes and Devices (SISPAD)期刊中第 151-154 頁處，〇uyang 等人於標題為“Tw〇-dimensi〇nal bandgap engineering in a novel Si/SiGe pMOSFET with enhanced device perfbrmance and scalability”之論文中則揭露了具有鍺化矽源/沒極以及鍺化 石夕量子井通道(quantum well channel)之一 pMOSFET。 再者，A_ Murthy 等人於標題為“Semiconductor transistor having a stressed diaimel”之美國第2003/0080361號專利申請案中則揭露了另一種 藉由設置於通道區之鄰近側邊上之應力區(stressor)而於通道區内形成應變 之方法，並揭露了如第2圖中所示結構。 第2圖中顯示了具有閘極結構G之一半導體電晶體之剖面情形，在此 於閘極結構G中堆疊閘極203之元件則省略以簡化圖示。在此，堆疊閘極 203係設置於如矽基底200之一半導體基底之表面上且位於設置於石夕基底 200内之兩隔離區202之間。此外，兩摻雜區204a及204b則設置於介於隔 離區202間之矽基底200内並位於堆疊閘極203之對稱側。通道區208則 形成於摻雜區204a及204b間之石夕基底200内，而包含石夕、鍺及硼之膜層 206a及206b則磊晶地形成於設置於堆疊閘極203對稱侧之摻雜區204a及 200529421 204b上之各別區域並作為應力區(stress〇r)。 然而’於如此之半導體電晶體中，膜層2〇6a及2_對應於通道區2〇8 之外部側與鄰近之隔離區202完全接觸且各應力區(膜層偷及2嶋)對於 通道區208所造成之應變則將為其鄰近之隔離區2〇2所緩衝，以至於無法 最佳化通道區208中之應變且其内應變將為之減低。 第3圖為第2圖中區域21〇之放大情形，用以說明鄰近於應力區(例如 膜層2·)之隔離區逝及部分通道區(即摻雜區施及其鄰近之通道區夠 内之原子排列情形。此時，摻雜區施包含相同於石夕基底2〇〇之材料，而 其内之原子排列情形即為具有自然晶格常數之梦原子2iG之排列。在此， 於膜層2G6a内，其好排酬如具有大於其鄰近之摻雜綱&内石夕原子 刀〇之自然晶袼常數之另一自然晶格常數且由蠢晶形成之錯化石夕⑶㈣原子 212之排列。 "卜膜層2〇6a亦接觸其左側之隔離區施。上述隔離區搬通常為 如二氧化石夕214之非晶(amo_〇us)材料咐真滿，故無法於隔離區搬内之 非晶材料及膜層206a間形成具有適當原子排列之異質接面 (rr:riGn)。因此，位於隔離區2G2内如二氧化石夕214之非晶材料與應 力區内材料將無法依照特定方式而排列。 鱼雨於隔離區202之二氧化石夕214具有較通道區(如摻雜區施 二)内稍料較小之揚氏係數(約為69GPa，矽約為17〇GPa)，故 贿㈣^之隔離區則 /、绎I生及延展性，而藉由應力區(如膜層206&接# 郝2G8之賴將部料此鄰近 内之應變。 以至於無法最適化通道區208中之應變且將減低其 因此，本發明提供了一種應變通 區之位置及侧設計以改善於_&應變。糾改善内編 200529421 【發明内容】 、，有鑑於此’本翻社要目的在於提供―無有應魏道電晶體之一 半導體結構。 。本&月之3目的在於提供具有由複數個應變通道電晶體所级成之一 電晶體陣列之一應韻道半導體結構，其中鄰近各應變通道電晶體之源/汲 極區内之材料晶袼不相稱於其通道區内之材料。 ^發明之另-目的在於提供—種具有至少_應變通道電晶體之應變通 、、…-木構中其^處内之晶格不相稱區之外部側橫向地接觸其鄰近
基底之第-半導體材料以使得施加於應魏道區之應變無法為其鄰近之隔 離區材料所緩衝。 ，本發明之另-目的在於提供—髓魏辭導體結構之製造方法用以 製造包含至少一個應變通道電晶體之應變通道半導體結構。 為達上述目的之-，本發明提供了一種應變通道半專體結構，包括一 基底，由具有第-自然晶袼常數之一第一半導體材料所構成；一通道區， 。又置於基;’ ：^&閘極’設置於通道區上，其包含有依序堆疊於通道
區上之閘極介電層及一閘電極；以及一對源級極區，對稱地設置於鄰近 於通道區之基底巾，其巾各源/祕區包括包含具有相異於第—自然晶格常 數之第二自然晶格常數之第二半導體材料及具有相對於堆疊閘極之一内部 側及一外部側之一晶格不相稱區，而至少一外部側橫向地接觸構成基底之 第一半導體材料。 於一較佳實施例中，可於鄰近於源/沒極區之基底中設置一隔離區，此 隔離區並無接觸源/汲極區中之晶袼不相稱區之外部側，並具有一大於5〇 埃之間距。 而於另一較佳實施例中，上述隔離區可為一錐形隔離區，此錐形隔離 區大體接觸源/汲極區中之晶格不相稱區之外部側，並具有一大於50埃之平 均間距。 8 200529421 而於-較佳實施例中，可於鄰近於源級極區之基底中分別設置兩隔離 £’且此些隔離區皆無接觸源/錄區中之晶格不相稱區之外部側，並且 一大於50埃之間距。 / 而於另-較佳實施例中，上述隔離區之_為錐形隔_，且大體接觸 其鄰近源/祕區巾之晶格不減區之外侧，並具有―大於％埃之平均間 距。 、 一曰 此外，另無接難鄰近源级極區巾之晶格不相稱區之外部 侧，並具有一大於50埃之間距。 為達上述目的之-，本發明提供了一種應變通道半導體結構，包括一 基底’由具有第-自然晶袼常數之-半導體材料所構成；複數個通道 區，分隔地設置於基底内閘極_，包含有複數個堆疊閘極，而每一 堆疊閘極包括依序堆疊於每一通道區上之一閘極介電層以及一閘電極；以 及複數個源/汲極區，交錯地設置於鄰近於此些通道區之基底中，其中各源/ 汲極區包括包含具有相異於該第一自然晶格常數之第二自然晶格常數之第 一半導體材料及具有相對於堆疊閘極之一内部側及一外部側之一晶格不相 稱區，而至少一鄰近於該閘極陣列各端之外部側橫向地接觸基底之第一半 導體材料。 於一較佳實施例中，可於鄰近於端處之一源/汲極區之基底中設置一隔 離區，此隔離區並無接觸上述源/沒極區中之晶格不相稱區之外部側，並具 有一大於50埃之間距。 而於另一較佳實施例中，上述隔離區可為錐形隔離區，此隔離區大體 接觸上述源/汲極區中之晶格不相稱區之外部側，並具有一大於50埃之平均 間距。 而於一較佳實施例中，可於鄰近於源/汲極區之基底中分別設置兩隔離 區，且此些隔離區皆無接觸源/汲極區中之晶格不相稱區之外部側，並具有 一大於50埃之間距。上述隔離區至少其中之一為錐形隔離區，且大體接觸 200529421 ”郴近源/汲極區中之3曰格不相稱區之外部側，並具有一大於埃之平均間 距此外另隔離區則無接觸其鄰近源/汲極區中之晶格不相稱區之外部 側’並具有一大於50埃之間距。 本發明亦提供了一種應變通道半導體結構之製造方法，包括下列步 驟:提供具有-絲區之-基底，其中基底為具有第—自然·常數之第 半V體材料所構成而主動區係為形成於該基底内之至少_隔離區所定義 而成’形成至少一第一堆疊閘極於該主動區域内，其中各第一堆疊閘極包 括依序堆豐於基底之-部份上之一閘極介電層、一間極電極及一罩幕層； 蝕刻基底，於鄰近各第-堆疊閘極之基底内形成複數個凹陷區；於各凹陷 區内填入具有雜第—自然晶格常數之第二自然晶格常數之第二半導體材 料以形成-晶袼不相稱區；以及移除各第一堆疊閘極之罩幕層，於主動區 内之基底上形成至少-第二堆疊閘極以及鄰近之—對晶格不相稱區，其中 各晶袼不相稱區具有相對於鄰近第二堆疊閘極之一内部側及一外部側/，、而 於主動區各端之此些晶格不相麵之—之外侧無隔離區之間為基底之 第一半導體材料所大體隔開。 一 此外’可於各第二堆疊閘極之側壁上更形成一第二間隔物且大體覆蓋 於鄰近之晶格不相稱區之—部分。並接著於鄰近各第二堆疊閘極之基底= 形成-對源/汲極區以形成至少—M0S電晶體，其中各源/汲極區皆包含上 述晶格不相稱區。 於-較佳實施例中，上述隔離區可為錐狀隔離區且於各端處之上述晶 格不相稱區之一之外部側與此錐狀隔離區之上部邊角相接觸。 曰曰 於另-較佳實施例中，於各端之上述晶格不相稱區之一之外部側並無 接觸隔離區。 於另-較佳實施例中，上述隔離區為具有高於基底並部份·於其底 上之-凸懸部之隆起型隔離區使彳⑽各端之上述晶格不相麵之—之二部 側不接觸此隔離區。 200529421 此外，於蝕刻基底以形成複數個凹陷區之步驟中，更包括形成至少一 罩幕圖案之步驟，該罩幕圖案大體覆蓋於隔離區及其鄰近主動區域内之— 部分基底以致於主動區域内各端之晶格不相稱區之一之外部側無接_美底^ 内之隔離區 於另一較佳實施例中，主動區係為形成於基底内之兩隔離區所定義出 且位於各端之此些隔離區之一無接觸源/汲極區中之晶袼不相稱區之外部 側，並具有一大於50埃之間距。 而於另一較佳實施例中，上述隔離區之一為一錐形隔離區，且大體接 觸其鄰近源/汲極區中之晶格不相稱區之外部側，並具有一大於5〇埃之平均 間距。 而於另一較佳實施例中，上述隔離區之一為一錐形隔離區，且大體接 觸其鄰近源/汲極區中之晶格不相稱區之外部側，並具有一大於5〇埃之平均 間距；而另一隔離區則無接觸其鄰近源/汲極區中之晶袼不相稱區之外部 側，並具有一大於50埃之間距。 於另一較佳實施例中，於各端處之此些晶格不相稱區之外部側皆無接 觸上述隔離區。 ^ 於本發明中，藉由介於隔離區及作為施加應力於通道區之應力區之鄰 近晶格不相讎之不接觸或輕微接觸情形，可使得施加於應魏道區之應 變無法為其紐隔籠之材料所緩衝而朗最適化通道區内之應變之情 形0 【實施方式】 一下列，例為更充分綱本發明，並無限制其領域之意，且在此領域 熟習此技藝者，可對此做些許更動與變化。 第一實施例： 圖
本發明之應變通道轉黯構之製造方法，將藉由第‘圖至第他 11 200529421 加以說明。 於第4a圖中，首先提供第一半導體材料所構成之一基底則。基底· 包含由形成底狀隔離職(糊利所定油之複數做祕並 用以形成腾於其内。為簡化圖示，第4a圖巾難顯示由兩鄰近之隔離 區302所定義出之-主動區λα。在此，基底3〇〇之第一半導體材料可例如 為元素態、合金形式或化合物之轉體材料，其較佳地為如狀元素態半 導體材料。在此，隔雜3_例如為傳統之淺溝渠隔離物(shalbw触也 isolation，STI) 〇 接著’於主動區AA⑽成-包含依序堆疊於基底3〇〇之部份表面上 之閘極介電層304、閘電極306及罩幕層·之第一堆疊間極G。在此，閑 # 極介電層304销由絲化反應、熱氧化反應後再經氮化處理、化學氣相 沉積法、如雜之物理氣相沉積法或其它習知技術所形成。而閘極介電層 3〇4材質可為二氧化碎、氮氧化啊silic〇n〇xynitride)或其組成，其厚度介於 3至100埃間，較佳地介於10埃或更少。此外，閘極介電層3〇4材質亦可 能為具有相對介電常數大於8之高介電常數(high_k)材料，例如具有相當約 3埃至100埃等效氧化石夕厚度之氧化銘(A12〇3)、氧化铪卿2)、氧化銼 (Zr〇2)、氮氧化給(HfON)、珍酸給(聰〇4)、碎酸錯(ZrSi〇4)、氧化纖[峨） 或其組合。在此，閘電極306之材質則可為多晶石夕、多晶鍺化石夕、如㈣ 癱 鶴之耐火金屬、如氮化鈦之化合物、其組合物或其他導電材料。此外，$ 琴 可於閘電極306内導入如廣為所知之改變閘電極3〇6的功函數植入以改變 其功函數。在此，罩幕層308則可為由化學氣相沉積法(CVD)所形之氮 矽或二氧化矽材料所構成。 ’ - 在此’第-堆疊閘極G係為依序於基底·上形成一介電層(未顯示卜 * -閘電極材料層(未顯示)以及-罩幕材料層(未顯示)所形成。接著，罩幕材 料層經圖案化後而形成用以定義閘電極3〇6之一罩幕層3〇8，並藉由此罩幕 層撕作為侧罩幕以定義閘電極材料層及介電層，進而形成^電極枷 12 200529421 及閘極介電層綱及最後形成一罩幕層施於其上。因此，閘電極3〇6與 通道區間為間極介電層3〇4所電性隔離。在此，當基底綱包含师料時: 問極"電層3〇4之材質則較佳地為氮氧化石夕，而閘電極3〇6則較佳地為採 用含氯與漠之化學法所侧而成，以得到較佳钱刻選擇比。 木 於第4b圖中，接著藉由施行如電聚乾侧之侧步驟(未顯示)以钱刻 主動區AA内未為第一堆疊閘極G所覆蓋之基底3〇〇。如此，於鄰近第— 堆疊_時_之基底· _形成有具有深❹之複數個凹陷則。 上述凹陷310之深度D約為5〇〜2〇〇〇埃，較佳地為5〇〜6〇〇埃。 、接著藉由如化學氣相沉積(CVD)、超高真空化學氣相沉衝聰^㈣ 或分子束蠢B曰曰之蠢晶程序(未顯示)以於此些凹陷31〇内填人具有異於基底 300之第半導體材料之第二自然晶格常數之第二半導體材料。此第二半導 體材料可為元素態、合金献合物之半_材料，較佳地為包含梦與錯、 矽與碳以及矽、碳及鍺之組成物之合金半導體材料。 如此，於凹陷310内便形成了晶格不對稱區314，其具有相對於第一堆 豐閘極G之-内部侧及-外部侧。在此，其内部側完全地橫向接觸閑極介 電層304下方之基底300之一側。 如第4C圖所示，接著於移除罩幕層後，則於基底之主動區 AA内留下第一堆璺閘極G，。接著可藉由習知之源/沒極區(s〇urce/drain region)及間隔物(spacer)製程以分別於第二堆疊閘極G，下方之部份基底綱 内形成源/没極延伸H 318、於第二堆疊閘極G，之各側壁上形成間隔物32〇 以及於鄰近於第二堆疊閘極G，之基底3._形成深源級極區您進而形成 -應k:通道電明體30a。在此’由源/汲極延伸區318及深源級極區322所 組成之源/没極區324則包含了作為施加應變於鄰近通道區之應力區 (stressor)之晶格不對稱區314。因此，於源/没極區324間之基底3〇〇内便形 成有一應變通道區320 〇 值得注意的’第4c圖中内所顯示之主動區域μ係為兩隔離區3〇2所 200529421 定義而成，且每-隔離區302通常為具有相對於水平約8〇〜9〇度 之-錐轉㈣隔離結構。上述傾斜角非為％度，可使隔離材料較容易地 填入於此些隔離結構内。因此，此些晶格不相稱區叫之每 立 鄰近隔^ _係由構成基底之第_半導體材料所大體隔開且軸 地大體接觸鄰近隔離區302之-傾斜側壁之上部邊角，其間具有大於％埃 ^^f^I(averaged distance)dl，314),^^ 變通道區326之應變將無法輕易地為此隔離區如所緩衝且可以最適赠 用於應變通道區326之應變。 再者，如第处圖中所示之用以形成凹陷Μ0之爛步驟(未顯示)施行 前’可更藉由依序沉積及侧如為二氧切之一保護層(未顯示)而選擇性地 # 於第-堆疊閘極G之各側壁上形成一保護間隔物328。因此，接著藉由施 行後續製程便可職如第4d圖中卿—晶料相無314，其㈣^第 -堆疊閉極G之-侧之基底300間具有一位移量也，並可藉由改變保護間 隔物32:之寬度而加以調整此位移量也，此位移量⑫較佳地少於埃。 接著於移除第4d圖中所示之保護間隔物328後，則可藉由如第^圖 中所不之後續程序以形成如第4e圖中所示具有位移後之晶格不相稱區314 之應變通道電晶體3〇b。 此外，如第4c圖中所示之深源/汲極區322之形成前，可更施行一磊晶 程序(未顯示)以於露出之晶格不相稱區314表面形成一上蓋層33〇。此上蓋 層330之厚度較佳地高出閘極介電層3〇4約1〇〇〜4〇〇埃而其材質可相同於 構成基底3〇〇之第一半|體材料，例如為石夕之元素態半導體材料，或為相 同於前述第二半導體材料312之合金半導體材料。織便形成了深源級極 區322並最後形成了源/汲極區324,。此時，便形成了具有位於其晶格不相 %區314上之上蓋層330之一應變通道電晶體3〇c，其結構如第如圖中所 圖不。此上蓋層330便可作為各源/汲極區324,之隆起部(raisedp〇rti〇n)而進 一步形成了所謂的隆起型源/汲極(raised source/drain)結構。 14 200529421 再者，可更藉由所謂之自對準金屬矽化製程(self_aIigned silicide pr〇cess) 之施行以於如第4c及4e圖中之源/汲極區324表面或如第4f圖中之上蓋層 330及此些圖示中之閘電極306上選擇性地形成材質如金屬、金屬石夕化物或 其組成之導電層332以降低源/汲極區324、324,及閘電極3〇6之片電阻值。 第4g圖則顯示了具有位於晶格不相稱區314表面上之導電層之一應變 通道電晶體30d之結構。導電層332亦可形成如第4e圖中隆起型源級極區 上之上盍層33〇上但於此不再加以顯示以簡化圖示，且可為熟知此技藝者 所能理解。 此外如第3c圖中所示之應變通道電晶體3〇a可更藉由前述製造方法 形成，由-隔離區3〇2所定義出之主動區从内，其結構如第处圖中所 示如述之用以形成具有位移後之晶格不相稱區、隆起$源/沒極區或具有 電阻值降低之源/祕區賴之應魏道電晶體之製造方法亦可各別地 或經由結合而實施以形成不同麵之可錢變通道電晶體，故在此不以第 4h圖中之應變通道電晶體而加以限制。 如此，依縣伽之具#包含介㈣娜不相麵之—賴通道區似 之應變通道電晶體咖屬、咖或撕之—應變通道半導體結構則分別如 圖示於第&、&、4f及々®巾。如第®卿具有應魏道電晶體3〇a 之應變通道半導體結構，包括由第—半導體材料構成之—基底㈣；設置於 基底内之-應變通道區326;設置於應變通道區你上之且包括依序堆疊之 閘極介電層删及閘電極娜之一堆疊閘極(如第二堆疊閘極吻對ς地 及㈤W近應變通道區326之基底则之—對源_區 (如源/極極區324或隆起型臟極區似，），其中每一源姉區包於 基底細之第-半導體材料之第二半導體材料所構成之相稱巴 =相對於^ 向地接觸基底3〇〇之第一半導體材料。 ，、 此外’於前述半導體結構内之·不相觀314可適度地改變其位置 15 200529421 且如位移後之晶袼不相稱區、隆起型源/汲極區、藉由自對準金屬石夕化物製 程降低電阻值專應用皆可各別地或經由結合而應用於本發明之製造方法中 以形成具有不同類型之應變通道半導體結構。 於如第4c、4e、4f、4h圖中所示本發明之應變通道半導體結構中，基 底300較佳地包含自然晶格常數約為5·431埃的矽，而晶格不相稱區314較 佳地包含自然晶格常數約在5·431至5·657埃間如鍺化矽之合金半導體材 料，此常數大於基底300的自然晶格常數且與鍺在鍺化矽合金中的濃度有 關。晶格不相稱H 314 _鍺在鍺化石夕合金中的莫耳分率(m〇le fracti〇n)較 佳地介於約0·1至0.9。因此，晶格不相稱區314便可作為一應力區以於應 k通道區326内之基底300 +產生一源極至沒極方向之壓縮應力與一垂直 方向之上減力，鶴魏道區326處於―源極魏財向之魏應力與 垂直方向之拉伸張力中。當此應變通道電晶體3〇a、通、3〇c及綱為p 通道電晶體時，應變通道區326的電洞遷移率顯著增加，而使驅動電流(drive cu福)提升。此外，於晶袼不相稱區314中可更包含碳以構成一碳石夕錯合 金’其中碳之莫爾分率大於0.01。 另外，當基束3〇0較佳地包含石夕而晶格不相稱區314則較佳地包含如 石厌化石夕合金之-合金半導騎料時，上述半導體材料的自然晶格常數比基 底300小。此晶格不相稱區314内的碳含量於碳化石夕合金中的莫耳比(讀 交佳地介於㈣·〇1至_以使晶袼不相稱區314成為一應力區並 於應欠通道區326中產生—源極至汲極方向之拉伸張力與一垂直方向之壓 縮應力/使應變通道區你處於一源極至汲極方向之上拉張力與垂直方向 [縮應力巾田上述應、夂通道電晶體之為Ν通道電晶體時，應變通道區 326内電子遷移率顯著增加，而使得驅動電流提升。再者，於晶格不相稱區 314可更。1 ’以構成_梦錯碳合金，其中錯的莫耳分率大於⑽。 ,Λ h圖中之應變通道區32ό中之壓縮應變及拉 伸應變约為0·1ο/〇至4〇/〇，較佔从头从… 也為、力1/。至4%。於本實施例中，晶格不相 16 200529421 稱區314之厚度約介於5〇至漏埃，較佳地介於％至_埃。而塵縮應 變與拉伸應㈣與上侧示巾·不相無别之晶格常數、厚度及在源〕 沒極區中的位置有關。 此外，當第如、如、对、处圖中應變通道電晶體為p通道電晶體時， 基f 3(^係、為經n型摻雜之基底*當上述圖示中應變通道電晶體為n通道 電晶體時，基底300則為經ρ型摻雜之基底。 第二實施例：
於第’施例中㈣第4a 第4h圖所圖示之本發明之應變通道半 導體結構之製妓法亦可驗軸由傭_成於基虹之應 體所構成之電晶體陣列。 曰曰 具有此電晶體_之應魏辭導縣制如第5a 第％圖所圖 抑分別說明由形成於基底内之一或兩隔離區如所定義出之主動區 AA内之應變通道電晶體陣帋於主動區μ内所形成之各電晶體在此則例 如為弟如圖中所示之應變通道電晶體咖。其閘極結構(如第二堆疊閘極G，) 及鄰近包含晶格不相稱區314之源级極區324在此係交錯地設置於基底 3〇〇内及其上以形成與如反或閘型轉_電路或反及間师娜㈣ 電路等功能性電路連結之電晶體陣列。
△於本實施例中之應變通道半導體結構中，於其電晶體陣列之_端或每 ‘之源級極區324内之晶袼不相稱區314具有相對於其鄰近閘極結構之一 卜刚且此外糊與其鄰近之隔離區搬係大體為構成基底綱之第一半 導體材料所大體隔開且大體接觸其鄰近隔離區搬之一傾斜側壁之上部邊 角，其間之平均距離dl大於5G埃。如此應力區(如位於—端或每一端之晶 :不相稱區314)¼加於應變通道區326之應力將不會為鄰近隔離區搬所 輕易緩衝而可最佳化於應變通道區Μ6處之應變。 线再者於第5a圖及第Sb圖中所圖示之之晶格不相稱區別可適度地 改變其位置且如位移後之晶袼不相稱區、隆起卿汲極區、藉由自對準金 17 200529421 屬石夕化物製程降低電阻值等應用皆可個別地或經由結合而應用於本發明之 製造方法巾以形成具有不醜型之應變通道半導體結構，故在此而不以第 5a圖及第5b®巾所®示之應變通道轉體結構而加以限制。 第三實施例·· 本發明之應變通道半導體結構之另一製造方法，將藉由第如圖至第6h 圖加以說明。
於第知圖中’ f先提供由第_半導體材料所構成之一基底彻。基底 4〇〇包含由形成於基底侧内之隔離結構(未圖示)所定義出之複數個主動區 並用以形成元件於其内。為簡化圖示，於第6a圖中則僅顯示由兩鄰近之隔 離區402所定義出之-主動區αλ。在此，構成基底铜之第一半導體材料 可為如元素態、合金或化合物半導體材料，其較佳地為如石夕之元素態半導 體材料。在此，隔離區4。2則例如為傳統之淺溝渠隔離物(sti)。广
接著，於主動區AA _成包含依序堆疊於基底3〇〇之部份表面上之 閘極介電層404、閘電極侧及罩幕層.之一第一堆疊間極G。在此，間 極介電層404可藉由熱氧化反應、熱氧化反應後再經氮化處理、化學氣相 «法、如離之物理氣相沉積法或其它已知技術所形成。_極介電層 =4椅質可為二氧化碎、氮氧化梦(迎咖。_试峨其組合物，其厚度約 介於3至100埃間，較佳地約介於為1〇埃或更少。此外，閘極介電層伽 材質亦可能為具有相對介電常數大於8之高介電常雜♦k)材料^如具 有相當約3埃至觸埃等效氧化梦厚度之氧化銘_3)、氧化給卿2)、氧 化錯(如2)、氮氧化給(Hf0N)、石夕酸給卿i04)、石夕酸錯(zrsio4)、氧化鑛 (La2〇3)或其組合。在此，閉電極概之材質則可為多晶石夕、多晶石夕錯、如 飽或鶴之耐火金屬、如氮化鈦之化合物、其組合物或其他導電材料。此外， 電極條内導入如廣為所知之用以改變閘電極杨的功函數植入 u力函數。在此，罩幕層猶則可為由化學氣相沉積法^所形成 减石夕或二氧化石夕材料所構成。而兩罩幕圖案4ι〇則接著選擇性地形成 18 200529421 於基底400上而各罩幕圖案410係大體設置於各隔離區4〇2上並覆蓋其来 近之一部份基底400表面。 在此，第一堆疊閘極G係為依序於基底400上形成一介電層(未顯示）、 一閘電極材料層(未顯示)以及一罩幕材料層(未顯示)所形成。接著，罩幕材 料層經圖案化後而形成用以定義閘電極406之一罩幕層4〇8，並藉由此罩幕 層408作為蝕刻罩幕以定義閘電極材料層及介電層，進而形成閘電極如6 及閘極介電層404及最後形成一罩幕層408於其上。因此，閘電極4〇6 = 通道區間為閘極介電層404所電性隔離。在此，當基底4〇〇包含矽材料時^ 閘極介電層404之材質則較佳地為氮氧化矽，而閘電極4〇6則較佳地為浐 用含氣與溴之化學法所蝕刻而成，以得較高蝕刻選擇比。而藉由依序^積 及定義如光阻、二氧化矽或氮化矽材料之一第二罩幕層(未顯示)以形成罩幕 圖案410於基底400上。 於第6b圖中，接著藉由施行如電漿乾姓刻之一蝕刻步驟(未顯示)以蝕 刻主動區AA内未為第一堆疊閘極G及罩幕圖案41〇所覆蓋之基底$㈨。 如此，於鄰近第一堆疊閘極G對稱側之基底4〇〇内則形成有具有深度〇之 數個凹陷412。上述凹陷412之深度D約為50〜2000埃，較佳地為約^〇〜6〇〇 埃。 接著藉由如化學氣相沉積、超高真空化學氣相沉積或分子束磊晶之一 磊晶程序(未顯示)於此些凹陷區412内填入具有異於基底4〇〇之第一半導體 材料之自然晶格常數之第二自然晶格常數之一第二半導體材料。此第二半 導體材料可為元素態、合金或化合物之半導體材料且較佳地為包含矽與 鍺、石夕與碳以及石夕、碳及鍺之組成物之合金半導體材料。 因此，於凹陷412内便形成了晶格不對稱區416，其具有相對於第一堆 疊閘極G之一内部側及一外部側。在此，其内部側完全地橫向接觸問極介 電層404下方之基底400之一側。 如第6c圖所示，接著於移除罩幕層408及罩幕圖案410後，便於基底 19 200529421 4〇0上之主動區AA内留下第二堆疊閘極G，。接著可藉由習知之源/沒極區 (source/dmin region)及間隔物(spacer)製程於第二堆疊閘極G，下方之部份基 底400内形成源/汲極延伸區418、於第二堆疊閘極G，之各側壁上形成間隔 物420及於鄰近於第二堆疊閘極G，之基底4〇〇内形成深源/沒極區似進而 形成-應變通道電晶體他。在此，由源/汲極延伸區418及深源/汲極區422 所組成之源/汲極區424則包含作為施加應變於鄰近通道區之應力區 (stressor)之晶格不對稱區416。因此，於源/;及極區424間之基底内便形 成有一應變通道區426。 —值得注意的，第6c圖中内所顯示之主動區域Μ係為兩隔離區搬所 定義而成，且每-晶格不相稱區416之每一外部側與其鄰近隔離區4〇2間 係由構成基底4〇〇之第-半導體材料完全地隔開，而無橫向地接觸其鄰近 隔離區402’且其間之間距dl約大於50埃，使應力區(即晶格不相稱區416) 施加於應變通道區426之應變將無法為隔離區4G2所緩衝且將可以最適化 其作用於應變通道區426之應變。 再者，於第6b圖中罩幕圖案410形成前，可藉由依序沉積及钕刻一保 護層428而選擇性地於第一堆疊閘極g之各側壁上形成一保護間隔物 8a此罩幕圖案係於别述鞋刻步驟施行前，分別地形成於部份罩幕 層428上，此時之結構則如第6d圖所示，保護層428之材質則例如為二氧 化石夕。 因此，於移除罩幕圖t 410及保護間隔物428a後，接著藉由施行第砧 圖所不之後續製程便可形成如第0e圖中所示一晶格不相稱區仙，其内部 側與第_堆疊閘初之一側基底勸間具有一位移量⑫，並可藉由改魏 蒦間隔物428a之見度而加以調整此位移量心，此位移量α車交佳地少於 埃。 ' #如此，具有經位移之晶格不相稱區416之應變通道電晶體屬可藉由 第6C圖中所示之後續製程而形成，其結構如第6f圖所*。 曰 20 200529421 此外，罩幕圖案410可僅形成於如第6a圖中之隔離區4〇2其中之—、、， 覆蓋-部份鄰近之基底400表面。經由第6b圖至第6c圖所圖示之後續^ 程的施行，便形成一應變通道電晶體40c，其具有晶格不相稱區416之二^ 部侧大致與鄰近隔離區402間由構成基底400之第一半導體材料所隔開， 且橫向地大體接觸其鄰近隔離區402 —傾斜側壁之上部邊角，其間具^大 於50埃之平均間距(averageddistance)dl，，而另一晶袼不對稱區416之外= 側與鄰近隔離區402間則為構成基底400之第一半導體材料完全隔開，^ 應力區(即晶格不相稱區416)施加於應變通道區426之應變將無法輕易地為 此隔離區402所緩衝且將可以最適化其作用於應變通道區426之應變。第 6g圖則顯示了具有此應變通道電晶體40c之半導體結構。 此外，如第6c圖中所示之應變通道電晶體4〇a亦可藉由前述製造方法 形成於僅為-隔離區402所定義出之主動區AA，其、结構在此則未纷示，以 簡化圖示。 再者，結合透過第6b圖至第6c圖以及第6d圖至第6f圖中所示之製造 方法，更形成了另一種應變通道電晶體4〇d，其晶袼不相稱區416之一為一 位移後之晶格不相稱區，且其外部侧與鄰近隔離區4〇2間皆為構成基底恥〇 之第一半導體材料所完全隔開而無橫向地接觸鄭近隔離區402之上部邊 角，並具有多於50埃之間距，使得作用於應變通道區426之應變將無將無 法為此隔離區402所緩衝且將可以最適化其作用於應變通道區之應 變。於第6h圖中則顯示了包含有此應變通道電晶體4〇d之一半導體結構。 如此，依據本發明之具有包含介於兩晶格不相稱區之一應變通道區426 之應變通道電晶體40a、40b、40c或40d之一應變通道半導體結構則分別如 圖示於第6c、6f、6g及6g圖中。如第6c圖所示具有應變通道電晶體4加 之應變通道半導體結構，包括由第一半導體材料構成之一基底·;設置於 基底内之一應變通道區426;設置於應變通道區426上之且包括依序堆疊之 閘極介電層404及閘電極406之一堆疊閘極(如第二堆疊閘極G，）；對稱地 21 200529421 設置於基底4〇〇及/或部份鄰近應變通道區426之基底4〇〇之一對源/沒極區 (如源/極極區324)，其中每一源/汲極區包含為異於基底_ 材料之第二半導體材料所構成之一晶袼不相稱區.相對於第 G，之-外部側及-内部側且至少其外部側之—橫向地接觸基底 半導體材料。 此外，於前述半諸結構内之晶格不相讎侧可適度地改變其位置 且如位移後之晶格不相稱區、隆起型源級極區、藉由自對準金屬石夕化物製 耘降低電阻值等應用皆可個別地或經由結合而應用於本發明之製造方法中 以形成具有不同類型之應變通道半導體結構。為簡化圖示起見，在此不在 繪示其不同結構。 於如第6c、6f、6g、6h圖中所示本發明之應變通道半導體結構中，基 底400較佳地包含自然晶袼常數約為5·431埃的矽，且晶格不相稱區々π較 佳地包含一自然晶格常數約介於5·431至5·657埃如鍺化矽合金之合金半導 胆材料，此常數與鍺在鍺化矽合金中的濃度相關且大於基底4〇〇的自然晶 袼常數。晶袼不相稱區416内的鍺在鍺化矽合金中的莫耳分率(m〇le fracti〇n) 較佳地介於約0.1至〇·9。因此，晶格不相稱區416便可作為一應力區以於 應變通道區426内之基底400中產生一源極至汲極方向之壓縮應力與一垂 直方向之拉伸張力，使應變通道區426處於一源極至汲極方向之壓縮應力 與垂直方向之拉伸張力中。當此應變通道電晶體4〇a、40b、4〇c及4〇d為p 通道電晶體時，應變通道區426的電洞遷移率顯著增加，而使驅動電流(drive current)提升。此外，於晶格不相稱區416中可更包含碳以成一碳矽鍺合金， 其中碳之莫爾分率大於0.001。 此外’基底400較佳地包含石夕且晶格不相稱區416則較佳地包含如碳 化石夕合金之一合金半導體材料，而上述半導體材料的自然晶格常數比基底 400小'。此晶袼不相稱區416内的碳含量於矽化碳合金中的莫耳比(m〇le fraction)較佳地介於約〇 〇1至〇 〇4以使晶格不相稱區416成為一應力區並 22 200529421 於應k通道區426中產生一源極至錄方向之上拉張力與一垂直方向之壓 縮應力’使應變通道區426處於一源極至汲極方向之拉伸張力與垂直方向 之壓縮應力巾。當上述應變通道電晶體之為N通道電晶體時，應變通道區 426内電子遷移率顯著增加，而使得驅動電流提升。再者，於晶格不相稱區 416可更包含鍺’以為一矽鍺碳合金，其中鍺的莫耳分率大於〇 〇5。 再者’於第6c、6f、6g、6h圖中之應變通道區426中之壓縮應變及拉 伸應變約為0.1%至4%，較佳地為約1%至4%。於本實施例中，晶格不相 稱區416之厚度約介於5〇至2〇〇〇埃，較佳地介於5〇至細埃。而壓縮應 變與拉伸應變係與上述圖示中晶格不相稱區416之晶格常數、厚度及在源/ 汲極區中的位置有關。 此外’當第6c、6f、6g、6h圖中應變通道電晶體為p通道電晶體時， 基底400係為、經n型摻雜之基底而當上述圖示中應變通道電晶體為n通道 電晶體時，基底400則為經ρ型摻雜之基底。 第四實施例： 於第三實關巾經由第6a圖至f 6h圖所圖示之本發明之應變通道半 導體結構之製妨法亦可胁軸具有減餘於基紅之缝通道電晶 體之一電晶體陣列。 具有-電晶辦狀應變通道半導體結構則如第7a圖、第7b圖及第 7c圖所圖示以分別說明形成於為基底4〇〇内之一或兩隔離區搬所定義出 之主動區AA狀應魏道電晶體陣列。於主動區μ朗形成之各電晶體 在此則例如為第6e ®巾所示之應麵道電晶體输。其_結構(如第二堆 豐閘極G’)及鄰近包含晶格不相稱區416之源/汲極區424在此係交錯地設 置於基底400 Θ及其上以形成與如反或閘型㈣電路或反及閘型 (NAND type)電路等功能性電路連結之電晶體陣列。 於本貝％例巾之應變通道半導體結構中，於其電晶體陣列之一端或各 端之源/汲極區424内之晶袼不相稱區416具有相對於其鄰近閘極結構之一 23 200529421 外部側且此外部側與其鄰近之隔離區搬係大體為構成基底彻之第一半 導體材料所完全隔開且無接觸其鄰近隔離區302，其間距dl大於5〇埃。如 此應力區(如位於一端或各端之晶袼不相稱區416)施加於應變通道區426之 應力將不會為鄰近隔離區402所緩衝而可最適化於應變通道區426處之應 變。然而，於其電晶體陣列-端之源/汲極區似内之晶袼不相稱區416之 一外部侧與其鄰近之隔離區402亦可為構成基底400之第一半導體材料所 大體隔開且大體接觸其鄰近隔離區402之一傾斜側壁之上部邊角，其平均 間距dl大於50埃。如此應力區(如位於一端或各端之晶格不相稱區4⑹施 加於應變通道區426之應力將不會為鄰近隔離區搬所輕易緩衝而可最適 化於應變通道區426處之應變。 再者，第7a圖、第7b圖及第7c圖中所圖示之晶袼不相稱區416可適 度地改變其位置，而如位移後之晶格不相稱區、隆起獅/汲極區、藉由自 對準金屬狐物製程降低電阻值等應用皆可個別地或經由結合而應用於本 發明之製造方法巾以形成具有不_型之應變通道半導體結構，而不以第 7a圖、第7b®及第7c目中所圖示之應變通道半導體結構而加以限制。 第五實施例： 本發明之應變通道半導體結構之另-製造方法，將藉由第8a圖至第8e 圖加以說明。 於第8a圖中，首先提供由第-半導體材料所構成之一基底5〇〇。基底 5〇〇包含由形成於基底5〇0狀隔離結構(未圖示)所定義出之複數個主動區 以形成元件於其内。為簡化圖示，於第8a圖中則僅顯示由兩鄰近之隔離區 5〇8所定義出之-主動區AA。首先，依序於基底上形成一墊氧化層5〇2 及-塾罩幕層⑽。接著依序施行微f彡及蝴步驟(未騎)以於墊氧化層 502及塾罩幕層5〇4内形成複數個開口 OP。接著更施行_#刻步驟以 開口 OP内之基底500以於開口 OP内形成凹陷。接著更於開口内填入如二 氧化石夕之隔離體並接著平坦化之_成具有部份凸胁鄰近线區基底 200529421 5〇〇之隆起之隔離區綱。如此，由位於基底内兩隔離區駕所定義出 之主動區AA則如第8a圖中所示。 在此，構成基底500之第-半導體材料可為如元素態、合金或化合物 半導體材料且健地為如奴絲態半導體獅。在此，隔:如 為傳統之淺溝渠隔離物(STI)。 接著，如第8b圖所示’於移除塾氧化層502以及塾罩幕層撕後，接 著於主動區AA内形成包含依序堆疊於基底5〇〇之部份表面上之閉極介電 層510,電極5!2及罩幕層别之一第一堆疊閘極G。在此，間極介電層 训可糟由熱氧化反應、熱氧化反應後再經氮化處理、化學氣相沉積法^ 賴之物理氣相沉積法或其它已知技術所形成。而閘極介電層训材質可 為二氧化矽、氮氧化矽(础con oxynitride)或其組合物 % 舰約介於為10埃或更少。此外，_=== 此為具有相對介電常數大於8之高介電常數(high_k)材料，例如為具有相告 约3埃至獅埃等效氧化石夕厚度之氧化銘_3)、氧化給(_、氧^ $ ' '魏給_〇4)、微錯_4)、氧化鑭知你 二在:::娜512之咖可為多㈣、多晶销、如蝴 父’、力函數。在此’罩幕層514則可主士 /μ風上 化石夕或二氧峨料所構成。為由化钱相沉積法(CVD)所形成之氮 在此，第一堆疊閘極G係為依序於基底上 :電極_(細柳*-轉_(核稍職。縣(未= ;L案化後而形成用以定義閘電極沿之―罩幕層別，並 電極材料層及介電層:進而形成_ 3 ==層51。及最後形成_罩幕層514於其上。因此， 通道£間為閘極介電層510所電性隔離。在此，當基底包諸材料_、 25 200529421 閘極’丨電層51〇之材質則較佳地為 ， 时氣與—喊，《彳_:=^地桃 ‘====__(細剩主動區从 .w /、有凸心邛之隔離區508,所覆蓋之基底500。如 個凹P 51^。堆$閑極〇對稱側之基底5〇0内則形成有具有深度D之數 上迷凹^ 516之深度D約為50〜2〇〇〇埃，較佳地為約50〜_ i矢。 接著藉由如化學氣桃積、超高真空化學氣她積或分子束屋晶之一 序ΓΓ$Γ凹陷516内填入具有異於基底5⑻之第一半導體材 二第一自^曰“數之第二料體材料518。此第二半導體材料可為元素 L 口金献合物之半導體材料且較佳地為包切與鍺、賴碳以及石夕、 碳及鍺之組成物之合金半導體材料。 因此’於凹陷516内便形成有晶袼不對稱區52〇，其具有相對於第一堆 疊閘極G之-内部侧及一外部侧。在此，其内部側完全且橫向地接觸閑極 介電層510下方之基底500之一侧。 如第_所示，接著於移除罩幕層似後，則於基底5〇〇上之主動區 AA内留下第二堆疊閘極G，。接著可藉由習知之源/汲極區(s_e他血 region)以及㈤隔物(spacer)製程於第二堆疊閘極G，下方之部份基底谓内形 成源/汲極延伸區522、於第二堆疊閘極G，之各側壁上形成間隔物似以及 於鄰近於第二堆疊閘極G，之基底5G0内形成深源/汲極區526進而形成一應 變通道電晶體50a。在此，由源/汲極延伸區522及深源/沒極區526所組成 之源/沒極區528則包含作為施加應變於鄰近通道區之應力區(stress〇r)之晶 袼不對稱區520。因此，於源/汲極區528間之基底500内便形成有一應變 通道區530。然後，選擇性地移除各隔離區5〇8之隆起部而於基底5〇〇内留 下另一隔離區508’。 值得注意的，第8c圖中内所顯示之主動區域aa係為兩隔離區508,所 26 200529421 疋義而成且母日日格不相稱區520之每一外部側與其鄰近隔離區5〇8,間 係由構成基底之第-轉體材料完全地隔開，而無橫向地接觸其鄰近 離區5〇8，且其間之距離di，約大於％埃，使應力區(即晶格不相稱區$碼 施加於應變通道區53〇之應變將無法為隔離區，所缓衝且將可以最佳化 其作用於應變通道區530之應變。 再者’於凹陷516形成前，可藉由依序沉積及侧一保護層(未顯示） 而選擇性地於第-堆疊閘極G及隔離區之隆起部之各纖上形成一保 護間隔物532。此時之結構則如第纪圖所示，此保護層間隔物说之材質 則例如為二氧化矽。
。因此，於移除保護間隔物532後，接著藉由施行第％ _示之後續製 更可1成如第8e圖中所示-晶格不相稱區52()，其内部側與第一堆疊閘 β G之一側基底5〇〇間具有一位移量也，並可藉由改變保護間隔物说(在 4未顯不)之寬度而加以調整此位移量也，此位移量心較佳地少於埃。 >如此，具有位移後之晶格不相稱區52〇之應變通道電晶體娜可藉由 弟圖中所示之後績製程而形成，其結構如第8e圖所示。 本财具有如第8e及8d圖所示之—應變通道電晶體之半導體 底5〇 :各曰曰私不相稱區520之外部側與鄰近隔離區508間為構成基 作用0之半導體材料完全地隔開而無橫向地接觸鄰近隔離區508使得 f欠通道區530之應變將無將無法輕易地為此隔離區508,所緩衝且 :"以最適化其作用於應變通道區530之應變。
如第&圖所不之應魏道電晶體5Ga亦可藉由前述製造方法 :僅由1離區，所定義出之絲區从内，其結構在此 以 不’以簡化圖示。 少處磁、依據本發明之具有包含介於兩晶格不相稱區之—應變通道區530 ^通道電晶體5〇a及娜之一應變通道半導體結構分第 此及8e圖φ 1 。 。如弟8c圖所示具有應變通道電晶體5〇a之應變通道半導體 27 200529421 結構，包括由第一半導體材料構成之一基底500;設置於基底内之一應變通 道區530,设置於應變通道區530上之且包括依序堆疊之閘極介電層51〇及 間電極512之-堆疊閘極(如第二堆疊閘極G，）；對稱地設置於基底5〇〇及/ 53()之基底5()()之-對源/錄區(如源/極極區528)， 其中每一源/汲極區包含為異於基底5〇〇之第一半導體材料之第二半導體材 料所構成之一晶袼不相稱區520而相對於第二堆疊閘極〇，之兩外部侧皆橫 向地接觸構成基底500之第一半導體材料。 此外，於前述半導體結構内之晶袼不相稱區52〇可適度地改變其位置 且如位移後之晶格不相麵、隆起麵/汲極區、藉由自鮮金财化物製 程降低電阻值等應用皆可個別地或經由結合而應用於本發明之製造方法中 以形成具有不_型之應變通道半導體結構。為簡化圖示起見，在此不在 繪示其不同結構。 於如第Sc及Se圖中所示本發明之應變通道半導體結構中，基底5〇〇 較佳地包含自然晶袼常數約為5·431埃的，且晶格不相稱區似較佳地包 έ自;、;、aa格⑦數約在5·431至5 657埃間如錯化石夕合金之合金半導體材 料，此常數與鍺在石夕鍺合金中的濃度相關且大於基底5〇〇的自然晶格常數。 ^格不相碰’ 0麟錢切合金巾的莫耳分率㈣k fra.n)較佳地 ”於約0·1至G.9。因此’晶格不相稱區416便可作為一應力區以於應變通 道區53G内之基底5〇〇中產生一源極至汲極方向之壓縮應力與一垂直方向 之拉伸張力’使触通道區53G處於—源極至汲極方向之壓縮應力與垂直 方=之拉身張力中。當此應變通道電晶體伽及働為p通道電晶體時， 應變通道區53_電洞遷移率顯著增加，而使驅動電離ivecurrcnt)提升。 此外，於晶袼不相稱區52G中可更包含碳以成—碳_合金，其中碳之莫 爾分率大於0.001。 人此外’基底較佳地包切且晶格不相麵，則雛地包含如碳 石夕口金之-合金半導體材料，而上述半導體材料的自然晶格常數比基底· 28 200529421 ^ 土此曰曰袼不相稱區52〇 N的碳含量於石夕碳合金中的莫耳比㈣^ fracti〇n)
If地;丨於約隨至謹以使晶格不相稱區別成為一應力區並於應變通 運區㈣53G中產生_源極至汲極方向之拉伸張力與—垂直方向之1縮應力， 吏μ又通道區530處於一源極至沒極方向之拉伸張力與垂直方向之壓縮應 力中、田上述應變通道電晶體之為Ν通道鼋晶體時，應變通道區53()内電 子遷私率^著增加，而使得驅動電流提升。再者，於晶格不相稱區52〇可 更包含錯，以為一石夕鍺碳合金，其中錄的莫耳分率大於0.05。 、再者於第8c&8e圖中之應變通道區530中之壓縮應變及拉伸應變约 :、、 至4/°，較佳地為約1%至4%。於本實施例中，晶格不相稱區52〇 之丨於50至2000埃，較佳地介於5〇至6〇〇埃。而塵縮應變與拉伸 應I：係與上述圖示中晶格不相稱區52〇之晶格常數、厚度及在源/汲極區中 的位置有關。 此外，當第8c及8e圖中應變通道電晶體為p通道電晶體時，基底5⑻ ，為經η型摻雜之基底而當上述圖示中應變通道電晶體為η通道電晶體 時，基底500則為經ρ型摻雜之基底。 口雖^、本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任 $熟習此技藝者，在不脫離本發明之精神和範圍内，當可作各種之更動與 潤錦’因此本發明之賴顧#視_之帽專概騎界定者為準。 29 200529421 【圖式簡單說明】 第1A〜1C圖為一系列剖面圖，用以說明具有作為應力區之一鬆弛鍺化 石夕層以使蠢晶矽層上方產生應變之習知應變矽(strained_Si)電晶體； 第2圖為一剖面圖，用以說明使通道應變之另一習知應變矽電晶體； 第3圖為第2圖中部份區域之放大圖； 第4a〜4h圖為一系列剖面圖，用以說明依據本發明之第一實施例所形 成之應變通道半導體結構； 乂 第5a〜5b圖為一系列剖面圖，用以說明依據本發明之第二實施例所形 成之應變通道半導體結構； ^ 第6a〜6h圖為一系列剖面圖，用以說明依據本發明之第三實 成之應變通道半導體結構； 乂 第7a〜7c圖為一系列剖面圖，用以說明依據本發明之第四實施 / 成之應變通道半導體結構；以及 *形 第Sa〜8e圖為一系列剖面圖，用以說明依據本發明之第五實施例所开, 成之應變通道半導體結構。 ^ 【主要元件符號說明】 習知部份： 100、200〜石夕基底； 114〜鬆散鍺化矽層； 124〜源極； 142〜閘電極； 135〜矽區塊； 115〜鍺化石夕區塊； 203〜堆疊閘極； 206a、206b〜膜層； 110〜鬆散矽鍺緩衝層； 122〜汲極； 126〜通道區； 130〜應變矽層； 136〜石夕之單位晶格； 202〜隔離區； 204a、204b〜摻雜區； 210〜秒原子；
30 200529421 212〜梦鍺原子； 214〜二氧化矽材料，· G〜閘極結構。 發明部份： 300、400、500〜基底； 302、402、508、508,〜隔離區； 304、404、510〜閘極介電層； 306、406、512〜閘電極； 3〇8、4〇8、514〜罩幕層； 310、412、516〜凹陷； 312、414、518〜第二半導體材料 9 314、416、520〜晶格不相稱區； 318、418、522〜淺源/;及極延伸區； 320、420、524〜間隔物； 322、422、526〜深源/汲極區； 324、424、528〜源/汲極區； 326、426、530〜應變通道區； 328、428a、532〜保護間隔物； 330〜上蓋層； 332〜導電層； 428〜保護層； 504〜塾氧化層； 506〜墊罩幕層； AA〜主動區； G〜第一堆疊閘極； G’〜第二堆疊閘極； D〜凹陷深度； dl〜晶格不相稱區與隔離區之間距； dl’〜晶格不相稱區與隔離區之平均間距； d2〜晶格不相稱區與堆疊閘極之間距； 30a〜30d、40a〜40d、50a〜50b〜電晶體。 31

Claims (1)

  1. 200529421 十、申請專利範圍： 1·一種應變通道半導體結構，包括·· 一基底，由具有第一自然晶袼常數之一第一半導體材料所構成； 一通道區，設置於該基底内； 堆宜閘極，δ又置於該通道區上，其包含有依序堆疊於該通道區上之 一閘極介電層及一閘電極；以及 一對源/汲極區，對稱地設置於鄰近於該通道區之基底中，其中各源/ 汲極區包括包含具有相異於該第一自然晶格常數之第二自然晶格常數之第 一半V體材料及具有相對於該堆璺閘極之一内部側及一外部側之一晶格不 相稱區，而至少一外部側橫向地接觸構成該基底之第一半導體材料。 鲁 2·如申請專利範圍第i項所述之應變通道半導體結構，更包括一隔離 區，設置於鄰近該些源/汲極區之一之基底中，而該隔離區不接觸該鄰近源/ 没極區之晶格不相稱區之外部側。 3.如申請專利範圍第2項所述之應變通道半導體結構，其中該隔離區與 該外部側之間距大於50埃。 4·如申請專利範圍第2項所述之應變通道半導體結構，其中該隔離區為 一錐狀(tapered)隔離區而該錐狀隔離區與該外部側之平均間距大於5〇埃。 5·如申請專利範圍第1項所述之應變通道半導體結構，其中該堆疊閘極 之一側與該源/汲極區之晶格不相稱區之内部側間之間距少於700埃。 6·如申請專利範圍第1項所述之應變通道半導體結構，其中該晶格不相 稱區之厚度介於5〇〜2〇〇〇埃。 7·如申請專利範圍第1項所述之應變通道半導體結構，其中該第一半導 體材料為砍。 8·如申請專利範圍第1項所述之應變通道半導體結構，其中該第二自然 晶格常數大於該第一自然晶格常數。 9·如申請專利範圍第1項所述之應變通道半導體結構，其中該第二半導 32 200529421 體材料擇自於鍺化梦(SiGe)、碳化石夕(SiC)及碳鍺石夕(SiGeC)所組成之族群。 10·如申請專利範圍第9項所述之應變通道半導體結構，其中該第二半 導體材料中錯之莫耳分率大於0.05。 11·如申請專利範圍第10項所述之應變通道半導體結構，其中該第二半 導體材料中碳之莫耳分率大於0.001。 12·如申請專利範圍第8項所述之應變通道半導體結構，其中該半導體 結構為一 p通道金氧半導體(PM0S)電晶體。 13·如申請專利範圍第1項所述之應變通道半導體結構，其中該第二自 然晶格常數小於該第一自然晶格常數。 14.如申請專利範圍第13項所述之應變通道半導體結構，其中該半導體 結構為一 N通道金氧半導體_08)電晶體。 15·如申請專利範圍第1項所述之應變通道半導體結構，其中該些源/沒 極區分別包括一源/汲極延伸區及一深源/j；及極區。 16·如申請專利範圍第15項所述之應變通道半導體結構，更包括有一隆 起之源/汲極部，該隆起之源/汲極部具有高於該閘極介電層之少於4〇〇埃之 一厚度。 、 17.如申請專利範圍第16項所述之應變通道半導體結構，更包括有一金 屬石夕化物層於該些隆起之源/汲極部及該閘電極上。 18·如申請專利範圍第丨項所述之應變通道半導體結構，更包括有一導 電材料於該些源/汲極區及該閘電極上。 19·如申請專利範圍第丨項所述之應變通道半導體結構，其中該導電材 料擇自於金屬及金屬矽化物所組成之族群。 。20·如申請專利範圍第丨項所述之應變通道半導體結構，其中該閘極介 ^層之材質為二氧化梦、氮财、氮氧切、氧她、氧化給、氧 II氧化铪、石姆給、;^酸結、氧化鑭之__或其，组合。。 21.如申請專利範圍第丨項所述之應變通道半導體結構，其中該開極介 33 200529421 電層之相對介電常數大於8。 22. 如申請專利範圍第1項所述之應變通道半導體結構，其中該閘極介 電層之厚度介於3〜1〇〇埃。 23. 如申請專利範圍第1項所述之應變通道半導體結構，其中該閘電極 材質擇自於多晶矽、多晶矽鍺、金屬以及金屬矽化物所組成之族群。 24·如申請專利範圍第1項所述之應變通道半導體結構，其中該基底為 一絕緣層上有半導體層(S〇i)之基底。 25·—種應變通道半導體結構，包括··— 一基底，由具有第一自然晶格常數之一半導體材料所構成； 複數個通道區，分隔地設置於該基底内； 一閘極陣列，包含有複數個堆疊閘極，而每一堆疊閘極包括依序堆疊 於每一通道區上之一閘極介電層以及一閘電極；以及 複數個源/汲極區，交錯地設置於鄰近於該些通道區之基底中，其中各 源級極區包括包含具有相異於該第一自然晶格常數之第二自然、晶格常數之 第二半導體材料及具有相對於該堆疊閘極之一内部側及一外部側之一晶格 不相稱區，而至少-鄰近於該閘極陣列各端之外部側橫向地接觸該基底之 第一半導體材料。 26·如申請專利範圍第μ項所述之應變通道半導體結構，更包括一隔離 區’設置於鄰近於各端之源/没極區之基底中且該隔離區無接職鄰近源/ 没極區之晶格不相稱區之外部側。 27. 如申請專利範圍第26顿述之應變通道半導體結構，其中該隔離區 與該外部側之間距大於5〇埃。 28. 如申請專利範圍第26項所述之應變通道半導體結構，其中該隔離區 為一錐狀(tapered)隔離區且該錐狀隔離區與該外部{則之平均間距大於％埃。 29树請專利細第25顧狀應魏道铸縣構，其巾該堆疊閑 極之一侧與該源/沒極區之晶格不相稱區之内部侧之間距少於·埃。 34 200529421 /〇.如申請專利細帛％項所述之應變通道半導體結構，其中該晶格不 相稱區之厚度介於50〜2000埃。 31 ·如巾請專利範圍帛25項所述之應變通道半導體結構，其中該第 導體材料為碎。 32·如申請專利範圍第25項所述之應變通道半導體結構，其中該第二自 然晶格常數大於該第一自然晶格常數。 33·如申請專利範圍第25項所述之應變通道半導體結構，其中該第二半 導體材料擇自於鍺化石夕(SiGe)、碳化砍(SiC)及碳鍺矽(SiGeC)所組成之族群。 34. 如申請專利範圍第33項所述之應變通道半導體結構，其中該第二半 導體材料中鍺之莫耳分率大於〇 〇5。 35. 如申請專利範圍第33項所述之應變通道半導體結構，其中該第二半 導體材料中碳之莫耳分率大於0.001。 36·如申請專利範圍第32項所述之應變通道半導體結構，其中該閘極陣 列為一 P通道金屬氧化半導體(PMOS)電晶體陣列。 37·如申請專利範圍第25項所述之應變通道半導體結構，其中該第二自 然晶格常數小於該第一自然晶格常數。 38·如申請專利範圍第37項所述之應變通道半導體結構，其中該閘極陣 列為一 n通道金屬氧化半導體(NMOS)電晶體陣列。 39·如申請專利範圍第25項所述之應變通道半導體結構，其中該源/没 極區包括一源/汲極延伸區及一深源/汲極區。 40·如申請專利範圍第25項所述之應變通道半導體結構，更包括有—隆 起之源/沒極部，該隆起之源/汲極部具有高於該閘極介電層少於400埃之— 厚度。 、 41.如申請專利範圍第40項所述之應變通道半導體結構，更包括有一金 屬矽化物層於該隆起之源/汲極部及該閘電極上。 42·如申請專利範圍第41項所述之應變通道半導體結構，更包括有—導 35 200529421 電材料於該些源/汲極區及該閘電極上。 43·如申請專利範圍第42項所述之應變通道半導體結構，其中該導電材 料擇自於金屬以及金屬矽化物所組成之族群。 44.如申請專利範圍第25項所述之應變通道半導體結構，其中該閘極介 電層材質為二氧化矽、氮化矽、氮氧化矽、氧化鋁、氧化給、氧化錄、氮 氧化铪、矽酸铪、矽酸鍅、氧化鑭之一或其組合。 45·如申請專利範圍第25項所述之應變通道半導體結構，其中該閘極介 電層之相對介電常數大於8。 46·如申請專利範圍第25項所述之應變通道半導體結構，其中該閘極介 電層之厚度介於3〜100埃。 47·如申請專利範圍第25項所述之應變通道半導體結構，其中該閘電極 之材料擇自於多晶矽、多晶矽鍺、金屬及金屬矽化物所組成之族群。 48·如申睛專利範圍第25項所述之應變通道半導體結構，其中該基底為 一絕緣層上有半導體層(SOI)之基底。 49·一種應變通道半導體結構之製造方法，包括下列步驟： ”提供具有-主動區之-基底，其中該基底為具有第—自然晶格常數之 第一半導體材料所構成而該主動區係為形成於該基底内之至少一隔離區所 疋義而成； 形成至少一第一堆疊閘極於該主動區域内，其中各第一堆疊閘極包括 依序堆$於該基底之一部份上之一閘極介電層、一閘極電極及一罩幕層； 蝕刻該基底，於鄰近各第一堆疊閘極之基底内形成複數個凹陷區； —於各凹陷區内填入具有異於該第一自然晶格常數之第二自然晶格常數 之第二半導體材料以形成一晶格不相稱區；以及 私除各第一堆疊閘極之罩幕層，於該主動區内之基底上形成至少一第 -堆&閘極以及鄰近之-對晶袼不相稱區，其巾各晶格不相稱區具有相對 於該鄰近第二堆疊閘極之一内部側及一外部側，而於該主動區各端之該些 36 200529421 晶格不相稱區 大體隔開。 之-之外部侧與該隔離區之間為該基底之第—半導體材料所 50.如申請專利範圍第49項所述之應變通道半導體結構之製造方法，其 中該隔離區為-錐狀(tapere_離區而於各端之該些晶格不相稱區之一之’、 外部側大體接觸該錐狀隔離區之上部邊角。 51·如申請專利範圍第49項所述之應變通道半導體結構之製造方法，其 中於各端之該些㉟袼不補區之—之外部财細該隔離區。 52.如申請專利範圍第#項所述之應變通道半導體結構之製造方法，其 中該隔離區與該鄰近晶格不相稱區之外部側之間距大於50埃。 ’ 53·如申請專利範圍第49項所述之應變通道半導體結構之製造方法，其 中該隔離區為具有高於絲底且覆蓋於鄰近絲區之基底之―懸凸部之一 隆起之隔離區以致於形成於該主動區中基底内之各端之該些晶格不相稱區 之外侧部之一無接觸於該隔離區之基底内部。 54·如申請專利範圍第53項所述之應變通道半導體結構之製造方法，其 中該隆起之離區之基底内部與該鄰近之·晶格不相稱區之外側部之間距大 於50埃。 55.如申請專利範圍第49項所述之應變通道半導體結構之製造方法，於 钱刻該基底膽鄰近該第—堆疊雜之基底内形成複數個_區之步驟前 更包括形成至少-罩‘幕醜之步驟，該罩幕圖案大體覆蓋於該隔離區及其 郇近主動區域内之一部分基底以致於該主動區域内各端之該些晶格不相稱 區之一之外部側無接觸該基底内之該隔離區。 56·如申請專利範圍第55項所述之應變通道半導體結構之製造方法，其 中該隔離區與該鄰近之晶格不相稱區之外側部之間距大於5〇埃。 57·如申請專利範圍第49項所述之應變通道半導體結構之製造方法，更 包括下列步驟： 形成一間隔物於各第二堆疊閘極之側壁上，該間隔物大體覆蓋於鄰近 37 200529421 一部份之該些晶格不相稱區，·以及 形成一對源/汲極區於鄰近各第二堆疊閘極之基底内以形成至少一金氡 半導體(MOS)電晶體，其中各源/汲極區包括該晶袼不相稱區。 58·如申請專利範圍第57項所述之應變通道半導體結構之製造方法，形 成一間隔物於每一第二堆疊閘極之側壁上，大體覆蓋於鄰近一部份之該些 晶格不相雛域之步驟前，更包括形成―源/錄延伸區於各第二堆疊間極 下之部分基底以及鄰近各第二堆疊酿之該些晶袼不相祕内之步驟。 59·如申請專利範圍第49項所述之應變通道半導體結構之製造方法，其 中於遠主動區内形成有複數個第一堆疊閘極以致於該主動區内留下具有複 數個鄰近之晶袼不相稱區且交錯地設置於鄰近該些晶格不相稱區之基底上 之複數個第二堆疊_ ’而各晶格不相稱區具有相對於鄰近之該第二堆疊 •閘極之-内部側及-外部側且於該主動區之各端之該些晶格不相稱區之： 之外部側與該隔離區間為該基底之第一半導體材料所大體隔開。 60·如申請專利範圍第59項所述之應變通道半導體結構之製造方法，其 中於备端之該些晶格不相稱區之一之外部側不接觸該隔離區，而該隔離區 與該鄰近之晶袼不相稱區之外部侧之間距大於5〇埃。 61_如申凊專利範圍第59項所述之應變通道半導體結構之製造方法，其 中該隔離區為具有高於該基底城蓋於鄰近主動區内基底之—懸凸部之一 隆起之隔祕以致於職於社祕軸各端之該些晶格不相稱區之 一之外侧部不接觸於該隆起之隔離區之基底内部。 62·如申料概’ 61項所述域魏辭導體轉之製造方法，其 中該隆起之隔離區之基底内部與該鄰近之晶格不相稱區之外側部之間距大 於50埃。 63.如申請專利範圍第59項所述之應變通道半導體結構之製造方法，於 侧該基底以於鄰近該第-堆疊閘極之該基底内形成複數個凹陷區之步驟 前，更包括形成至少-罩幕圖案之步驟，該罩幕圖案大體覆蓋於該隔離區 38 200529421 及其鄰近主動區域内之一部分基底以致於該主動區域内各端之該些晶格不 相稱區之一之外部側無接觸該基底内之該隔離區。 64·如申請專利範圍第63項所述之應變通道半導體結構之製造方法，其 中該隔離區與該鄰近之晶格不相稱區之外侧部之間距大於5〇埃。 65.如申請專利範圍第49項所述之應變通道半導體結構之製造方法，於 蝕刻該基底以於鄰近該第一堆疊閘極之該基底内形成複數個凹陷區之步驟 刚，更包括形成兩罩幕圖案之步驟，其中該些罩幕圖案大體覆蓋於每一隔 離區及其鄰近主動區域内之一部分基底以致於該主動區域内兩端之該些晶 格不相稱區之外部側皆不接觸該基底内之該些隔離區。 66·如申請專利範圍第49項所述之應變通道半導體結構之製造方法，其 中該晶袼不相稱區之厚度介於50〜2〇〇〇埃。 67·如申請專利範圍第49項所述之應變通道半導體結構之製造方法，其 中該第一半導體材質為矽。 68.如申請專利範圍第49項所述之應變通道半導體結構之製造方法，其 中該第二半導體材料擇自於鍺化矽(siGe)、碳化矽(sic)及碳鍺矽(siGeC)所 組成之族群。 69·如申請專利範圍第57項所述之應變通道半導體結構之製造方法，其 中該第二自然晶格常數大於該第一自然晶格常數。 70·如申請專利範圍第68項所述之應變通道半導體結構之製造方法，其 中該苐二半導體材料中錯之莫耳分率大於0.05。 71·如申請專利範圍第68項所述之應變通道半導體結構之製造方法，其 中該第二半導體材料中碳之莫耳分率大於〇 〇〇1。 72·如申請專利範圍第69項所述之應變通道半導體結構之製造方法，其 中該MOS電晶體為一 p通道金氧半導體(PM〇幻電晶體。 73·如申請專利範圍第57項所述之應變通道半導體結構之製造方法，其 中該第二自然晶格常數小於該第一自然晶格常數。 39 200529421 74·如申請專利範圍第73項所述之應變通道半導體結構之製造方法，其 中該MOS電晶體為一 N通道金氧半導體(NM〇s)電晶體。 75·如申請專利範圍第49項所述之應變通道半導體結構之製造方法，其 中該第二半導體材料係勒化學氣相沉積、超高真空化學氣她積或分子 束蠢晶之蠢晶製程而填入於該些凹陷區中。 76·如申請侧細帛49項職之應魏道半導黯狀製造方法，更 包括下列步驟： 形成-間隔物於每-第二堆疊_之繼上，隔物大體覆蓋其鄰 近一部份之該些晶格不相稱區域； 選擇性形成-上蓋層於各晶料相繼上，射該上歸具有高於該 閘極介電層之少於4〇〇埃之一厚度；以及 、形成-對源/没極區於鄰近於各第二堆疊閑極及上蓋層之該基底内以形 成至少-具有隆起之源/没極區之M0S電晶體，其中各隆起之源/汲極區包 括該晶格不相稱區。 77.如申請專利範圍第76項所述之應變通道半導體結構之製造方法，其 中該上蓋層之材質為一半導體村料。 78_如申請專利範圍第％項所述之應變通道半導體結構之製造方法，更 包括部分金屬矽化各隆起之源/汲極區及各閘電極之步驟。 79.如申請專利範圍第49項所述之應變通道半導體結構之製造方法，其 中該閘極介f層材質為二氧化⑨、·料氮氧财。 ’、 8〇·如申請專利範圍第49項所述之應變通道半導體結構之製造方法，其 中該閘極介電層之相對介電常數大於8。 ’ 81.如申請專利範圍第8〇項所述之應變通道半導體結構之製造方法，其 中該閘齡電層材質純倾、氧化铪、氧傾、氮氧化铪、梦酸給、石夕 酸锆、氧化鑭或其組合。 200529421 82·如申請專利範圍第49項所述之應變通道半導體結構之製造方法，其 中該閘極介電層厚度介於3〜100埃。 族群 83·如申請專利範圍第49項所述之應變通道半導體結構之製造方法，其 中該閘電極之材料擇自於多㈣、多_鍺、金屬及金屬雜物所組成之
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