TW200427047A - Interconnect method for directly connected stacked integrated circuits - Google Patents

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TW200427047A TW092133368A TW92133368A TW200427047A TW 200427047 A TW200427047 A TW 200427047A TW 092133368 A TW092133368 A TW 092133368A TW 92133368 A TW92133368 A TW 92133368A TW 200427047 A TW200427047 A TW 200427047A
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Description

玫、發明說明： 【發明所屬气技術領域】 發明背景 現今常稱為積體電路或“晶粒，，之半導體元件係製作在 曰圓上且酼後將晶圓鋸切成格栅，在組裝於一封裝體中 之則將個別晶粒分開。積體電路製作成不同尺寸，但通常 :於僅數公厘-直到數公分或更大的寬度。各晶粒可具有 夕種电5fl说以供輸人或輪出用。譬如，處理器可具有 種訊號。 --j 必須能夠將一晶粒電性連接至可使用該晶粒之印刷電 路板㈣㈣㈣晶粒不受卿傷或其他可能妨礙運 ❺Μ狀况。封裝讀或構裝係為半導體卫㈣用來解決 =而求之領域。積體電路—般係在“封裝體，，中安裝在印 上’封裝體亦即為絲提供與—印刷電路板的— ^ 且亦保護一裸晶粒及其電性互連件不受損π 濕氣、振動及衝擊造成的損傷)之結構。、曰：匕 般係附接至—金屬丨蜱 衣日日叔一 基材、且包封右 電性連接至弓1線框或 用。彳有—㈣包圍件或_ “模化合物，，以供保護 曰沖的訶表解決方案可能未在一 上提供適當的空門^省 黾路 κ 間即$。特別是在記憶體元件的安β + 可能需要呈古夕/ 丁〜茶例中 而要具有多個晶粒的功能性，但在 個經封穿曰4Vr叹上、可取得 之空間。此等案例中，時常考慮採用―“多 200427047 片模組(MCM)”或是包含多個晶片的單一封裝體。在部分 MCM中，晶粒併列狀排列在單一基材上。然而，依據應用 而定，相較於更常見的組裝製程中分開地封裝多個晶粒之 途徑而言，此途徑可能並未提供顯著的空間節省。為此， 5 可能需要將多個晶粒疊層在單一封裝體内。 疊層晶粒封裝體具有數種利益。因為每單位面積的板 空間（及每單位容積的應用空間）中可能具有更多矽功能，所 以在一給定面積的板空間内可達成更多功能性。藉由對於 各晶粒免除個別封裝體，將有助於顯著地降低其所裝設的 10 印刷電路板及電子裝置之尺寸與重量。藉由在一封裝體中 包括兩或更多個晶粒，安裝在一應用板上的組件數將減 少，故有潛力降低整體系統成本。此外，藉由對於封裝體 組裝、電性測試及操縱提供了單一封裝體，將可以降低製 造成本。 15 部分案例中，諸如在特定記憶體元件的案例般地，需 要將多個相同晶粒封裝在單一封裝體中。一範例中，可將 四個相同的8百萬位元組(Mb)晶粒互連以作為單一32Mb元 件。此外，可分別將這些晶粒的兩者或三者互連藉以使一 16或24Mb元件組裝在相同封裝體基材或板上，而不需要設 20 計及製造額外的晶粒設計。 因為各相同的晶粒將具有確實相同的内部結構、電路 及結合墊圖案，已證實疊層及電性互連數個相同的晶粒將 具有問題。因此，因為一晶粒上的一主動特性需要一在其 下方晶粒上不含有主動電路之區域藉以穿過及連接基材或 6 200427047 板，故難以將多個相同的晶粒經由下方晶粒佈設至一基材 或母板。需要提供一種低輪廓解決方案來連接多個相同的 疊層晶粒。 L發明内容3 5 發明概要 揭露一種用於互連一包括一具有一積體電路的表面之 積體電路晶粒以及複數個在晶粒表面上具有大致相同的墊 佈局之結合墊組之方法及系統。根據本發明設計之一晶粒 可藉由將一第二晶粒放置在一第一晶粒上而直接與其他相 10 同晶粒互連。第二晶粒大致與第一晶粒相同且相對於第一 晶粒具有旋轉。第一晶粒上的複數個電性互連部係接觸第 二晶粒上的複數個電性互連部，形成相鄰疊層晶粒上之電 性互連件。 圖式簡單說明 15 為了詳細描述本發明的實施例，現在參照圖式，其中： 第1圖顯示一電子裝置之一系統位準的示意圖； 第2A圖顯示本發明第一實施例之橫剖視圖，其中一封 裝體包含四個相同的疊層晶粒； 第2B圖顯示根據一代表性實施例之一晶粒設計的俯視 20 圖； 第2C圖顯示根據一代表性實施例之四個疊層晶粒的立 體圖； 第2D圖顯示根據一代表性實施例之四個疊層晶粒的橫 剖視圖； 7 200427047 第3A圖顯示一用於疊層不只四個晶粒之晶粒設計的一 替代性實施例之俯視圖； 第3 B圖顯示一用於疊層不只四個晶粒之晶粒設計的一 替代性實施例之橫剖視圖；及 5 第4圖顯示一具有一替代性結合墊組態之晶粒的俯視 圖。 t實方包方式]1 標記及用語 在下列描述及申請專利範圍全文中使用特定名稱來代 10 表特定的系統組件。如同熟習該技術者所瞭解，半導體公 司可能以不同名詞來稱呼製程、組件及次組件。本文無意 區分具有不同名稱而非不同功能之組件。下文論述及申請 專利範圍中，以開放方式使用“包括”及“包含”等名稱，因 此應詮釋為代表“包括但不限於…”。 15 “積體電路”名稱係指在一微晶片的表面上圖案化之一 組電子組件及其互連部（合稱為内部電氣電子構件）。“半導 體元件”名稱係概指一積體電路(1C)且其可能與一半導體晶 圓成為一體、自一晶圓獨立出來、或被封裝以在一電路板 上使用。“晶粒”名稱係概指一處於各種不同完成階段之半 20 導體微晶片且其不論是與一晶圓成為一體或是自一半導體 晶圓獨立出來並包括一製作在其表面上之積體電路皆可。 “晶圓”名稱係指一概呈圓形、單晶半導體基材且在其上製 作有晶粒形式的積體電路。 “互連件（interconnect)”名稱係指一用於在受連接物品 8 之間提供可能的電性導通之队M 土 、之物理連接。“結合墊，，名稱係概 r用於將訊號或其他電性連接佈設前往或離開—晶粒之 傳導性部位，且可剌於供_線使用、⑽附接或其他互 連方法之部位。請瞭解，當在結合墊的上下文使用‘‘側，，名 稱時，―“側”純最接近1定晶粒邊緣蚊-晶粒的— 頂或底表面上之—周邊區域。“針腳㈣,，名稱係指-電性 連接(諸如—訊號位址、電源、地極或未連細-晶粒表面 上之終止點且概括對應於1定結合塾。“平台（land)，，名稱 係指-封裝體基材或印刷電路板上之—料性互連部位。 2明書#具有未特別定義之任何名稱，騎於該名稱 賦予平實且普通的意義。 時細描述 下文論述係針對本發明的不同實施例。雖铁可能 =例的其中一項或多項，所揭露的實施例不細 :或用來限制本揭示且包括申請專利 ，下文描述具有廣泛的應 用，且任何貫關的論述^ 咅腺士担-。A , A本 祀必貝知例，而無 I 利範圍之罐限在該實施例。 粒之二及Γ ’揭:―用於互連多個相同疊層半導體晶 糸統。現在參照第1圖，顯示-包含根據好奋 7了的晶粒6°之電子裝置〗。之系統位準的：： 互連二=常包括—或多個可供複數個封裝體3。 見之。刷電路板20的電子裝置。在一封 200427047 #體30内’疊層著複數個相同晶粒60且互連至封裝體。或 者’封裝體30可能不存在，且最低的疊層晶粒6〇可能直接 互連至板20。晶粒6〇通常處理輸入及/或提供用於電子裝置 10運作之資訊。 5 第2Α圖顯示本發明的第一實施例，其中將四個相同的
疊層晶粒60封裝在一基材34上且覆蓋有一包封劑32。對於 此揭示而吕，假設疊層晶粒6〇相同且以分別從下往上的位 置用編號61、62、63及64區分。圖示實施例中，相同的晶 粒61、62、63及64皆繞著一垂直於晶粒表面且垂直穿過晶 10 粒幾何中心之軸線65彼此旋轉90度。 曰曰耻通φ巴秸隹此晶粒至少一表面上具有輸出考 “結合(bond)，，墊(未圖示)之積體電路。對於根據本發明言; 之晶粒而言’-晶粒的頂及底面皆具有結合塾的符令 案，被連接部所聯結之各對符合的結合塾係從頂面通妇 15面。將晶粒設計為可在相對於基材34之各種不同旋轉伯 置中使用。下文描述中’假設旋轉位置數等於四。
請瞭解，雖然顯示四個晶粒6 〇，可利用此方式^ 多或更少個晶粒而不脫離本發明的精神。亦瞭解，將蓋 描述為彼此具有凸塊狀互連部4〇，但可具有任何適^ 20據代表性實施例直接互連之方法。㈣解 -印刷電路板或赠基材之封裝解決方案。 娜種實施例設計之-晶粒可沿著晶粒表面所有 側設有塾，其中各側具有—組分配給結合塾之 第靖。當使用在晶粒定向的上下文時 】0 200427047 一晶粒的一周邊區域，不論其是一端面或是一接近此端點 的表面區域。在一具有四個相同疊層晶粒之組態中，各晶 粒上的四側各者將具有不同的墊分配次序。然而請瞭解， 各晶粒將具有相同的墊佈局，所以各側上結合墊的位置及 5 間隔在四側各者上將會相同。當根據特定實施例組裝晶粒 時，每晶粒只使用一側來佈設所有訊號。 設計各晶圓以與其他相同疊層晶粒產生電性互連。可 選擇墊的佈局使得各組中存在特定的墊，且由其他墊的運 作來區分各組。區分墊不必為“選擇”線，但可能另為具有 10 四個不同邏輯遮罩的“位址”線。形成兩晶粒之間的電性互 連部，所以來自各晶粒的一組墊與其他晶粒呈電性導通。 一範例中，如果四個晶粒將被互連，且各晶粒代表一百萬 位元組(Mb)的記憶體，用於資料訊號及位址訊號之墊位置 可能位於各組中。基本上，在晶粒各側上，不論晶粒如何 15 旋轉，一特定位址訊號墊在晶粒每側上皆具有相同的位置。 本發明的實施例不需要連接多個獨特的晶粒，但可以 直接互連不只一個從與其層設的晶粒產生旋轉之相同晶 粒。相鄰晶粒之間的旋轉係取決於對稱性，為了具有四重 對稱性(four-fold symmetry)，旋轉可能為90 °的特定倍數。 20 除了四向旋轉對稱性之外，其他潛在有用的對稱性係包括 二向、三向及六向對稱性。為此，旋轉可能對應於不是90 度（包括45° 、60° 、120°及180° )之整數倍數。 許多半導體元件為“墊限制式(pad limited)”，表示一晶 粒表面周邊上的所有可用空間皆供結合墊使用。然而，在 200427047 ίο 記憶體元件上’時常可將所有結合墊放置在周邊的一側 上，使得其他三側可以-符合圖案來自由地重覆這些塾。 根據所描述的實施例’此組態在旋轉時可以疊層不只一個 相同晶粒。 根據各實施例的互連方法所設計之晶粒經過特殊設計 係具有傳導性通路或導孔(未圖示），且其穿過晶粒頂與底表 面上的電連接部之間之-晶粒。這些電互連部可為一立上 Z沉積傳導球或“凸塊，，之傳導性“結合”墊，以將一晶粒 的^連接至另—晶粒的表面。各結合墊通常與晶粒内的 —特疋訊號或其他針腳(諸如—電源、地極或未連接)相聯
結 15 20 =圖顯示-代表性實施例，其中顯示—晶粒刪 =4具有排列成組78的結合物，各㈣對於特綱 夕 種刼作性關係。各組78包括一 :=合塾7°，各結合塾對於與另-結合塾組中的一到 簡作性不可區分之《電路具有-種操作性 體電路。 、、且王現獨特之位址範圍耦合至 各結合墊70通常鱼―紅。，、上 一 針腳相聯結，針腳的一部分標 与用於空白部72之“B”、 用於遥擇線74之“S”、及用於位 、、476 之“Αχ’，(Αχ 代表從 A μ ΛΑ 1 jAN之連績位址針腳）。各晶粒 上的位址針腳合稱為―“ 对次、丨,、， 位址/貧料匯流排，，，其中可將位 貝料針腳多工處理。处 罢# , 上白墊72只是一墊組態中簡單的 置保持器，作為可供導孔 卞于L及其他線穿過通往相鄰晶粒之
12 200427047 使用空間，且可能不愛 ， 要笔性連接至晶粒内之内部電路。 樣線74決定目前將多個晶粒的何者予以位址化，因此決 _夕^中何者具有位址/資料匯流排的控制。共同來 、、内之工白墊72及選擇線74稱為“選擇結合墊”。 般而口在| a守間只有一選擇訊號為主動。各晶粒側 上’改、欠了4擇墊及空白墊的分配以根據本發明使用經旋 轉、相同的晶粒。
不範欧貝订方式中，將來自主機電腦/微處理器（未圖 示）的位址/資料線A㈣及a(n+2)予以解碼以提供個別的位 1〇址化線且其將連接至墊61至64上的選擇線。如此可使四個 晶粒各覆蓋住-不同位址空間且只在適當時間被選擇（啟 動）。譬如，可能有16個位址/資料線乂至八16。代表各晶粒 將具有64K可位址化位元組。譬如將兩額外的位址線A〗?及 A1S佈設至選擇線，故能夠在〇至64&]8範圍中近接晶粒61， 15在64至128&]5範圍中近接晶粒62，在128至192KB範圍中近 接晶粒63及在192至256KB範圍中近接晶粒64。 本發明的第一實施例中，四個晶粒6〇各具有連接至一 選擇線之内部電路。當施加適當的選擇線時，晶粒回應於 位址訊號且可在資料訊號線（未圖示）上儲存或提供資料。位 20 址線76係回應及送回資料。請瞭解，除了此處所示的針腳 型外，晶粒上可出現電源、地極及其他控制線。一範例中， 在四個疊層晶粒上之層設的位址線76之間，所有四個對準 的位址位置在同時皆受到連接且為主動。選擇針腳在—曰 粒的各側上具有不同位置，所以當根據本發明與相鄰疊層 13 200427047 晶粒對準時，位於特定選擇位置上方或下方之晶粒針腳將 為空白針聊。位址針腳在-晶粒各側上具有相同的位置， 所以不論相鄰晶粒具有何種旋轉定向，一晶粒上的Ai皆對 準於一相鄰晶粒上的A1。 5 本發明的第一實施例更清楚地顯示於第2C圖的立體 圖，其中將四個相同的晶粒6〇彼此疊層且電性互連。此實 施例中，晶粒60具有結合墊7〇的一特定圖案及間隔且其依 照一習知的“結合環”設計，其中墊佈設在晶粒表面上，接 近晶粒60周邊。晶粒60的各側（分別為81、82、83、84)具有 1〇 一獨特次序的針腳分配，所以當各後續晶粒旋轉90度且疊 層在先前晶粒頂上時，以相同圖案來重覆實體結合墊，但 分配給各墊之針腳時常依據針腳類型而改變，藉此可以經 過所有豐層晶圓產生電性互連。亦請瞭解，雖然將四個晶 极頌示為一範例，可依據代表性實施例分配更多或更少個 晶粒而不脫離本發明的精神。 如第2A圖所示，為了區別用，第2C圖中相同的疊層晶 杈6〇從下往上標為61、62、。及料。各晶粒⑼一般具有四 個側81、82、83及84，使一晶粒旋轉90度將呈現側視圖中 ^ 勺不同側。當四個相同晶粒60互連在一起時，四個獨特 的端面較佳與其上方及下方者排成直線。如果互連不只四 個晶粒，將依需要在疊層的一面上重覆一晶粒端面以達成 所需要的佈設。 本發明第一實施例之橫剖視圖中，如第2d圖所示，相 同的晶粒61、62、63及64係分別與排成直線的端面81、82、 14 200427047 83、84進行疊層。當一晶片選擇部74在晶粒64上被啟動時， 此訊號可從基材34上的一元件（未圖示）導通且往上穿過晶 粒64底下之三晶粒60上的空白部72。當一晶片選擇部”在 晶粒63上被啟動時，此訊號可從基材34導通且穿過晶粒料 5底下之兩晶粒60上的空白部72。當一晶片選擇部74在晶粒 62上被啟動時，此訊號可從基材34上的一元件（未圖示）導通 且穿過晶粒64底下之單一晶粒60上的空白部72。當一晶片 選擇部74在晶粒61上被啟動時，此訊號可從基材34直接穿 過。當任何位址76(從位址A!到位址AN)為主動時，所有四 10個層設位址位置皆在同時為主動，所以當八〗在晶粒64上為 主動時，A1亦在晶粒61、62及62上為主動。 一般而言，疊層的晶粒數將對應於每晶粒對於互連使 用的側數。然而，在一晶粒的各側上可出現不只一個結合 墊環，故可以疊層及互連不只四個晶圓。如第3A圖的俯視 15圖所示，本發明的一替代性實施例之特色在於每晶粒側具 有不只一組100結合墊70，在所疊層的每晶粒90的一晶粒表 面上一般具有一組90結合墊。請瞭解，雖然此等組在第3a 圖中已經顯示為接近晶粒周邊之線性排列環的結合墊7〇， 結合整可此順應於晶粒表面的任何圖案（不論是線性或其 20他型式）’其限制條件為可隨著晶粒90以90度增量旋轉而重 覆此圖案即可。 第3B圖顯示對於一每側具有不只四組結合墊藉以容納 不只四個晶粒的疊層之晶粒的一可能針腳分配之側視圖。 顯示六個晶粒90且以從下往上的位置分別區分為編號9】、 15 200427047 92、93、94、95及96。為了利於此組態，對於具有四個獨 特墊組的晶粒組態而言，藉由改變從疊層底部算起第四與 第五晶粒之間的互連圖案來針對一不同組1〇〇的墊7〇。譬 如，可從第3B圖看出，因為在旋轉中已經使用外組1〇2的所 5有四種組態，對於晶粒95及上方者不再需要晶粒91至94所 用之互連40圖案。 請瞭解，在晶粒95及96中，外組1〇2仍然出現，但為求 清楚起見在第3B圖的側視圖中未加以顯示。墊組1〇2之間的 此第一互連40圖案可終止於第四晶粒或晶粒94，且一新圖 10案可使用在用來連接第四晶粒94及每個後續晶粒（95及96) 的墊組104之間。請瞭解，雖然未圖示，組1〇4包括足夠的 空白墊72而可以經過前四個晶粒（譬如晶粒91至叫)將第四 晶粒（譬如晶粒95及96)上方之晶粒佈設至基材34。以疊層來 設計及旋轉各晶粒，所以只有一晶粒注意到經啟動的位址 15 線。 亦w瞭解，結合墊不必順應於一種需要放置在一晶粒 表面周邊上之習知的“環，，設計。由於凸塊狀晶粒時常在一 晶粒表面的區域上具有互連件，可採用任何可佈設的結合 塾、H ’而不侷限於晶粒表面上的一特定幾何位置，其限 20制條件為當晶粒旋轉9〇度增量時予以重覆即可。這顯示於 第4圖中，第4圖為一晶粒110的俯視圖，晶粒110具有-重 復圖木的結合塾120且其未排列成一典型周邊環組態但在 旋轉90度增量時卻會重覆。 藉由包括C4球附接等已知的電性互連方法或該技術所 16 200427047 習知之其他適當方法將晶粒彼此附接。基本上，所有互連 的晶粒皆呈一體運作。對於記憶體元件而言，因為所疊層 的各額外晶圓有助於更多的記憶體，此排列可以客製記憶 體的需求，故能夠在一封裝體所使用的空間内具有特定的 5 客製程度。除了已經提及的利益之外，使用代表性實施例 時只有一個元件需要設計、製造、測試及組裝，這有可能 產生供應鏈的利益、更簡單的故障排除及良率控管。熟習 該技術者在完全瞭解上文揭示之後將可作出許多變化及修改。 L圖式簡單說明】 10 第1圖顯示一電子裝置之一系統位準的示意圖； 第2A圖顯示本發明第一實施例之橫剖視圖，其中一封 裝體包含四個相同的疊層晶粒； 第2B圖顯示根據一代表性實施例之一晶粒設計的俯視 圖； 15 第2C圖顯示根據一代表性實施例之四個疊層晶粒的立 體圖； 第2D圖顯示根據一代表性實施例之四個疊層晶粒的橫 剖視圖； 弟3A圖顯不^一用於豐層不只四個晶粒之晶粒设计的一 20 替代性實施例之俯視圖； 第3 B圖顯示一用於疊層不只四個晶粒之晶粒設計的一 替代性實施例之橫剖視圖；及 第4圖顯示一具有一替代性結合墊組態之晶粒的俯視 圖。 17 200427047 【圖式之主要元件代表符號表】 10…電子裝置 20···印刷電路板 30…封裝體 32···包封劑 34…基材 40…凸塊狀互連部 60,61，62,63,64,90,91，92,93,94, 95,96，110"*晶粒 65…轴線 70，120…結合墊 72···空白墊 74…選擇線 76，Απ，Α18…位址線 78，100···結合墊組 81，82,83,84".端面 102…外組 104…塾組 A1 - A16, Α(Ν+1 )，Α(Ν+2)…位址 /資料線 AX，A1 -AN…用於位址線76之 針腳部分 B…用於空白部72之針腳部分 S…用於選擇線74之針腳部分
18

Claims (1)

  1. 200427047 拾、申請專利範圍： 1. 一種用於電性互連複數個相同的疊層積體電路晶粒之 方法，包含下列步驟： 將一第二晶粒放置在一第一晶粒上，其中該第二晶 5 粒與该弟一晶粒相同’该弟二晶粒相對於該弟一晶粒具 有一旋轉； 使該第一晶粒上的複數個電性互連部接觸該第二 晶粒上的複數個電性互連部；及 將電性互連件形成於相鄰的疊層晶粒之間。 10 2.如申請專利範圍第1項之方法，其中該等複數個相同晶 粒包括三個或更多個相同的晶粒。 3. 如申請專利範圍第1項之方法，其中該等電性互連件為 C4凸塊。 4. 如申請專利範圍第1項之方法，其中該等電性互連件為 15 銲柱。 5. —種積體電路晶粒，包含： 一表面，其具有一積體電路；及 複數個結合墊組，其各在該表面上具有大致相同的 墊佈局，其中該等大致相同的墊佈局藉由繞著一條垂直 20 於該表面的軸線旋轉而互相相關， 其中各該等結合墊組包括一或多個對應的選擇結 合墊，該等一或多個對應的選擇結合墊係以一群組對於 該結合墊組獨特之積體電路具有一操作性關係。 6. 如申請專利範圍第5項之積體電路晶粒，其中該等結合 19 200427047 墊組藉由傳導性路徑耦合至該晶粒的一相對表面上之 符合的結合墊組。 7. 如申請專利範圍第5項之積體電路晶粒，其中各該等結 合塾組進一步包括一或多個結合塾帽，各該等一或多個 5 結合墊帽對於該不可自各其他結合墊組中的一對應結 · 合墊操作性區分之積體電路具有一操作性關係。 . 8. 如申請專利範圍第5項之積體電路晶粒，其中該群組中 各該等選擇結合墊運送一選擇訊號，且其中各該等結合 φ 墊組只將一個該等選擇結合墊從該組耦合至該積體電 10 路。 9. 如申請專利範圍第5項之積體電路晶粒，其中該等旋轉 對應於90°的整數倍數。 10. 如申請專利範圍第5項之積體電路晶粒，其中該等組的 一或多個對應結合墊運送位址訊號，且其中各該等組藉 15 由一獨特的位址範圍I馬合至該積體電路。 20
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