TW200405664A - Buffer circuit, buffer tree and semiconductor device - Google Patents

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【發明所屬之技術領域】 本發明係關於一種緩衝電路 驅動時鐘信號之緩衝器之緩衝電路丄4:積；ΪΓ於 二、【先前技術】 最近，在高速COMS電路等半導靜 高速化，時鐘週期縮短。又二崔電路’動作頻率 半導體積體電路内之時鐘作_ &飧=狁集化•高功能化， 鐘信號之轉移取樣資料之閃鎖、 ^在八備依據時 半導體積體電路，在令自丄暫，等時鐘同步電路之 路#%釦供給源彺各時鐘同步 電 手法上，如圖1 2所示，採用在時遲—致之時鐘分配 器電路（也稱為「CTS(ClockTr=ty===緩衝 路」mnoH咖配置成樹狀之時鐘樹之時 =:電晶體和_電晶體構成。在用_s反 ίΓ ΐ 衝電路之情況，在高電位側電源和低 :立側電源之間連接成串接形態之PM〇s電晶體和題⑽電晶 丑之共同連接之閘極輸入信號’自PM〇s電晶體之汲極和 NMOS電晶體之汲極之連接點輪出時鐘緩衝電路之輸出信 唬。在驅動PMOS電晶體，將high位準之輸出高速化之情 況’將PMOS電晶體之尺寸設為大，而將NM〇s電晶體之尺寸 設為小’因此，將比冷p/冷η設為大，以高速化。在此， 比ySp/ /5η係構成COMS反相器之pm〇s電晶體和NMOS電晶體 之增益係數yS之比。該石由（# ε /t〇x)(w/L)提供（但，#

200405664 五、發明說明（2) 係載子之移動率，ε係閘極絕緣獏之 絕緣膜之膜厚，W係通道寬度，L係通道長度）。可是'，甲^ =比跔/心高速化之情況’由於單元尺寸之， 電晶體之尺寸設為特別的小，往1〇“ „下降變成遲鈍。又’在藉著將_s電晶體之尺 • : : Ϊ將比点P/ ^ η設大之情況，變成將製造變動之 筮破度设為大，也令動作邊限極端惡化。 =外，在關於使動作高速化之緩衝電路之刊物上， 開平8-32Π68號公報，公開„種緩衝電路，在構造 ' PM 1 S電晶體構成之充電電路和由η ΜI S電晶體構成 ^放電電路串接，在p MIS電晶體之閘極輸入偵測輸入信 上升緣之上升緣偵測電路之輸出，在nMIS電晶體之閘 銓别=偵/則輸入化號之下降緣之下降緣偵測電路之輸出， 二入，入信號之正相閘之輸出與邱18電晶體和n MIs電晶 日=之連接點連接，pM〗s電晶體和n M丨s電晶體之一方導通 . 方不‘通，貝穿電流不流動，使得可高速動作。 、’〔刊物纪載之緩衝電路，在輸入端子和⑽丨s電晶體之 二焰^間及輸入端子和11 MI S電晶體之閘極之間都插入邊 _斗1電路，在輸出信號之上升緣及下降緣之雙方之轉移 電路。即，六^ 延遲守間里之延遲’不適合高速緩衝 在上述刊物記載之緩衝電路，例如閂鎖、暫存 電路在只使用時鐘信號之上升緣或下降 # ,、，取樣之情況，使用側之時鐘信號之邊緣也和未 使用側之邊緣一樣的令延遲。 未

第9頁 200405664 五、發明說明（3) 【發明内容】 發明要解決之課題 心 在為了調整延遲而插入時鐘路徑之緩衝電路，每一段 ^衝電路之傳播延遲時間長時，在自時鐘供給源至時鐘供 給對象為止插入了多段緩衝電路之情況，多段分量之延遲 2在係挎知供給對象之閂鎖或暫存器等時鐘同步電路之動 =序之影響變大。例如在動作頻率超過1〇〇MHz之⑶…電 圖！1所=2時鐘週期tCK變成未滿1〇nS，在時鐘樹各自如 衝器之之延遲調整用之緩衝器，設每一段之緩 花了 延遲調整用之緩衝器 序餘袼。 /、、、’"對象之閂鎖或暫存器等變成無時 於是，為了充八 閂鎖或暫存器之準備時2在接文時鐘信號之供給後動作之 調整用之緩衝電路之延‘ 0:2持時間，以保證動作，延遲 因此，本發明之主2 :間車交短較好。 用該緩衝電路之半導體積二：在於提供一種緩衝電路及使 立電路，可縮短延遲時間。 解決課題之方式 為達成上述之目 ί信號之輸入端子和輪出〇緩衝電路，具有輸入輸 心號之輸出端子，其特徵 具備第-電晶體和第曰 一電晶體，在電源電壓相異之第 第10頁 200405664 五、發明說明（4) 一電源和第二電源之間串聯，各自具有控制端子，各自依 照供給該控制端子之信號控制導通及不導通； 該第一電晶體和該第二電晶體之連接節點與該緩衝電 路之輸出端子連接； 該第一電晶體之該控制端子和該緩衝電路之輸入端子 連接； 具備控制電路，係一種控制電路，至少具備2個接受 供給該緩衝電路之輸入端子之輸入信號之輸入端子，具有 輸出供給該第二電晶體之控制端子之信號之輸出端子； 在控制上，當輸入信號為和該第二電源電壓對應之第 二邏輯位準時將第二電晶體設為不導通狀態，該輸入信號 自該第二邏輯位準切換為和該第一電源電壓對應之第一邏 輯位準後，將第二電晶體設為導通狀態，令緩衝電路之輸 出端子之輸出信號電壓轉移至該第二電源電壓側，然後， 在該輸入信號自該第一邏輯位準向該第二邏輯位準轉移之 前，將第二電晶體設為不導通狀態，該輸入信號自該第一 邏輯位準向該第二邏輯位準轉移，在該第一電晶體自不導 通狀態切換為導通時，使得該第二電晶體保持不導通狀 態。 在本發明，輸入該第一電晶體之該控制端子之該輸入 信號自該第一邏輯位準向該第二邏輯位準轉移時，在輸入 該第一電晶體之該控制端子之信號電壓和該第一電源電壓 之差電壓之大小超過該第一電晶體之臨限值電壓之大小之 情況，該第一電晶體變成導通，那時，該第二電晶體保持

第11頁 200405664 五、發明說明（5) 不導通狀態， 第一電源電壓 在 衝電路 輸出之 控制端 電路之 電路之 生將該 給該第 變成導 成該第 態之邏 產生之 在 之輸出 輯位準 器電路 在 反 端子之 之信號 及 自輸入 本發明 之輸入 輸出信 子之信 輸入端 輸出端 第二電 二電晶通，當 二邏輯 輯位準 信號。 本發明 端子連 後，自 之輸出 本發明 相器， 輸入信 邏輯電 言亥JL反 該緩衝電 側之轉移 ，該控制 端子之輪 號之邏輯 號，該邏 子之輸入 子輸出之 晶體設為 體之控制 自該緩衝 位準時， 之信號後 路之輸出 開始。 電路具備 入信號和 運算結果 輯電路在 信號係該 輸出信號 導通狀態 端子所產 電路之輪 產生將該 ’供給該 端子之輸出信號電壓向該 邏輯電路， 自該緩衝電 產生供給該 電路構造上 第一邏輯位 係該第一邏 之邏輯位準 生之信號； 出端子輸出 第二電晶體 弟一^電晶體 依照輸 路之輪 第二電當輸入 準且自 輯位準 之信號 該第二 之輪出 設為不 之控制 入該緩 出端子 晶體之 該緩衝 該緩衝 時，產 後，供 電晶體 信號變 導通狀 端子所 ，具備正反器電路，輸入端子和該緩衝電路 接’纪憶並保持該緩衝電路之輸出端子 ，出端，輸出所記憶並保持之信號；該正反 鳊子和该緩衝電路之輸出端子連接。 ’該控制電路具備： ί有：：：：子接J供給該緩衝電路之輸入 打出而子，輪出將該輸入信號反相後 ΐ電d個产輸入，子，自該2個輪入端子各 斤亚保持之將該缓衝電路之輪出 200405664 五、發明說明（6) 端子之輸出信 號，還具有輪 是該第二邏輯 5亥苐一電晶體 本發明在 控制該緩衝電 一種裝置，當 化之值時，輪 準之信號，自 說明得知，依 的達成上述之 號反相後之信 出端子，當自 位準時，向該 設為導通狀態 別的形態上， 路之活化和非 該選擇用控制 出將該第二電 由控制緩衝電 據申請專利範 目的0 號及來自該反相器之輪出^ 該2個輸入端子輸入之信繁都 第二電晶體之控制端子輪出 之邏輯位準之信號。 ' 該控制電路也可在構造上輪人 活化之選擇用控制信號，I備 信號為指示該緩衝電路之非、、舌 晶體設為不導通狀態之邏輯位 路之活化、非活化。由以下之 圍之各申請項之本發明也一樣 四、【實施方式】 發明之實施形態 以下，說明本發明之實施形態。本 其一實施形態，將M 一雷、、盾< * 一 + ^明之綾衝電路在 第一雷呢％ 、弟電源°又為同電位側電源（VDD )，將 弟一電源e又為低電位側電源（vs 、 二電源之間串聯之第一及第二電晶體:p備在弟^ 電晶體和第-雷曰_夕、查拉μ Ν Μ1 ) ’將第一 麵。第一電晶體(ΡΜ1)之控 端子 子(IN)連接，當輸入該輸入端子(ΙΝ)之入端 悲，為和第二電源電壓（vss)對應之 ^二為不導通狀 被設為導通狀態。第一電晶體(PM1)t 準(low)時 牡叛入其控制端子之

第13頁 200405664 五、發明說明（7) Γιϋ壓第一電源電壓(VDD)之差電壓之大] (=|VIN — VDD|)超過楚 ^ _ 人小 !Vtp 輸出信號電壓轉移至第二二路之輸出端子（〇υτ)之 本發明之主要i:::;:壓⑽)側。 供給缓衝電路之輪人端子π ^ Ί &制電路’在控制上當 變為第二邏輯位準輸入信號自第-邏輯位準 千吋，在控制端子接受該輸入护哚 干 t (PMl) , ^ ^ ^ g ^ ^ - 電晶體（ΝΜ1)保持不導通狀態。 便侍弟二 更°^、、·田。兒明之’本控制電路係接受輸入緩衝電肽 入端子。Ν)之輸入信號後，輸出供給第二電晶：電，之輸 ，制端广之信號之控制電路，#輸人信號為第二 之 ，設為不導通狀態之邏輯位準之信號第;電晶體 第-邏輯位準（high)時將第二電晶體⑽）設=為 態，令緩衝電路之輪出端子（ουτ)之電壓轉移至 ^ 電壓（VSS)側，然後，在輸入信號自第一邏輯位源 邏輯位準轉移之前，供給第二電晶體（ΝΜ1)將 二 (ΝΜ1)設為不導通狀態之信號。 一電日日體 在這種構造之本發明之實施形態，供給緩衝電路之 入端子（IN)之輸入信號電壓（VIN)自第一電源電壓（v]): 移，變成VDD —丨Vtp丨以下，在第一電晶體（ρΜ1 )自不導、雨 狀態切換為導通之時刻，第二電晶體（NM1)保持不導通狀^ 態，在第一電晶體（PM1)導通之時刻，自第一電源（VDD)往

200405664 五、發明說明（8) 弟一電源（VSS)之貫穿電流（sh〇rt-cut current)也完全不 流動。而，在此狀態，利用第一電晶體（PM1 )之汲極電流 對輸出端子（0 U T )開始充電。因而，可比由第一電晶體 (PM1)和第二電晶體（NM1 )構成之一般之c〇MS反相器構造之 緩衝電路更縮短自輸入信號之下降緣（自high位準往1〇w位 準之轉移）至緩衝電路之輸出信號之上升緣（自1 〇w位準往 h i gh位準之轉移）為止之傳播延遲時間。 又，在本實施形態，在自緩衝電路之輸入端子（〗N )看 之輸入負載（閘極電容）上，實質上只看到第一電晶體 (PM1)之控制端子之輸入負載（閘極電容）。即，在產生控 制第二電晶體（NM1 )之導通、不導通之信號之控制電路， 接受輸入鍰衝電路之輸入端子（IN)之輸入信號之電路（例 如圖1之反相器I NV 1)之輸入負載（閘極電容）遠比第一電晶 體（PM 1 )之控制端子之輸入負載小。因而，也縮短作用於 緩衝電路之輸入端子（I N )之輸入信號之下降時間，結果， 有助於緩衝電路之傳播延遲時間tpLH之高速化。… 一般在驅動重負載之緩衝電路，因將其電流驅動能力 設為大，將輸出電晶體之閘極寬（w)設為大，因而，緩衝 電路之輸入負載（閘極電容）變大。如一般之c〇MS反相哭 般，在將PM0S電晶體和NM0S電晶體之閘極與緩衝電路Z輸 入端子（I N)共同連接之情況，自輸入端子（丨N)看，2個電^ 晶體之閘極電容並聯，其輸入負載電容變成接每 態之情況之2倍。 +員$也形 在本實施形態，第二電晶體（NM1)在來自緩衝電路之

200405664 五、發明說明（9) 輸im)之輸人信號=二邏輯 =準(high)之時到變成導通。緩衝電路之輸入端子 號為第二邏輯位準時’第—電晶體⑽）係 =='.，輪入信號自第二邏輯位準(low)轉移為第一邏 莫、時，延遲控制第二電晶體（nmi)之導通、不 電路之延遲時間後’供給第二電晶_)之 Ϊ Ϊ0ΐ弟一邏輯位準（high)，.第二電晶體（NMU變成導 I。此％，自緩衝電路之輸入端子（Ιί〇供給第一 (ΡΜ1)之控制端子第一邏輯位準（high)，將 曰曰一 (PM1 )設為不導通狀態，因自一 v ’日日一 (VSS) ^ ^ ^ ^ 乐電源（VDD)往第二電源 貝牙電 不流動，可降低耗電力 晶體(，）變成導通之情況，因貫穿】力父在第二電 緩衝電，輸出端子之輸出信號之牙下= 輸入信號：邏：：;(=)衝主電广 之上升轉移之緩衝電路之輸 羊（hgh) 準（high)變為第二邏輯 ^子（GUT)之自第—邏輯位 如上述之tpLtK至和輸人信號之延遲時間tpLH， 之輸出端子（OUT )之信號之= 轉移對應之緩衝電路 所示，未進行利用轉移開移為止之傳播延遲時間） 輸入信號通過控制電路之二縮短化。即，延遲 輸出端子（0 U T)之信號之自遲守間7吏，進行緩衝電路之 輯位準（low)之下降。4 —邏輯位準⑴gh)往第二邏 輸入緩衝電路之輪入# 2 , τ ΛΤ、 入鳊子（IN)之輸入信號自第二邏輯 第16頁 200405664 五、發明說明（ίο) 位準（low)轉移為第一邏 (PM1)切換為不導通，第二、f (hlSh)時，第一電晶體 遲時間後一度變成導通，—電晶體（NM1)延遲控制電路之延 第一電源電壓（VDD)設為和將輪出端子（0UT)之信號電壓自 邏輯位準。然後，供第二電源電壓（VSS)對應之第二 邏輯位準（low)，第一 °笛—一電晶體（ΝΜ1)之控制端子第二 路由輸入端端子（〇υτ)連接之正反器電 INV3).^，^ ^ I ^ ^ ^(ΟΠΤ) ^ , 古阳浐业能 > 〆 ^翰出&子（out)之邏輯位準，將 = 出端子（0UT)設為正反器之輸 之輸入端子γΙνπ 3)輸出之邏輯位準。即，輸入緩衝電路 第二邏輯位準2之，入信號1第二邏輯位準（low)轉移為 : 準（hlgh)時，第二電晶體（NM1) —度變成導通 1，在輸入信號自第一邏輯位準（high)變為第二邏輯位準 0W之^途中，將第二電晶體（NM丨）設為不導通狀態，也經 由正反=之輸出段之反相器（INV3)之輸出端子將緩衝電路 之輸出纟*子（OUT)之電壓提升或拉低至本來之邏輯位準為 止L即i在本實施形態，將緩衝電路之輸出端子保持在高 阻抗狀態，其輸出電壓也止於第一邏輯位準（high : V0H) 和第二邏輯位準（low :V0L)之間之中間電壓，或者避免設 為和本來之邏輯位準不同之邏輯位準。 在本發明之別的實施形態上，在上述之一實施形態之

第17頁 200405664 五、發明說明（11) $ : : ::第-電源設為低電位侧電源(VSS)，將第_ = =(準此，採用將和第-電「尿· 施形態ί置換為high之構造也可。在本別的實 聯之2個f a於在第一電源（VSS)和第二電源（VDD)之間串 =及Λ ΓΡΜ1 'NM1)，在構造上將在控制電路進7 自供給緩衝iC!!:严晶體置換為電晶體(pmi)， 衝電路iIN)m信號之上升緣至緩 緩：電路化。#，在本別的實施形態，將控制端子和 之上述之實曰曰:體設為圖5之PM1，和參照圖1所說明 別的實施=形“互換°以下，參照圖5說明本發明之 之d備it電源（vss)和第二電源（)之間串聯 晶體之連以：ΪΝΜ1、ΡΜ1)，將第一電晶體和第二電 晶體⑽υ之控帝ΓΛΛ電路之輸出端子（_，第一電 第-電晶體(ΝΜ1)在輸入？之輸入端子(ΙΝ)連接。 一電源電壓（VSS)之差電舞二η二之信號電壓（VIN)和第 之臨限值（Vtrn夕Ϊ VSS超過第一電晶體（NM1) (OUT)轉移至第^况變成導通，令緩衝電路之輸出端子 t„Λ ^ ^ ^ 罟特欲之一為具有控制電路，在控制上在

200405664 五、發明說明（12) 第一電晶體（NM1 )自不導通狀態切換為導通之時刻使得第 二電晶體（Ρ Μ 1 )保持不導通狀態。 本控制電路係接受輸入緩衝電路之輸入端子（I Ν )之輪 入信號後，輪出供給第二電晶體（ΡΜ1)之控制端子之信號 之控制電路，當輸入信號為和第二電源電壓（VDD)對應之 第二邏輯位準（high)時，供給第二電晶體（PM1)之控制端 子將第二電晶體（PM1)設為不導通狀態之信號，當輸入信 號為和第一電源電壓（VSS)對應之第一邏輯位準（1〇w)時將 第一電阳體（PM1)設為導通狀態，令緩衝電路之輸出端子 (OUT)之電壓轉移至第二電源電壓（VDD)側後，設定供給第 二電晶體（PM1)之控制端子之信號，使得令第二電晶體 (PM1 )不導通。 在這種構造之本發明之別的實施形態，在輸入緩衝電 路之輪入端子（IN)之輸入信號自第一邏輯位準（1〇w)轉移 為第二邏輯位準（high)，第一電晶體（NM1)自不導通切換 為導通之時刻，第二電晶體（PM1)保持不導通狀態，在第 一電晶體（NM 1 )變成導通之時刻’自電源（）往電源 (vss)之貫穿電流也完全不流動，因輸出端子（〇υτ)經由導 通狀態之第一電晶體（ΝΜ1)放電，縮短自輸入 上 緣（往high位準之轉移）至緩衝電路之輪出信號°之%降緣 (往low位準之轉移）為止之傳播延遲時間tpLH。 又，在本別的實施形態，在自輸入端子側看之輸入負 載上，因只看到第一電晶體（NM1 )之控制端子之輸入負載 (閘極電容負載），緩衝電路之輸入端子（IN)之輸入信號之

200405664 五、發明說明（13) 下降時間也縮短，矿助於緩衝電路之傳播 :速二匕。在本實施形態’第二電晶體伽)在來自緩；電-^ J輸入端子（IN)之輸入信號自第二邏輯位準（high)轉移 為苐一邏輯位準（low)之時刻變成導通。來自緩衝電路之 輸入端子（IN)之輸入信號為第二邏輯位準（h h 一 電晶體（NM1 )係導通狀態，輪入信號自第二邏輯位 轉移為[邏輯位準（low)日夺，延遲控制第二電晶 ()之導通、不導通之控制電路之延遲給 ==體Γ1)之控制端子第一邏輯位準(_，第二電 曰曰體（PM1)變成導通。此時，自緩衝電路之輸入 =給=-電晶體()之控制端子第— ===為”，狀態，因而第=電晶體_ = =力自電_)往電源(之貫穿 在本別的實施形態，對於供給緩衝電路之於入減手 (IN)之輸入信號之自第二邏輯位準（h 别 體)變成導通，緩衝電路之輸出端子（2 γ γ 一邏輯位準now)轉移為第二邏輯位準（high)。 自第二邏輯位準（high)轉移為第一邏 ° 1 一電晶體（NM1)變成不導通，黛—φ曰 丰（low)日守’第 將輸出端子⑺二ΐ : t 電晶體(PM1)變成導通， ί(’Λ輸:，：第一邏輯位準(㈣㈡ 準（hlgh)之月’自控制電路供給第二電晶體（ΡΜ1)之控制

第20頁 200405664 五、發明說明（14) 端二邏輯位準（high)，第一、第二電晶體（籠〗、pMi) 不Π狀態：緩衝電路之輸出端子(ουτ)變成高阻 二雷日守，和緩衝電路之輪出端子（0ϋτ)連接之正反 端子和輸出端子相連接之反相器INV2、 @保持並輸出緩衝電路之輸出端子變成高阻抗狀態 二财之緩衝電路之輸出端子之邏輯位準，利用正反器之輸 1 4 益1NV3之輸出）將高阻抗狀態之缓衝電路之輸出端 子5又為和緩衝電路本來應輸出之邏輯位準對應之電壓。 ”在本發明之別的實施形態，控制電路具備反相器 L iί反相器（iNV1)具有輸入端子，接收供給緩衝電 ¥ί知"Γ之輸人信號；及輸出端子’輸出將該輸入信 ΐ欠之信號；還具備邏輯電路（N0R3),自3個輸入端 輸入構成正反器電路之反相器（INV2)之輸出、反相 益（INV1 )之輸出以及控制緩衝電路之活化和非活化之 :^ ^ t 5虎或其反相信號’將該選擇用控制信號設為指示 路之活化之值’當自該3個輸入端子輪入之信號 Ρ疋^弟—邏輯位準時，自輸出端子向該第二電晶體之 =端子輸出將該第二電晶體（ΝΜ1 )設為導通狀態之邏輯二 準之信號；當該選擇用控制信號指示該緩衝電路之非、、舌 時，不管其他2個輸入信號之值，自輸出端子向該第二< 第二電晶體設為不導通狀態—之邏 彳°唬右依據這種構造之本發明，可在保接h · 位準輸出之高速性下控制時鐘信號之供給•停止。此 在本餐明，當然也可採用組合了上述之各實施形態之緩衝 第21頁 200405664 五、發明說明（15) 電路之構造。 實施例 為了更样細說明上述之本終明之每 說明本發明之者4之奉心月之只施形態，參照圖面 電路之構、Γ 1係表示本發明之實施例1之緩衝

製程構成"Γ ; 。1照圖1，本實施例之緩衝電路利用C0MS 浐手Οϊίτ畝，糸接受供給輸入端子1Ν之輸入信號後，自輸出 :，且借將該輸入信號反相後之信號之反相緩衝電 極和=道M〇s電晶體（稱為「PM0S電晶體」）ΡΜ1，源 [同’立側電源VDD連接；及Ν通道M0S電晶體（稱為 =os電晶體」）NM1，源極和低電位側電源vss連接%將 電晶體PM1之汲極和龍0S電晶體NM1之汲極之連接節點 设為緩衝電路之輸出端子〇 U 丁。 PM0S電晶體PM1之閘極和緩衝電路之輸入端子in連 接/供給輸入端子IN之輸入信號為high(高）位準時，設為 不導通狀態，輸入信號電壓下降，自電源電壓VDD減去臨 限值電壓之絕對值|Vtp丨變成VDD_|Vtp丨以下時變成導 通’自電源VDD將輸出端子out充電，令轉移至電源電壓 VDD側。即’輸出信號自1 〇w位準上升至匕igh位準。 在緩衝電路之輸入端子IN和關〇3電晶體NM1之閘極之 間插入反相器IN V1和自一個輸入端子輸入反相器丨N v丨之輸 出之反或電路N0R1，這些構成產生供給NM〇s電晶體Νίπ之 閘極之信號後輸出之控制電路。 本控制電路當輸入端子I N之輸入信號為1 ow (低）位準

第22頁 200405664 五、發明說明（16) 時，將NM0S電晶體NM1設為不導通狀態，在輸入信號轉移 至h i g h位準之情況’將Ν Μ 0 S電晶體Ν Μ1設為導通狀態，將 輸出^子OUT之電荷向VSS側放電，令輸出端子qut之電壓 轉移至電源電壓VSS側，然後，在輸入信號ghigh位準往 low位準之下降轉移前之時刻，藉著將隨⑽電晶體NM1之閘 極設為low位準，輸入信號自high轉移為1〇w，在pM〇s電晶 體Ρ Μ1自不導通狀悲切換為導通之時刻，n μ 〇 §電晶體n μ 1保 持不導通狀態。 因而，在本實施例，依據輸入信號之下降轉移，pM〇s 電晶體PM1自不導通狀態切換為導通狀態時，自電源VDD往 電源VSS側之貫穿電流不流動。 參,¾圖1 ’ P Μ 0 S電晶體Ρ Μ1之汲極和隨〇 s電晶體龍1之 汲極之連接點與緩衝電路之輸出端子OUT連接，而且和反 相器INV2之輸入端子及反相器INV3之輸出端子連接，反相 器INV2之輸出端子和反相器INV3之輸入端子連接，反相器 INV2和INV3構成正反器，記憶並保持緩衝電路之輸出端子 OUT之邏輯值。 而輸入端子和輸入端子IN連接之反相器INV1i輸出端 子及反相器INV 2之輸出端子和2輪入之反或電路⑽以之輸 入端子連接，反或電路N0R1之輸出端子和NM〇s電晶體M1 之閘極連接。 圖2係用以說明本發明之實施例丨之動作之波形圖。參 照圖2，在輸入端子IN之輸入信號電壓viN變成vdd — | Vtp 丨（但，Vtp係PM0S電晶體PM1之臨限值電壓）以下之時刻

第23頁 200405664 五、發明說明（17) (tO) ’輸出端子OUT之輸出信號電壓ν〇υτ上升。 而’在由在電源VDD和VSS之間串聯、在閘極共同的輸 入輸入信號、汲極之間之連接點和輸出端子連接之PM〇s電 晶體和NM0S電晶體構成之C0MS反相器（比較例），輸入信號 電壓VIN轉移至VDD — |Vtp丨以下時，pM〇s電晶體變成導 通’那時NM0S電晶體也導通，貫穿電流自電源VDD經由導 通狀態之PM0S電晶體和NM0S電晶體流向電源”8。NM0S電 晶體當輸入信號電塵小於Vtn(但，vtn係NM0S電晶體之臨 限值電壓）時變成不導通’貫穿電流在輸入信號電壓位於 VDD —丨Vtp丨和Vtn之間之期間自電源VDD流向vss。即，在 在C0MS反相器之輸入信號自high向l〇w轉移時，其開始上 升時間如圖2之虛線（比較例）所示，比本發明之實施例延 遲。 _於疋，本發明使自輸入仏號之自high向low之轉移至 輸出信號之自low向high之傳播延遲時間tpLH比⑶⑽反相 器高速化。 在C0MS反相器，需要驅動pm〇s電晶體和關〇5電晶體之 閘極之負載電容之並聯電容。而，在本發明，在自輸入端 子IN看到之閘極負載上，只有緩衝電路之pM〇s電晶體之閘 極之電容。即，反相器INV1只要係用以產生輸入N〇R1之传 號的即可，因不是如PM0S電晶體PM1、隨〇s電晶體.丨般焉= 動時鐘信號配線等負載，反相器^¥1元件之尺寸可ΛΡΜ〇δ 電晶體ΡΜ1的小，因而，在自輸入端子ΙΝ看到之閘極負载 上，只有緩衝電路之PM0S電晶體之閘極之電容，有助於輸

200405664 五、發明說明（18) 入信號之轉移之高速化。 =3係在模式上表示對本發明之實施例】之緩衝電路之 ^入端子（IN)之輸入信號和來自輪出端子（〇υτ )之輸出信 例；時序圖。如圖3所示，在本實施例，自供給緩 2路之輸人端子（IN)之輸人信號之下降緣至緩衝電路之 兩端子（OUT)之輸出信號之上升緣為止之傳播延遲時間 tpLH比-般之⑽s反相器的縮短。在本實施例，自輸入信 |Γ 一 ΐ升緣至輸出仏號之下降緣為止之傳播延遲時間tpLH :般之C0MS反相器的延遲了例如圖」之反相謂^、反 或黾路]\[〇81之延遲時間量。 圖4係用以說明圖1所示之本發明之實施例丨之緩衝電 動作之時序圖。在圖4，IN係圖1之輸入端子，A係 j〇S電晶體PM1之閘極，B係反相·ΙΝνι之輸出（N〇R1之第 一輸入），C係NM0S電晶體關1之間極，wpmos電晶體pM1 之=極和NM0S電晶體NM1之汲極之連接點，E係反相器^” 之用出（NOR 1之第二輸入）之節點之信號波形。 輸入信號IN上升時（圖4之時刻Tfl)，節點B延遲反相器 INV1之延遲時間量後下降至1〇w位準，此時，因節點1)係 high位準，節點E係1〇w位準，係反或電路n〇ri之輸出之節 自1 ow位準往hi gh位準轉移。收到節點c之上升緣，將 筇點c之電壓作為閘極電壓輸入之NM〇s 狀態切換為導通，將節點0之電荷向vss側放電，節二 =至low位準。NM0S電晶體NM1自不導通狀態切換為導通 卞h i gh位準作用於ρμ〇 s電晶體ρμ 1之閘極（節點a )，將

第25頁 200405664 五、發明說明（19) PM0S電晶體PM1設為不導通狀態，自電源VDD往電源vss之 貫穿電流不流動。 節點D轉移至low位準後，係反相器INV2之輸出節點之 節點E轉移至h i gh位準，收到該轉移後，係反或電路nor 1 之輸出之節點C變成low位準。

節點C轉移至1 ow位準後，將節點C之電壓作為閘極電 壓輸入之NM0S電晶體NM1變成不導通。此外，在此期間也 將輸入信號設為high位準，將PM0S電晶體PM1設為不導通 狀態。在輸入信號IN自high往low位準轉移為止將PM0S電 晶體PM 1設為不導通狀態，在圖4之以Τοίί表示之期間（自節 點C之下降緣至輸入信號I Ν之下降緣為止之期間），將緩衝 電路之輸出端子OUT設為高阻抗狀態。 由反相器I Ν V 2和I Ν V 3構成之正反器記憶並保持節點d 之邏輯值（變成高阻抗狀態之前之邏輯值），在緩衝電路之 輸出端子0 U T為高阻抗狀態之期間（TQf f )，其輸出端子被設 為1 ow位準之反相器I NV3將緩衝電路之輸出端子out放電， 使得將緩衝電路之輸出端子OUT設為low位準。反相器INV3 由C0MS反相器構成，但是將其NM0S電晶體之尺寸設為比構 成缓衝電路之NM0S電晶體NM1的小較好。在緩衝電路之 PM0S電晶體PM1和NM0S電晶體NM1都變成不導通之期間（T〇ff )，輸出端子（OUT)之輸出信號電壓係low位準（v〇L以下或 其附近），但是在尚未達到電源電壓VSS之情況，輸出low 位準之反相器INV3使輸出端子（OUT)之輸出信號電壓下降 至電源電壓VSS側。

第26頁 200405664 發明說明（20) 在圖4之時刻TA輸入信號I N下降時，如參照圖2等之說 明所示，利用自不導通狀態切換為導通之pM〇s電晶體 PM1，自電源VDD開始將輸出端子out (節點D)充電，馬上輸 出端子OUT(節點D)往high位準之上升轉移開始。此時，節 點E變成l〇w位準，將節點b設為high位準，係反或電路 N0R1之輸出之節點c依然是i〇w位準，即，將NM〇s電晶體 NM1設為不導通狀態。 _ 此外，在圖4，在時刻TG和乃之間，以TA表示輸入緩衝 電路之輸入端子（I N)之時鐘信號之自high位準往1〇w位準 之下降之轉移時刻，為了簡化，將輸入緩衝電路之輸入端 子（IN)之時鐘信號之作用比設為1 :丨（5〇%)，但是在本實 施例’時鐘信號之作用比不是1 : 1當然也可。在圖4，= 時刻TQ至之期間為一個時鐘週期（tCJQ。

其次，說明本發明之實施例2。圖5係表示本發明之每 ，例2之構造圖。參照圖5，本實施例係將輸入閘極之信^ 受到控制之電晶體之極性和實施例丨的互換的。在本實施儿 例，在構造上在NM0S電晶體ΝΜ1之閘極直接輸入輸入端子 IN之輸入信號，在PM0S電晶體pM1之閘極輸入由反相器 INV1、反及電路NAND1構成之控制電路之輸出信號。在實 施例1，令縮短對於輸入信號之下降緣之緩衝電路之輸^ 信號之上升緣之傳播延遲時間，但是在本實施例，如圖6 所不，令縮短對於輸入信號之上升緣之緩衝電路之輸出信 號之下降緣之傳播延遲時間tpHL。 " 更洋、、’田u兒明之，參如圖5，本實施例之緩衝電路具備

200405664 五、發明說明（21) Ρ Μ 0 S電晶體ρ μ 1 ’源極和高電位相】雷 曰曰體NM1，源極和低電位側電源vss連接；將”⑽ PM1之汲極和NM0S電晶體NM1之、» 日曰一 =T= L，_s電晶體NM1之開極和緩衝電路之輸 ▲广：IN連接，輸入信號為1〇w位準肖，設為不導通狀 輸入信號電壓上升，超過NM〇s電晶體題〗之臨限值電 Mtn時變成導通，將緩衝電路之輪出端子_放電 移至電源電壓VSS側。 在緩衝電路之輸入端子IN *PM0S電晶體PM1之閘極之 間插入由反相- INV1和反及電路NAND1構成之電路，構成 控制供給PM0S電晶體PM1之閘極之信號之時序之控制電 路0 本控制電路當輸入端子]^之輸入信號為high位準時， 將PM0S電晶體PM1設為不導通狀態，在輸入信號轉移至i〇w 位準之情況，將PM0S電晶體PM1設為導通狀態，將輸出端 子OUT充電至VDD側，設為high位準，然後，藉著將PM〇s電 晶體PM1之閘極設為high位準，輪入信號自1〇w往Mgh轉 移’在NM0S電晶體NM1自不導通切換為導通之時刻，pM〇s 電晶體PM1保持不導通狀態。因而，NM〇s電晶體NM1變成導 通狀態時，自電源VDD經由PM0S電晶體PM1、NM0S電晶體 NM1流入電源VSS側之貫穿電流不流動。 參照圖5，在PM0S電晶體PM1和NM0S電晶體NM1之汲極 之連接點具備由輸入和輸出相連接之反相器丨N v 2、丨N v 3構 成之正反器，以輸入端子IN為輸入之反相器]^¥1之輸出及

第28頁 200405664 五、發明說明（22) 反相器INV 2之輸出端子和2輸入之反及電路n AND 1之輸入端 子連接，反及電路NAND1之輸出端子和PM0S電晶體PM1之閘 極連接。 圖7係用以說明圖5所示之本發明之實施例2之動作之 圖。在圖7，IN係圖5之輸入端子，A係NM0S電晶體NM1之閘 極，B係反相器INV1之輸出（NAND1之第一輸入），C係PM0S 電晶體PM1之閘極，D係PM0S電晶體PM1之汲極和NM0S電晶 體麗1之汲極之連接點，E係反相器I NV2之輸出（NAND1之第 二輸入）之節點之信號波形。

在圖7之時刻TQ，輸入信號之上升緣時，nm〇S電晶體 Njl變成導通，將輸出端子〇υτ(節點D)設為1〇w位準。此 時’將反相器INV2之輸出節點e設為high位準。

在日^刻TQ和之間之時刻τΑ，在供給缓衝電路之輸入端 子（IN)之輸入信號之下降緣時，反相器INV1之輸出自1〇ν 位，變成high位準，因反及電路NAND1之2輸入（節點b、E) 都變成hlgh位準，係反及電路NANDI之輸出之節點C轉移至 low^位準’將pM〇s電晶體設為導通，輸出端子⑽τ(節點 D)設jhigh位準。由於輸出端子〇υτ轉移至high位準，係 ^，裔1NV2之輸出之節點E轉移至low位準。接受節點B之 4吕说電壓（high位準）和節點e之信號電壓（low位準）後，反 =電路NAND1令係其輪出之節點。轉移至high位準，閘極被 :為high位準之PM〇s電晶體pM]L變成不導通狀態。此時， 因輸入信號IN係l〇w位準，PM〇s電晶體pM]L和關⑽電晶體 NM1都變成不導通。

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由反相器INV2和JNV3構成之正反器記憶並保持節點]) 之邏輯值（變成高阻抗狀態之前之邏輯值），在緩衝電路之 輸出端子GUT為高阻抗狀態之期間（τ。”）之間，其輸出端子 被設為higj位準之反相器INV3將緩衝電路之輸出端子〇υτ 充電，使知设為high位準。反相器INV3 *c〇MS反相器構 成，但是將其PM0S電晶體之尺寸設為比構成緩衝電路之 PM0S電晶體PM1的小（電流驅動能力小）。 在緩衝電路之PM0S電晶體PM1和關⑽電晶體NM1都變成 不#導通之期間（圖7之T〇ff)，輸出端子（〇υτ)之輸出信號電壓 (節點D之電壓）係high位準（V0H以上；V〇H係輸出電壓 HIGH)，但是在尚未達到電源電壓VDD之情況，利用輸出 high位準之反相器INV3使輸出端子（〇υτ)之輸出信號電壓 上升至電源電壓VDD侧。 在圖7之時刻Τ!，輸入信號in轉移至high位準時，NM0S 電晶體NM1變成導通，那時，因PM〇s電晶體pM1係在豆閘極 受到high位準作用之狀態，被設為不導通狀態，馬1將輸 出端子OUT設為1 ow位準。此外，在圖7，為了簡化，將輸 入緩衝電路之輸入端子（I N)之時鐘信號之作用比設為j : 1 ( 5 0 % )，但是在本實施例，時鐘信號之作用比不是^ : ^當 然也可。 其次，說明本發明之實施例3。圖8係表示本發明之實 施例3之構造圖。如圖8所示，本實施例之緩衝器係將反相 緩衝電路10A和反相緩衝電路10B連接成串接形態的，在功 能上作為正相緩衝器。

第30頁 200405664 五、發明說明（24) 反相缓衝電路1 0 A之構造和參照圖1所說明之實施例J 之緩衝電路一樣，縮短自輸入端子ΓΝ之輸入信號之上升緣 至輸出信號之下降緣為止之延遲時間。反相緩衝電路1 〇 B 之構造和參照圖5所說明之實施例2之緩衝電路一樣，縮短 自反相緩衝電路10A之輸出信號之上升緣至輸出端子⑽丁之 輸出信號之下降緣為止之延遲時間。 利用這種構造，縮短自輸入端子IN之輸入信號之下降 緣至輸出端子OUT之輸出信號之下降緣為止之延遲時間。

在本實施例之一變形例上，在將反相緩衝電路1 〇 B設 為前段，在反相緩衝電路1 〇 B之後段配置反相緩衝電路1 〇 A 之情況，在反相緩衝電路1 〇 B，縮短自輸入端子I N之輸入 4吕號之上升緣至輸出信號之下降緣為止之傳播延遲時間， 在反相緩衝電路1 〇 A縮短自反相緩衝電路1 ο B之輸出信號之 下降緣至輸出端子OUT之輸出信號之上升緣為止之傳播延 遲時間。利用這種構造，在串接之緩衝電路，縮短自輸入 端子IN之輸入信號之上升緣至輸出端子〇υτ之輸出信號之 上升緣為止之傳播延遲時間。

其次，說明本發明之實施例4。圖9係表示本發明之實 =例4之構造圖。在圖丨及圖5所示之實施例之構造，藉著、 =置在PM0S電晶體和NM0S電晶體都變成不導通之期間τ。“將 緩衝電路之輸出端子OUT設為係輸出端子〇ϋτ之正前之邏輯 位準之low位準或high位準之正反器（INV2、INV3)，當緩 ^電路之輸出端子OUT變成高阻抗狀態時，控制成輸出端 子OUT變成正常之邏輯位準。可是，例如在圖4之時序圖，

第31頁 200405664 五、發明說明（25) 在緩衝電路之輸出端子OUT係高阻抗狀態之期間T。”比較短 之情況丄省略圖1、圖5等所示之由反相器INV2、INV3構成 ^正反器_ \也可具有某種程度之本發明之作用效果。即， 右T。”係短％間，緩衝電路之輪出端子⑽τ交給下一段之電 路錯决之邏輯位準之可能性小。在此情況，參照圖9， PM0S電曰曰體PM1之閘極和輸入端子IN連接，在NM〇s電晶體 NM1之閘極連接以給入认 M輸入輸入端子I N之輸入信號後反相輸出 之反相器INV1之輪^ ^ ^ τ 叛1出及輸入輸入端子IN之輸入信號令延遲 4剧之延遲電路1〇〇之輸出為輸入之反或電路N0R1之輸 出端子。 白h· t ft施例’在緩衝電路之輸入端子1N之輸入信號之 立在1〇W位準之下降緣時緩衝電路之輸出端子0ϋτ 士 : ^之自1 〇W位準往hi gh位準之上升轉移時和圖3所示之 時序波形一樣。 圖10係表示本發明之實施例4之動作例之時序圖。在 > t 2 二在輸入端子IN之輸入信號之自low位準往high 於 2 ^ /接文該輪入信號之轉移，係反相器I NV1之 ^…:彳點變成low位準。此時，因延遲電路1〇〇之輸出 二〇W位、準（未向節點E輸出high位準之信號），輸入 :: ㈣位準之反或電路N0R1接受節點B之往low位準之 h · h # : ΐ八輸出之節點c變化至hi gh位準。節點C變成 g ' J NM〇S電晶體NM1變成導通，輸出端子OUT轉移 至1 ow位準。 輸入來自輸入纟而子”之輸入信號之延遲電路100令該

第32頁 200405664 五、發明說明（26) '一"" -- 輸入信號之上升緣延遲時間tdl後，向係延遲電路1〇〇之輸 出端子之節點E輸出令延遲後之信號，接受節點E之自 ，準往high位準之上升轉移，反或電路N〇R1令係其輪出^ 即點C自high位準變化至l〇w位準。結果，NM〇s電晶體nmi 變成不導通。此時，輸入端子IN之信號係…帥位準，pM〇s 電晶體PM1和NM0S電晶體NM1都變成不導通狀態（參照圖J 〇 之期間Toff)。 …、、、 接著，在圖1 0之時刻TA，輸入信號I N自h i gh位準轉移 至low位準，PM0S電晶體PM1變成導通狀態，輸出端子〇ϋτ 轉移至high位準。糟著調整延遲電路1〇〇之延遲時間，將 期間T。”設為短時間，當輸出端子0UT長時間變成高阻抗狀 恶時’不用預先設為正前之邏輯值之電路。此外，在本實 施例4，如上述之實施例1、2般在緩衝電路之輸出端子0ϋτ 連接由2個反相器（INV2、INV3)構成之正反器當然也可。 此外，在圖10，在時刻^和乃之間，以ΤΑ表示輸入緩衝電路 之輸入端子（IN)之時鐘信號之自high位準往i〇w位準之下 降之轉移時刻，為了簡化，將輸入緩衝電路之輸入端子 (I N)之日寸鐘彳5號之作用比設為1 : 1 ( 5 〇 % )，但是在本實施 例，時鐘信號之作用比不是1 : 1當然也可。 在圖9 ’延遲電路100例如用如圖11所示之同步延遲迴 路（DLL : Delay Locked Loop)構成也可。即，具備延遲電 路1 0 1，輸入輸入信號，延遲後輸出，使延遲時間可變； 及延遲複製電路103，輸入延遲電路1〇1之輸出後令延遲既 定之延遲時間；以及相位偵測電路1 〇 2，比較延遲複製電

第33頁 200405664 五、發明說明（27) 路1 0 3之輸出和輸入信號之相位；依照相位偵測電路1 〇 2之 伯測結果可變的設定延遲電路1 0 1之延遲時間。 /用延遲電路1 〇丨延遲某時鐘週期之輸入信號之上升緣 tdl後’用延遲複製電路103延遲延遲時間td2，在相位偵 測電路102調整延遲電路1〇1之延遲時間，使得下一週期之 信號之上升緣和延遲複製電路1 0 3之輸出信號之相位一 致0 在。輸入輪入端子IN之信號（時鐘信號）為週期Tck之作 用=50%之時鐘信號之情況，將延遲複製電路1〇3之延遲時 間設為td2時，將延遲電路1〇1之延遲時間tdl設為tdl = t(：K -td2，將不導通期間τ。"設gT^ = td2 — tCK/2。藉著依昭 不導通期間Toif之典型值設定延遲複製電路之延遲時間 對於輸入端子in之下降緣，提前期間τ。”量，設節點c 為〇w位準，依據PM〇s電晶體pM1依據輸入端子^之下降緣 變成導通時，將NM〇S電晶體NM1設為不導通。 此外，在本實施例，延遲電路1〇〇未限定為DU電路。 用同步型延遲電路構成，具備時鐘傳播方向彼此 弟…第二延遲電路串’在構造上時鐘脈衝在第-i遲電路串行進，依據下一時鐘脈衝在第一延遲電路 =衝經由，電路傳至第二延遲電路串，❹第一延 遲電路串反向在第二延遲電路串傳送。 將本發明之緩衝電路作為眭妒p t Μ Ψ ^ ^ Λ /給邗為日守釦樹緩衝器裝入半導體積 =之情況，例：採用圖12所示之構造。正反 m2在構造上使用時鐘信號之上升緣將資料取樣，在時鐘

200405664 五、發明說明（28) 樹插入4段反相器之情況，INV101、INV103〜INV105由圖5 所示之反相缓衝器構成，INVI 02、I NVI 06〜INV1 1 7由圖1所 示之反相緩衝器構成。 其次，說明使用本發明之實施例之緩衝電路之時鐘樹 緩衝器之性能和以往之使用C0MS反相器之時鐘樹緩衝器之 性能後評價之一例。圖1 4係在比較例上表示在圖1 2之2段 反相器INV101、反相器INV102使用由一般之C0MS反相器構 成之反相缓衝器之情況之暫態分析（transient analysis) 之模擬結果之輸入波形I N1和輸出波形D0UT1之圖。此外， 將圖12之初段之反相器之PM0S電晶體和NM0S電晶體之增益 係數/3之比/3 p/ /3 η設為1 50 / 75，將第2段之反相器之PM0S 電晶體和NM0S電晶體之增益係數/3之比冷ρ/冷η設為 400/200 〇 供給圖12之初段之反相器INV101來自圖上未示之接收 電路（差動之反相緩衝電路）之信號，輸入該接收電路之信 號（ΙΝ1 )之振幅之最小值係〇· 25V，最大值係1· 25V，時鐘 週期tCK二3ns，作用比係3 : 2，上升時間設為〇· 3ns。如圖 14所示，自輸入信號IN1之上升緣至係c〇MS反相器INV1 03 之輸出之輸出信號D0UT1 (圖12)之下降緣為止之傳播延遲 時間變為0.5 45 6113(与54 5?3)，將自輸入信號1^1之下降緣 至輸出信號DOUT 1之上升緣為止之傳播延遲時間變為 〇. 5252ns( = 525ps) 〇 而’圖13係表示在圖12之2段之反相器INV101、 I NV1 〇 2使用圖8所示之本發明之實施例之緩衝電路丨〇 a和緩

第35頁 200405664 五、發明說明（29) 衝電路1 0 B之情況之暫態分析之模擬結果之輸入波形〖N 1和 輸出波形D0UT1之圖。在圖12之反相器INV101之輸入端接 文圖上未不之接收電路（反相緩衝電路）之輸出信號，輸入 該接收電路之信號（丨N丨）之振幅之最小值係〇 . 2 5 V，最大值 係1 · 25V ’時鐘週期tcK=3ns，作用比係3 : 2，上升時間設 為0· 3ns。此外，將初段之緩衝電路1〇a之^p/点n(PM0S電 晶體PM11和NM0S電晶體NM11之增益係數/3之比）設為 1 8 0/80 ’將第2段之缓衝電路ιοΒ之石p/ 電晶體 PM12和NM0S電晶體NM12之增益係數之比）設為1 00 / 1 5 0， 自輸入信號I N1之上升緣至輸出信號D0UT1 (圖12 )之下降緣 為止之傳播延遲時間變為〇4814ns(与481ps)，自輸入信 號IN1之下降緣至輸出信號D0UT1 (圖12)之上升緣為止之傳 播延遲時間變為0.8336ns(与833ps)。 在圖13，將不導通期間設為〇.8441ns(844.1ps)( D0UT1為high位準之期間）。在本不導通期間，在構成圖12 之緩衝器INV102之圖8之緩衝電路10B，將PM0S電晶體PM12 設為不導通（NM〇S電晶體NM1 2也不導通，緩衝電路1 0B之輸 出係高阻抗狀態），利用構成正反器之反相器IMV15之輸出 將不導通狀態之緩衝電路10B之輸出端子OUT向電源電壓 VDD側提升。依據本分析結果之比較，在本實施例，自對 接收電路之輸入之下降緣至輸出（D0UT1)之上升緣為止之 傳播延遲時間tpHL變為481ps，和以往之由C0MS反相器構 成之情況相比，將tpHL縮短約12%。 說明本發明之另外之實施例。圖1 5係表示本發明之實

第36頁 200405664 五、發明說明（30) 施例5之構造圖，表示圖1所示之實施例1之變形例。即， 參照圖1 5，本發明之實施例5之緩衝電路在構造上，將在 圖1以反相器INV1之輸出和反相器INV2之輸出為輸入之2輸 入反或電路N0R1置換為3輸入反或電路N0R3。在3輸入反或 電路N0R3之3個輸入端子各自輸入反相器INV1之輸出信 號、反相器I N V 2之輸出信號以及自緩衝電路之外部供給之 選擇用控制信號。除此以外之構造和上述實施例1的一 樣0 以下說明本發明之實施例5之動作。為了使緩衝電路

變成不活化，將選擇用控制信號設為h i gh位準時，不管其 他2個輸入信號之值，將3輸入反或電路N0R3之輸出強迫的 設為low位準（遮蔽其他2個輸入信號），在閘極輸入3輸入 反或電路N0R3之輸出信號之NM0S電晶體NM1不管輸入輸入 端子I N之信號之值變成不導通狀態。於是，選擇用控制信 號變成high位準時，因NM〇s電晶體NM1不會變成導通，節 點D固定為high位準。即，輸入缓衝電路之輸入端子之時 鐘信號之輸出停止。

在本發明之實施例5，為了使緩衝電路變成活 T、二Ξ ?控制信號變為10 w位準時’和參照圖1所說明之 例—樣的動作。即，選擇用控制信號為low位 ^ i INV! Λ^Ν〇Κ3 " ^ ^ ^ low位準時號和反相器1NV2之輸出信號之值都是 位準時），輪中=入端子IN和輪出端子0UT之信號都是high ，㈣lgh位準，將NM〇s電晶體NM1設為導通狀

第37頁 200405664 、發明說明（31) 變成1〇W位準。結果，反相器1訂2之輸出信號變 ，辦3輸入反或電路N0R3輸出1⑽位準，將關0S電 曰曰體關1設為不導通狀態。供給輸入端子^之輸入信號變 ^⑽位準時，PM0S電晶體PM1切換為導通，將節點D充 ^ 匕日t，反相為INV1之輸出信號變成high位準，3

=入或電路N〇R3依然輸出i〇w位準，將NM〇s電晶體關1設 二、不^通狀態。於是，NM0S電晶體NM1係不導通狀態，因 PM0S電晶體pM1切換為導通，自高電位側電源vdd往低電位 =電源VSS之貫穿電流不流動，降低耗電力，將輸出端子 南速的充電。於是，在本發明之實施例5，可在保持high 位準輸出之高速性下，按照需要停止供給時鐘信號，適合 用於具有備用模式等省電功能之半導體裝置等。 圖1 6係表示本發明之實施例6之構造圖。本發明之實 施例6係參照圖5所說明上述之實施例2之變形例。即，參 照圖1 6，在本發明之實施例6，係在構造上將圖5之2輸入 反及電路NAND1置換為3輸入反及電路NAND1的。在3輸入反 及電路N AND 1之3個輸入端子各自輸入反相器INV1之輸出信 號、反相器I NV2之輸出信號以及圖1 5之選擇用控制信號之 反相信號。除此以外之構造和上述實施例2的一樣。此 外，在圖1 6所示之例子，因將選擇用控制信號設為和圖1 5 所示的共同的，在3輸入反及電路N A ND1輸入選擇用控制信 號之反相信號。可是，該選擇用控制信號之邏輯之設定係 任意，在圖1 6，和圖1 5所示之例子不同，在將用以令緩衝 電路變成活化、不活化之選擇用控制信號之邏輯位準各自

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设為h i g h位準、；[0 w位車之丨主、，兄 入3輸入反及電路NAN選㈣控制信號直接輸 月i發明之實施例6之動作。$ 了使缓衝電路 炎 / ，廷擇用控制信號變為high位準時，輸入3輸 入反及電路NAND1之選擇用控制信號之反相信號變成丨㈣伯 準3輸入反及電路NAND1輸出h i gh位準，將pM〇s電晶體 PM1設，不導通狀態。因pM〇s電晶體pMl不會變成導通，節 點D固定為high位準。即，輸入緩衝電路之輸入端子之時 鐘信號之輸出停止。

、而，為了使緩衝電路變成活化，將選擇用控制信號設 為low位準時，和參照圖5所說明之上述之實施例一樣的動 作。即’選擇用控制信號為1 〇w位準時，以其反相信號為 輸入之3輸入反及電路NAND1當其他2個輸入信號之值，即 反相器INV1之輸出信號和反相器INV2之輸出信號之值都是 h i gh位準時（在輸入端子I n和輸出端子out之信號都是1 ow 位準時），輸出low位準，將PM0S電晶體PM1設為導通狀 態’節點D變成high位準。結果，反相器INV2之輸出信號 變成low位準，3輸入反及電路NAND1輸出high位準，將 PM0S電晶體PM1設為不導通狀態。供給輸入端子丨]^之輸入 信號變成high位準時，NM0S電晶體NM1切換為導通，將節 點D放電。又，此時，反相器INV 1之輸出信號變成1 〇w位 準，3輸入反及電路NAND1依然輸出high位準，將pm〇s電晶 體PM1設為不導通狀態。於是，PM0S電晶體PM1係不導通狀 態，因NM0S電晶體NM1自不導通切換為導通，自高電位側

第39頁 200405664 五、發明說明（33) 電源VDD往低電位側電源VSS之貫穿電流不流動，降低耗電 力’將輸出端子南速的放電。於是，在本實施例，可在保 持low位準輸出之高速性下，按照需要停止供給時鐘信 號，適合用於具有備用模式等省電功能之半導體裝置等。 此外，將圖15和圖16所示之本發明之實施例5及6之構造之 _、麵之其中一方或雙方應用於圖丄衝，之 1〇Α、10Β之其中一方或雙方當然也可。又，用還輸入選擇 用控制信號之3輸入反或電路置換圖9所示之2輸入反或電 路之構造當然也可。

以上按照上述各實施例說明了本發明，但 以上述之實施例之構造，#然包含在申請專利範圍= y 1之發日月之範圍β尸、要係本t者可能會進行之各種 發明之效果 如以上所示，若依據本發明之緩衝雷政，縮笳e % 傳播延，卩士日日 从，，上 及尾路，細Μ #號 矛爾t遲日寸間。若依據這種本 徑插入7 ^ + & a i较衝電路，在時鐘 &術入了延遲調整用之緩衝器 τ 緩衝哭斜D士& 障况’緩和延遲調整用 對日寸4里供給對象之時序餘松

導體積妒Φ 〆从斤許、裕之衫響，適合用於在 緩衝雷欧 θ ^ 此4外’若依據本發明 1饵€路，具有可在保持信號之 ^ 化/非活仆今^ w ^ ^遲4間之細短下依照 合用於且扭，、_ 此 < 得猶、停止之效果，： 路。 疋干―體裝置之缓衝器樹電

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五、【圖式簡單說明】 圖1係表示本發明之實施例1之構造圖。 圖2係用以說明本發明之施之輪 圖。 勒作之波形 輸出 圖3係用以說明本發 “號之時序圖。 明之實施例1之概要之輪 入信號和 圖4係用以說明本發明之實施例1之動作例 圖5係表示本發明之實施例2之構造圖。 圖6係用以說明本發明之實施例2之概要之 輸出信號之時序圖。 之時序圖。 輪入信號和

圖7係用以說明本發明之實施例2之動作例之時序圖 圖8係表示本發明之實施例3之構造圖。 ° 圖9係表示本發明之實施例4之構造圖。 圖1 〇係用以說明本發明之實施例4之動作例之時序 圖Π係表示本發明之實施例4之延遲電路之構造例之 圖。 圖1 2係表示應用本發明之實施例之緩衝電路之 之構造圖。 树

圖1 3係表示使用本發明之實施例3之時鐘樹緩衝器之 暫態分析之模擬結果例之圖。 圖14係在比較例上表示使用C0MS反相器之時鐘樹緩衝 器之暫態分析之模擬結果例之圖。 圖1 5係表示本發明之實施例5之構造圖。

第41頁 200405664 圖式簡單說明 圖1 6係表示本發明之實施例6之構造圖。 元件符號說明 10A、1 0B緩衝電路 1 00 延遲電路 1 0 1 可變延遲電路 1 0 2相位偵測電路 1 0 3延遲複製電路

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Claims (1)

1. 200405664 六、申請專利範圍 1. 一種緩衝電路，具有輸入輸入信號之輸入端子和輸 出輸出信號之輸出端子，其特徵為： 具備第一電晶體和第二電晶體，在電源電壓相異之第 一^電源和第二電源之間串聯’各自具有控制端子，各自依 照供給該控制端子之信號控制導通及不導通； 該第一電晶體和該第二電晶體之連接節點與該緩衝電 路之輸出端子連接； 該第一電晶體之該控制端子和該緩衝電路之輸入端子 連接； 具備控制電路，該控制I路至少具備2個接受供給該 緩衝電路之輸入端子之輸入信號之輸入端子，具有輸出供 給該第二電晶體之控制端子之信號之輸出端子； 在控制上，當輸入信號為和該第二電源電壓對應之第 二邏輯位準時將第二電晶體設為不導通狀態，該輸入信號 自該第二邏輯位準切換為和該第一電源電壓對應之第一邏 輯位準後，將第二電晶體設為導通狀態，令緩衝電路之輸 出端子之輸出信號電壓轉移至該第二電源電壓側，然後， 在該輸入信號自該第一邏輯位準向該第二邏輯位準轉移之 前，將第二電晶體設為不導通狀態，該輸入信號自該第一 邏輯位準向該第二邏輯位準轉移，在該第一電晶體自不導 通狀態切換為導通時，使得該第二電晶體保持不導通狀 態。 2. 如申請專利範圍第1項之緩衝電路，其中，輸入該 第一電晶體之該控制端子之該輸入信號自該第一邏輯位準

   第43頁 200405664 六、申請專利範圍 向該第二邏 端子之信號 第一電晶體 成導通，那 路之輸出端 開始。 3 ·如申 該控制 入端子之輸 信號之邏輯 信號； 該邏輯 係該第一邏 信號係該第 狀態之邏輯 所產生之信 該第二 輸出之輸出 晶體設為不 晶體之控制 4.如申 其中： 具備正 連接，記憶 輯位準轉移.時，在輸入該第一電晶體之該控制 電壓和該第一電源電壓之差電壓之大小超過該 之臨限值電壓之大小之情況，該第一電晶體變 時’該第二電晶體保持不導通狀態9該緩衝電 子之輸出信號電壓向該第一電源電壓側之轉移 請專利範圍第1項之緩衝電路，其中： 電路具備邏輯電路，依照輸入該緩衝電路之輸 入信號和自該緩衝電路之輸出端子輸出之輸出 運算結果產生供給該第二電晶體之控制端子之 電路當輸入該緩衝電路之輸入端子之輸入信號 輯位準且自該緩衝電路之輸出端子輸出之輸出 一邏輯位準時，產生將該第二電晶體設為導通 位準之信號後，供給該第二電晶體之控制端子 號； 電晶體變成導通，當自該緩衝電路之輸出端子 信號變成該第二邏輯位準時，產生將該第二電 導通狀態之邏輯位準之信號後，供給該第二電 端子所產生之信號。 請專利範圍第1至3項之其中一項之緩衝電路， 反器電路，輸入端子和該缓衝電路之輸出端子 並保持該緩衝電路之輸出端子之邏輯位準後，

   第44頁 200405664 六、申請專利範圍 自輸出端子輸 該正反器 接。 5.如申請 電路具備： 反相器， 端子之輸入信 之信號；及 邏輯電路 輸入該正反器 子之輸出信號 還具有輸出端 第二邏輯位準 二電晶體設為 6 ·如申請 該控制電 反相器， 端子之輸入信 之信號； 延遲電路 號後，輸出令 邏輯電路 來自該反相器 還具有輸出端 出所記憶並保持之信號； 電路之輸出端子和該緩衝電路之輸出端子連 專利範圍第4項之緩衝電路，其中，該控制 具有輸入端子，接受供給該緩衝電路之輸入 號，及輸出端子’輸出將該輸入信號反相後 ，具有2個輸入端子，自該2個輸入端子各自 電路所記憶並保持之將該緩衝電路之輸出端 反相後之信號及來自該反相器之輸出信號， 子，當自該2個輸入端子輸入之信號都是該 時’向該第二電晶體之控制端子輸出將該第 導通狀態之邏輯位準之信號。 專利範圍第1項之缓衝電路，其中： 路具備 具有輸入端子，接受供給該緩衝電路之輸入 號；及輸出端子，輸出將該輸入信號反相後 ，接受輸入該緩衝電路之輸入端子之輸入信 該輸入信號延遲後之信號；及 ，具有2個輸入端子，自該2個輸入端子輸入 之輸出信號及來自該延遲電路之輸出信號， 子，當自該2個輸入端子輸入之信號都是該

   第45頁 200405664 :、申請專利範圍 第二邏輯位準時，向該第二你曰 二電晶體設為導通狀態之邏=曰曰體之控制端子輸出將該第-自該延遲電路輸出之信繁=準之信號； 子之輸入信號自該第一邏輯輸入該緩衝電路之輸入端 時刻之前，自該第二邏輯位$準向該第二邏輯位準轉移之 輸入該缓衝電路之輪入端子之轉移至該第一邏輯位準，當 向該第二邏輯位準轉移時，，入信號自該第一邏輯位準 態。 ：讀第二電晶體設為不導通狀 7·如申請專利範圍第6項 … 電路由延遲鎖定迴路(DLL)電略緩衝電路，其中，該延遲 8 · —種緩衝電路，其特徵為構成。 具有第一緩衝電路’具有輪入輸入信號之輸入端子和 輸出將該輸入信號反相後之信號之輸出端子；及 弟一緩衝電路，輸入端子和遠第一緩衝電路之輸出端 子連接，具有輸出將該輸入該輸入端子之信號反相後之信 號之輸出端子； 該第一緩衝電路具備第一電晶體和第二電晶體，在電 源電壓彼此相異之第一電源和第二電源之間連接成串接形 態，各自具有控制端子，各自依照供給該控制端子之件赛 控制導通及不導通； ° ^ 该弟一電晶體和該第二電晶體之連接節點與該第一緩 衝電路之輸出端子連接； 該第一電晶體之該控制端子和該緩衝電路之輸入端子 連接；

   200405664 六、申凊專利範圍 具傷第一 至少具備 ^子之輪入信 之控制端子之 在控制上 弟一邏輯位準 信號自該第二 一邏輯位準後 電路之輪出端 側，然後，在 位準轉移之前 信號自該第一 電晶體自不導 不導通狀態； 該第二緩 具備第三 二電源之間連 知供給該控制 該第三電 衝電路之輪出 該第三電 端子連接； 具備第二 至少具備 控制電路.， 輸入端子， 號，具有輸 信號； ’當該輸入 時將該第二 邏輯位準切 ，將該第二 子之輸出信 該輸入信號 ，將該第二 邏輯位準向 通狀態切換 輪入供給該 出端子，輪 4號為和該 電晶體設為 換為和該第 電晶體設為 號電壓轉移 自該第一邏 電晶體設為 該第二邏輯 導通時，使 第一緩衝電路之輸入 出供給該第二電晶體 第二電源電壓對應之 不導通狀態，該輸入 一電源電壓對應之第 導通狀態，令該緩衝 至該第二電源電壓 輯位準向該第二邏輯 不導通狀態，該輸入 位準轉移後，該第一 得該第二電晶體保持 衝電路 電晶體和第四電晶體， 接成串接形態，各自具 端子之信號控制導通及 晶體和该第四電晶體之 端子連接； 晶體之該控制端子和該第二緩衝電路之輪 在該第一電源和該第 有控制端子，各自依 不導通； 連接節點與該第二緩 入 控制電路， 輸入端子，輸入供給该 第二緩衝電路之輸 入

   第47頁 200405664 六、申請專利範圍 端子之輪入該第一緩衝電路之輪出信號，具有輸出端子’ 輸出供給該第四電晶體之控制端子之信號； ^ 在控制上，當該第一緩衝電路之輸出信號為該第邏 1輯位準時將該第四電晶體設為不導通狀態； 、 j 當該第一缓衝電路之輸出信號自該第一邏輯位^切= 1為該第二邏輯位準後，將該第四電晶體設為導通狀態’令 j該第二緩衝電路之輸出端子之輪出信號電壓轉移至該第一 1電源電壓:側，然後，在該第一緩衝電路之輸出信號自該第 I 一邏輯位準向該第一邏輯位準轉移之前，將該第四電晶體 設為不導通狀態，該第一緩衝電路之輸出信號自該第二邏 輯位準向該第一邏輯位準轉移後，當該第三電晶體自不導 通狀態切換導通時，使得該第四電晶體保持不導通狀態。 9· 一種緩衝電路，其特徵為： ，備彼此反導電型之第一及第二電晶體，在高電位側 源：,電位側電源之間連接成串接形態； 連接ιί i 電晶體之汲極和該第二M0S電晶體之汲極之 該第衡電路之輪出端子連接； 口发弟一 M0S雷曰辦—叫 接； 曰曰體之閘極和該緩衝電路之輸入端子連 ，、⑽役制電路， 入信號後，於ψ 接文輪入該緩衝電瓦 在控制^給該第二M0S電晶體之閘極之信號 之第二邏輯位準二輪入信號為和該低電位側電源電壓 該輪入信號為和^ f。亥第一M0S電晶體設為不導通狀 °該高電位側電源電壓對應之第一邏彰 200405664 六、申請專利範圍 時，將該第二M0S電晶鲈抓^ 日日體e又為導通狀態，令該緩衝電路之 j β端子，輸出彳ί旒電壓轉移至該低電位側電源電壓側， ^ ^ °亥，亡仏號自該第一邏輯位準向該第二邏輯位準 兔3 ί則、m Ϊ著將供給該第二M〇S電晶體之閘極之信號設 為遠弟一邏輯位準，脂^ 4_ At ^ 將吞亥第二M0S電晶體設為不導通狀 ^ 5 ^ir X J-k ώ λ-λ- — 態 移 第 丄口 · 〇电日一日艘汉π个守η入 il^vk號自該第一邏輯位準向該第二邏輯位準轉 在該第-M0S電晶體自不導通向導通轉移時，使得該 M0S電晶體保持不導通狀態。 10. —種緩衝電路，其特&為： 電及f:ί此反導電型之第一及第二電晶體，纟高電位侧 電源，，電位侧電源之間連接成串接形態； 遠垃:ί第H M0S電晶體之汲極和該第二M0S電晶體之汲極之 連接節點與緩衝電路之輸出端子連接； 接；》亥第M0S電晶體之閘極和該緩衝電路之輪入端子連 入4:控：！路’接受輸入該緩衝電路之輸入端子之輸 ίί制供給該第二M0S電晶體之間極之信號； 之第二ί M !f、’當輸入信號為和該高電位側電源電壓對應 該輪：作?卢2時將該第二M〇S電晶體設為不導通狀態， 士 口旒為和該低電位側電源電壓對應之第一羅& :，將該第二M0S電晶體設為導通狀態，令：^ 轉移之前，藉著將供給該第二嶋晶體^ ::端子，輪出信號電壓轉移至該高電位側V源雷m之 =1 ，在垓輪入信號自該第_ “堊貝1 ，

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   ^該第二邏輯位準，將該第二M0S電晶體設為不導 態，該輪入信號自該第一邏輯位準向該第二邏輯位 移’在該第一M〇s電晶體自不導通向導通 第二電晶體保持不導通狀態。 使传該 U·如申請專利範圍第9項之緩衝電路，直中， 電路具備·· ，、τ 孩控制 接受供給該緩衝電路之 ，輸出將該輸入信號反 第一反相器，具有輸入端子， 輸入端子之輪入信號；及輸出端子 相後之信號；及

   w邏輯電路，自2個輸入端子各自輸入來自該第一反相 2輪出信號和該緩衝電路之輸出端子之輪出信號之反相 "5；ϋ §自该1 2個輸入端子輸入之信號都是第二邏輯位準 *冰Ϊ ί第一M〇S電晶體之控制端子輸出將該第二M0S電晶 體汉為導通狀態之邏輯位準之信號。 1 2 ·如申請專利範圍第9項之緩衝電路，其中： 備正反态’具有第二反相器，輸入端子和該緩衝電 路=輪出端子連接；及第三反相器，輸入端子和該第二反

   相器之輸出端子連接，該第三反相器之輸出端子和該缓衝 電路之輸出端子連接； 該控制電路之該邏輯電路自該2個輸入端子各自輸入 該第一反相I之輸出信號和該第二反相器之輸出信號。 第一反相器，具有輪入端子，接受供給該緩衝電路之

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   1 3 ·如申請專利範圍第9項之緩衝電路，其中，該控制 2 電路具備： 200405664 六、申請專利範圍 輸入端子之輸入信號；及輸出端子，輸出將該輸入信號反， 相後之信號； 延遲電路，令供給該緩衝電路之輸入端子之輸入信號 延遲後輸出；及 邏輯電路’自2個輸入端子各自輸入來自該第一反相 器之輸出信號及該延遲電路之輸出信號，當自該2個輸入 端子輸入之信號都是第二邏輯位準時，向該第二M0S電晶 . 體之控制端子輸出將該第二M0S電晶體設為導通狀態之邏 輯位準之信號。 ~ 1 4 .如申請專利範圍第1項之緩衝電路，其中，該控制籲 電路邏具有輸入控制該緩衝電路之活化和非活化之選擇用 控制信號，當所輸入之該選擇用控制信號為指示該緩衝電 路之非活化之值時，輸出將該第二電晶體設為不導通狀態 之邏輯位準之信號。 1 5.如申請專利範圍第1項之緩衝電路，其中： 該控制電路具備邏輯電路，輸入輸入該緩衝電路之輸 入端子之輸入信號、自該緩衝電路之輸出端子輸出之輸出 信號以及控制該緩衝電路之活化和非活化之選擇用控制信 號或其反相信號後，依照所輸入之信號之邏辑運算結果產 0 生供給該第二電晶體之控制端子之信號； 該邏輯電路當該選擇用控制信號指示該緩衝電路之非 ' 活時，不管和輸入邏輯電路之別的2個信號之值，自輸出 端子向該第二電晶體之控制端子輸出將該第二電晶體設為 不導通狀態之邏輯位準之信號；

   第51頁 200405664 六、申請專利範圍 在電路構造上，當該選擇用控制信號為指示該緩衝電_ 路之活化時，在輸入該緩衝電路之輸入端子之輸入信號係 該第一邏輯位準而且自該緩衝電路之輸出端子輸出之輸出 信號係該第一邏輯位準時，產生將該第二電晶體設為導通 狀態之邏輯位準之信號後供給該第二電晶體之控制端子， 該第二電晶體變成導通，當自該緩衝電路之輸出端子輸出 之輸出信號變成該第二邏輯位準時，產生將該第二電晶體 _ 設為不導通狀態之邏輯位準之信號後供給該第二電晶體之 控制端子。 ^ 1 6 ·如申請專利範圍第4項之緩衝電路，其中，該控制 _ 電路具備： 反相器，具有輸入端子，接受供給該緩衝電路之輸入 端子之輸入信號；及輸出端子，輸出將該輸入信號反相後 之信號；及 邏輯電路，具有 第一至第三輸入端子，各自自該第一至第三輸入端子 輸入該正反器電路所記憶並保持之將該緩衝電路之輸出端 子之輸出信號反相後之信號、來自該反相器之輸出信號以 及控制該緩衝電路之活化和非活化之選擇用控制信號或其 | 反相信號；及 輸出端子； 自該第三輸入端子輸入之該選擇用控制信號變為指示 該緩衝電路之活化之值，自該第一及第二之輸入端子輸入 之信號都是該第二邏輯位準時’自該輸出端子向該第二電

   第52頁 200405664 六、申請專利範圍 晶體之控制端子輸出將該第二電晶體設為導通狀態之邏輯 位準之信號； 當該選擇用控制信號指示該緩衝電路之非活化之值 時，不管其他2個輸入信號之值，自該輸出端子向該第二 電晶體之控制端子輸出將該第二電晶體設為不導通狀態之 邏輯位準之信號。 1 7.如申請專利範圍第1項之緩衝電路，其中： 該控制電路具備

   反相器，具有輸入端子，接受輸入該緩衝電路之輸入 端子之輸入信號；及輸出端子，輸出將輸入信號反相後之 信號； 延遲電路，接受輸入該緩衝電路之輸入端子之輸入信 號後，輸出令該輸入信號延遲後之信號；及 邏輯電路，具有 第一至第三輸入端子，各自自該第一至第三輸入端子 輸入來自該反相器之輸出信號、來自該延遲電路之輸出信 號以及控制該緩衝電路之活化和非活化之選擇用控制信號 或其反相信號；及

   輸出端子； 自該第三輸入端子輸入之該選擇用控制信號變為指示 該緩衝電路之活化之值’自該弟"及弟—之輸入端子輸入 之信號都是該第二邏輯位準時，自該輸出端子向該第二電 晶體之控制端子輸出將該第二電晶體設為導通狀態之邏輯 位準之信號；當該選擇用控制信號指示該緩衝電路之非活

   第53頁 200405664 第二輸入 晶體之控 輯位準之 之情況， 入端子之 移之時刻 ，當輸入 位準向該 導通狀態 項之緩衝 輸入端子 擇用控制 指示該第 體設為不 六、申請專利範圍 化之值時，不管自該第一及 值，自輸出端子向該第二電 電晶體設為不導通狀態之邏 在該緩衝電路變成活化 信號在輸入該緩衝電路之輸 輯位準向該第二邏輯位準轉 位準轉移至該第一邏輯位準 子之輸入信號自該第一邏輯 時’將该苐二電晶體設為不 1 8 .如申請專利範圍第8 該第一控制電路還具有 衝電路之活化和非活化之選 置，當該選擇用控制信號為 之值時，輸出將該第二電晶 之信號； 該第二控制電路還具有 衝電路之活化和非活化之選 置，當該選擇用控制信號為 之值時，輸出將該第四電晶 之信號。 19.如申請專利範圍第9 電路具備： 第一反相器，具有輸入 輸入端子之輸入信號；及輸 端子輸入之信號之 制端子輸出將該第二 信號； 自該延遲電路輸出之 輸入信號自該第一邏 之前，自該第二邏輯 該緩衝電路之輸入端 第二邏輯位準轉移 〇 電路，其中： ，輸入控制該第一缓 信號，具備一種裝 一緩衝電路之非活化 導通狀態之邏輯位準 輸入端子，輸入控制該第二缓 擇用控制信號，具備一種裝 指示該第二緩衝電路之非活化 體設為不導通狀態之邏輯位準 項之緩衝電路，其中，該控制 端子，接受供給該緩衝電路之 出端子，輸出將輸入信號反相

   第54頁 200405664 六、申請專利範圍 後之信號；及 邏輯電路，具有 第一至第三輸入端子，各自自該第一至第三輸入端子 輸入來自該第一反相器之輸出信號、該緩衝電路之輸出端 子之輸出信號之反相信號以及控制該緩衝電路之活化和非 活化之選擇用控制信號或其反相信號；及 輸出端子； 自該第三輸入端子輸入之該選擇用控制信號指示該緩 衝電路之活化，自該第一及第二之輸入端子輸入之信號都 是該第二邏輯位準時，自該輸出端子向該第二M 0S電晶體 之控制端子輸出將該第二M0S電晶體設為導通狀態之邏輯 位準之信號； 當自該第三輸入端子輸入之該選擇用控制信號指示該 緩衝電路之非活化時，自該輸出端子向該第二M0S電晶體 之控制端子輸出將該第二M0S電晶體設為不導通狀態之邏 輯位準之信號。 2 0 .如申請專利範圍第1 9項之緩衝電路，其中： 具備正反器，具有第二反相器，輸入端子和該緩衝電 路之輸出端子連接；及 第三反相器，輸入端子和該第二反相器之輸出端子連 接，該第三反相器之輸出端子和該緩衝電路之輸出端子連 接； 該控制電路之該邏輯電路自該3個輸入端子各自輸入 該第一反相器之輸出信號、該第二反相器之輸出信號以及

   第55頁 200405664 六、申請專利範圍 該選擇用控制信號或其反相信號。 21 · —種半導體積體電路，在時鐘樹緩衝器上具備如 申請專利範圍第1之該缓衝電路。 2 2· —種緩衝器樹電路，在時鐘彳5號配線路後將多個 緩衝電路配置成樹狀，其特徵為，在多個緩衝電路上，具 有如申請專利範圍第8項之該第一緩衝電路和該第二緩衝 電路’沿著時鐘信號傳播路徑將多個該第一緩衝電路和多 個該第二緩衝電路交互連接成串接形態而成。 2 3 ·如申請專利範圍第1 〇項之缓衝電路，其中，該控 制電路具備： 第一反相器，具有輸入端子，接受供給該緩衝電路之 輸入端子之輸入信號；及輸出端子，輸出將輸入信號反相 後之信號；及 邏輯電路，自2個輸入端子各自輸入來自該第一反相 器之輸出信號和該緩衝電路之輸出端子之輸出信號之反相 信號，自該2個輸入端子輸入之信號都是第二邏輯位準 時，向該第二M0S電晶體之控制端子輸出將該第二M0S電晶 體設為導通狀態之邏輯位準之信號。 2 4 ·如申請專利範圍第1 〇項之缓衝電路 '其中： 具備正反器，具有第二反相器，輸入端子和該缓衝電 路之輸出端子連接；及 第三反相器，輸入端子和該第二反相器之輸出端子連 接，該第三反相器之輸出端子和該緩衝電路之輸出端子連 接；

   第56頁 200405664 六、申請專利範圍 該控制電路之該邏輯電路 該第一反相器之輸出信號和該以^輸^入知子各自輪入 25.如申請專利範圍第1〇項二反J /々之輪出信號。 制電路具備： 、之、·友衝電路，其中，該控 輸入端子之輸：信：有該緩衝電路之 後之信號； 出&子，輸出將輸入信號反相 延遲ϊί】路及令供給該緩衝電路之輸入端子之輸入信號 哭之：n’自2個輸入端子各自輸入來自該第-反相 端子輸入：ΐ ίτ亥延遲電路之輪出信號，#自該2個輸入 體之控制端子輸出將兮第^位準時’向該弟一M〇S f曰曰 準之信號弟—S電晶體設為導通之邏輯 26_ —種緩衝電路，其特徵為. 具有至少一個輸入端子和輪·'出端子 具備 一對電晶體，和該輸出端子連接，各自依照輸入該輸 入^子之輪入信號提升、拉低該輪出端子；及 邏輯電路，對於在該電晶體對之中之依照該輸入信號 被設為導通狀態之一個電晶體，按照該輸入信號之轉移’ 在該電晶體對之中之另一個電晶體自不導通向導通轉移之 至少開始時刻，進行設為不導通狀態之控制。 27·如申請專利範圍第26項之緩衝電路，其中，具備

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