TW200300957A - Alignment pattern and method of forming the same - Google Patents

Alignment pattern and method of forming the same Download PDF

Info

Publication number
TW200300957A
TW200300957A TW091134906A TW91134906A TW200300957A TW 200300957 A TW200300957 A TW 200300957A TW 091134906 A TW091134906 A TW 091134906A TW 91134906 A TW91134906 A TW 91134906A TW 200300957 A TW200300957 A TW 200300957A
Authority
TW
Taiwan
Prior art keywords
film
alignment
hole
alignment hole
insulating film
Prior art date
Application number
TW091134906A
Other languages
English (en)
Other versions
TW574726B (en
Inventor
Chieri Teramoto
Original Assignee
Nec Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nec Electronics Corp filed Critical Nec Electronics Corp
Publication of TW200300957A publication Critical patent/TW200300957A/zh
Application granted granted Critical
Publication of TW574726B publication Critical patent/TW574726B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

200300957 五、發明說明α) 一、 【發明所屬之技術頷域】 本發明係關於一種對準圖案及其製造方法，特別係關 於在金屬配線膜之配線圖案化之對準時，用於確認位置偏 移程度之測定所使用之對準圖案及其製造方法。 二、 【先前技術】 以往，於半導體製造製程中，為了對基板上之既有圖 案，無位置偏移地形成於下一製程所形成之圖案，而進行 與既有圖案之相對位置調整（校準）時，係使用對準圖案。 如此之對準圖案如於使用矩形狀框形之框形標記時， 讀取於覆蓋框形標記之光阻所形成之框形標記所對應之段 差，藉由比較其段差間距離，而確認對準圖案偏移之程 度。 此框形標記可藉由於具有開於層間絕緣膜之矩形開口 之對準用孔内埋設金屬插塞所得之層間絕緣膜表面與對準 用孔内之金屬插塞表面間之傾斜面而形成。
若形成框形標記用之接觸孔，則於埋入金屬插塞後， 藉由回餘將表面平坦化，而於平坦化之表面形成配線。回 蝕後，接觸孔變成有段差，即使於配線形成後亦可充分地 讀取段差。 而因最近平坦化技術之進步，利用C Μ P ( c h e m i c a 1 mechanical Polishing)之平坦化，及ί呂；賤鍍溫度之高溫 化等之普及，而更升平坦性。因此，以C Μ Ρ取代回I虫，來 進行於接觸孔埋入金屬插塞後之表面平坦化。 圖8係概略顯示習知對準圖案形成方法之製程剖面
第5頁 200300957 五、發明說明（2) 圖。如圖8所示，於矽基板（Si—subM上形成了丨以膜？，於 其上，形成作為層間絕緣膜之BpSG(b〇r〇n ph〇sph〇 silicate glass)膜3 〇 分割晶圓之切割線習知係於擴散層形成，而於豆區域 形成接觸孔。此時，形成在内部電路所使用之接觸孔4(直 請.5")，同時，於對準區域，亦形成用於校準所使 用之對準用孔5(直徑-15 #m)(參考u))。 於所形成之孔4、5埋設鎢插塞（w_piug)6後，夢由 W-CMP將表面加以平坦化。於利用[cm ; 準用孔5具有約50nm之段差d。p、，』 卞一化後對 5之用、嘉傾钭邻）刖#盔I &差d部分（亦即對準用孔 t之周邊傾斜邛）則成為作為對準圖案之框形 藉由濺鍍法，於平坦化之表面形& # 、σ /'後 膜7(參考(b))。.面七成弟1銘配線(…)用之銘 圖9係顯示習知之對準圖案，（a) 導體裝置之刹面圖，（b)為（a)之頂視圖，旱圖:卞之丰 段差資料之説明圖。 .. 為所項取之 “如圖9所示，於形成銘膜7後，形成光阻8並進行s安 化（茶考（a))。/匕日寺，，為了檢測對準用孔5之框开丁λ：9 以進行對準’從光阻8上以橫切框形標記9之相 :行掃猫(參考⑻）。掃目苗結果，依掃目苗 灸 前頭）可觀測段差檢測部分成尖峰波形^考圖中之 發明所欲解決之課題 少 C U。 然而’利用W-CMP之表面平坦化眸.. θ 用之直徑為大之對準用孔5，其段差疋對準測定 -权是亦逐漸變少，使得於
第6頁 200300957 五、發明說明（3) 形成紹膜7後’檢測其接觸緣更為困難。 形 此係由於藉由w — CMp進行平坦化時之插塞損 l〇ss)變少，使得全面變得更被完全平坦 段呈減少。亦即，於利用w —CMp進行表面平坦化， 時，因掃猫時之框形標記9中段差（參考圖中之情 少，故波形變寬而無法得到尖波、D 難。 喟取〜 r “ ^因此，於比較框形標記9中之段差，及光阻8中> (，曰考圖中之B‘點、C點)之距離(A點一B點，。點―：二段差 測時，無可避免地誤差變大且精確度下降τ ,、、'為了更容易檢測接觸緣可考慮於矽基板i形 =丄以加深作為對準圖案之框形標記9，但此時，則必 須於4·導體裝置之製程中’增加用以形成溝之新製程。 並不ί ::月：：：在於提供一種對準圖案及其製造方法， 二=必日加新衣程，即使於利用CMP進行平坦化時，亦可 猎由掃瞄確實地檢測段差而容易地讀取尖峰。 三、【發明内容】 為了達成上述目的，本發明之對準圖案，1 屬配線膜之配線圖案化’由形成於開口於基板緣膜 之對準用孔之上端緣，及埋設於兮 、、’巴'’‘、 面間之傾斜面之平面形狀所成：二金屬插塞表 之深度形成為較該絕緣膜之膜厚為為.將該對準用孔 藉由具有上述構成’用於金屬 對準圖案，由形成於開口於基板：：： =配線圖案化之 <、、、巴緣胰之對準用孔之 200300957
五、發明說明（4) 上端緣，及埋設於形成為深度較絕緣膜之膜厚為深之對 用孔之金屬插塞表面間之傾斜面之平面形狀所成。藉此>， 不需附加新製程，即使於利用CMp進行平坦化之情形9時， 亦可藉由掃瞄確實檢測段差，而容易讀取尖峰。 、 又，依據本發明之對準圖案之製造方法，可製造上、才、 對準圖案。 衣k 处 四、【實施方式】 以下，參考圖式說明本發明之實施形態。
圖1係顯示本發明之一實施形態之對準圖案，（a)為形 成對準圖案之半導體裝置之剖面圖，（b)為（a)之頂視^ ， (c )為所項取之段差貢料之說明圖。 ° 如圖1所示，半導體裝置1 〇具有於内部電路所使用之 接觸孔1 1及於校準所使用之對準用孔1 2，對準用孔丨2進入 形成元件分離區之場乳化膜（S i 〇2 ) 1 8中，較接觸孔1 1形成 更深（參考（a ))。 乂
於兩孔11、12内埋纟又_插塞（W-Plug)14，更形成覆蓋 兩孔1 1、1 2之第1紹配線（1 A 1 )用之銘膜1 5。於埋設有鶴插 塞1 4之對準用孔丨2之上端緣與鎢插塞丨4之表面間，藉由沿 著對準用孔1 2内周之傾斜面而連接。此傾斜面之平面形狀 形成由矩形狀框體所成之框形標記1 6。 框形標記1 6係用為於進行光罩圖案與光阻圖案之相對 位置調整（校準）時所使用之對準圖案。為了檢測此框形標 記1 6，藉由位置偏移測量裝置，從形成於鋁膜丨5上之光阻 1 7上，以橫切框形標記1 6之相對邊之方式進行掃目苗（參考
第8頁 200300957 五、發明說明（5) (b ))。掃瞄結果，依掃瞄方向（參考圖中之箭頭）可觀測藉 由框形標§己1 6所得之段差檢測部分成尖岭波形（參考 (c)) 〇 圖2係顯示圖1 (a)之半導體裝·置之製造製程之製程剖 面圖（其1)，圖3為圖l(a)之半導體裝置之製造製程之製程 剖S圖（其2 )。 、、如圖2所示，首先，於矽基板（以―sub)18上，形成用 以減少擴散層電阻之作為導電性膜之T丨s丨膜丨g，於其上， 形成作為層間絕緣膜之BPSG(b〇r〇n ph〇sph〇 sUica'te glass)膜20。層間絕緣膜除7BpSG PSG(PhQSphQ Slllcate 。
TlSlm9，而开;；二？之對準用孔12形成部分不形成 成製程中，：:;ΐ:=13。亦即，於元件分離區之形 場氧化膜13且成區亦形成場氧化膜13。 可使成為彳1化Ρ :、較對準用孔1 2内徑為廣之平面面積， 内。又，場氧化胺Η 場氧化膜13之平面 3 0 Onm，最好下方、形成+為較一般為厚，如其厚度為 板1 8侧較深。乂 1 S 1膜1 9之上方為厚，亦即，於矽基 藉由钱刻，^成^，線習知係於擴散層形成，於此區域， 孔11(直後二·= 了線輪於内部電路所使W 膜1 3形成部分） 同^，於對準區域（亦即，場氧化 圖2(a))。 ’、》成對準用孔12(直徑-15/zm)(參考
200300957 五、發明說明（6) 對準用孔1 2 —般具有約4 〇 β m之内徑，將其深度形成 為較場氧化膜13之膜厚為深，亦即，可貫通^§〇膜20及場 氧化膜1 3 °又’對準用孔1 2亦可形成為進入場氧化膜1 3内 部而不貫通’僅至場氧化膜丨3之底面或底面附近。 其次’進行利用W-CVD(chemical vapor deposition) 之BPSG膜20全面之鎢生長，於兩孔1 1、1 2埋設鎢插塞1 4。 埋入對準用孔1 2之鎢插塞1 4貫通場氧化膜1 3 (參考圖 2(b)。 其次’進行利用W-CMP(cheinical mechanical polishing)之晶圓研磨，而去除BPSG膜20上之鶴，使表面 平坦化。此時，對準用孔1 2較習知為深，因開口之口經與 深度之縱橫比變大，故插塞損失（Plug-l〇ss)變大。所謂' 插塞損失係指於埋設插塞後所平坦化之孔表面與孔周邊之 絕緣化膜表面之段差。 因此，於對準用孔12周圍之BPSG膜20表面及對準用孔 1 2内部之鎢插塞1 4表面間，形成較習知之段差d更大之段 差d。此段差d約2 0 0 n ill以上（參考圖2 ( c ))，與習知段差d約 5 0 nm (參考圖8 ( b ))相比，約為4倍以上，可更加強顯示對 準用孔1 2之邊緣。 其次’於W - C Μ P後之平坦化表面全區，藉由濺鍍，沈 積铭而形成第1链配線用之銘膜1 5。位於對準用孔1 2之|呂 膜15藉由段差d，而成為其表面較對準用孔12周圍之BpsG 膜20表面更明確陷落之狀態（參考圖3(d))。 其次，於鋁膜1 5上形成用以進行配線圖案化之光阻
第10頁 200300957 五、發明說明（7) 1 7。此時，光阻1 7藉由段差d，於對準用示孔丨2對應部分 與對準用孔1 2周圍之B P S G膜2 0對應部分間，具有大段差之 第1段差部1 7 a。此第1段差部1 7 a係對應銘膜1 5之段差部分 而由2階段之傾斜所形成。 ， 此外，光阻1 7除第1段差部1 7a外，並具有充分.於對準 用孔12内露出銘膜15之段差之第2段差部i7b(參考圖 1(a))。 少 其次’對於配線圖案化用之光罩，進行形成於對準用 孔1 2之框形標記1 6之對準。為了此對準，藉由位置偏移測 量裝置，由光阻1 7上以橫切框形標記1 6之相對邊之方式進 行掃目苗（參考圖1 (b ))。 掃目苗結果，依掃瞄方向（參考圖中之箭頭）可觀測段差 檢測部分成4個尖峰波形（參考圖1 (c ))。基於此觀測波 开/ 了调2對準偏移。又，尖峰波形係顯示以光學檢測段 差時之強度。 、 此時’作為段差檢測部之框形標記1 6藉由大段差而形 成’光阻1 7因具備對應框形標記1 6之第1段差部1 7a，及接 ;/、後之對應配線形成圖案之第2段差部1 7 b，故可容易地 讀取尖蜂。 、〜亦即’對準用孔1 2於形成於鋁膜1 5上之光阻1 7上，形 f ^光阻1 7上進行光學檢測時所檢測得之檢測部分可成為 乂銳之尖峰波形而被觀測之段差。 因此’因掃瞄時之框形標記1 6段差（參考圖中之A點、 D點）洛枯 ,, 月疋’故可得波形窄之尖形波形，而容易讀取尖峰。
200300957 五、發明說明（8) ! 考於0比中2 :广1 2中之框形標記1 6段差與光阻i 7段 里對旱之偏移％ ’可縮小誤差而提高對準精度。 許範圍。 則產生位置偏移。此偏移量具有容 於形成於此對準用孔丨2之框形^ ^ ^ ^ ^ ^ ^ ^ ^ 生偏移之情形時，於去除f+進H± +丄〇 i耵半千，在產 用光阻17之圖安且t除對準蚪之光阻Η後，再次形成利 :度進行對準。以後，重複光阻圖案之 形成及對準，，直至無對準之偏移為止。 其次，當無對準偏移而結束對準， 1鋁配線（1A1)21，其後，去降#卩日17r a 土進仃蝕刻形成弟 如上所述，於此半導茶考圖3⑷）。 之RPSr瞪9Π本二Hi 旦置10中，於對準用孔12周圍 之BPSG朕20表面及對準用孔12内 成較習知段差d為大之段差d。 。、” 土 4表面間，形 亦P本毛明之段差d較習知段差d至少大2彳立以t， 於上述例中，因為大4倍以上， 夕大以口以上 取段差並對準時之位置偏F 於測罝以光學讀 又，此半導體ini ;誤認，可提高對準精度。 於作為對準標記形成區之:之形成製程中’ 氧化膜13，此場氧化膜! 3拉”孔12形成部分，亦形成場
. 琢虱化胺13错由矽局部氧化（1〇cM 二°f SlU⑶n，咖3)、谈壁^化 (recessed L0C0S)、或渠溝（hnch)而局。^化 圖4係概略說明利用矽局 1虱化之凡件分離區形成方 200300957 五、發明說明（9) 法之製程剖面圖。如圖4所示，藉由矽局部氧化形成元件 分離區時，首先，於珍基板18上，形成Si〇2膜22後，沈積 SiN膜23 ’其後’藉由氮化膜飯刻’去除元件分離區之un 膜23及Si02膜22 (參考U))。 - 其次，於元件分離區’藉由熱氧化形成由厚的s丨〇2膜 所成之場氧化膜13(參考Cb)) ’其後，藉由去除元件分離 區以外之SiN膜23及Si〇2膜22，形成由上半部（高度 〜4 0 Onm)自矽基板18凸出而其餘部分深入矽基板18内部之 場氧化膜1 3所成之元件分離區（參考（c ))。 圖5係概略說明利用嵌壁式矽局.部氧化之元件分離區 形成方法之製程剖面圖。如圖5所示，於藉由嵌壁式石夕局 部氧化形成元件分離區時，首先，於發基板1 8上，形成 Si〇2膜22後沈積SiN膜23，其後，藉由氮化膜/Si膜蝕刻， 去除元件分離區之g i N膜2 3及S i 02膜2 2，更亦稍微去除石夕基 板1 8 (參考（a ))。 其次，於去除Si N膜23及Si 02膜22之部分，藉由熱氧化 形成由厚的S i 02膜所成之場氧化膜1 3 (參考（b ))，其後，藉 由去除場氧化膜1 3形成部分以外之S iN膜2 3及Si 02膜22，而 形成由一部分（高度h ‘ 1 〇〇nm)自基板18凸出而大部分嵌入 石夕基板1 8内部之場氧化膜1 3所成之元件分離區（參考 (c))。 圖6係概略說明利用渠溝之元件分離區形成方法之製 程剖面圖。如圖6所示，於藉由渠溝形成元件分離區時， 百先’於矽基板18上，形成Si02膜22後，沈積SiN膜23，其
第13頁 200300957
五、發明說明（ίο) 後，藉由氮化膜/Si膜蝕刻，去除元件分離區之SiN 23Si02膜22，更亦去除石夕基板18，而形 、 部之溝（渠溝）T(參考（a))。 土敬i«内 、其次，於去除MN膜23 &Sl〇2·膜22之部分，藉由氧化膜 成長可埋入溝T地形成由s 1 〇2膜所成之場氧化膜1 3·，（參考 (b))，☆其後，藉由渠溝CMP，削切場氧化膜13使溝表面平 坦化芩考，更藉由去除元件分離區以外之SiN膜2 3及 Si 〇2膜22，而形成由約整體嵌入矽基板18内 氧 13所成之元件分離區（參考（d))。 ^ 、可藉$矽局部氧化、嵌壁式矽局部氧化或渠溝之任一 方法形成場氧化膜1 3，但最好藉由可使場氧化膜丨3界面與 矽基板1 8表面約相同之嵌壁式矽局部氧化或渠溝，進行元 件分離。 圖7係為圖i(a)之半導體裝置之其他製造製程之製程 口J面圖。方；此例中’藉由錢鍍沈積紹而形成第1铭配線用 之銘膜1 5後，藉由回流使鋁膜丨5表面平坦化。 如圖7所示’於對準標記形成區之場氧化膜1 3形成部 分，形成對準用孔12(直徑- i5//m)(參考圖2(a))後，藉 由高溫紹濺鍍，於BPSG膜（或PSG膜）20全面沈積鋁，而形 成第1紹配線用之鋁膜1 5。藉此，埋入對準用孔丨2之鋁膜 1 5貫通場氧化膜丨3，而使鋁膜丨5埋入於兩孔丨1、1 2内。 於铭膜1 5成膜後，藉由回流，使形成於bpsG膜20及對 準用孔12之銘膜15表面平坦化（參考（a))。 因此，於對準用孔12周圍之BPS G膜20上之鋁膜15表
第14頁 200300957 體裝置10之元件分離區之製程 部氧化、嵌壁式矽局部氧化或
第15頁 、發明說明（11) 面’及對準用孔1 2内部之鋁 d為大之段差d。亦即，於對 1呂膜1 5之配線圖案化之對準 用孔1 2之上端緣所形成之傾 其次，於利用回流而平 1 7 °此時，光阻1 7藉由段差 對準用孔12周圍之BPSG膜20 1段差部17a。 再者，光阻17具有與第 對準用孔12内露出鋁膜15之 考（b))。 其次，藉由光阻17，進 分中之對準，基於所觀測之 光随17因具有充分段差之第 故可容易讀取波形之尖峰。 可縮小誤差提高對準精度。 ^ 其次，於無對準偏移並 弟1銘配線（1A1)21 ，其後， ^ 因此，於藉由回流而使 “、：’其邊緣不易讀取，但 2之鋁膜15原本即具有充 波形之尖峰。 如上所述，於製作半導 ，於對準區域亦藉由矽局 膜1 5表面間，形成較習知段差 準用孔12之上端緣，形成用於 圖案，其係由銘膜1 5藉由對準 斜面之平面形狀所成。 坦化之銘膜1 5上，形成光阻 d，於對準用孔1 2對應部分與 對應部分間，具有大段差之第 1段差部1 7 a相接續，並具有於 充分段差之弟2段差部17b(參 行形成於對準用孔1 2之段差部 波形調整對準之偏移。此時， 1段差部1 7 a及第2段差部1 7 b， 因此，於測量對準之偏移時， 結束對準時，進行蝕刻，形成 去除光阻17(參考（c))。 銘膜1 5表面平坦化之情形時， 即使於此情形時，因對準用孔 段差，故可確實且容易地讀取
五、發明說明（12) 渠溝形成場氧化膜1 3，於形成作 (或PSG膜）20後，形成接觸孔u為層間絕緣膜之BPSG膜 成對準用孔1 2。 问日守，於對準區域亦形 此時’因有場氧化膜工3，故 廣或較接觸孔U為深（亦可突出至^^成較接觸孔1 1直徑為 12。 # T 了大出至矽基板18)之對準用孔 其後，形成鹤插宾;1 4「Μ P mτ , 非 ’棚基丨4以UK研磨而進行平坦化，但 ::::ΐ中，因對準用孔12之深度較深，故未被平坦化 於作為配線用金屬之铭族！ 5成膜後，形成光阻）7並圖 :1 =金屬“呂）配線，此時，進行對準用孔12及光阻圖 二以^ °進行對準時，藉由測量對準用孔12之邊緣，及 ^:形成於内側之光阻17之邊緣之間隔，而檢測對準之偏 如此，，即使於利用CMp進行平坦化之情形時，或利用 县=進二平坦化之情形時，藉由掃瞄可確實檢測段差並容 #、貝取大峰，可確實且容易地檢測對準之偏移。因此，因 測段：：：日:則無法修i ’故可防止因以掃瞄無法確實檢 降 可 生之對準偏移而產生不良品，可防止良率下 13 7，形成較接觸孔1 1為深之對準用孔1 2之場氧化膜 彤成="I於半導體裝置之製造製程之一般必要元件分離區 二衣程中形成，故不需為了形成場氧化膜丨3而增加製 程0 、
五、發明說明（13) 又’右將對進ju 不會因形成野準p : V形成於完成之晶片之分離區，則亦 亦即，域而使晶圓良率下降。 發明，藉由心觸孔、蝕刻係藉由擴散層停i，而如本 域，而使此接觸孔對準用孔1 2 )下形成場氧化膜1 3區 大之開口區Ϊ 較其他接觸孔更被飿刻，而形成縱橫比 為大Li之：由孔？般之較原本之接觸孔11直徑 大，故對準用孔12 ::基14無法充分埋設，插塞損失變 讀取對準之偏移。邊緣檢測變得容易，可無錯誤地確實 線圖案化，之對準圖案’其係用於金屬配線膜之配 孔之上端緣，A埋Ϊ::::板上：層間絕緣膜之對準用 面之平面形狀叹1 、準用孔之金屬插塞表面間之傾斜 準用孔及# & ^ @，或由開口於基板上之層間絕緣膜之對 之金屬配線膜藉由對準用“ 進田h : 斜面之平面形狀所成，其特徵為：將對 / 之/木度形成為較層間絕緣膜之膜厚為深。 Μ亦即’對準用孔備有一開口’此開口具有使作為平坦 孔表面與絕緣膜表面之段差之插塞損失變大之縱橫 :萑：/、於利用金屬插塞之CMP進行平坦化時使上端緣變明、 ”藉此，因與接觸孔1 1共同形成之對準用孔丨2較習知為 冰且開JI7之縱橫比變大，故可強調於設於層間絕緣膜 (BPSG膜20)上之金屬配線膜（鋁膜15)之對準用孔12之邊緣 200300957 五、發明說明（14) 部分所形成之段差，並較習知更為變化劇烈而更明確。 因此，不需附加新製程，即使於利用CMP進行平坦化 之情形時’亦可措由掃目苗確貫檢測段差’而容易讀取尖 峰。 又，於上述實施形態中，對準用標記不限於框形標記 · 1 6，如可為圓形或匸字形，只要可確認從X軸及Y轴兩方向 。 之偏移者皆可。 發明效果 如以上所述，依據本發明，因用於金屬配線膜之配線 圖案化之對準圖案，係由形成於開口於基板上之絕緣膜之 _ 對準用孔之上端緣，及埋設於形成為深度較絕緣膜之膜厚 為深之對準用孔之金屬插塞表面間之傾斜面之平面形狀所 成，故不需附加新製程，即使於利用CMP進行平坦化之情 形時，亦可措由掃目苗確貫檢測段差’而容易讀取尖峰。 又，依據本發明之對準圖案之製造方法，可製造上述 對準圖案。 .
第18頁 2003009^ 圖式簡單說明 圖1係本發明之一實施形態之對準圖案，（a)為形成有 對準圖案之半導體裝置之剖面圖，（b)為（a)之頂視圖， (c)為所讀取之段差資料之說明圖。 圖2係圖1(a)之半導體裝置之製造製程之製程剖面圖 (其 1)。 圖3係圖1 ( a)之半導體裝置之製造製程之製程剖面圖 (其2)。 ·’ 圖4係概略說明利用矽局部氧化之元件分離區形成方 法之製程剖面圖。 圖5係概略說明利用嵌壁式矽局部氧化之元件分離區 形成方法之製程剖面圖。 圖6係概略說明利用渠溝之元件分離區形成方法之製 程剖面圖。 圖7係圖1 ( a)之半導體裝置之其他製造製程之製程剖 面圖。 圖8係概略顯示習知之對準圖案形成方法之製程剖面 圖。 圖9係習知之對準圖案，（a)為形成有對準圖案之半導 體裝置之剖面圖，（b)為（a)之頂視圖，（c)為所讀取之段 差資料之說明圖。 元件符號說明： I 0半導體裝置 II 接觸孔
111 第19頁 200300957 圖式簡單說明 1 2 對準用孔 1 3 場乳化月莫 14鎢插塞 15 鋁膜 1 6 框形標記 17 光阻
17a 第1段差部 17b第2段差部 18矽基板 19 TiSi 膜 20 BPSG 膜 21第1鋁酉己線 2 2 S i 02 膜 2 3 S i N 膜 d 段差
第20頁

Claims (1)

  1. 200300957 六、申請專利範圍 1. 一種對準圖案，其係用於金屬配線膜之配線圖案 化，由形成於開口於基板上之絕緣膜之對準用孔之上端 緣，及埋設於該對準用孔之金屬插塞表面間的傾斜面之平 面形狀所成， · 其特徵為： 該對準用孔之深度係被形成為較該絕緣膜之膜厚為 深。
    2. 如申請專利範圍第1項之對準圖案，其中，該對準 用孔備有一開口 ，該開口具有使作為平坦化後之孔表面與 絕緣膜表面之段差之插塞損失變大之縱橫比，其於利用金 屬插塞之CMP (chemical mechanical polishing，化學機 械研磨）進行平坦化時使上端緣變明確。 3. 如申請專利範圍第2項之對準圖案，其中，該對準 用孔内之金屬插塞於利用CMP之平坦化後，於與該絕緣膜 表面間，具有大於2 0 0 nm之段差。 4. 一種對準圖案，其係用於金屬配線膜之配線圖案
    化，由開口於基板上之絕緣膜之對準用孔及形成於該絕緣 膜之金屬配線膜藉由該對準用孔之上端緣所形成之傾斜面 之平面形狀所成， 其特徵為： 該對準用孔之深度係被形成為較該絕緣膜之膜厚為 深。 5. 如申請專利範圍第4項之對準圖案，其中，該金屬 配線膜係於高溫鋁濺鍍後，經過利用回流之平坦化而形
    第21頁 200300957 六、申請專利範圍 成。 6. 如申請專利範圍第1至5項中任一項之對準圖案，其 中，該對準用孔於形成於該金屬配線膜上之光阻上形成段 差，該段差從該光阻上進行光學檢測時所檢測得之檢測部 分可成為尖銳之尖峰波形而被觀測。 7. 如申請專利範圍第1至5項中任一項之對準圖案，其 中，將該對準用孔形成為深入或貫通形成於該基板之氧化 膜内部。
    8 ·如申請專利範圍第7項之對準圖案，其中，該氧化 膜為形成元件分離區之場氧化膜。 9.如申請專利範圍第1至5項中任一項之對準圖案，其 中，該絕緣膜為BPSG(b〇r〇n phospho silicate glass)膜 或PSG膜。 1 0. —種對準圖案之製造方法，該對準圖案係用於金 屬配線膜之配線圖案化，其由形成在開口於基板上之絕緣 膜之對準用孔之上端緣，及埋設於該對準用孔之金屬插塞 表面間的傾斜面之平面形狀所成， 其特徵為：
    藉由使該對準用孔深入或貫通形成於該基板之氧化膜 内部，而使該對準用孔之深度形成為較該絕緣膜之膜厚為 深。 Π .如申請專利範圍第1 0項之對準圖案之製造方法， 其中，將該對準用孔之開口形成為：使該開口具有令平坦 化後之孔表面與絕緣膜表面之段差亦即插塞損失變大之縱
    第22頁 200300957 六、申請專利範圍 橫比，其於利用該金屬插塞之CMP進行平坦化時使該上端 緣變明確。 1 2.如申請專利範圍第1 1項之對準圖案之製造方法， 其中，進行該金屬插塞之C Μ P，將該對準用孔内之金屬插 - 塞加以平坦化，使與該絕緣膜表面間具有大於20 Onm之段 差。 ’ 1 3. —種對準圖案之製造方法，該對準圖案係用於金 屬配線膜之配線圖案化，其由開口於基板上之絕緣膜之對 準用孔及形成於該絕緣膜之金屬配線膜藉由該對準用孔之 φ 上端緣所形成之傾斜面之平面形狀所成， / 該對準圖案之製造方法的特徵為： 藉由使該對準用孔深入或貫通形成於該基板之氧化膜 内部，而使該對準用孔之深度形成為較該絕緣膜之膜厚為 深。 1 4.如申請專利範圍第1 3項之對準圖案之製造方法， 其中，該金屬配線膜係於高溫鋁濺鍍後，經過利用回流之 平坦化而形成。 1 5 .如申請專利範圍第1 0至1 4項中任一項之對準圖案 之製造方法，其中，該對準用孔的形成方式為：在從形成 鲁 於該金屬配線膜上之光阻上進行光學檢測時，使檢測部分 具有成為尖銳之尖峰波形而被觀測之段差。 1 6 .如申請專利範圍第1 0至1 4項中任一項之對準圖案 之製造方法，其中，該對準用孔係於在該絕緣膜形成配線 連接用之接觸孔時，形成於對準區域。
    第23頁 200300957
    第24頁
TW91134906A 2001-11-30 2002-11-29 Alignment pattern and method of forming the same TW574726B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001366099A JP2003168687A (ja) 2001-11-30 2001-11-30 目合わせパターンおよびその製造方法

Publications (2)

Publication Number Publication Date
TW200300957A true TW200300957A (en) 2003-06-16
TW574726B TW574726B (en) 2004-02-01

Family

ID=19176045

Family Applications (1)

Application Number Title Priority Date Filing Date
TW91134906A TW574726B (en) 2001-11-30 2002-11-29 Alignment pattern and method of forming the same

Country Status (4)

Country Link
US (2) US6917115B2 (zh)
JP (1) JP2003168687A (zh)
KR (1) KR20030044894A (zh)
TW (1) TW574726B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102945842A (zh) * 2012-11-21 2013-02-27 上海宏力半导体制造有限公司 对准标记及其制造方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6579738B2 (en) * 2000-12-15 2003-06-17 Micron Technology, Inc. Method of alignment for buried structures formed by surface transformation of empty spaces in solid state materials
US6979526B2 (en) * 2002-06-03 2005-12-27 Infineon Technologies Ag Lithography alignment and overlay measurement marks formed by resist mask blocking for MRAMs
US6858441B2 (en) * 2002-09-04 2005-02-22 Infineon Technologies Ag MRAM MTJ stack to conductive line alignment method
TWI233660B (en) * 2003-10-06 2005-06-01 Macronix Int Co Ltd Overlay mark and method of fabricating the same
DE102004014676B4 (de) * 2004-03-25 2009-05-14 Infineon Technologies Ag Verfahren zum Herstellen einer integrierten Schaltungsanordnung mit Hilfsvertiefung, insbesondere mit Ausrichtmarken, und integrierte Schaltungsanordnung
US7442624B2 (en) * 2004-08-02 2008-10-28 Infineon Technologies Ag Deep alignment marks on edge chips for subsequent alignment of opaque layers
US7119444B2 (en) * 2004-08-13 2006-10-10 Texas Instruments Incorporated Versatile system for charge dissipation in the formation of semiconductor device structures
JP4959931B2 (ja) * 2004-09-29 2012-06-27 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法
JP4537834B2 (ja) * 2004-11-16 2010-09-08 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2006287036A (ja) * 2005-04-01 2006-10-19 Seiko Epson Corp 半導体装置の合わせマーク、ならびに半導体装置
JP4703364B2 (ja) * 2005-10-24 2011-06-15 株式会社東芝 半導体装置及びその製造方法
KR100649308B1 (ko) * 2005-12-20 2006-11-24 동부일렉트로닉스 주식회사 자기 정렬 플로팅 게이트 어레이 형성 방법 및 자기 정렬플로팅 게이트 어레이를 포함하는 플래시 메모리 소자
US8389099B1 (en) 2007-06-01 2013-03-05 Rubicon Technology, Inc. Asymmetrical wafer configurations and method for creating the same
KR102057030B1 (ko) * 2013-08-09 2019-12-18 삼성전자 주식회사 반도체 장치 및 그 제조 방법
ITUB20161081A1 (it) 2016-02-25 2017-08-25 St Microelectronics Srl Dispositivo a semiconduttore con regione conduttiva sepolta, e metodo di fabbricazione del dispositivo a semiconduttore
CN111883430B (zh) * 2020-09-18 2023-03-14 上海华虹宏力半导体制造有限公司 半导体器件制备方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63237433A (ja) * 1987-03-25 1988-10-03 Mitsubishi Electric Corp 半導体集積回路装置
JP2897248B2 (ja) 1989-04-18 1999-05-31 富士通株式会社 半導体装置の製造方法
JPH0461219A (ja) * 1990-06-29 1992-02-27 Canon Inc 半導体装置、その製造方法およびアライメント法
KR960004443B1 (ko) * 1992-03-19 1996-04-03 삼성전자주식회사 커패시터를 갖는 반도체 장치 및 그 제조방법
JP2590711B2 (ja) * 1993-11-26 1997-03-12 日本電気株式会社 半導体装置の製造方法
KR0155835B1 (ko) * 1995-06-23 1998-12-01 김광호 반도체 장치의 얼라인 키 패턴 형성방법
KR970053427A (ko) * 1995-12-26 1997-07-31 김광호 트렌치 소자분리 영역을 갖는 반도체장치의 마스크 정렬키 형성방법
US5770484A (en) * 1996-12-13 1998-06-23 International Business Machines Corporation Method of making silicon on insulator buried plate trench capacitor
US5893744A (en) * 1997-01-28 1999-04-13 Advanced Micro Devices Method of forming a zero layer mark for alignment in integrated circuit manufacturing process employing shallow trench isolation
US6100157A (en) * 1998-06-22 2000-08-08 Oki Electric Industry Co., Ltd. Formation of alignment mark and structure covering the same
US5877562A (en) * 1997-09-08 1999-03-02 Sur; Harlan Photo alignment structure
US5943590A (en) * 1997-09-15 1999-08-24 Winbond Electronics Corp. Method for improving the planarity of shallow trench isolation
JP3519589B2 (ja) * 1997-12-24 2004-04-19 株式会社ルネサステクノロジ 半導体集積回路の製造方法
TW393725B (en) * 1998-10-22 2000-06-11 United Microelectronics Corp Reproduction method of the alignment mark in the shallow trench isolation process
US6080659A (en) * 1998-11-13 2000-06-27 United Microelectronics Corp. Method to form an alignment mark
KR20010061780A (ko) * 1999-12-29 2001-07-07 박종섭 반도체 소자의 정렬키 형성방법
US6461925B1 (en) * 2000-03-30 2002-10-08 Motorola, Inc. Method of manufacturing a heterojunction BiCMOS integrated circuit
US6440816B1 (en) * 2001-01-30 2002-08-27 Agere Systems Guardian Corp. Alignment mark fabrication process to limit accumulation of errors in level to level overlay
US6656815B2 (en) * 2001-04-04 2003-12-02 International Business Machines Corporation Process for implanting a deep subcollector with self-aligned photo registration marks
US6528386B1 (en) * 2001-12-20 2003-03-04 Texas Instruments Incorporated Protection of tungsten alignment mark for FeRAM processing
US6638822B2 (en) * 2002-03-06 2003-10-28 United Microelectronics Corp. Method for forming the self-aligned buried N+ type to diffusion process in ETOX flash cell

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102945842A (zh) * 2012-11-21 2013-02-27 上海宏力半导体制造有限公司 对准标记及其制造方法

Also Published As

Publication number Publication date
US20050233580A1 (en) 2005-10-20
TW574726B (en) 2004-02-01
US20030102576A1 (en) 2003-06-05
JP2003168687A (ja) 2003-06-13
US6917115B2 (en) 2005-07-12
KR20030044894A (ko) 2003-06-09

Similar Documents

Publication Publication Date Title
TW200300957A (en) Alignment pattern and method of forming the same
US7005755B2 (en) Semiconductor device and fabrication process thereof
US5919714A (en) Segmented box-in-box for improving back end overlay measurement
KR101097440B1 (ko) 크로스 패터닝 기법을 이용한 상변화 메모리 장치의 제조방법
TW480615B (en) Semiconductor device
US6821687B2 (en) Photo mask for fabricating semiconductor device having dual damascene structure
KR100427501B1 (ko) 반도체 제조방법
JP2003234272A (ja) 半導体装置およびその製造方法
JP3080070B2 (ja) 半導体装置及び半導体装置の製造方法
KR100849358B1 (ko) 반도체 소자의 정렬키 제조방법
JP2555964B2 (ja) アライメント精度調査パターン
US6304001B1 (en) Semiconductor device with alignment mark and manufacturing method thereof
JP2590711B2 (ja) 半導体装置の製造方法
JP3019839B2 (ja) 重ね合わせ測定用マークを有する半導体装置及びその製造方法
JPH06252025A (ja) 位置合わせマークの形成方法
JP2001022097A (ja) 多層配線プロセス用転写マーク構造および多層配線プロセス用転写マーク作成方法
US20060183293A1 (en) Method of forming alignment mark and method of manufacturing semiconductor device
KR100609046B1 (ko) 오버레이 마크 제조 방법
KR100233270B1 (ko) 반도체 소자의 중첩도 측정용 패턴 형성 방법
CN101645392A (zh) 在绝缘层上覆硅基板中形成对准标记的方法
KR20050096633A (ko) 반도체소자의 정렬마크 형성방법
KR100632627B1 (ko) 반도체 소자의 제조방법
JP3403018B2 (ja) 半導体装置及びその製造方法
JPH07135162A (ja) 半導体装置の製造方法
KR100579852B1 (ko) 정렬 마크 이동 현상을 방지할 수 있는 금속 패턴 형성 방법