RU2138085C1 - Цепь усиления напряжения для использования в полупроводниковом запоминающем устройстве - Google Patents

Цепь усиления напряжения для использования в полупроводниковом запоминающем устройстве Download PDF

Info

Publication number
RU2138085C1
RU2138085C1 RU94045859A RU94045859A RU2138085C1 RU 2138085 C1 RU2138085 C1 RU 2138085C1 RU 94045859 A RU94045859 A RU 94045859A RU 94045859 A RU94045859 A RU 94045859A RU 2138085 C1 RU2138085 C1 RU 2138085C1
Authority
RU
Russia
Prior art keywords
node
voltage
pumping
transistor
amplifying
Prior art date
Application number
RU94045859A
Other languages
English (en)
Other versions
RU94045859A (ru
Inventor
Чой Хун
Original Assignee
Самсунг Электроникс Ко., Лтд.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Самсунг Электроникс Ко., Лтд. filed Critical Самсунг Электроникс Ко., Лтд.
Publication of RU94045859A publication Critical patent/RU94045859A/ru
Application granted granted Critical
Publication of RU2138085C1 publication Critical patent/RU2138085C1/ru

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/14Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Dram (AREA)
  • Dc-Dc Converters (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Amplifiers (AREA)
  • Static Random-Access Memory (AREA)

Abstract

Цепь усиления напряжения для усиления питающего напряжения VСС, подаваемого из системы, до желательного уровня усиливающего напряжения VРР. Цепь усиления напряжения содержит передающий транзистор, сформированный путем трехкарманного процесса изготовления. Передающий транзистор имеет биполярные характеристики и действует как биполярный диод. Технический результат: увеличивается эффективность усиления, т.к. не изменяется ток, текущий в усиливающую узловую точку, даже если усиливающее напряжение в этой точке повышается. 3 з.п.ф-лы, 5 ил.

Description

Изобретение относится к полупроводниковому запоминающему устройству и, в частности, к цепи усиления напряжения (употребляемый здесь термин "цепь усиления напряжения" имеет тот же смысл, что и "усилительная схема", "цепь выработки усиленного напряжения", "однокаскадная усилительная схема с компенсационной обратной связью" и т.д.) для усиления подаваемого от системы питающего напряжения до желательного уровня усиления напряжения.
В полупроводниковом запоминающем устройстве, таком как динамическое ОЗУ (оперативное запоминающее устройство или память со случайной выборкой) и т. п. , передача данных может вызывать сдвиг действующего потенциала. В динамическом ОЗУ, состоящем из КМОП-транзисторов, происходит падение напряжения МОП-транзистора во время передачи потенциала через канальную область МОП-транзистора. Это нежелательное падение напряжения становится препятствием для точного считывания и записи данных, а также приводит к потере данных. Чтобы решить эту проблему, приходится использовать цепь усиления напряжения для повышения уровня напряжения. Известно аппаратное средство (см. патент Кореи N 91-19740, выданный на патентную заявку, которая была подана 07 ноября 1991 года под названием "Цепь усиления напряжения" и принадлежащая настоящему заявителю: документ, озаглавленный "A 35ns 64 Mb DRAM Using - Onship Boosted Power Supply" 1992 Symposium on ULSI Circuits Digest of Technical Paper, pp. 64 - 65; патент США N 4704706, выданный инофирме Japan Fudjitsu Co. и подобные.)
Фиг. 1 схематически показывает типичную часть цепи усиления напряжения, хорошо известной из уровня техники и описанной в вышеуказанных документах. Входная узловая точка электрической схемы 2 принимает осциллирующий сигнал ⌀ OSC, вырабатываемый в генераторе (не показан). Подкачивающий конденсатор 4 одним своим выводом соединен со входной узловой точкой 2, а другим выводом - с подкачивающей узловой точкой 8. Подкачивающий конденсатор одним своим выводом соединен со входной узловой точкой 2, а другим выводом - с подкачивающей узловой точкой 10. Передающий транзистор 12, соединенный затвором и стоком с подкачивающими узловыми точками 8 и 10 соответственно, вырабатывает усиливающее напряжение VPP. Дополнительно предусмотрена не показанная на фиг. 1 цепь предзаряда для предзаряда подкачивающих узловых точек 8 и 10 до уровня питающего напряжения VCC. Конструкция по фиг. 1 известна из уровня техники как цепь подачи заряда. Генератор действует, когда усиливающее напряжение VPP понижено до уровня ниже нормального внутренней цепью в процессе запитки микросхемы и ее активного цикла. Если осциллирующий сигнал ⌀ OSC подается на входную узловую точку 2, подкачивающие конденсаторы 4 и 6 доводят подкачивающие узловые точки 8 и 10 до напряжения, приблизительно равного удвоенному питающему напряжению VCC. Напряжение, поданное на подкачивающую узловую точку 10, передается через канал передающего транзистора 12 в виде усиливающего напряжения VPP. Цепь по фиг. 1 приводится в действие генератором, использующим питающее напряжение VCC как напряжение истока, так что можно достичь уровня усиливающего напряжение VPP, равного 2 VCC-VT (где VT - предельное напряжение передающего транзистора 12). Подкачивающие узловые точки 8 и 10 в начальном состоянии предзаряжены до уровня питающего напряжения VCC.
Цепь усиления напряжения по фиг. 1 формируется при помощи типичного процесса производства КМОП. Цепь по фиг. 1 имеет недостатки, связанные с эффективностью подкачки, состоящие в том, что передающий транзистор 12 является КМОП-транзистором, формируемым в процессе производства КМОП. Как хорошо известно специалистам, МОП-транзистор имеет такие конструктивные характеристики, что эффект подложки увеличивается с увеличением уровня напряжения между его истоком и стоком. Очевидно, что эффект подложки еще более возрастает в случае, если размеры каждого устройства уменьшаются и промежутки между ними становятся более узкими при все возрастающей интеграции полупроводникового запоминающего устройства. Цепь усиления напряжения по фиг. 1 имеет основополагающий недостаток в том, что эффективность подкачки снижается конструктивными характеристикам МОП-транзистора, т.е. передающего транзистора, а не структурой цепи.
Краткое описание изобретения
Объектом изобретения являются цепи усиления напряжения для улучшения эффективности подкачки.
Другим объектом изобретения являются цепи устройства напряжения для выработки усиливающего напряжения с высокой скоростью.
Еще одним объектом изобретения являются цепи усиления напряжения для улучшения эффективности подкачки независимо от появления эффекта подложки, даже если уровень усиливающего напряжения растет.
Дополнительным объектом изобретения являются цепи усиления напряжения для повышения эффективности подкачки при помощи конструктивных характеристик передающего транзистора.
В соответствии с одним из аспектов настоящего изобретения обеспечивается цепь усиления напряжения для выработки усиливающего напряжения посредством передающего транзистора с характеристиками биполярного транзистора. Цепь усиления напряжения содержит передающий транзистор, образованный "трехкарманным" процессом обычного процесса производства КМОП. Передающий транзистор действует как биполярный диод, содержащий парный карман второго типа проводимости, сформированный на подложке первого типа проводимости, второй карман первого типа проводимости, сформированный внутри первого кармана, первый диффузионный слой второго типа проводимости, сформированный внутри первого кармана, но не внутри упомянутого второго кармана, первый диффузионный слой соединен с линией, подключенной к подкачивающему конденсатору; первый диффузионный слой первого типа проводимости, сформированный внутри упомянутого второго кармана и подключенный к упомянутой линии, и второй диффузионный слой второго типа проводимости, сформированный внутри упомянутого второго кармана и подключенный к усиливающему узлу.
Краткое описание чертежей
Для лучшего понимания изобретения и указания того, как оно может быть применено, дается ссылка, - только в качестве примера, - на приложенные схемные чертежи, на которых:
Фиг. 1 является принципиальной схемой, показывающей типичную часть общепринятой цепи усиления напряжения;
Фиг. 2 является эквивалентной схемой, показывающей схематическое построение цепи усиления напряжения в соответствии с настоящим изобретением;
Фиг. 3 - вид в разрезе структурной реализации цепи по фиг. 2;
Фиг. 4 является принципиальной схемой, показывающей один из вариантов выполнения цепи усиления напряжения, выполненной в соответствии с фиг. 2 и 3;
Фиг. 5 является графиком, показывающим кривые возрастания результирующего усиливающего напряжения VPP в цепи по фиг. 4.
Подробное описание предпочтительного варианта выполнения
По фиг. 2 цепь усиления напряжения согласно настоящему изобретению использует биполярный транзистор 26 в качестве передающего транзистора для выработки усиливающего напряжения VPP. Следует отметить, что термин "биполярный транзистор" означает то же самое, что и "биполярный диод" и "биполярный передающий транзистор", применяемые ниже. Как хорошо известно специалистам, биполярный транзистор является устройством, управляемым током, в то время, как МОП-транзистор является устройством, управляемым напряжением. Биполярный транзистор имеет преимущества в том, что увеличивается скорость переключения и возрастает сила возбуждения. Передающий транзистор 26, созданный из биполярного транзистора, в качестве цепи усиления напряжения имеет сложные конструктивные характеристик, и обладает такими преимуществами, как улучшенная эффективность подкачки, высокая скорость усиления до желательного уровня усиления и предотвращение эффекта подложки.
Фиг. 3 является видом в разрезе структурной реализации цепи по фиг. 2. Биполярный транзистор 26 образован трехкарманным процессом обычного процесса производства КМОП. Вкратце процесс изготовления биполярного транзистора 26 в качестве передающего транзистора происходит следующим образом. N-карман 30 формируется на подложке 28 P-типа проводимости. P-карман 32 формируется в средней части N-кармана 30. Внутри N-кармана 30, но вне P-кармана 32 сформирован n+ слой 38 путем внесения n+ примеси, p+ слой 40 и n+ слой 42 сформированы внутри P-кармана 32 путем внесения p+ и n+ примесей соответственно. Таким образом выполняется структура биполярного транзистора 26, показанного на фиг. 2. n+ слои 34 и 36, сформированные путем внесения n+ примеси на подложку 28 P-типа, а также затвор 35 образуют подкачивающий конденсатор 22 фиг. 2. Так как структура по фиг. 3 легко достижима при использовании обычного процесса производства, такие операции, как маскирование, диффузионный процесс и т.д., опущены. n+ слои 34 и 36 соединены со входной узловой точкой 20 и подкачивают сформированный на них затвор 35 в ответ на напряжение на входной узловой 20, тем самым подкачивая подкачивающую узловую точку 24, соединенную с затвором 35. Следует отметить, что подкачивающая узловая точка 24 обычно соединена с n+ слоем 38 внутри N-кармана 30 и с p+ слоем 40 внутри P-кармана 32, подробности чего еще будут обсуждены позже. Линия, к которой приложено усиливающее напряжение VPP, соединена с n+ слоем 42 внутри P-кармана 32. Легко понять, что биполярный транзистор 26 действует через P-карман 32 между подкачивающей узловой точкой 24 и линией усиливающего напряжения VPP. Для подкачки усиливающего напряжения VPP через биполярный транзистор 26 подкачивающая узловая точка 24 должна быть изолирована от подложки 28 P-типа. В противном случае напряжение подкачки, которым заряжена подкачивающая узловая точка 24, разряжается через подложку 28. Специалист поймет необходимость формирования биполярного транзистора внутри N-кармана 30 для предотвращения разрядки подкачивающего напряжения.
Опишем теперь причины, по которым подкачивающая узловая точка 24 обычно соединяется с n+ слоем 28 внутри N-кармана 30 и с p+ слоем 40 внутри P-кармана 32.
Если подкачивающая узловая точка 24 не может подать подкачивающее напряжение на N-карман 30 через n+ слой 38, то есть, если подкачивающая узловая точка 24 подает подкачивающее напряжение только на n+ слой 40 внутри Р-кармана 32, формируется Р-N прямое смещение. Соответственно, высокое напряжение, поданное на P-карман 32, стекает к N-карману 30. Тогда n+ слой 42 P-кармана 32 не подкачивается до желательного уровня. Следовательно, высокое напряжение должно подаваться от N-кармана 30. Для преодоления этой ситуации желательно, чтобы подкачивающая узловая точка 24 была соединена с n+ слоем 38 внутри N-кармана 30. Тем временем, желательно, чтобы подложка 28 P-типа была соединена с напряжением заземления GND или напряжением подложки VBB для предотвращения P-N прямого смещения. Если образован биполярный транзистор 26 с вышеописанной трехкарманной структурой, то изменения тока отсутствуют даже при повышении усиливающего напряжения VPP, тем самым минимизируется время подкачки для подкачивания усиливающего напряжения VPP до желательного высокого напряжения. Из-за этого увеличивается эффективность подкачки и гарантируются рабочие характеристики цепи усиления напряжения.
Фиг. 4 показывает один из вариантов выполнения цепи усиления напряжения, созданной в соответствии с фиг. 2 и 3. Цепь усиления напряжения по фиг. 4 показывает конструкцию цепи подкачки заряда. Цепь усиления напряжения выполняет двойную операцию подачки в ответ на изменение логического уровня запущенного осциллирующего сигнала ⌀ OSC от генератора. Входная узловая точка 44 принимает осциллирующий сигнал ⌀ OSC, выработанный генератором (не показан). Первый инвертор 46 имеет выходной вывод, соединенный со входной узловой точкой 44. Первый подкачивающий конденсатор 48, включенный обоими выводами между первым инвертором 46 и первой подкачивающей узловой точкой 50, подкачивает первую подкачивающую узловую точку 50 в ответ на уровень напряжения выходного сигнала первого инвертора 46. Первый транзистор 52 предзаряда предзаряжает первую подкачивающую узловую точку 50 до уровня напряжения VCC-Vth. Первый биполярный транзистор 54 NPN-транзистора своими базой и коллектором обычно подключен к первой подкачивающей узловой точке 50, а эмиттеры - к усиливающей узловой точке 72 для выработки усиливающего напряжения VPP. Второй инвертор 60 своим входом подключен ко входной узловой точке 44, а третий инвертор 62 входом подключен к выходу второго инвертора 60. Второй подкачивающий конденсатор 64, обоими выводами подключенный между третьим инвертором 62 и второй подкачивающей узловой точкой 66, подкачивает вторую подкачивающую узловую точку 66 в ответ на уровень напряжения выходного сигнала третьего инвертора 62. Второй транзистор 68 подзаряда предзаряжает вторую подкачивающую узловую точку 66 до уровня напряжения VCC-Vtn. Второй биполярный транзистор 70 NPN-транзистора своими базой и коллектором обычно подключен ко второй подкачивающей узловой точке 66, а эмиттером - к усиливающей узловой точке 72. Третий транзистор 56 предзаряда с каналом, подключенным между выводом питающего напряжения VCC и первой подкачивающей узловой точкой 50, и с затвором, подключенным ко второй подкачивающей узловой точке 66, предзаряжает первую подкачивающую узловую точку 50 до уровня питающего напряжения VCC. Четвертый транзистор 58 предзаряда с каналом, подключенным между второй подкачивающей узловой точкой 66 и выводом питающего напряжения VCC, и с затвором, подключенным к первой подкачивающей узловой точке 50, предзаряжает вторую подкачивающую узловую точку 66 до уровня питающего напряжения VCC. Структура по фиг. 4 имеет ту особенность, что цепь подкачки заряда использует биполярный транзистор в качестве передающего транзистора.
Далее обсуждается работа цепи по фиг. 4. После запитки микросхемы, когда цепь усиления напряжения по фиг. 4 находится в запертом состоянии посредством поддержания усиливающего напряжения VPP на желательном уровне или перед тем, как включена микросхема, подкачивающие узловые точки 50 и 66 предзаряжены до уровня напряжения VCC-Vtn при помощи операции предзаряда первого и второго транзисторов 52, 68 предзаряда, где Vtn - предельное напряжение транзисторов 52, 68 предзаряда NМОП-транзистора. Затем, если включена микросхема либо усиливающее напряжение VPP снижено до уровня ниже желательного, включается цепь усиления напряжения по фиг. 4. Тогда осциллирующий сигнал ⌀ OSC прикладывается ко входной узловой точке 44 в виде сигнала прямоугольной формы с постоянным периодом. Далее следует подробное описание.
Сначала, если осциллирующий сигнал ⌀ OSC, подаваемый на входную узловую точку 44, повышается от логически "низкого" до логически "высокого" уровня, первый инвертор 46 вырабатывает логически "низкий" уровень. Через первый подкачивающий конденсатор 48 не идет никакой подкачки и первая подкачивающая узловая точка 50 сохраняет свой уровень предзаряда. Второй и третий инверторы 60 и 62 вырабатывают логически "низкий" и "высокий" уровни соответственно. Второй подкачивающий конденсатор 64 усиливает вторую подкачивающую узловую точку 66 до уровня напряжения, вдвое большего, чем VCC - Vtn. Усиленный уровень напряжения второй подкачивающей узловой точки 66 передается через второй биполярный транзистор 70 к усиливающей узловой точке 72 для увеличения усиливающего напряжения VPP. Второй биполярный транзистор 70 является устройством со структурой по фиг. 3. В процессе операции разделения заряда второй подкачивающей узловой точки 66 и усиливающей узловой точки 72 через второй биполярный транзистор 70, второй биполярный транзистор 70 имеет конструктивные характеристики, указанные в описании к фиг. 3. Таким образом, высокое напряжение, заряженное в подкачивающую узловую точку 66, передается усиливающей узловой точке 72 на высокой скорости, и эффект подложки не имеет места, даже хотя усиливающая узловая точка 72 переходит на высокий уровень напряжения. Эмиттер первого или второго биполярного транзистора 54 или 70 на фиг. 4 соответствует n+ слою 42 внутри P-кармана 32 фиг. 3, базой которого является p+ слой 40 внутри P-кармана 32 фиг. 3, а коллектором - n+ слой 38 внутри N-кармана 30 фиг. 3. Следовательно, легко понять, что эффект подложки не обнаруживается, даже хотя усиливающая узловая точка 72 доходит до высокого напряжения. Уровень напряжения 2 (VCC-Vtn), подкачанный на второй подкачивающей узловой точке 66, полностью включает канал третьего транзистора 56 предзаряда для предзаряда первой подкачивающей узловой точки 50 до уровня питающего напряжения VCC.
Затем, если осциллирующий сигнал ⌀ OSC, приложенный ко входной узловой точке 44, понижается с логически "высокого" до логически "низкого" уровня, первый инвертор 46 вырабатывает логически "высокий" уровень. Первый подкачивающий конденсатор 48 подкачивает первую подкачивающую узловую точку 60 с предыдущего уровня предзаряда VCC (этот уровень достигается при помощи третьего транзистора 56 предзаряда посредством вышеописанного процесса) до уровня, вдвое большего, чем VCC. Уровень усиленного напряжения подкачивающей узловой точкой 50 передается усиливающей узловой точке 72 через первый биполярный транзистор 54 для увеличения усиливающего напряжения VPP до уровня более высокого, чем предыдущий уровень усиливающего напряжения. Первый биполярный транзистор 54 также сформирован в виде структуры по фиг. 3, а конструктивные характеристики, описанные со ссылкой на фиг. 3, поддерживаются в процессе операции разделения заряда второй подкачивающей узловой точки 50 и усиливающей узловой точки 72 через первый биполярный транзистор 54. Поэтому высокое напряжение, заряженное в подкачивающую узловую точку 30, передается в усиливающую узловую точку 72 на высокой скорости, и предотвращается эффект подложки, вызванный повышенным напряжением усиливающей узловой точки 72. С другой стороны, второй и третий инверторы 60 и 62 вырабатывают логически "высокий" и "низкий" уровни соответственно. Через второй подкачивающий конденсатор 64 не проходит никаких подкачивающих операций второй подкачивающей узловой точки 66. Уровень напряжения 2 VCC, подкачанный в первую подкачивающую узловую точку 50, полностью включает канал четвертого транзистора 58 предзаряда для предзаряда второй подкачивающей узловой точки 66 до уровня питающего напряжения VCC. Следовательно, эффективность следующей операции подкачки повышается.
Если осциллирующий сигнал ⌀ OSC опять переходит с логически "низкого" уровня на "высокий", вышеописанный первый процесс повторяется. Уровнем предзаряда первой подкачивающей узловой точки 50 становится уровень питающего напряжения VCC, и затем происходит операция подкачки. Процессы повторяются, пока усиливающее напряжение VPP не будет поднято до желательного уровня усиливающего напряжения, и при помощи этих процессов усиливающее напряжение VPP поднимается до заданного уровня.
Фиг. 5 показывает кривую нарастания усиливающего напряжения VPP, вытекающую из рабочих характеристик фиг. 4. Как показано, предложенная в изобретении цепь усиления напряжения имеет более короткое время установки для возрастания усиливающего напряжения VPP до желательного уровня усиливающего напряжения (порядка двойного питающего напряжения VCC), чем общепринятая цепь. Очевидно, что эти характеристики могут быть достигнуты при помощи первого и второго биполярных транзисторов 54 и 70 по фиг. 4, построенных в соответствии со структурой по фиг. 3.
Как описано выше, предложенная в настоящем изобретении цепь усиления напряжения поднимает усиливающее напряжения VPP до желательного уровня усиливающего напряжения при помощи цепи подкачки заряда, содержащей биполярный транзистор. Даже если усиливающее напряжение VPP на усиливающей узловой точке повышается, эффективность усиления увеличивается, так как не изменяется ток, текущий в усиливающую узловую точку. Кроме того, предотвращается эффект подложки, который увеличивается пропорционально поднятому усиливающему напряжению в обычной цепи усиления напряжения.
Предыдущее описание показывает лишь предпочтительный вариант выполнения настоящего изобретения. Различные модификации очевидны для специалистов без выхода за объем настоящего изобретения.

Claims (4)

1. Цепь усиления напряжения для использования в полупроводниковом запоминающем устройстве, содержащая генератор, а также входную узловую точку для приема сигнала генератора, первый инвертор, вход которого подключен к входной узловой точке, первый подкачивающий конденсатор, подсоединенный между первым инвертором и первой подкачивающей узловой точкой, причем первый подкачивающий конденсатор подкачивает первую покачивающую узловую точку в ответ на уровень напряжения выходного сигнала первого инвертора, первый транзистор предзаряда первой подкачивающей узловой точки до уровня, соответствующего напряжению питания, отличающаяся тем, что содержит первый биполярный транзистор, база и коллектор которого вместе подсоединены к первой подкачивающей узловой точке, а эмиттер которого подсоединен к усиливающей узловой точке для генерирования усиливающего напряжения выше, чем напряжение питания, второй инвертор, вход которого подсоединен к входной узловой точке, третий инвертор, вход которого подсоединен в выходу второго инвертора, второй подкачивающий конденсатор, подсоединенный между третьим инвертором и второй подкачивающей узловой точкой, причем второй подкачивающий конденсатор подкачивает вторую подкачивающую узловую точку в ответ на уровень напряжения выходного сигнала третьего инвертора, второй транзистор предзаряда второй подкачивающей узловой точки до уровня, соответствующего напряжению питания, и второй биполярный транзистор, база и коллектор которого вместе подсоединены к второй подкачивающей узловой точке, а эмиттер которого подсоединен к усиливающей узловой точке.
2. Цепь усиления напряжения по п.1, отличающаяся тем, что дополнительно содержит третий транзистор предзаряда, канал которого подсоединен между первой подкачивающей узловой точкой и клеммой напряжения питания, а затвор которого подсоединен к второй подкачивающей узловой точке, третий транзистор предзаряда предварительно заряжает первую подкачивающую узловую точку до уровня, соответствующего уровню полного напряжения питания, и четвертый транзистор предзаряда, канал которого подсоединен между второй подкачивающей узловой точкой и клеммой напряжения питания, а затвор которого подсоединен к первой подкачивающей узловой точке, причем четвертый транзистор предзаряда предварительно заряжает вторую подкачивающую узловую точку до уровня, соответствующего полному напряжению питания.
3. Цепь усиления напряжения по п.1, отличающаяся тем, что сигнал генератора имеет прямоугольную форму постоянного периода.
4. Цепь усиления напряжения по п.1, отличающаяся тем, что первый и второй биполярные транзисторы являются биполярными передающими транзисторами.
RU94045859A 1993-11-17 1994-11-16 Цепь усиления напряжения для использования в полупроводниковом запоминающем устройстве RU2138085C1 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019930024483A KR0157334B1 (ko) 1993-11-17 1993-11-17 반도체 메모리 장치의 전압 승압회로
KR24483/1993 1993-11-17

Publications (2)

Publication Number Publication Date
RU94045859A RU94045859A (ru) 1996-09-27
RU2138085C1 true RU2138085C1 (ru) 1999-09-20

Family

ID=19368290

Family Applications (1)

Application Number Title Priority Date Filing Date
RU94045859A RU2138085C1 (ru) 1993-11-17 1994-11-16 Цепь усиления напряжения для использования в полупроводниковом запоминающем устройстве

Country Status (8)

Country Link
US (2) US5521871A (ru)
EP (1) EP0653760B1 (ru)
JP (1) JP3550197B2 (ru)
KR (1) KR0157334B1 (ru)
CN (1) CN1107955C (ru)
DE (1) DE69427066T2 (ru)
RU (1) RU2138085C1 (ru)
TW (1) TW247969B (ru)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3102833B2 (ja) * 1994-09-06 2000-10-23 株式会社 沖マイクロデザイン 昇圧回路
KR0145615B1 (ko) * 1995-03-13 1998-12-01 김광호 박막 트랜지스터 액정 표시장치의 구동장치
US5698877A (en) * 1995-10-31 1997-12-16 Gonzalez; Fernando Charge-pumping to increase electron collection efficiency
GB2308513B (en) * 1995-12-20 2000-11-22 Hyundai Electronics Ind Negative voltage drive circuit
US5703827A (en) * 1996-02-29 1997-12-30 Monolithic System Technology, Inc. Method and structure for generating a boosted word line voltage and a back bias voltage for a memory array
DE69627142T2 (de) * 1996-08-02 2003-10-16 Stmicroelectronics S.R.L., Agrate Brianza Bidirektionale Ladungspumpe
KR100248865B1 (ko) * 1996-12-14 2000-03-15 윤종용 반도체 장치의 챠지 펌프 회로
US5933047A (en) * 1997-04-30 1999-08-03 Mosaid Technologies Incorporated High voltage generating circuit for volatile semiconductor memories
US6011423A (en) * 1997-05-23 2000-01-04 International Business Machines Corporation Virtual voltage power supply
US5784326A (en) * 1997-06-04 1998-07-21 Holtek Microelectronics Inc. Voltage raising device
JPH1145574A (ja) * 1997-07-25 1999-02-16 Nec Corp 半導体記憶装置
US6188265B1 (en) * 1997-12-12 2001-02-13 Scenix Semiconduction, Inc. High-voltage NMOS switch
KR100279296B1 (ko) * 1998-06-09 2001-01-15 윤종용 승압 전압 발생 회로
US6977420B2 (en) * 1998-09-30 2005-12-20 National Semiconductor Corporation ESD protection circuit utilizing floating lateral clamp diodes
US6380571B1 (en) 1998-10-14 2002-04-30 National Semiconductor Corporation CMOS compatible pixel cell that utilizes a gated diode to reset the cell
US6078211A (en) * 1998-10-14 2000-06-20 National Semiconductor Corporation Substrate biasing circuit that utilizes a gated diode to set the bias on the substrate
US6072725A (en) * 1999-01-26 2000-06-06 Advanced Micro Devices, Inc. Method of erasing floating gate capacitor used in voltage regulator
US6064594A (en) * 1999-02-26 2000-05-16 Stmicroelectronics S.R.L. Voltage boosting circuit for generating boosted voltage phases
DE19924568B4 (de) * 1999-05-28 2014-05-22 Qimonda Ag Ladungspumpe
US6255896B1 (en) * 1999-09-27 2001-07-03 Intel Corporation Method and apparatus for rapid initialization of charge pump circuits
US6346846B1 (en) 1999-12-17 2002-02-12 International Business Machines Corporation Methods and apparatus for blowing and sensing antifuses
US6356137B1 (en) * 2000-06-26 2002-03-12 Fairchild Semiconductor Corporation Voltage boost circuit with low power supply voltage
US6504422B1 (en) * 2000-11-21 2003-01-07 Semtech Corporation Charge pump with current limiting circuit
TWI470607B (zh) 2002-11-29 2015-01-21 Semiconductor Energy Lab A current driving circuit and a display device using the same
KR100796782B1 (ko) * 2005-12-13 2008-01-22 삼성전자주식회사 반도체 메모리 장치의 승압전압 발생회로 및 승압전압발생방법
JP4883780B2 (ja) * 2006-11-14 2012-02-22 ルネサスエレクトロニクス株式会社 チャージポンプ回路
KR100850272B1 (ko) * 2007-01-25 2008-08-04 삼성전자주식회사 반도체 메모리 장치의 전압 발생회로 및 사용 전압공급방법
US7859301B2 (en) * 2007-04-30 2010-12-28 Altera Corporation Power regulator circuitry for programmable logic device memory elements
JP4985208B2 (ja) * 2007-08-10 2012-07-25 株式会社デンソー 倍電圧整流回路
JP5467454B2 (ja) * 2009-09-01 2014-04-09 Nltテクノロジー株式会社 ブートストラップ回路及びレベルシフト回路並びにワード線駆動回路
US9281682B2 (en) * 2013-03-12 2016-03-08 Micron Technology, Inc. Apparatuses and method for over-voltage event protection
US11791332B2 (en) 2021-02-26 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked semiconductor device and method

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6085493A (ja) * 1983-10-17 1985-05-14 Hitachi Ltd ブ−トストラツプ回路
JP2548908B2 (ja) * 1985-04-13 1996-10-30 富士通株式会社 昇圧回路
JP2580226B2 (ja) * 1988-02-16 1997-02-12 株式会社日立製作所 半導体集積回路装置
JP2503596B2 (ja) * 1988-07-14 1996-06-05 日本電気株式会社 半導体装置
GB2234111B (en) * 1989-07-01 1992-12-02 Plessey Co Plc A method for fabrication of a collector-diffused isolation semiconductor device
US4996453A (en) * 1989-07-28 1991-02-26 Dallas Semiconductor Power down circuit for low-power circuit with dual supply voltages
EP0439899A3 (en) * 1990-01-25 1991-11-06 Precision Monolithics Inc. Complementary bipolar transistors compatible with cmos process
IT1258242B (it) * 1991-11-07 1996-02-22 Samsung Electronics Co Ltd Dispositivo di memoria a semiconduttore includente circuiteria di pompaggio della tensione di alimentazione
DE4237589C2 (de) * 1991-11-07 1999-10-28 Samsung Electronics Co Ltd Spannungspumpschaltung
JP2771729B2 (ja) * 1992-04-16 1998-07-02 三菱電機株式会社 チャージポンプ回路
KR950006067Y1 (ko) * 1992-10-08 1995-07-27 문정환 반도체 메모리 장치
KR960000837B1 (ko) * 1992-12-02 1996-01-13 삼성전자주식회사 반도체 메모리장치
JP3307453B2 (ja) * 1993-03-18 2002-07-24 ソニー株式会社 昇圧回路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Букреев И.Н. и др. Микроэлектронные схемы цифровых устройств. - М.: Радио и связь, 1990, с.57 - 62. *

Also Published As

Publication number Publication date
US5521871A (en) 1996-05-28
DE69427066D1 (de) 2001-05-17
EP0653760A3 (en) 1995-11-22
DE69427066T2 (de) 2001-10-11
KR0157334B1 (ko) 1998-10-15
JPH07183471A (ja) 1995-07-21
KR950015769A (ko) 1995-06-17
CN1107955C (zh) 2003-05-07
EP0653760B1 (en) 2001-04-11
TW247969B (ru) 1995-05-21
US5610549A (en) 1997-03-11
JP3550197B2 (ja) 2004-08-04
EP0653760A2 (en) 1995-05-17
CN1122943A (zh) 1996-05-22
RU94045859A (ru) 1996-09-27

Similar Documents

Publication Publication Date Title
RU2138085C1 (ru) Цепь усиления напряжения для использования в полупроводниковом запоминающем устройстве
US5304859A (en) Substrate voltage generator and method therefor in a semiconductor device having internal stepped-down power supply voltage
US7233193B2 (en) High voltage switching circuit of a NAND type flash memory device
JPH05217372A (ja) 半導体メモリ装置
US5243228A (en) Substrate bias voltage generator circuit
JP3846741B2 (ja) 半導体集積回路の電圧昇圧回路
KR19990030115A (ko) 3상태 논리 게이트 회로를 갖는 반도체 집적회로
JPS60107857A (ja) 集積回路チツプにおける電圧発生回路
US6225854B1 (en) Voltage boosting circuit having cross-coupled precharge circuits
US6316985B1 (en) Substrate voltage generating circuit provided with a transistor having a thin gate oxide film and a semiconductor integrated circuit device provided with the same
JP2632112B2 (ja) 電圧発生回路
JP3315130B2 (ja) 半導体集積回路
US6175263B1 (en) Back bias generator having transfer transistor with well bias
US6198341B1 (en) Substrate bias voltage generating circuit for use in a semiconductor device
JP2820910B2 (ja) 半導体集積回路の内部電圧昇圧回路
JPH0154799B2 (ru)
KR20040013842A (ko) 고전압 발생회로 및 방법
US5721509A (en) Charge pump having reduced threshold voltage losses
KR100238867B1 (ko) 반도체 메모리 장치의 승압회로
KR0170286B1 (ko) 반도체 메모리장치의 전압 승압회로
US5313111A (en) Substrate slew circuit providing reduced electron injection
KR940008719B1 (ko) 전압승압회로
KR950004559B1 (ko) 반도체 메모리의 승압장치
KR960006378B1 (ko) 기판전압발생회로의 차아지펌프회로
KR20000013309A (ko) 고전압 발생 회로

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20081117