PT1000467E

PT1000467E - Aparelho e método de modulação/desmodulação com a limitação do comprimento do percurso mínimo consecutivo

Info

Publication number: PT1000467E
Application number: PT99919490T
Authority: PT
Inventors: Gijsbert J Van Den Enden; Josephus A H M Kahlman; Immink Kornelis A Schouhamer; T Nakagawa; Y Shinpuku; T Naohara; K Nakamura
Original assignee: Sony Corp; Koninkl Philips Electronics Nv
Priority date: 1998-05-29
Filing date: 1999-05-25
Publication date: 2010-06-17
Also published as: US20060132342A1; US20070063881A1; CZ2000308A3; CY1110892T1; CN1274484A; MY131577A; UA49081C2; AU3725899A; ME01711B; CN100557981C; CA2298685A1; YU49188B; SI20174A; US7466246B2; HU229922B1; AR019600A1; SK288035B6; HRP20000050A2; US20040120408A1; NO332391B1

Description

DESCRIÇÃO

APARELHO E MÉTODO DE MODULAÇÃO/DESMODULAÇÃO COM A LIMITAÇÃO DO COMPRIMENTO DO PERCURSO MÍNIMO CONSECUTIVO

DESCRIÇÃO DETALHADA DA INVENÇÃO

Campo técnico da invenção

Em geral, a presente invenção refere-se a um aparelho de modulação e a uma método de modulação, a um aparelho de desmodulação e a um método de desmodulação bem como um meio de apresentação de programa. De modo mais particular, a presente invenção refere-se a um aparelho de modulação preferível e a um método de modulação preferível, a um aparelho de desmodulação preferível e a um método de desmodulação preferível bem como a um meio de apresentação de programa preferível usado em operações para registar dados num meio de registo numa elevada densidade de registo e reprodução de dados registados num meio de registo numa elevada densidade de registo.

TÉCNICA ANTERIOR

Quando dados são transmitidos através de uma linha de transmissão ou registados num meio de registo tal como um disco magnético, um disco óptico ou um disco magneto-óptico, os dados são modulados para um código condizente com a linha de transmissão ou do meio de registo anterior à transmissão ou registo. Como técnica de modulação, a codificação em bloco é conhecida. Na codificação em bloco, uma sequência de dados é bloqueada em unidades compreendendo cada qual bits m x i. a cada uma das unidades que é feita referência daqui em diante 1 como palavra de dados é então convertida numa palavra de código compreendendo bits n x i em conformidade com uma regra de codificação apropriada. Para i = 1, esta palavra de dados é um código de comprimento fixo. No caso de i tem uma pluralidade de valores cada qual seleccionado do deslocamento 1 até imax, um máximo de i, sendo o resultado da palavra de código um código de comprimento variável. Em geral, um código resultante do bloco codificado é expresso como um código de comprimento variável (d, k; m, n; r).

Aqui, i é chamado um comprimento de restrição e r é imax, um comprimento de restrição máximo, d é o número mínimo de 0 que aparecem entre dois consecutivos 1. d é referenciado como o processamento mínimo de 0. Por outro lado, k é o número máximo de 0 que aparecem entre dois consecutivos 1. k é referido como um processamento máximo de 0. A propósito, numa operação para registar código de comprimento variável obtido do bloco codificado descrito acima num meio de registo tal como um disco óptico ou um disco magneto-óptico, por exemplo, num disco compacto (CD) ou num mini disco (MD), o código de comprimento variável sofre uma modulação NRZI (Não Retorno para Zero Invertido) em que cada "1" do código de comprimento variável é interpretado como inversão enquanto um “0" é interpretado como não-inversão. 0 código de comprimento variável que completa a modulação NRZI é então registado. O código de comprimento variável que completa a modulação NRZI é referido como um grupo de ondas de registo. No caso de um disco magneto-óptico de acordo com as especificações ISO que prescrevem uma não tão grande densidade de registo, sendo um grupo de bits que completam a modulação de registo registados como são sem serem afectado pela modulação NRZI. 2

As notações Tmin e Tmax denotam os períodos de inversão máxima e mínima de um grupo de ondas respectivamente. Neste caso, de modo a registar o grupo de onda de registo numa elevada densidade de registo na direcção de velocidade linear, um longo período de inversão mínimo Tmin ou um processamento grande mínimo d é preferido. Assim sendo, do ponto de vista da geração de impulsos é desejável ter um período de inversão máximo pegueno Tmax ou um processamento máximo pequeno k. De modo a satisfazer estes requisitos, uma variedade de técnicas de modulação foram propostas.

Colocando num plano concreto, para um disco óptico, um disco magnético ou um disco magneto-óptico, são propostos ou na realidade usadas técnicas de modulação para gerar um código de comprimento variável RLL (1 - 7) que é também expresso como (1, 7 ; m, n ; r) e um código de comprimento variável RLL (2 - 7) também expresso como (2, 7 m, n ; r) bem como um código de comprimento fixo RLL (1 - 7) também expresso como (1, 7 ; m, η; I) usado numa especificação ISO MO. Para um aparelho de disco actualmente sob pesquisa e desenvolvimento tal como um disco óptico e um disco magneto-óptico com uma densidade de registo elevada, um código RLL (Código de Processamento de Comprimento Limitado) com um processamento mínimo d de 1 é comummente usado. A seguinte é um exemplo de uma tabela de conversão do código de comprimento variável RLL (1 7). 3 <Tabela 1> RLL(1,7;2,3;2)

Dados Código i = 1 11 OOx 10 010 i = 2 01 lOx 0011 000 OOx 0010 000 010 0001 100 OOx 0000 100 010 0 símbolo x é usado na tabela de conversão e tem o valor "1" para um bit de canal imediatamente seguinte de "0" ou tem o valor "00" para um bit de canal imediatamente seguinte de "1". O comprimento máximo de restrição r é 2.

Os parâmetros do código de comprimento variável RLL (a - 7) são (1, 7; 2, 3 ; 2) . O período de inversão mínimo Tmin que pode ser expresso por (d + 1) Té então igual a 2 (=1 + 1) onde T é um intervalo de bit no grupo de onda de registo. O período de inversão mínimo Tmin que pode ser expresso também por (m/n) x 2 Tdados é então igual a 1.33 ( = 2/3x2) Tdados onde Tdados é um intervalo de bit na sequência de dados. 0 período de inversão máxima Tmax que pode ser expresso por (k + 1) T é então igual a (7 + 1) T = 8T = 8 x (m/n) Tdados = 8x2/3 Tdados = 5.33 Tdados. A largura da janela de detecção Tw que pode também ser expressa por (m / n) Tdados é então igual a 0.67 (= 2/3) Tdados.

Assim sendo, num grupo de bits de canal que completa a RLL (1 - 7) a modulação mostrada na Tabela 1, uma frequência de geração corresponde a um período de 2T que é igual ao período de inversão mínimo Tm é mais observado para ser seguido por 4 frequências de geração correspondentes aos períodos de 3T e 4T. 0 facto de muita da informação de transição ser gerada em pequenos intervalos tais como 2T e 3T é vantajoso para a geração de um impulso de relógio em muitos casos. À medida que a densidade da linha de registo é aumentada, no entanto, o processamento mínimo desta vez adversamente torna-se um problema. Isto é, se os processamentos mínimos 2T forem gerados consecutivamente, o grupo de onda de registo está propenso à distorção lá gerada. Isto é porque uma emissão de onda 2T é mais pequena que outras emissões de onda, no entanto, facilmente afectada por factores tais como desfocagem e inclinação tangencial. Assim sendo, numa elevada densidade de linha, registo de marcas mínimas consecutivas (21) são também facilmente afectadas por distúrbios tais como ruído. Assim, uma operação para reproduzir os dados estará também propensa a erros. Neste caso, um padrão de erros em reprodução dos dados é observado como variações dos bordos, frontal e traseiro de uma marca mínima em muitos casos. Como resultado, o comprimento do erro do bit gerado aumenta.

Como descrito acima, quando dados são transmitidos através de uma linha de transmissão ou registados num meio de registo, os dados são modulados em código equivalente ao da linha de transmissão ou do meio de registo anterior à transmissão ou registo. Se o código resultante da modulação contém um componente de corrente continua, uma variedade de sinais de erro tais como erros de rastreamento gerados no controlo de um servo de um leitor de discos torna-se propenso a variações ou a intermitências facilmente geradas. Por esta razão, é então desejável efectuar esforços necessários para evitar que o código contenha um componente de corrente contínua o mais possível. 5

De modo a evitar que o código modulador contenha um componente de corrente continua directo, foi proposto o controlo de um DSV (Valor de Soma Digital) para evitar o código modulador de conter um componente de corrente contínua. 0 DSV é uma descoberta total através da adição de valores de um grupo de bits (símbolos de dados), em que os valores +1 e -1 são atribuídos a "1" e "0" no grupo respectivamente, tais resultados da modulação NRZI (que é, nível de codificação) de um grupo de bits de canal. O DSV é um indicador de um componente de corrente continua contido num grupo de códigos. Decrescendo o valor absoluto do DSV através do controlo DSV é equivalente ao suprimento da magnitude de um componente de corrente continua contido num grupo de códigos. O controlo DSV não é aplicável a um código de modulação gerado de acordo com um comprimento variável RLL (1 - 7) tabela mostrada na Tabela 1 dada acima. O controlo DSV para tal caso é levado a cabo através do cálculo de um DSV de um grupo de bits codificados (um grupo de bits de canal) após da modulação para um predeterminado período de tempo e inserção de um predeterminado número de bits de controlo DSV no grupo de bits codificados (o grupo de bits de canal).

Em qualquer taxa, os bits de controlo DSV são basicamente bits redundantes. Se a eficiência da conversão de código é para ser tida em consideração, é então desejável reduzir o número de bits de controlo DSV para um valor que seja o mais pequeno possível.

Assim sendo, se os bits de controlo DSV forem inseridos, é também desejável efectuar o processamento mínimo d e o processamento máximo k inalterado. Isto é porque uma 6 alteração em (d, k) irá ter um efeito nas características de registo / reprodução.

PROBLEMAS A SEREM RESOLVIDOS PELA INVENÇÃO

Como descrito acima, numa operação para registar o código RLL numa densidade de linha elevada ou uma operação para reproduzir o código RLL registado numa densidade de linha elevada, é levantando um problema que um padrão de processamentos mínimos consecutivos d irá causar um erro longo para ser facilmente gerado.

Assim sendo, no caso do código RLL tal como o código RLL (1 -7), a inserção de necessidades de controlo DSV de bits de controlo de DSV numa parte arbitrária de uma cadeia de palavras de código (um grupo de bits de canal) . Uma vez que os bits de controlo DSV são basicamente bits redundantes, no entanto, é desejável reduzir o número de bits de controlo DSV inseridos para um valor o mais pequeno possível. De modo a manter o processamento mínimo e o processamento máximo em valores constantes, no entanto, o número de bits de controlo DSV é pelo menos 2. É então assim desejável reduzir o número de bits de controlo DSV para um valor ainda mais pequenos. A presente invenção destina-se aos problemas descritos acima. É um objecto da presente invenção permitir ao controlo DSV ser executado para produzir bits de controlo eficientes no código RLL de (d, k ; m, n) onde o processamento mínimo d = 1, que é o código RLL de (1, 7 ; 2, 3) de modo a que o número de processamentos mínimos consecutivos seja reduzido enquanto o processamento mínimo e o processamento máximo são mantidos. 7 A US5477222 descreve um sinal num fluxo de bits de dados de um sinal de cana binário, em que o fluxo de bits do código de origem do sinal é dividido em palavras de código de origem n-bit, tal dispositivo inclui um circuito de conversão adaptado para converter as palavras de código de origem em palavras de canal m-bit correspondentes. 0 circuito de conversão é então adaptado para converter palavras de código de origem em palavras m-bit correspondentes, de modo a que a conversão para cada palavra de código de origem n-bit preserve a paridade tal como mostrado na tabela 1. Na US5477222 um código básico é suplementado por códigos de substituição que asseguram que um determinado código é completado. Para isto, algumas sequências de palavras de código que normalmente resultariam de uma conversão usando o código básico são substituídos pelo uso de uma conversão dos códigos de substituição. É um outro objecto da presente invenção prevenir propagação de um erro de desmodulação de escalar usando uma tabela de conversão com a configuração mais simples possível.

MEIOS PAA RESOLVER OS PROBLEMAS

Um aparelho de modulação de acordo com a reivindicação 1 caracterizado por o código variável ter uma outra restrição k = 7 e código básico de conversão ausente da tabela de conversão é providenciado pelo código de conversão de substituição.

Um programa que apresenta um meio de acordo com a reivindicação 24 para apresentar um programa caracterizado por o código variável ter uma outra restrição k = 7 e por um código básico de conversão ausente da tabela de conversão ser providenciado pelo código de conversão de substituição.

Aparelho de desmodulação de acordo com a reivindicação 25 caracterizado por o código variável ter uma outra restrição k = 7, e por um código básico de conversão ausente da tabela de conversão ser providenciado pela substituição de um código de conversão.

Um método de desmodulação de acordo com a reivindicação 28 caracterizado por códigos básicos; primeiros códigos de substituição para limitar o número de aparições do referido processamento mínimo d; e segundos códigos de substituição para manter o referido limite de comprimento de processamento k, tendo o código variável restrições d = 1, m=2en=3, caracterizado por o código variável ter uma outra restrição k = 7 e por um código básico de conversão ausente da tabela de conversão ser providenciado pelo código de substituição de conversão.

Um programa que apresenta meio de acordo com a reivindicação 29 é caracterizado por o código variável ter uma outra restrição k = 7 e por o código básico de conversão estar ausente da tabela de conversão ser providenciado pelo código de substituição de conversão.

De acordo com o aparelho reivindicado na reivindicação 1, o método de modulação reivindicado tal como na reivindicação 23, o programa que apresenta o meio tal como reivindicado na 9 reivindicação 24, o aparelho de desmodulação tal como na reivindicação 25, o método de desmodulação tal como reivindicado na reivindicação 28 e o meio de apresentação de programa reivindicado tal como na reivindicação 29, o processamento de reivindicação é levado a cabo na base de uma tabela de conversão forçando uma regra de conversão, de acordo com o restante de divisão de um "1" contagem de um elemento numa sequência de dados por 2 tendo um valor de 0 ou 1 deverá ser sempre igual ao restante da divisão de um "1" de um elemento numa sequência de palavras de código resultantes da conversão de sequência de dados por 2 e códigos de conversão da tabela de conversão compreendendo: códigos básicos; primeiros códigos de substituição para limitar o número de aparições do referido processamento mínimo d; e segundos códigos de substituição para manter o referido limite de comprimento de processamento k, tendo o código variável restrições d = 1, m=2en=3, onde o código variável tem uma restrição k = 7 e onde um código básico de conversão ausente da tabela de conversão é providenciada pelo código de substituição de conversão.

[BREVE DESCRIÇÃO DOS DESENHOS]

Formas de realização da presente invenção foram descritos fazendo referencia aos seguintes diagramas em que: A Fig. 1 é um diagrama em bloco que mostra uma configuração típica de uma forma de realização que implementa um aparelho de modulação providenciado pela presente invenção; 10 A Fig. 2 é um diagrama explicativo usado para descrever o processo levado a acabo por uma unidade que determina / insere o bit de controlo DSV aplicado no aparelho de modulação mostrado na Fig. 1; A Fig. 3 é um diagrama em bloco que mostra uma tipica configuração de uma unidade de modulação 12 aplicada no aparelho de modulação mostrado na Fig. 1; A Fig. 4 é um diagrama exemplificando um processo levado a acabo pela unidade de modulação 12 mostrada na Fig. 3; A Fig. 5 é um diagrama em bloco que mostra uma tipica configuração de uma forma de realização que implementa um aparelho de desmodulação pela presente invenção; A Fig. 6 é um diagrama em bloco que mostra uma configuração tipica de uma unidade de desmodulação 111 aplicada no aparelho de desmodulação mostrado na Fig. 5; A Fig. 7 é um diagrama explicativo usado para descrever um processo levado a acabo pela unidade de desmodulação 111 mostrado na Fig. 6; A Fig. 8 é um fluxograma usado como uma referência na explicação de operações levadas a cabo por uma unidade de remoção de bit de controlo DSV 112 aplicada no aparelho de desmodulação mostrado na Fig. 5; A Fig. 9 é um diagrama em bloco que mostra uma tipica configuração de uma forma de realização que implementa um aparelho de modulação providenciado pela presente invenção; A Fig. 10 é um diagrama que mostra outra configuração tipica de uma forma de realização que implementa um aparelho de desmodulação providenciado pela presente invenção; e A Fig. 11 é um diagrama que mostra um exemplo de código para registar com sinais de sincronização e bits de controlo DSV lá inseridos. 11

DESCRIÇÃO DETALHADA DAS FORMAS DE REALIZÇAO PREFERIDAS

Antes de começar a explicação de algumas das formas de realização preferidas da presente invenção, de modo a clarificar meios de associação da presente invenção descritos nas reivindicações com implementações adoptadas nas formas de realização, na seguinte descrição que caracteriza a invenção, cada um dos meios é seguido por uma implementação típica incluída em parêntesis do modo "um meio (implementado por exemplo por uma implementação típica)". É desnecessário de dizer, no entanto, que uma implementação típica não se destina a ser construída num sendo limitado. Isto é, um meio não é necessariamente limitado a uma implementação típica associada dos meios.

Um aparelho de modulação de acordo com a reivindicação 1 é caracterizado por o código variável ter uma outra restrição k = 7 e por um código básico de conversão ausente da tabela de conversão seja providenciado pelo código de substituição de conversão.

De acordo com a reivindicação 10, o aparelho de modulação reivindicado tal como na reivindicação 10 é também caracterizado por tem também meios de inserção de sinal de sincronização (implementado por exemplo por uma unidade de inserção de sinal de sincronização 212 mostrado na Fig. 9) para inserir um sinal de sincronização incluindo um padrão único nos referidos códigos de conversão da referida tabela de conversão em qualquer posição arbitrária na referida sequência de palavras de código.

De acordo com a reivindicação 21, o aparelho de modulação tal como reivindicado na reivindicação 1 é também caracterizado 12 por ter também meios de controlo DSV (implementados por exemplo por unidade que determina / insere o bit de controlo DSV mostrado na Fig. 1) para controlar DSVs de entrada de dados e fornecimento dos referidos DSVSs para os referidos meios de conversão.

De acordo com a reivindicação 22, o aparelho de modulação reivindicado tal como na reivindicação 1 é então também descrito tendo em consideração os referidos meios de conversão compreenderem: um primeiro código de meio de detecção (implementado por exemplo por um aparecimento consecutivo de processamento mínimo limitando a unidade de detecção de código 33 mostrado na Fig. 3) para detectar os referidos primeiros códigos de substituição para limitar o número de aparecimentos consecutivos do referido processamento mínimo d; e um segundo código de meio de detecção (implementado por exemplo por um processamento máximo que assegura meio de detecção de código 3 4 mostrado na Fig. 3 para detectar os referidos segundos códigos de substituição para manter o limite de comprimento de processamento.

Um aparelho de desmodulação de acordo com a reivindicação 25 é caracterizado por o código variável ter uma outra restrição k = 7 e por o código básico de conversão estar ausente da tabela de conversão ser providenciado pelo código de substituição de conversão.

De acordo com a reivindicação 26, um aparelho de desmodulação reivindicado de acordo com a reivindicação 25 é também caracterizado por ter ainda meios de remoção de bit 13 (implementados por exemplo por unidade de remoção de bit de controlo DSV 112 mostrado na Fig. 5) para remoção de bits redundantes inseridos em intervalos predeterminados no referido código.

Formas de realização preferidas da presente invenção são descritas como se seguem. De modo a tornar a explicação fácil de entender, na seguinte descrição, uma série de bits "0" e "1" da dados anteriores à conversão, que é, uma sequência de dados de conversão, é representado como um grupo de bits fechados em parêntesis () tal como por exemplo (000011). Por outro lado, uma série de bits "0" e "1" de um código resultante da conversão que é, uma sequência de palavras de sequência pós conversão é representado como um grupo de bits delimitado por um par de símbolos "tal como por exemplo "0001000100". As tabelas 2 e 3 dadas abaixo são exemplos de uma tabela de conversão para conversão de dados num código de acordo com a presente invenção. <Tabela 2> 17PP.RML.32 Dados Código 11 *0* 10 001 01 010 17PP.RML.32 Dados Código 0011 010 100 0010 010 000 0001 000 100 14 000011 000 100 100 000010 000 100 000 000001 010 100 100 000000 010 100 000 "110111 001 000 000 (próximo 010) 0000100 0 000 100 100 100 0000000 0 010 100 100 100 se xxl então *0* = 000 xxO então *0* = 101

Sincronia & Terminação #01 000 000 001 (12 bits de canal) ou #01 001 000 000 001 000 000 001 (24 bits de canal) # = 0: caso nao terminado # = 1: caso terminado Tabela de terminação 00 000 0000 010 100 "110111 001 000 000 (próximo 010)

Quando os próximos bits de canal forem "010" converte de "11 01 11" para "001 000 000" após usar a tabela principal e a tabela de terminação.

Tal como mostrado na Tabela 2, a tabela de conversão mostra os códigos resultantes da conversão incluindo códigos básicos, códigos de substituição e códigos de terminação. O 15 processamento de conversão não pode ser levado a cabo sem um código básico. Na tabela de conversão, os códigos básicos são os códigos resultantes da conversão das sequências de dados (11) a (000000). O processamento de conversão pode ser executado mesmo que um código de substituição não exista. No entanto, se um código de substituição existir, um processamento de conversão mais efectivo pode ser levado a cabo. Na tabela de conversão, os códigos de substituição são os códigos resultantes da conversão das sequências de dados (110111), (00001000) e (00000000). O código de terminação é usado para terminar o código resultante da conversão em qualquer posição arbitrária. Os códigos de terminação na tabela são os códigos resultantes da conversão das sequências de dados (00) e (0000) . Assim sendo, a tabela de conversão prescreve também sinais de sincronização.

Na tabela 2, o processamento mínimo d é 1 enquanto o processamento máximo k é 7. Um dos elementos dos códigos básicos inclui um código indeterminado, que é, um código indicado pelo símbolo asterisco "*". O bit representado pelo símbolo do código indeterminado pode ser determinado quer para ser "0" ou "1", de modo a manter os valores do processamento mínimo d e um processamento máximo k sem se reportar a um sequência imediatamente precedente ou que se sucede às palavras de código. De modo detalhado, se a sequência de dados 2-bit a ser convertida for (11) um código resultante da conversão pode ser "000" ou "101" na dependência da sequência imediata precedente de palavras de código. De modo mais específico, se o único bit de canal da sequência imediatamente precedente de palavras de código for "1", a sequência de dados 2-bit (11) é convertida para o código "000" de modo a manter o processamento mínimo d. Se o único bit de canal da sequência imediatamente precedente das 16 palavras de código for "0", por outro lado, a sequência de dados 2-bit (11) é convertida no código "101" de modo a manter o processamento máximo k.

Os códigos básicos mostrados na tabela de conversão da Tabela 2 têm uma estrutura de comprimento variável. O número de códigos básicos com um comprimento de restrição i de 1 é 3, um valor que é mais pequeno que um número requerido de 4 (=2Am = 2 Λ2) Estes 3 códigos básicos são "*0*", "001" e "010". Como resultado, numa operação para converter uma sequência de dados, é encontrado uma sequência de dados que não pode ser convertida com apenas um comprimento de restrição i de 1. Por este motivo, é necessário referir que códigos básicos com um comprimento de restrição i até 3 na Tabela 2 numa operação para converter todas as sequências de dados. Isto é, códigos básicos com um comprimento de restrição i até 3 são incluídos na Tabela 2 de modo a permitir que a Tabela 2 sirva como uma suficiente tabela de conversão.

Assim sendo, a tabela de conversão da Tabela 2 inclui também códigos de substituição para limitar as consecutivas aparições do processamento mínimo d. se a sequência de dados é (110111) e uma sequência de palavras de código que segue um código resultante da conversão da sequência de dados for "010", a sequência de dados é convertida numa palavra de código de "010 000 000". Se a sequência de palavras de código seguido de um código resultante da conversão da sequência de dados for outra diferente de "010", por outro lado, a sequência de dados (110111) é convertida em unidade de 2-bit. De modo detalhado, os grupos de 2-bit (11), (01) e (11) na sequência de dados, sendo a sequência de dados (110111) convertida numa sequência de palavras de código "*0*" 010 e 17 *0*. Como resultado, os aparecimentos consecutivos do processamento mínimo d na sequência de palavras de código resultante da conversão da sequência de dados pode ser restringida, limitando o número de processamentos mínimos repetidos a um máximo de 6.

Além disso, a tabela de conversão 2 aplica uma regra de conversão, de modo a que o restante da divisão da contagem "1" de um elemento numa sequência de dados por 2 com um valor de 0 ou 1 deverá sempre ser igual ao restante da divisão da contagem 1,111 de um elemento na sequência das palavras de código resultantes da conversão da sequência de dados por 2. Isto é, se a contagem “1" de um elemento na sequência de dados for par, a contagem "1" de um elemento na sequência de palavras de código for também par e, se a contagem "1" de um elemento na sequência de dados for ímpar, por outro lado, a contagem "1" de um elemento na sequência de palavras de código é também ímpar. Por exemplo uma sequência de dados de (000001) é convertido numa sequência de palavras de código de "010 100 000". Neste caso, o restante da divisão de "1" conta como um elemento na sequência de dados por 2 é 1 que é igual ao restante da divisão de "1" de um elemento na sequência de palavras de código resultante da conversão da sequência de dados por 2. Isto é, a contagem "1" da sequência de dados e a sequência de palavras de código são ambas ímpares. Tal como outro exemplo, uma sequência de dados de (000000) é convertido numa sequência de palavras de código de "010 100 100". Neste caso, o restante da divisão de "1" conta como um elemento na sequência de dados por 2 é 0 que é igual ao restante da divisão da contagem "1" de um elemento na sequência das palavras de código resultantes da conversão da sequência de dados por 2. Isto é, a contagem "1" da sequência de dados e a sequência de palavras de código são ambas pares. 18

Assim sendo, o comprimento de restrição máximo r na tabela de conversão da Tabela 2 é 4. Os códigos na tabela com um comprimento de restrição i de 4 são os códigos de substituição para implementar o valor 7 do processamento máximo k. Tal código de substituição é referido como sendo o código que assegura o processamento máximo. Isto é, uma sequência de dados de (00001000) é convertido numa sequência de palavras de código de "0 0 0 100 100 100" enquanto que uma sequência de dados de (00000000) é convertida numa sequência de palavras de código de (010 100 100 100". Sublinhe-se que, que neste caso, o valor do processamento minimo d é também mantido a 1.

Se a tabela de conversão da Tabela 2 não incluir códigos de substituição que tenham comprimento de restrição i de 4, o comprimento de restrição máximo r para a tabela é 3, originando código com um processamento máximo de 8 a ser gerado. Uma vez que a tabela inclui códigos básicos com um comprimento de restrição i de 4, no entanto, código com um processamento máximo de 7 pode ser gerado.

Em geral, quanto maior o processamento máximo k, mais inconveniente a geração de um sinal de impulso e, assim, mais pobre é a estabilidade do sistema. Assim, reduzindo o valor do processamento máximo k de 8 a 7, a caracterist ica do sistema pode ser melhorado proporcionalmente com a redução no processamento máximo k.

Ou seja, se a Tabela de conversão 2 é criada para incluir os códigos básicos apenas, o comprimento máximo de restrição r para uma tal tabela é 3. Neste caso, é possível gerar código que tenha o processamento mínimo d de 1 e um processamento máximo k de 8. Além disso, o restante de divisão da contagem 19 "1" de um elemento numa sequência de dados por 2 com um valor de 0 ou 1 deverá sempre ser igual ao restante da divisão da contagem de "1" de um elemento na sequência das palavras de código resultantes da conversão da sequência de dados por 2.

Se a tabela de conversão é criada para incluir também códigos de substituição para limitar os aparecimentos consecutivos do processamento minimo d em adição aos códigos básicos, o comprimento de restrição máximo r para uma tal tabela é também 3. Neste caso, no entanto, é possível gerar código que tenha um processamento mínimo d de 1 e um processamento máximo k de 8 enquanto que o número de processamentos mínimos consecutivos d seja limitado a um valor limite superior. Além disso, o restante da divisão da contagem "1" de um elemento numa sequência de dados por 2 com um valor de 0 ou 1 deverá ser sempre igual ao restante da divisão da contagem "1" de um elemento na sequência de palavras de código resultantes da conversão da sequência de dados por 2.

Se a tabela de conversão for criada para também incluir códigos de substituição para assegurar um processamento máximo k de 7 em adição aos códigos de substituição para limitar os aparecimentos consecutivos do processamento mínimo d e os códigos básicos, o comprimento de restrição máximo r para tal tabela é 4. Neste caso, é possível gerar código que tenha um processamento mínimo d de 1 e um processamento máximo k de 7 enquanto o número de processamentos mínimos consecutivos for limitado a um valor limite acima. Além disso, o restante da divisão da contagem de “1" de um elemento numa sequência de dados por 2 com um valor de 0 ou 1 deverá ser sempre igual ao restante da divisão da contagem de "1" de um elemento na sequência de palavras de código resultantes da conversão da sequência de dados 2. 20

Em geral, no entanto, quanto maior o comprimento de restrição máximo, piores as caracteristicas de propagação de um erro de desmodulação gerado na eventualidade de uma deslocamento de bit.

Comparação da tabela 1 com a Tabela 2 mostra que o comprimento de restrição máximo r da anterior é 2 enquanto da última é 4. Assim, a Tabela 2 deverá resultar em caracteristicas mais fracas que as da Tabela 1. No entanto, resultados de simulação a serem descritos mais tarde por referência à Tabela 7 indicam que as caracteristicas da Tabela 2 não são tão fracas em comparação com a tabela 1. Por exemplo, tal como mostrado na tabela 7, a média da taxa de erro de byte da Tabela 1 é 1.014 bytes enquanto a da Tabela 2 é de 1.6 7 bytes, um valor que não é muito maior que o da Tabela 1. A diferença na média da taxa de erro de byte pode ser considerada como sendo atribuída ao facto de o número de grupos de código de conversão na Tabela 1 ser mais pequeno que o da Tabela 2 por uma diferença de 2. A propósito, para um caso em que um sinal de sincronização é inserido em qualquer posição arbitrária numa sequência de palavras de código (que é, um grupo de bits de canal) gerados como um resultado de conversão levados a cabo de acordo com uma tabela de conversão da tabela 2, a tabela de conversão produz códigos com uma estrutura de comprimento variável. Isto é porque a tabela de conversão inclui uma tabela de terminação que prescreve códigos de terminação para código de terminação resultante de conversão em qualquer posição arbitrária. Um código de terminação é usado quando for necessário. 21

Assumindo, por exemplo, que um sinal de sincronização é inserido numa posição em particular no código resultante da conversão. Neste caso, primeiro que tudo, num ponto de junção entre uma sequência de palavras de código imediatamente precedentes à posição particular e uma sequência de palavras de código imediatamente a seguir à posição em particular, bits de junção são definidos enquanto é mantido o processamento mínimo d e o processamento máximo k e um padrão único que representa o sinal de sincronização é definido entre os bits de junção. Considere-se um padrão do sinal de sincronização que quebra o valor 7 do processamento máximo k. Neste caso, o padrão de um sinal de sincronização com um comprimento mínimo é uma palavra de código de 12-bit (que é, 12 bits de canal) como dado a seguir: "#01 000 000 001" 0 símbolo # no cabeçalho do padrão do sinal de sincronização é um bit de junção que pode ser "0" ou "1" para ser descrito mais tarde. 0 segundo bit de canal a seguir a "#" é "0" para manter o processamento mínimo d. O terceiro bit de canal e os subsequentes bits são fixados em valores que formam um padrão único 9T, um padrão de código não prescrito na Tabela 2, para dar um processamento máximo k de 8. Tal como mostrado no padrão acima, o terceiro bit de canal e a última sanduíche de bit de canal 8 bits "0" consecutivos. Sublinhe-se que, muito embora o último bit de canal no padrão de sinal de sincronização é fixado em "1" usando a tabela de conversão da Tabela 2, podendo o processamento mínimo d ser mantido.

De seguida, a tabela de terminação e o bit de junção "#" no padrão de bit do sinal de sincronização são explicados. Tal 22 como mostrado na Tabela 2, a tabela de terminação é construída como se segue: 00 000 0000 010 100 A tabela de terminação é necessária para códigos básicos com um comprimento de restrição que providencia um número de pares cada qual compreendendo um sequência de dados e uma sequência de palavras de código mais pequena que o numero requerido 4 (=Am = 2Λ2).

De modo mais detalhado, no caso da tabela 2, para o comprimento de restrição i = 1, uma vez que cada número de pares compreende uma sequência de dados e uma sequência de palavras de código que é 3, a tabela de terminação é requerida. Para o comprimento de restrição i = 2, uma vez que o número de pares que cada um compreende uma sequência de dados e uma sequência de palavras de código é também 3, a tabela de terminação é necessária. Para o comprimento de restrição i = 3, o número de pares cada qual compreendendo uma sequência de dados e uma sequência de palavras de código é 5 incluindo um par com um código de substituição. O resto é 4 pares cada um incluindo um código básico. Uma vez que o número requerido 4 existe a tabela de terminação não é necessária. Para o comprimento de restrição i = 4, uma vez que as sequências de palavras de código são todos códigos de substituição, não é necessário levar em conta o código de terminação. Assim, a tabela de terminação é necessária para o comprimento de restrição i = 1 em que um código de terminação é usado para uma sequência de dados (00) . Através do mesmo símbolo a tabela de terminação é necessária para o comprimento de restrição i = 2 em que um código de terminação 23 é usado para uma sequência de dados (0000) . De acordo com a tabela de terminação, as sequências de dados (00) e (0000) são convertidas em sequências de palavras de código "000" e "010100" respectivamente. Como resultado, numa operação para inserir um sinal de sincronização, é possível evitar uma situação em que dados precedentes ao padrão de sinal de sincronização já não precisam de ser convertidos. Isto é, o sistema de conversão é capaz de eliminar uma situação em que não é mais possível deixar o código imediatamente precedente do sinal de sincronização servir como uma terminação. O bit "#" do padrão do sinal de sincronização é usado para distinguir um caso de utilização da tabela de terminação de um caso em que a tabela de terminação não é usada. De modo mais especifico, o primeiro bit de canal "#" no cabeçalho do padrão do sinal de sincronização é fixado em "1" para indicar que o código de terminação é usado ou fixado em "0" para indicar que não é usado código de terminação. Ao faze-lo, é possível correctamente determinar se a tabela de terminação está ou não a ser utilizada, isto é, se o código de terminação está ou não a ser utilizado.

Como descrito acima, o padrão de um sinal de sincronização com um comprimento mínimo é uma palavra de código de 12-bit (que é 12 bits de canal) . Uma vez que um padrão de sinal de sincronização que quebra o valor 7 do processamento máximo k mas providencia um processamento máximo k de 8 (9T) é aceitável, qualquer outro padrão de sinal de sincronização que forme uma palavra de código de pelo menos 12 bits pode ser construído. No caso de formatação de uma palavra de código de 15-bit, por exemplo, os 2 seguintes sinais de sincronização podem ser feitos: #01 000 000 001 010 #01 000 000 001 001

No caso da formação de uma palavra de código de 21-bit, o seguinte sinal de sincronização pode ser feito: "#01 000 000 001 000 000 001" o sinal de sincronização de 21-bit acima inclui 2 padrões consecutivos providenciando cada qual um processamento máximo k de 8 (9T) . Tal sinal de sincronização pode ser detectado com um elevado grau de confiança. Então no caso de formação de uma palavra de código de 24-bit, o seguinte sinal de sincronização pode ser feito: "#01 001 000 000 0001 000 000 001" O sinal de sincronização acima, um padrão com uma forma de " 3 T - 9T - 9T", reduz a probabilidade de um grande processamento (T) apareça antes e/ou depois dos dois padrões consecutivos cada qual providenciado um processamento máximo k de 8 (9T) à medida que aumenta a detecção de energia. È possível seleccionar qual a detecção de energia que um sinal de sincronização deve providenciar de acordo com os requisitos do sistema. A Tabela 3 é outra tabela de conversão típica providenciada pela presente invenção. 25 cTabela 3> 17PP.RML._52 i = 1 tabela principal: Dados Código 00 101 01 100 10 001 11 000 i = 2 Tabela de substituição A (Limites dal) 0000 100 010 0001 101 010 1000 000 010 1001 001010 i=3 Tabela de substituição B (Limita k a 8) 111111 000 010 010 111110 001 010 010 011110 101 010010 011111 100 0010 010 i=4 Tabela de substituição C (Limites RMTR a 6) cana -- 0 00010001 100 010 010 010 cana -- 1 10010001 100 000 010 010 10010001 000 010 010 010 r = 4 Tabela de substituição (Limites k a 7) chan 010 11100000 000 001 010 010 chan 010 11100010 100 001 010 010 chan 010 11100001 001010010010 chan 010 11100011 101 010 010 010 r = 4 Tabela de substituição D (Limite k a 7) Sincr dados: xl - ----0x ca.: xxO 100 000 000 lOx (12 bits de canal) dados: xl ---------0x ca. : xxO 100 000 000 100 000 000 lOx (24 bits de canal) Terminação: Adição de bits de data '01 ' ou '11' no inicio, e '00' ou ' 01' no fim 26 A tabela de conversão da Tabela 3 tem uma estrutura em que, para o processamento mínimo d = 1, o processamento máximo k = 7 e o comprimento de restrição i = 1,4 (= 2Λιη = 2 Λ2) códigos básicos são fornecidos. Isto é, para o comprimento de restrição i = 1, os 4 códigos básicos são colocados numa tabela principal. Para o comprimento de restrição i = 2 ou maior, tabelas de códigos de substituição são fornecidos para limitar os parâmetros tais como o processamento mínimo e o processamento máximo k. Sendo mais específico, a Tabela A para o comprimento de restrição i = 2 prescreve códigos de substituição para limitar o processamento mínimo d para 1. A Tabela B para o comprimento de restrição i=3 prescreve códigos de substituição para limitar o processamento máximo k para um limite acima de 8. A Tabela C para o comprimento de restrição i = 4 prescreve códigos de substituição para limitar aparições consecutivas do processamento mínimo d com o valor de 1. A Tabela D para o comprimento de restrição i = 4 prescreve códigos de substituição para limitar o processamento máximo k para um limite acima de 7. Assim, na tabela de conversão da tabela 3, o limite de restrição máximo é r = 4.

Tal como descrito acima, a tabela de conversão da Tabela 3 inclui códigos de substituição para limitação de aparecimentos consecutivos de processamento mínimo d. Por exemplo, uma sequência de dados de (0001001) é convertida numa sequência de palavras de código "100 010 010 010". Tal como para uma sequência de dados de (10010001) uma palavra de código imediatamente precedente é referenciada para determinar se o bit de canal imediatamente precedente é "0" ou "1". Se o bit de canal imediatamente precedente para "011", a sequência de dados é convertida numa sequência de palavras de código de "100 000 010 010". Se o bit de canal 27 imediatamente precedente for "1", por outro lado, a sequência de dados é convertida numa sequência de palavras de código de "000 010 010 010". Como resultado, a sequência de palavras de código resultantes da conversão de dados tem um número de processamentos mínimos consecutivamente repetidos para um máximo de 6.

Além disso, a tabela de conversão da tabela 3 aplica uma regra de conversão, de acordo com o restante da divisão da contagem "1" de um elemento numa sequência de dados por 2 com um valor de 0 ou 1 deverá sempre ser igual ao restante da divisão de "1" de um elemento na sequência de palavras de código resultantes da conversão da sequência de dados por 2. Isto é, se a contagem de "1" de um elemento da sequência de dados é par, a contagem "1" de um elemento na sequência de palavras de código é também par e se a contagem "1" de um elemento na sequência de dados for ímpar, por outro lado, a contagem "1" de um elemento na sequência de palavras de código é também ímpar. Por exemplo, uma sequência de dados de (1000) é convertida numa sequência de palavras de código de "000 010". Neste caso, o restante da divisão da contagem de "1" de um elemento da sequência de dados por 2 é 1 que é igual ao restante da divisão da contagem de "1" de um elemento na sequência de palavras de código resultante da conversão da sequência de dados por 2. Isto é, as contagens de "1" da sequência de dados e das sequências de palavras de código são ambas ímpares. Como outro exemplo, a sequência de dados de (111111) é convertida numa sequência de palavras de código de "000 010 010". Neste caso, o restante da divisão da contagem de "1" de um elemento na sequência de dados por 2 é 0 que é igual ao restante da divisão da contagem de "1" de um elemento na sequência de palavras de código resultante da conversão da sequência de dados por 2. Isto é, as contagens 28 "1" da sequência de dados e a sequência de palavras de código são ambas pares.

Além disso, códigos na tabela de conversão da Tabela 3 com um comprimento de restrição i de 4 igual ao comprimento de restrição máximo r são os códigos de substituição para implementar o valor 7 do processamento máximo k. no caso de conversão usando um tal código de substituição, uma sequência imediatamente precedente de palavras de código é referenciada. Sendo mais especifico, se a sequência imediatamente precedente de palavras de código for "010" a conversão é implementada. Se a sequência de dados for (11100000) e a sequência imediatamente precedente de palavras de código for "010" por exemplo, a conversão é implementada para resultar numa sequência de palavras de código "(000 001 010 010)". Outro exemplo, se a sequência de dados for (11100010) e a sequência imediatamente precedente das palavras de código para "010", a sequência de dados é convertida para uma sequência de palavras de código "100 001 010 010". A tabela de conversão da tabela 3 dada acima não pode ser construída apenas a partir de códigos básicos de modo a implementar codificação RLL. Código RLL com um processamento mínimo d assegurado e um processamento máximo k assegurado pode ser produzido através do uso dos códigos básicos na tabela principal bem como os códigos de substituição na Tabela A para um comprimento de restrição i de 2 e Tabela B para um comprimento de restrição i de 3. Neste caso, o comprimento de restrição máximo r é 3 e é possível gerar código como processamento mínimo de 1 e um processamento máximo k de 8. Além disso, o restante de divisão da contagem "1" de um elemento numa sequência de dados por 2 com um valor 29 de 0 ou 1 deverá sempre ser igual ao restante da divisão da contagem “1" de um elemento na sequência de palavras de código resultante da conversão da sequência de dados por 2.

Se a Tabela C que prescreve os códigos de substituição para limitar as aparições consecutivas do processamento mínimo d for incluída na configuração da tabela de conversão da Tabela 3 em adição à tabela principal e Tabelas A e B, o comprimento de restrição máximo r é 4 e é possível gerar código que tenha um processamento mínimo d de 1, um processamento máximo k de 8 e um número de aparições consecutivas de processamento mínimos d. em adição, o restante da divisão da contagem "1" de um elemento numa sequência de dados por 2 com uma valor de 0 ou 1 deverá ser sempre igual ao restante da divisão da contagem "1" de um elemento na sequência de palavras código resultantes da conversão da sequência de dados por 2. É de sublinhar que neste caso, nem sempre é necessário fazer referência à sequência imediatamente precedente das palavras código tal como no caso do uso da tabela C da Tabela 3.

Se a Tabela D que prescreve os códigos de substituição para assegurar um processamento máximo k de 7 estiver incluído na configuração da Tabela 3 em adição à tabela principal e Tabelas A e B e Tabela C que prescreve os códigos de substituição para limitar aparições consecutivas do processamento mínimo d, o comprimento de restrição máximo é 4 e é possível gerar código que tenha um processamento mínimo d de 1, um processamento máximo de 7 e um número limitado de aparições consecutivas de processamentos mínimos d. Além disso, o restante da divisão da contagem "1" de um elemento numa sequência de dados por 2 com um valor de 0 ou 1 deverá ser sempre ser igual ao restante da divisão da contagem “1" 30 de um elemento na sequência de palavras código resultantes da conversão da sequência de dados por 2. A tabela de terminação da Tabela 2 não é necessária no processamento para inserção de um sinal de sincronização numa posição particular numa sequência de palavras código (ou um comboio de bits de canal) resultantes da conversão usando a tabela de conversão da Tabela 3. Isto é porque, de acordo com a tabela de conversão da tabela 3, código pode ser terminado num comprimento de restrição i de 1.

De modo a fazer a inserção de um padrão de num resultado de sinal de sincronização num código de modo o mais eficiente possível, o padrão é determinado como se segue: A palavra de código 3-bit imediatamente precedente a um padrão único (ou uma sequência de palavra código) que serve como um sinal de sincronização e a palavra código 3-bit imediatamente seguinte ao padrão único são palavras de código resultantes da conversão de acordo com a tabela 3. Os 3 bits das palavras código imediatamente precedentes e imediatamente a seguir ao padrão único cada um tem um formato em que os bits de dados e os bits de junção são misturados como se segue.

Primeiro de tudo, os 3 bits da palavra código imediatamente precedente são determinados como se segue. Uma unidade m-bit de uma palavra dados anterior à conversão onde m = 2 é examinada. 0 primeiro bit da unidade 2.bit no cabeçalho da palavra dados anteriores à conversão é um bit de informação enquanto o segundo bit tem um valor de '1' para indicar um sinal de sincronização. A unidade 2-bit no cabeçalho da palavra dados é convertida numa palavra código (bits de cabal) de acordo com a tabela 3. Em concreto, os m bits (2 31 bits) da palavra dados (xl) são convertidos em n bits (3 bits) de uma palavra código "xxO".

Então, os 3 bits da palavra código imediatamente a seguir são determinados como se segue. Pelo mesmo símbolo, uma unidade m-bit de uma palavra dado anterior à conversão onde m = 2 é examinada. Neste caso, no entanto, o primeiro bit da unidade 2-bit no cabeçalho da palavra dados, anterior à conversão tem um valor de '0' gue indica um sinal de sincronização enguanto o segundo bit é um bit de informação. A unidade 2-bit no cabeçalho da palavra dados é convertida numa palavra código (bits de canal) de acordo com a tabela 3. Em concreto, os m bits (2 bits) da palavra dados (Ox) são convertidos em n bits (3 bits) de uma palavra código "lOx".

Quando um padrão único do sinal de sincronização é definido como uma acção de interposição de padrão o valor 7 do processamento máximo k, um padrão de sinal de sincronização que pode ser implementado com um comprimento o mais pequeno possível incluindo o código de padrão único de pelo menos 12 bits (12 bits de canal) dados como se segue: "xxO 100 000 000 1 Ox"

Onde o valor de "x" está dependente da tabela de conversão. A palavra acima de código 15-bit inclui 2 "x" bits. 2 "x" bits estão no cabeçalho da palavra código enquanto 1 "x" bit se encontra na rodapé. 3 "x" bits representam a unidade 2-bit de uma palavra de dados anterior à conversão. Os restantes bits de canal 12 da palavra código são uma porção redundante que na realidade representam o padrão do sinal de sincronização. O terceiro bit de canal da palavra código é definido em "0" de modo a manter o processamento mínimo d. Enquanto para o 32 restante inicia-se com o quarto bit de canal, 9T que é definido como um padrão de sinal de sincronização para providenciar um processamento máximo k de 8. De modo detalhado, 8 "0" são dispostos de modo consecutivo entre "1" e "1".

Como descrito acima, o padrão único de um sinal de sincronização com um comprimento mínimo é uma palavra código 12-bit (que é, 12 bits de canal) . Uma vez que um padrão do sinal de sincronização que interrompe o valor 7 do processamento máximo k mas providencia um processamento máximo k de 8 (9T) é aceitável, qualquer outro padrão de sinal de sincronização que forme uma palavra de código de padrão único de pelo menos 12 bits pode ser construído. No caso de formação de uma palavra de código de padrão único, por exemplo, o seguinte sinal de sincronização pode ser feito: "xxO 100 000 000 100 lOx"

No caso da formatação de uma palavra de código 21-bit, o seguinte sinal de sincronização pode ser feito: "Xxxo 100 000 000 100 000 000 lox" O sinal de sincronização 21-bit acima compreende 2 padrões consecutivos providenciando cada qual um processamento máximo de 8 (9T) . De acordo com um sinal de sincronização, a capacidade de detecção pode ser aumentada. É possivel seleccionar que capacidade de detecção que um sinal de sincronização deverá providenciar de acordo com os requisitos do sistema. 33

Tal como o método convencional, após que uma sequência de dados seja convertida usando uma tabela de conversão tal como a mostrada na Tabela 2 ou 3, o controlo DSV pode ser executado através da adição de bits de controlo DSV a intervalos predeterminados para um grupo de bits de canal resultantes da conversão. Ao fazer uso da relação entre a sequência de dados e a sequência das palavras código resultantes da conversão baseada na Tabela 2 e 3, no entanto, o controlo DSV pode ser executado com um grau ainda maior de eficiência.

De modo detalhado, a regra de conversão é seguida de modo a que o restante da divisão da contagem "1" de um elemento numa sequência de dados por 2 com um valor de 0 ou 1 deverá sempre ser igual ao restante da divisão da contagem "1" de um elemento na sequência das palavras de código resultantes da conversão da sequência de dados por 2. Assim a inserção dos bits de controlo DSV com um valor de "1" para indicar inversão e um valor de "0" para indicar a não inversão num grupo de bits de canal é equivalente à inserção de bits de controlo DSV com um valor de "1" para indicar inversão e um valor de "0" para indicar não inversão num grupo de bits de dados.

Considerando, por exemplo, um caso em que 3 bits (001) de dados são convertidos de acordo com a Tabela 2. Deixar um bit de controlo DSV x seguir os 3 bits serem ensanduichados nos dados. Neste caso, os dados incluem o bit de controlo DSV que se torna (001-x) onde x é o bit de controlo 1-bit com o valor '0' ou '1' . Para x = 0, os dados incluindo o bit de controlo DSV é convertido de acordo com a tabela 2 como se segue: 34

Sequência de Dados Sequência de Palavra de Código 0010 010 000 Para x = 1, por outro lado, os dados que incluem o bit de controlo DSV é convertido de acordo com a Tabela 2 como se segue:

Sequência de Dados Sequência de Palavra de Código 0011 010 000

Através da aplicação de nivel de codificação através de modulação NRZI ao código de palavras de código resultantes da conversão usando a Tabela 2, a seguinte sequência de código nivel codificado é obtido:

Sequência de dados 0010 0011

Sequência de Palavra de Código 010 000 010 100

Sequência de Código Codificado 011111 011000

Tal como mostrado na tabela acima, os últimos 3 bits da primeira sequência de código codificada são bits invertidos dos 3 últimos bits da segunda sequência de código codificado. Os resultados acima implicam que, seleccionando (1) ou (0) como um valor do bit de controlo DSV, o controlo DSV pode ser executado na sequência de dados.

De seguida, considerar a redundância introduzida pelo controlo DSV. A Execução do controlo DSV por inserção de 1 bit de controlo DSV numa sequência de dados correspondentes à execução do controlo DSV por inserção de 1.5 bits de controlo DSV num grupo de bits de canal onde o valor 1.5 é o reciproco da taxa de conversão m / n = 2 / 3 das tabelas 2 e 3. De modo 35 a executar controlo DSV para um RLL (1 - 7) tabela tal como a mostrada na Tabela 1. É necessário aplicar o controlo num grupo de bits de canal. Neste caso, pelo menos 2 bits de canal são requeridos para manter o processamento mínimo d, fazendo a relativa redundância elevada em comparação com o controlo DSV aplicado a uma sequência de dados para as tabelas 2 e 3. Por outras palavras, no actual sistema, ao executar o controlo DSV numa sequência de dados, a eficiência do controlo DSV pode ser melhorado.

De seguida, uma forma de realização que implementa um aparelho de modulação através da presente invenção é explicada fazendo referência à Fig. 1. Nesta forma de realização, uma sequência de dados é convertida num código de comprimento variável (d, k ; m, n ; r) = 1, 7, ; 2, 3; 4) usando a Tabela 2.

Tal como mostrado na Fig. 1, o aparelho de modulação 1 compreende uma unidade que determina / insere o bit de controlo DSV 11 quer o valor de um bit de controlo DSV seja '1 ou '0' e f para inserir bits de controlo DSV a quaisquer intervalos arbitrários numa sequência de dados fornecidos, uma unidade de modulação 12 para modular uma sequência de dados com bits DSV inseridos e uma unidade de codificação NRZI 13 para converter a emissão da unidade de modulação 12 num grupo de ondas. Além disso, o aparelho de modulação 1 tem também uma unidade de controlo 14 para gerar sinais de temporização e fornecer os sinais a uma variedade de componentes. A Fig. 2 é um diagrama explicativo usado para descrever o processo levado a cabo pela unidade que determina / insere o bit de controlo DSV 11. Tal como mostrado na figura, os valores de bits de controlo DSV são determinados e os bits de 36 controlo DSV são inseridos numa sequência de dados a quaisquer intervalos arbitrários. De modo a inserir um bit de controlo DSV numa localização entre pedaços de dados DAD0S1 e DADOS2 de uma sequência de dados de entrada, por exemplo, unidade que determina / insere o bit de controlo DSV 11 computa um DSV cumulativo para dados até DAD0S1. 0 DSV total é computado executando as etapas de: conversão de DAD0S1 num grupo de bits de canal; executar a modulação NRZI no grupo de bits; atribuir o valor +1 a um H (elevado) nível (1) e o valor -1 a um L (baixo) nível (0) do resultado da modulação NRZI; e adição de valores atribuídos aos níveis do resultado da modulação NRZI.

Pelo mesmo símbolo, a unidade que determina / insere o bit de controlo DSV 11 computa um DSV total para o segmento de DADOS2 seguido de DAD0S1. Ficando o xl um bit de controlo DSV a ser inserido numa localização entre pedaços da dados DADOS1 e DADOS2. A unidade que determina / insere o bit de controlo DSV 11 determina o valor do bit de controlo DSV xl de modo a que o valor absoluto da soma dos DSVs para DADOS1, xl e DADOS2 se aproxime do zero.

Se o xl de controlo DSV xl for definido em (1) os códigos de nível de DADOS2 de segmento seguidos de DADOS1 são invertidos. Se o xl de controlo DSV xl for definido em (0), por outro lado, o nível de códigos de DADOS2 de segmento seguidos de DADOS1 não são invertidos. Isto é porque, em cada elemento das tabelas de conversão das Tabelas 2 e 3, o restante da divisão da contagem "1" de um elemento numa sequência de dados por 2 com um valor de 0 ou 1 deverá ser 37 sempre igual ao restante da divisão da contagem "1" de um elemento na sequência de palavras de código resultante da conversão da sequência de dados por 2. Assim, a inserção de um (1) bit nas sequências de dados deve ser acompanhado pela inserção de "1" na sequência de palavras de código resultantes da conversão da sequência de dados que no caso a inversão encontra-se implícita.

Após o valor de xl do bit de controlo mostrado na Fig. 2 ter sido determinado como descrito acima, um bitx2 de controlo DSV é inserido entre DAD0S2 e DAD0S3, providenciando um intervalo de dados predeterminado entre xl e x2 para implementar o controlo DSV do mesmo modo. Neste caso, o DSV cumulativo é a soma do DSV cumulativo para dados até DAD0S1, sendo o valor DSV para xl e os dados DSV para segmento de DADOS2.

Como descrito acima, os bits de controlo DSV são inseridos numa sequência de dados com antecedência antes da sequência de dados ser modulada pela unidade de modulação 12 para gerar um grupo de bits de canal. A Fig. 3 é um diagrama em bloco que mostra uma configuração típica da unidade de modulação 12. Tal como mostrado na figura, um registo de deslocação 31 alterna os dados armazenados por 2 bits de uma só vez, fornecendo a sua emissão a uma Unidade de decisão de comprimento de restrição 32, uma unidade de detecção de código de limitação de aparições consecutivas de processamento mínimo 33, uma unidade de detecção de código de garantia de limite de comprimento de processamento 34 e todas as unidades de conversão 35-1 a 35-4. 0 registo de deslocamento 31 fornece 38 os bits necessários requeridos a processar para cada um dos componentes 32 a 35. A unidade de decisão de comprimento de restrição 32 determina 0 comprimento de restrição i de dados e fornece o comprimento 1 para um multiplexador 36. Quando uma unidade de detecção de código de limitação de aparições consecutivas de processamento minimo 33 detecta uma palavra de dados especial sujeita à limitação de aparições consecutivas do minimo processamento d, a Unidade de detecção de código de limitação de aparições consecutivas de processamento minimo 33 fornece um sinal de detecção (i = 3) que indica o comprimento de restrição i para a unidade de decisão de comprimento de restrição 32. No caso da Tabela 2, a palavra de dados especial é (110111). Pelo mesmo símbolo, quando a unidade de detecção de código de garantia de limite de comprimento de processamento 34 detecta uma palavra de dados especial que requer a garantia do processamento máximo k, a unidade de detecção de código de garantia de limite de comprimento processamento 34 fornece um sinal de detecção (i = ) que indica o comprimento de restrição i para a unidade de decisão de comprimento de restrição 32. No caso da Tabela 2, a palavra de dados especial é (00001000) ou (00000000) .

Quando uma palavra de dados especial é detectada pela unidade de detecção de código de limitação de aparições consecutivas de processamento mínimo 33 ou a unidade de detecção de código de garantia de limite de comprimento de processamento 34, a unidade de decisão de comprimento de restrição 32 para o comprimento de restrição i da palavra de dados especial para o multiplexador 36. Nessa altura, a unidade de decisão de comprimento de restrição 32 poderá também determinar outro valor para o comprimento de restrição por ele próprio. Neste 39 no entanto caso, no entanto, a unidade de decisão de comprimento de restrição 32 deixa o comprimento de restrição fornecido pela unidade de detecção de código de limitação de aparições consecutivas de processamento mínimo 33ou pela unidade de detecção de código de garantia de limite de comprimento de processamento 34 precedência dos que determinam por ele próprio. Por outras palavras, o grande comprimento de restrição é seleccionado.

As unidades de conversão 35-1 a 35-4 formam cada qual uma decisão para saber se um código básico para fornecimento de dados é catalogado numa tabela de conversão lá inserida. Se o código básico for encontrado catalogado, os dados são convertidos para uma palavra código representada pelo código básico e a palavra código resultante da conversão é fornecido ao multiplexador 36. Se o código básico para os dados não for catalogado na tabela de conversão, por outro lado, as unidades de conversão 35-1 a 35-4 descartam os dados.

Sublinhe-se que; uma vez que o aparelho de modulação 12 é concebido para a tabela de conversão da Tabela 2, cada uma das unidades de conversão 35-i é concebida para trabalhar na conversão de dados até um máximo de comprimento de restrição máximo r de 4. 0 multiplexador 36 selecciona um código resultante da conversão levada a cabo por uma das unidades de conversão 35- 1 correspondendo a um comprimento de restrição i fornecido pela unidade de decisão de comprimento de restrição 32. 0 código seleccionado é então emitido através de uma memória intermédia como dados em série. 40 0 tempo de operação de cada componente é controlado na sincronização com sinais de temporização gerados pela unidade de controlo de tempo 14.

De seguida, a operação da forma de realização é descrita.

Em primeiro lugar, o registo de deslocamento 31 fornece os bits necessários requeridos no processamento à medida que a formação de um decisão em unidades de 2-bits para a unidade de decisão de comprimento de restrição 32, unidade de detecção de código de limitação de aparições consecutivas de processamento mínimo 33, a unidade de detecção de código de garantia de limite de comprimento processamento 34 e todas as unidades de conversão 35-1 a 35-4.

Providenciadas com uma tabela de conversão incorporada tal como a da Tabela 2, a unidade de decisão de comprimento de restrição 32 determina o valor do comprimento de restrição i fazendo referência a tabela de conversão e fornecer o valor ao multiplexador 36.

Na unidade de detecção da unidade de detecção de código de limitação de aparições consecutivas de processamento mínimo 33, uma palavra de dados a ser substituída pelo código de substituição para limitar as aparições consecutivas do processamento mínimo d da tabela 2 é fornecido de modo a que a palavra código "010" seja incorporada. No caso da Tabela 2, a palavra dados é (110111). Quando os dados requerem limitação de aparições consecutivas do processamento mínimo d é detectado como resultado de referência desta parte da tabela de conversão, a unidade de detecção de código de limitação de aparições consecutivas de processamento mínimo 33 emite um sinal de detecção que indica que o comprimento de 41 restrição i = 3 para a unidade de decisão de comprimento de restrição 32.

Na unidade de detecção de código de garantia de limite de comprimento de processamento 34, por outro lado, palavras de código a serem substituídas pelos códigos de substituição para assegurarem o processamento do limite comprimento da tabela 2 são incorporados. No caso da tabela 2, as palavras de código são (00001000) e (00000000). Quando os dados requerem a garantia do processamento do limite de comprimento é detectado como resultado de referencia desta parte da tabela de conversão, a unidade de detecção de código de garantia de limite de comprimento de processamento 34 emite um sinal de detecção que indica que o comprimento de restrição i = 4 para a unidade de decisão de comprimento de restrição 32.

Aquando da recepção de um sinal de detecção que indica que o comprimento de restrição i = 3 no caso da Tabela 2 da unidade de detecção de código de limitação de aparições consecutivas de processamento mínimo 33, a unidade de decisão de comprimento de restrição 32 determina o valor do comprimento de restrição i por ele próprio ao invés de fornece o valor determinado por ele próprio ao multiplexador 36. Através do mesmo símbolo, aquando da recepção de um sinal de detecção que indica que o comprimento de restrição i = 4 no caso da tabela 2 da unidade de detecção de código de garantia de limite de comprimento de processamento 34, a unidade de decisão de comprimento de restrição 32 determina o valor do comprimento de restrição i por ele próprio ao invés de fornecer o valor determinado por ele próprio ao multiplexador 36. 42

Isto quer dizer que, a unidade de decisão de comprimento de restrição 32 passa do valor do comprimento de restrição i recebido da unidade de detecção de código de limitação de aparições consecutivas de processamento mínimo 33 ou da unidade de detecção de código de garantia de limite de comprimento de processamento 34 para o multiplexador 36 ao invés de fornecer o valor determinado por ele próprio no valor do comprimento de restrição i determinado pela unidade de detecção de código de limitação de aparições consecutivas de processamento mínimo 33 ou a unidade de detecção de código de garantia de limite de comprimento de processamento 34 é encontrada diferente do valor determinado por ele próprio. Por outras palavras, o cumprimento de grande restrição é seleccionado para ser transmitido ao multiplexador 36. A Fig. 4 é um diagrama que exemplifica o processo levado a cabo pela unidade de decisão de comprimento de restrição 32, a unidade de detecção de código de limitação de aparições consecutivas de processamento mínimo 33 e a unidade de detecção de código de garantia de limite de comprimento de processamento 34 mostrando um exemplo em termos concretos.

Tal como descrito acima, na unidade de detecção de código de garantia de limite de comprimento de processamento 34, as palavras de dados (00001000) e (00000000) da Tabela 2 são incorporados como parte de uma função para determinar o valor do comprimento de restrição i. Quando dados de 8-bit condizentes com a palavra de dados (00001000) ou (00000000) é fornecida para a unidade de detecção de código de garantia de limite de comprimento processamento 34 a unidade de detecção de código de garantia de limite de comprimento processamento 34 emite um sinal de detecção que indica que o comprimento de 43 restrição i = 4 para a unidade de decisão de comprimento de restrição 32.

Na unidade de detecção de código de limitação de aparições consecutivas de processamento mínimo 33, por outro lado, a palavra de dados (110111) da Tabela 2 é incorporada como função para determinar o valor do comprimento de restrição i. Quando dados de 6-bits condizem com as palavras de dados (110111) são fornecidos para a unidade de detecção de código de limitação de aparições consecutivas de processamento mínimo 33 e a palavra de código de 3-bit resultante da conversão seguido da palavra de dados "010", unidade de detecção de código de limitação de aparições consecutivas de processamento mínimo 33 emite um sinal de detecção que indica o comprimento de restrição i = 3 para a unidade de decisão de comprimento de restrição 32. Sublinhe-se que a palavra de código 3-bit "010" é um resultado de conversão de uma sequência de dados com um valor de (01), (001) ou (00000) anterior à conversão. Por outras palavras, a função inclui uma sequência de dados (110111) + (01 / 001 /00000). Quando os dados 6-bit condizem com a palavra de código (110111) é detectada, os dados até 5 bits seguidos de dados de 6-bit são comparados com a palavra de dados (01) ou (001) ou (00000) para determinar se condizem uns com os outros. Se os dados de entrada forem (11011101), (11011001) ou (11011100000), a unidade de detecção de código de limitação de aparições consecutivas de processamento mínimo 33 emite um sinal de detecção que indica que o comprimento de restrição i = 3 para a unidade de decisão de comprimento de restrição 32.

Na unidade de decisão de comprimento de restrição 32, sequências de dados da tabela de conversão da Tabela 2 são incorporados. Se os dados de 6-bit condizerem com as palavras 44 de dados (000011), (000010), (000001) ou (000000) são fornecidos para a unidade de decisão de comprimento de restrição 32, a unidade de decisão de comprimento de restrição 32 determina que o valor do comprimento de restrição i é 3. Se os dados 4-bit condizem com as palavras de código (0011), (0010) ou (0001) forem fornecidos para a unidade de decisão de comprimento de restrição 32, a unidade de decisão de comprimento de restrição 32 determina que o valor do comprimento de restrição i é 2. Se dados de 2-bit condizem com a palavra de dados (11) r (10) ou (01) é fornecida para a unidade de decisão de comprimento de restrição 32, a unidade de decisão de comprimento de restrição 32 determina que o valor do comprimento de restrição i é 1.

Supondo que dados de 6-bit (000010= são fornecidos. Neste caso a unidade de decisão de comprimento de restrição 32 determina que o valor de comprimento de restrição i é 3-Supondo também que 2 bits (00) seguidos de dados de 6-bit. Como resultado, dados de 8-bit condizentes com a palavra de dados (00001000) seja fornecido para a unidade de detecção de código de garantia de limite de comprimento de processamento 34, causando a unidade de detecção de código de garantia de limite de comprimento processamento 34 para emitir um sinal de detecção que indica o comprimento de restrição i = 4 para a unidade de decisão de comprimento de restrição 32. Neste caso, a unidade de decisão de comprimento de restrição 32 deixa que o sinal de detecção transporte o valor 4 desde a unidade de detecção de código de garantia de limite de comprimento processamento 34 tendo precedência sobre o valor 3 determinado por ele próprio, julgando o comprimento de restrição i para ter um valor de 4. 45

Como descrito acima, o comprimento de restrição da dados compreendendo um grupo de (1) se (0) s pode ser determinado de acordo com a tabela de conversão da Tabela 2 fazendo referencia a uma palavra de dados fornecida até 8 bits correspondentes a um comprimento de restrição máximo e, se necessário, uma palavra de código de 3-bit. Como uma alternativa, o comprimento de restrição de dados compreendendo um grupo de (l)s e '(0) s pode ser determinado fazendo referência a apenas uma palavra de dados fornecida até 11 bits. A unidade de decisão de comprimento de restrição 32 fornece o valor do comprimento de restrição i determinado deste modo para o multiplexador 36.

Sublinhe-se que a unidade de decisão de comprimento de restrição 32 pode também determinar o valor do comprimento de restrição i é uma ordem ascendente dos valores de i iniciando-se com o mais pequeno, que é, na ordem de i = 1, i =2, i=3ei=4ao oposto mostrado na Fig. 4.

As unidades de conversão 35-1 a 35-4 cada qual tem uma tabela de conversão correspondente a um valor do comprimento de restrição atribuído. Sendo mais específico, as unidades de conversão 35-1 a 35-4 têm tabelas de conversão para i = 1, i =2, i = 3 e i = 4 respectivamente. Se uma regra de conversão para dados fornecidos a qualquer uma das unidades de conversão 25-1 a 35-4 é catalogada na tabela de unidades de conversão, o 2 x i bits dos dados fornecidos são convertidos num 3 x i bits de código de acordo com a regra de conversão catalogada. 0 código resultante é então fornecido ao multiplexador 36. 46 0 multiplexador 36 selecciona um código resultante da conversão levada a cabo por uma das unidades de conversão 3-i correspondentes a uma unidade de decisão de comprimento de restrição 32. 0 código seleccionado é então emitido através de uma memória intermédia 37 como dados em série.

Tal como mostrado na Tabela 2, para o comprimento de restrição i = 3, a tabela de conversão não incluem um código de substituição para uma sequência de dados (110111) que requer limitação das aparições repetitivas consecutivas do processamento minimo d. Assumindo que a seguinte sequência de dados é fornecida: (1101110111011101)

Neste caso, o processo de conversão é levado a cabo na seguinte ordem de palavras de dados: (11), (01) , (11) |, (01) e assim em diante. Como resultado da conversão, a seguinte sequência de palavras de código (um grupo de bits de canal) é gerado: "101 010 101 010 101 010 101 010"

Então, tipicamente a modulação NRZI é aplicada à sequência gerada de palavras de código de modo a levar a cabo codificação de nivel. Uma vez que a inversão da lógica ocorre com "1" tempo no sinal, a sequência acima de palavras de código é convertida na seguinte sequência de palavras de código: '110 011 001 100 110 011' 47

Onde os mínimos intervalos de inversão de 2T continuam ao longo da sequência. Quando registado ou reproduzido numa linha de elevada densidade, tal sequência de código torna-se um padrão que facilmente provoca um erro na operação de registo ou de reprodução.

Assumindo que a tabela de conversão da tabela 2 também prescreve um código de substituição para uma sequência de dados (110111) que requer limitação nas aparições consecutivas repetitivas do mínimo d. Agora, a seguinte sequência de dados é fornecida: (1101110111011101)

Neste caso, a primeira palavra de dados (11011101) na sequência de dados compreende uma palavra de dados (110111) seguido por uma palavra de dados (01) que irá ser convertida numa sequência de palavras de código "010". Assim, a primeira palavra de código é convertida na seguinte sequência de palavras de código: "001 000 000 010"

Da mesma forma, a segunda palavra de dados (11011101) na sequência de dados compreende também a palavra de dados (110111) seguido pela palavra de dados (01) que irá ser convertido na sequência de palavras de código "010". Assim, a primeira palavra de dados é convertida na seguinte sequência de palavras de código: "001 000 000 010" 48

Como resultado, a sequência de dados é convertida para a seguinte sequência de palavras de código: "001 000 000 010 001 000 000 010 ..." em que as aparições consecutivas repetidas do processamento mínimo d são impedidas. Isto é, um padrão que facilmente provoca um erro na operação de registo ou reprodução a uma linha de alta densidade é eliminado. Deve ser sublinhado que, na conversão da sequência de dados na sequência de palavras de código descritas acima, o processamento mínimo d e o processamento máximo k são mantidos nos seus respectivos valores.

Tal como descrito acima, a conversão levada a cabo pelo aparelho de modulação 1 é baseado na tabela de conversão da tabela 2. Sublinhe-se que a conversão pode também ser levada a cabo através do uso da tabela de conversão da tabela 3. Neste caso, a Unidade de detecção de código de limitação de aparições consecutivas de processamento mínimo 33 empregue na unidade de modulação 12 mostrada na Fig. 3 é providenciado com a Tabela C para o comprimento de restrição i = 4 da tabela 3. Por outro lado, a unidade de detecção de código de garantia de limite de comprimento de processamento 34 é providenciada com a Tabela A para o comprimento de restrição i = 2, a tabela B para o comprimento de restrição i = 3 e a tabela D para o comprimento de restrição i 4 da tabela 3. A propósito, nas Tabelas 2 e 3, a composição de cada par de uma sequência de dados e uma sequência de palavras de código num grupo do mesmo comprimento de restrição pode ser alterado. No caso do grupo do comprimento de restrição i = 1 49 da tabela 2, por exemplo, a composição de cada par é originalmente mostrado abaixo: Código * Q * 001 010

Dados i = l 11 10 01 A composição do par pode ser alterada como se segue: CO k Q k 001 010

Dados i = l 11 10 01

Mesmo com uma composição de par alterada, o restante da divisão da contagem "1" de um elemento numa sequência de dados por 2 com um valor de 0 ou 1 deverá ser sempre igual ao restante da divisão da contagem "1" de um elemento na sequência de palavras de código resultantes da conversão da sequência de dados por 2.

De seguida, uma forma de realização que implementa um aparelho de desmodulação providenciado pela presente invenção é explicada fazendo referência à Fig. 5. Na presente forma de realização, um código de comprimento variável (d, k ; m, n ; r) = (1, 7 ; 2, 3 ; 4) é desmodulado para uma sequência de dados que usa a Tabela 2.

Tal como mostrado na Fig. 5 o aparelho de desmodulação 100 compreende uma unidade de desmodulação 111 para desmodular um sinal recebido de uma linha de transmissão ou um sinal reproduzido a partir de um meio de registo usando uma tabela de desmodulação ou uma tabela de conversão inversa e uma unidade de remoção de bit de controlo DSV para retirar bits 50 de controlo inseridos numa sequência de dados resultantes da desmodulação em intervalos arbitrários da sequência de dados de modo a restaurar a sequência de dados originais. Uma memória intermédia 113 é usada para armazenar de modo temporário dados em série gerados pela unidade de remoção de bit de controlo DSV 112. Os dados armazenados na memória intermédia 113 é lido mais tarde numa taxa de transferência predeterminada para emitir um sinal de emissão. Uma unidade de controlo de tempo 114 gera sinais de temporização e fornece os sinais a uma variedade de componentes de modo a controlar tempo das suas operações. A Fig. 6 é um diagrama de blocos que mostra a configuração da unidade de desmodulação 111. Tal como mostrado na figura, a unidade de desmodulação 111 tem um comparador 121 para converter um sinal recebido de uma linha de transmissão ou um sinal reproduzido a partir de um meio de registo para dados de binário. Se o sinal fornecido para o comparador 121 for um sinal que completa a modulação NRZI (que é, nível de codificação), o sinal sujeita-se a um processo de codificação NRZI inverso (que é, um processo de codificação de transição). Uma unidade de decisão de comprimento de restrição 122 determina o comprimento de restrição i de um sinal digital recebido do comparador 121. Quando uma unidade de detecção de código de limitação de aparecimento consecutivo de processamento mínimo 123 detecta um código especial para limitar as aparições consecutivas do processamento mínimo d no sinal digital gerado pelo comparador 121, a unidade de detecção de código de limitação de aparecimento consecutivo de processamento mínimo 123 fornece um sinal de detecção (i = 3) que indica o comprimento de restrição para a unidade de decisão de comprimento de restrição 122. No caso da Tabela 2 o código especial é "001 51 000 000". Através do mesmo símbolo, quando uma unidade de detecção de código de garantia de limite de comprimento de processamento 124 detecta um código especial para assegurar o processamento máximo k, a unidade de detecção de código de garantia de limite de comprimento de processamento 124 fornece um sinal de detecção (i = 4) que indica o comprimento de restrição i para a unidade de decisão de comprimento de restrição 122. No caso da Tabela 2, o código especial é "000 100 100 100" ou "010 100 100 100".

As unidades de conversão 125-1 a 125-4 tendo cada qual uma tabela usada para de modo inverso converter código de comprimento de bit variável - n x i em dados de bit - m x i. No caso da Tabela 2, as unidades de conversão inversas 125-1 a 125-4 têm as tabelas de conversão inversas para o comprimento de restrição i = 4 respectivamente que são na essência as mesmas das tabelas de conversão incorporadas nas unidades de conversão 35-1 a 35-4 descritas anteriormente. Um multiplexador 126 selecciona uma das saídas geradas pelas unidades de conversão inversas 125-1 a 125-4 dependentes de um resultado de decisão recebido da unidade de decisão de comprimento de restrição 122.

De seguida, a operação da unidade de desmodulação 111 mostrada na Fig. 6 é explicada. Um sinal recebido de uma linha de transmissão ou um sinal reproduzido a partir de um meio de registo é fornecido ao comparador 121 passar pela comparação. Um sinal emitido pelo comparador 121 é um sinal digital de código NRZI inverso, que é, código com "1" que indica uma transição. 0 sinal digital é então fornecido à unidade de decisão de comprimento de restrição 122 para determinar o comprimento de restrição i do sinal através do uso da tabela de conversão (em rigor, a tabela de conversão 52 inversa) da Tabela 2. Um resultado de decisão, que é, um valor do comprimento de restrição i, produzido pela unidade de decisão de comprimento de restrição 122 é fornecido ao multiplexador 126.

Além disso, a emissão de sinais digitais pelo comparador 121 é fornecida também para a unidade de detecção de código de limitação de aparecimento consecutivo de processamento mínimo 123. A unidade de detecção de código de limitação de aparições consecutivas de processamento mínimo 123 tem uma porção de conversão inversa incorporada incluindo um código de substituição da tabela de inversão da Tabela 2 para limitar aparições consecutivas do processamento mínimo d. No caso da tabela 2, o código de substituição é a palavra de código "001 000 000". Quando um código "001 000 000 não 100" catalogado na tabela de conversão inversa para limitar aparições consecutivas do processamento mínimo d é detectado a partir dos dados digitais, a unidade de detecção de código de limitação de aparecimento consecutivo de processamento mínimo 123 emite o comprimento de restrição i = 3 para a unidade de decisão de comprimento de restrição 122.

Além disso, a emissão do sinal digital pelo comparador 121 é fornecida também para a unidade de detecção de código de garantia de limite de comprimento processamento 124. A unidade de detecção de código de garantia de limite de comprimento de processamento 124 tem uma porção de conversão inversa incorporada incluindo códigos de substituição da tabela de inversão da Tabela 2 para manter o processamento máximo k. No caso da Tabela 2 dos códigos de substituição serem as palavras de código "000 100 100 100" e "010 100 100 10 0". Quando a palavra código "000 100 100 100" ou "010 100 100 100" catalogada na tabela de conversão inversa para 53 manter o processamento máximo k é detectado a partir dos dados digitais, a unidade de detecção de código de garantia de limite de comprimento de processamento 124 emite o comprimento de restrição i = 4 para a unidade de decisão de comprimento de restrição 122. A Fig. 7 é um diagrama que mostra um sumário do processo para determinar o comprimento de restrição i de um código modulado para o aparelho de desmodulação 100. Tal como mostrado na figura, a unidade de detecção de código de garantia de limite de comprimento processamento 124 tem uma porção de conversão inversa incorporada incluindo as palavras código "000 100 100 100" e "010 100 100 100" da tabela de inversão da Tabela 2. Quando uma sequência de 12-bit de palavras código fornecidas para a unidade de detecção de código de garantia de limite de comprimento de processamento 124 condiz coma ambas palavras código na porção de conversão inversa, a unidade de detecção de código de garantia de limite de comprimento processamento 124 emite o comprimento de restrição i = 4 para uma unidade de decisão de comprimento de restrição 122.

Pelo mesmo símbolo, a unidade de detecção de código de limitação de aparecimento consecutivo de processamento mínimo 123 tem uma porção de conversão inversa que inclui a palavra código "001 000 000" da tabela de inversão da tabela 2. Quando uma sequência de 12-bit de palavras código fornecidas para uma unidade de detecção de código de limitação de aparecimento consecutivo de processamento mínimo 123 condiz com "001 000 000 não 100", a unidade de detecção de código de limitação de aparecimento consecutivo de processamento mínimo 123 emite o comprimento de restrição i = 3 para a unidade de decisão de comprimento de restrição 122. É de sublinhar que os 12 bits detectados da sequência de palavras de código são 54 de facto "001 000 000 010" muito embora não tenha nada a ver com a determinação do comprimento de restrição em particular. A unidade de decisão de comprimento de restrição 122 tem uma tabela de conversão inversa da tabela 2. Se uma sequência de 9-bit de palavras de código fornecidas para a unidade de decisão de comprimento de restrição 122 é "000 100 100" ou "010 100 100" ou se uma sequência de 12-bit de palavras de código fornecidas for "000 100 000 não 100" ou "010 100 000 não 100" a unidade de decisão de comprimento de restrição 122 determina que o comprimento de restrição i é 3. Se uma sequência de 6-bit de apalavras de código fornecidas para a unidade de decisão de comprimento de restrição 122 for "010 100" ou "000 100' ou se uma sequência de 9-bit de palavras de código fornecidas for "010 000 não 100", por outro lado, a unidade de decisão de comprimento de restrição 122 determina que o comprimento de restrição i é 2. Por outro lado, se uma sequência de 3-bit de palavras de código fornecidas para uma unidade de decisão de comprimento de restrição 122 for "000", "101", "001" ou "010" da unidade de decisão de comprimento de restrição 122 determina que o comprimento de restrição i é 1. É de sublinhar que a unidade de decisão de comprimento de restrição 122, a unidade de detecção de código de limitação de aparecimento consecutivo de processamento mínimo 123 e a unidade de detecção de código de garantia de limite de comprimento processamento 124 pode cada qual levar a cabo o processamento de um modo ascendente dos valores de i iniciando-se no mais pequeno, que é, na ordem de i = 1, i = 2, i=3ei=4de modo oposto ao mostrado na Fig. 7.

Assumindo que a unidade de decisão de comprimento de restrição 122 pode também determinar o valor do comprimento 55 4 e uma 3 e i de restrição i na ordem de i = 2/i = . _ -sequência de palavras de código "000 100 100 100" é fornecido à unidade de decisão de comprimento de restrição 122. A unidade de decisão de comprimento de restrição 122 compara a sequência de palavras de código fornecidas com as palavras de código na tabela de conversão incorporada numa ordem ascendente dos valores do comprimento de restrição i começando com a mais pequena para formar uma decisão se a sequência de palavras de código condiz com as palavras de código. A sequência de palavras de código "000 100 100" fornecidas à unidade de decisão de comprimento de restrição 122 condiz uma das palavras de código para todos os comprimentos de restrição i = 1, i = 2, i=3ei=4. Em tal situação, tal como uma regra de determinação, o maior comprimento de restrição é seleccionado e fornecido ao multiplexador 126. A tabela de conversão inversa da unidade de conversão inversa 125-1 é implementada como uma memória em que uns pedaços de dados (11) são armazenados em locais "101" e "000" enquanto que pedaços de dados (10) e (01) são armazenadas em locais "001" e "010" respectivamente. As tabelas de conversão inversas das unidades de conversão inversas 125-2 e 125-4 são cada qual implementadas como uma memória para armazenar dados do mesmo modo que a unidade de conversão inversas 125-1. Uma sequência de palavras de código de 3 X i bits fornecidos para a unidade de conversão inversa é convertida de volta para a sequência de dados de X i bits que é então fornecida ao multiplexador 126. O multiplexador 126 selecciona uma das sequências de dados fornecidos pelas unidades de conversão inversas da 125-1 a 125-4 de acordo com um resultado de determinação do valor do 56 comprimento de restrição i emitido pela unidade de decisão de comprimento de restrição 122. A tabela 4 é a tabela de conversão inversa para a tabela 2. <Tabela 4>

Tabela de Conversão Inversa (1, 7 ; 2, 3 ; 4)

Sequência de palavra de Sequência de dados código desmodulados i = 1 101 11 000 11 001 10 010 01 i = 2 010 100 0011 010 000 (não 100) 0010 000 100 0001 i = 3 000 100 100 000011 000 100 000 (não 100) 000010 010 100 100 000001 010 100 000 (não 100) 000000 i = 3: Proíbe o Comprimento de Processamento Mínimo 00 1 000 000 (não 100 110111 1=4: Limita k a 7 000100100100 00001000 010100100100 00000000 A Fig. 8 é um fluxograma usado como referência na explicação de operações levadas a cabo pela unidade de remoção de bit de controlo DSV 112. A unidade de remoção de bit de controlo DSV 112 é providenciada com um contador interno. Tal como 57 mostrado na figura, o fluxograma começa com a etapa SI à qual o número de bits numa sequência de dados fornecidos pela unidade de desmodulação 111 é contado pelo contador interno. 0 fluxo do processo vem então para baixo para a etapa S2 para formar um decisão para saber se o número de bits alcançou um valor que representa um intervalo de dados predeterminado à qual um bit de controlo DSV é inserido. Se o resultado do decisão indicar que o número de bits não corresponde a um intervalo de dados arbitrário, o fluxo de processamento segue para uma etapa S3 à qual os dados fornecidos pela unidade de desmodulação 111 são emitidos para a memória intermédia 113 tal como são. Se o resultado da decisão indicar que o número de bits corresponde ao intervalo de dados predeterminados, indicando que o bit actual é um bit de controlo DSV, por outro lado, o processamento da etapa S3 é saltada. Isto é, o bit actual da sequência de dados é descartado ao invés de ser emitido para a memória intermédia 113 neste caso.

Em ambos os casos, o fluxo de processar os procedimentos para uma etapa S4 à qual processa para entrar uma próxima sequência de dados é levada a cabo. 0 fluxo de processamento continua para a etapa S5 para formar um decisão para saber se o processamento de todos os dados foi completada. Se dados que permanecem por ser processados existirem, o fluxo f de processamento volta para a etapa SI para repetir a execução do processamento. Se o resultado da decisão formado na etapa S5 indicar que todos os dados foram processados, por outro lado, o processamento termina.

Como resultado. Os bits de controlo DSV são removidos dos dados emitidos pela unidade de remoção de bit de controlo DSV 112. Os dados são então emitidos através da memória intermédia 113. 58

De acordo com a descrição dada abaixo, a unidade de desmodulação 111 usa a tabela de conversão da tabela 2 ou em rigor, a tabela de conversão inversa da Tabela 4. Note-se que processamento similar pode ser levado a cabo usando a conversão da tabela 3, ou em rigor, a tabela de conversão inversa da tabela 5 dada abaixo. Neste caso, a unidade de detecção de código de limitação de aparecimento consecutivo de processamento mínimo 123 aplicada na unidade de modulação 111 mostrada na Fig. 6 é providenciada com a Tabela C f para o comprimento de restrição i = 4 da tabela 3. Por outro lado, a unidade de detecção de código de garantia de limite de comprimento processamento 124 é providenciada com uma tabela A para o comprimento de restrição i = 2, a Tabela B para o comprimento de restrição i = 3 e tabela D para o comprimento de restrição i = 4 da tabela 3. <Tabela 5>

Tabela de Conversão Inversa (1, 7 ; 2, 3 ; 4)

Sequência de Palavra de Sequência de dados Código desmodulados r = 1 tabela Principal 101 00 100 01 001 10 000 11 r = 2 Tabela de substituição A (Limita dal) 100 010 0000 101 10 0001 000 010 1000 001 10 1001 r = 3 Tabela de substituição B (Limita k a 8) 000 010 010 111111 001 010 010 111110 101 010 010 011110 59 100 010 010 011111 r = 4 Tabela . de substituição C (Limita RMTR a 100 010 010 010 00010001 100 000 010 010 10010001 000 010 010 010 10010001 r = 4 Tabela de substituição D (Limita k a 7) 000 001 010 010 11100000 100 001 010 010 11100010 001 010 010 010 11100001 101 010 010 010 11100011 Há casos me que é necessário inserir um sinal sincronizado (Sync) nos dados. As próximas formas de realização implementam um aparelho de modulação 1 e um aparelhos de desmodulação 100 que são capazes de lidarem com dados com sinais de sincronização inseridos são descritos fazendo referência às Figs. 9 e 10 respectivamente. Também nestes casos destas formas de realização, uma sequência de dados é modulada num código de comprimento variável (d, k ; m, n ; r) = (1, 7 ; 2, 3 ; 4) .

Num outro aparelho de modulação da presente invenção mostrado na Fig. 9 me que sinais de sincronização são inseridos a intervalos predeterminados, a emissão de uma unidade que determina / insere o bit de controlo DSV 11 é fornecida para um uma unidade que determina o sinal de sincronização 211. Também fornecido para a unidade que determina o sinal de sincronização 211 é a emissão de uma unidade de modulação 12. Quando a unidade que determina o sinal de sincronização 211 determina um sinal de sincronização dos sinais fornecidos pela unidade que determina / insere o bit de controlo DSV 11 e a unidade de modulação 12, a unidade que determina o sinal de sincronização 211 emite um sinal de sincronização para uma unidade de inserção de sinal de sincronização 212. A unidade 60 de inserção de sinal de sincronização 212 insere o sinal de sincronização fornecido pela unidade que determina o sinal de sincronização 211 num sinal modulado fornecido pela unidade de modulação 12 e fornece a emissão para uma unidade de codificação NRZI 13. A restante da configuração é a mesma do aparelho de modulação 1 mostrado na Fig. 1.

No caso de um padrão de uma palavra de código 24-bit para servir como sinal de sincronização, o sinal de sincronização é convertido pela unidade que determina o sinal de sincronização 211 de acordo com a Tabela 2 no seguinte código. "#01 001 000 000 001 000 000 001" onde o símbolo # denota um bit que é dependente de uma sequência de dados precedentes, incluindo um bit de controlo DSV se houver, delimitado pela inserção do sinal de sincronização. Para ser mais especifico, quando uma tabela de terminação é usada para terminação numa operação para modular os dados de sequência de dados delimitados usando a tabela de conversão = "1". Quando a Tabela 2 é usada para terminação ao invés da tabela de terminação, por outro lado, = "0". Assim, a unidade de modulação 12 emite "#" = "1" ou "#" = "0" para a unidade que determina o sinal de sincronização 211 quando a tabela de terminação é usada ou não respectivamente. Ao receber o valor de "#" da unidade de modulação 12, o sinal de sincronização que determina a unidade 211 acrescenta o valor de "#" ao cabeçalho de um sinal de sincronização e então emite o sinal de sincronização para uma unidade de inserção de sinal de sincronização 212. 61 A unidade de inserção de sinal de sincronização 212 insere o sinal de sincronização fornecido pela unidade que determina o sinal de sincronização 211 num sinal modulado fornecido pela unidade de modulação 12 e fornece a emissão para a unidade de codificação NRZI 13. 0 resto do processamento é o mesmo que o aparelho de modulação 1 mostrado na Fig. 1.

Os primeiros dados seguidos ao sinal de sincronização inserido são convertidos começando com o cabeçalho sem considerar os dados imediatamente precedentes ao sinal de sincronização. A unidade de modulação 12 e a unidade que determina o sinal de determinação 211 são cada qual providenciado com um contador para contar o número de intervalos predeterminados aos quais sinais são inseridos. Os conteúdos do contador são usados para determinarem a posição de um sinal de sincronização.

Tal como descrito acima, a forma de realização mostrada na Fig. 9 usa a tabela de conversão da tabela 2. Deve notar-se que a tabela de conversão da tabela 3 pode também ser usada. Neste caso, a unidade que determina o sinal de sincronização 211 adopta uma palavra de código de 12-bit dada abaixo como um padrão do sinal de sincronização: "xxO 100 000 000 lOx"

Onde o símbolo "x" denota um bit que é dependente imediatamente precedente e seguinte das sequências de dados, incluindo um bit de controlo DSV se houver algum, delimitado pela inserção do sinal de sincronização. Os 3 bits no cabeçalho e os 3 bits na rodapé do sinal de sincronização são determinados pela Tabela 3 como se segue. Sendo (p) a última sequência de dados delimitada pela inserção do sinal de 62 sincronização e (q) a primeira sequência de dados imediatamente seguinte ao sinal de sincronização. Uma sequência de dados (pl) é convertida para os 3 bits no cabeçalho do sinal de sincronização enquanto uma sequência de dados (Oq) é convertida em 3 bits no rodapé do sinal de sincronização usando a tabela 3. Os 3 bits no cabeçalho e os 3 bits na rodapé do sinal de sincronização resultante da conversão ensanduicha os bits do meio "100 000 000" para produzir o padrão. Fazendo isto, um sinal de sincronização que interrompe o processamento máximo requerido k mas mantém-no sempre em k = 8 (9T) pode ser gerado.

A Fig. 10 é um diagrama em blocos que mostra uma configuração típica de uma forma de realização que implementa um outro aparelho de desmodulação 100 para desmodular código resultante da modulação levada a cabo pelo aparelho de modulação 1 mostrado na Fig. 9. Tal como mostrado na Fig. 10, na presente forma de realização, um sinal de entrada transmitido através de um trajecto de transmissão predeterminado é fornecido para uma unidade de modulação 111 e uma unidade de identificação de sinal de sincronização 221. A unidade de identificação de sinal de sincronização 221 usa o sinal de entrada e um sinal recebido da unidade de desmodulação 111 para identificar um sinal de sincronização, emitindo o sinal de sincronização para uma unidade de remoção de sinal de sincronização 222. A unidade de remoção de sinal de sincronização 222 remove um sinal de sincronização de um sinal desmodulado fornecido pela unidade de desmodulação 111 de acordo com o sinal de emissão através da unidade de identificação de sinal de sincronização. O sinal desmodulado com os seus sinais de sincronização removido é então fornecido a uma unidade de remoção de bit de controlo DSV. O 63 restante da configuração é o mesmo que do aparelho de desmodulação 100 mostrado na Fig. 5. A unidade de identificação de sinal de sincronização 221 tem um contador incorporado para contar o número de palavras de código. Os conteúdos são usados para determinar a posição de cada um de sinais de sincronização que são inseridos na sequência de palavras de dados a intervalos predeterminados. Após da posição de um padrão de sinal de sincronização ter sido identificado, o "#" bit determinado na modulação é lido. Isto é, o bit no cabeçalho do sinal de sincronização é lido e emitido para a unidade de desmodulação 111. Se o bit de cabeçalho for "1" a unidade de desmodulação 111 usa a tabela de terminação da tabela 2 na desmodulação um código imediatamente precedente ao sinal de sincronização. Se o bit de cabeçalho for "0", por outro lado, a unidade de desmodulação 111 usa uma tabela de códigos de conversão na tabela 2 na desmodulação de um código imediatamente precedente ao sinal de sincronização. Os bits restantes do sinal de sincronização são descartados uma vez que não transportam informação. A unidade de identificação de sinal de sincronização 221 emite um sinal de identificação para identificar os bits que compõem um sinal de sincronização para a unidade de remoção de sinal de sincronização 222. A unidade de remoção de sinal de sincronização 222 remove um sinal de sincronização de um sinal de desmodulação fornecido pela unidade de desmodulação 111 de acordo com o sinal de identificação emitido pela unidade de identificação de sinal de sincronização. O sinal de desmodulação com os seus sinais de sincronização já removidos é então fornecido para a unidade de remoção de bit de controlo DSV 112. 64

Como descrito acima, o aparelho de desmodulação 100 mostrado na Fig. 10 usa a tabela de conversão da tabela 2. É de sublinhar-se que a tabela 3 pode também ser usada. Neste caso, por exemplo, a unidade de identificação de sinal de sincronização 221 usa os conteúdos do contador para determinar a posição de cada um dos sinais de sincronização que são inseridos nas sequências das palavras de código a intervalos predeterminados. Após a posição de um padrão de sinal de sincronização ter sido identificado, a unidade de identificação de sinal de sincronização 221 emite sinais especificando as palavras de código 3-bit no cabeçalho e na rodapé do padrão de sinal de sincronização para a unidade de desmodulação 111 para requerer a unidade de desmodulação 111 que estas palavras de código sejam também desmoduladas uma vez que cada uma inclui uma sequência de dados. A unidade de identificação de sinal de sincronização 221 emite um sinal especificando bits do padrão único do sinal de sincronização excluindo as palavras de código que inclui sequências para a unidade de remoção de sinal de sincronização 222. Assim, a unidade de remoção de sinal de sincronização 222 é capaz de remover apenas os bits de sinal de sincronização. Que são os bits do padrão único, especificados pelo sinal recebido da unidade de identificação de sinal de sincronização 221. A Fig. 11 é um diagrama que mostra um exemplo de código para registar com sinais de sincronização e bits de controlo DSV lá inseridos. Neste exemplo, uma palavra de código 24-bit é usada como um sinal de sincronização. O controlo DSV é executado em intervalos de 56 bits de dados e um sinal de sincronização é inserido para cada 5 execuções de controlo 65 DSV. Assim, o número de palavras de código, que é, o número de bits de canal por cada sinal de sincronização é: 24 + (1+56+1+56+1+56+1+56+1+56+1) X 1.5 = 453 palavras de código (bits de canal) A relativa redundância introduzida nas palavras de dados é de cerca de 7.3% como é óbvio a partir do seguinte cálculo:

Quantidade de dados = (56 X 5) 1.5 / 453 = 420 / 453 = 0.927

Assim, a relativa redundância = 1 - 0.927 = 0.0728 = 7.3%

Os inventores e outras pessoas processaram simulações usando as tabelas de conversa descritas acima para produzir resultados de modulação. Resultados de modulação de uma sequência de dados incluindo bits de controlo DSV inseridos com aparições consecutivas de Tmin limitados são descritos abaixo. Na simulação, as tabelas 2 e 3 foram usadas. Uma simulação usando uma tabela 1 para a modulação convencional RLL (1 - 7) foi também processada para propósitos de comparação.

Nas simulações, o controlo DSV foi executado pela inserção de 1 bit de controlo DSV para cada um dos 56 bits de dados aleatórios compreendendo 13,107,200 bits feitos de modo arbitrário sendo então os dados então convertidos numa sequência de palavras de código (ou um grupo de bits de canal) usando a tabela de código de conversão da Tabela 2 ou 3. Numa outra simulação, dados aleatórios compreendendo 13,107,200 bits feitos de modo arbitrário sendo então os dados convertidos numa sequência de palavras de código (ou um grupo de bits de canal) usando a tabela de código de 66 conversão da Tabela 1 ou 2 de bits de canal foram então inseridos como bits de controlo DSV para cada uma das 112 palavras de código ou 112 bits de canal da sequência resultante de palavras de código de modo a executar controlo DSV. A razão pela qual, o uso da Tabela 2 ou 3 na simulação, 1 bit de controlo DSV foi inserido para cada um dos 6 bits d dados enquanto, na simulação usando a Tabela 1, 2 bits de controlo DSV foram inseridos para cada uma das 112 palavras de código é para fazer a redundância relativa causada pelos bits de controlo DSV para ambas simulações. Se o número de bits requerido para controlo DSV num caso é diferente de um outro caso e a relativa redundância tem de ser feita de modo uniforme para ambos os casos, a tabela 2 ou 3 que permite o controlo DSV a ser executado com um elevado grau de eficiência providencia uma boa característica de banda baixa em comparação com a tabela 1.

Valores numéricos dos resultados da simulação foram computados como se segue:

Ren_cnt[l a 101: a ocorrência conta de 1 único processamento minimo a 10 processamentos mínimos consecutivos.

Soma: O número de bits

Total: O número de comprimentos de processamento, o número total de ocorrências conta de 2T processamento, 3T processamento, etc.

Processamento Médio: /soma / Total)

Valores numéricos de distribuição de processamento: (T_tamanho [i] * (i)/Soma) onde i = 2,3,4, ...10 67

Os valores numéricos em colunas 2T a 10T da tabela 6 são os valores numéricos da distribuição de processamento. Valores numéricos de distribuição dos processamentos mínimos consecutivos: /Ren_cnt[i] * (i))/T_tamanho [2T] onde i = l, 2, 3, 4, ... 10.

Os valores numéricos em colunas RMTR (1) para RMTR (9) da tabela 6 são os valores numéricos da distribuição dos processamentos mínimos consecutivos. Max_RMTR_ o número máximo de picos de repetições processamento mínimo DSV: Picos de valores DSV calculados nos lados positivos e negativos observados num processo de execução de controlo DSV num grupo de bits de canal. O cálculo da relativa redundância causada pela inserção de 1 bit DSV para cada um dos 56 bits de dados é baseado no facto de 1 bit DSV existir para todos os 56 bits de dados. Assim, a relativa redundância e computada como se segue.

Redundância relativa = 1 / (1 + 56) = 1.75 % O cálculo da redundância relativa causada pela inserção de 2 bits DSV para cada 112 bits de código é baseado no facto de 2 bits DSV existirem para todos os 112 bits de palavra de código. Assim, a redundância relativa é computada como se segue:

Redundância relativa = 2 / (2 + 112) = 1.75 %

Assim, a mesma redundância é obtida para ambos os casos. 68 <Tabela 6> pp 17

Comparação <Tabela 2> <Tabela 3> <Tabela 1> 17PP-32 17PP-52 +2bit - DC Sem - DCC) (Controlo (sem DSV) controlo DSV) Média Processamento 3.3665 3.4048 3.3016 3.2868 Soma 20011947 20011947 20011788 19660782 Total 5944349 5877654 6061150 5981807 2T 0.2256 0.2246 0.2417 0.1419 3T 0.2217 0.2069 0.2234 0.2281 4T 0.1948 0.1935 0.1902 0.1915 5T 0.1499 0.1491 0.1502 0.1511 6T 0.1109 0.1904 0.1135 0.1141 7T 0.0579 0.0814 0.0561 0.0544 8T 9T 0.0392 0.0351 0.0023 0.0218 0.0188 IOT 0.0009 RMTR (D 0.3837 0.3890 0.3628 0.3641 RMTR (2) 0.3107 0.3137 0.2884 0.2883 RMTR (3) 0.1738 0.1906 0.1717 0.1716 RMTR (4) 0.0938 0.0806 0.0909 0.0907 RMTR (5) 0.0299 0.0228 0.0456 0.0452 RMTR RMTR (6) (7) 0.0081 0.0033 0.0219 0.0100 0.0217 0.0099 RMTR (8) 0.0047 0.0046 RMTR (9) 0.0022 0.0022 Max RMTR 6 6 18 18 69 pico DSV # -36 a 36 # - 35 a 40 * - 46 a 43 * -1783 a 3433 56 bits de dados + 1 bit dc, 1.75%) ("*": 112 cbits + 2 bits dc, 1.75%)

Os resultados dados acima verificam que, usando as Tabelas 2 e 3, o sistema RLL (1, 7) é implementado enquanto, ao mesmo tempo, os processamentos mínimos e máximos são mantidos e o número de aparições consecutivas do processamento mínimo é limitado a 6. Além disso, os resultados dos DSVs verificam que o controlo DSV pode ser executado numa sequência de dados (que é, os valores do pico DSV contidos num intervalo predeterminado) e, neste caso, uma vez que a eficiência dos bits de controlo DSV é elevado, é possível obter componentes de baixa banda que são mais satisfatórios que o método convencional de inserção de bits DSV numa sequência de palavras de código (um grupo de bits de canal). Os resultados DSV verificam que, no caso da Tabela 1 a diferença entre os picos positivos e negativos DSVs é 89 (=46 + 43) enquanto, no caso de Tabelas 2 e 3, as diferenças são 72 = 36 + 36) e 75 (=35 + 40) respectivamente sendo ambos mais pequenos que o valor para a tabela 1. É óbvio a partir da descrição acima que, em comparação com o sistema convencional RLL (1-7), que é, o sistema baseado na Tabela 1, o conhecido sistema 17PP que usa a tabela 2 ou 3 é capaz de limitar o número de repetições de processamentos mínimos até 6 no máximo. Como resultado, o melhoramento da característica de erro numa elevada densidade de linha pode ser esperado.

Além disso, uma vez que a eficiência do controlo DSV é excelente, a execução do controlo DSV no sistema 17PP na mesma redundância relativa de 1.75% tal como o sistema 70 convencional RLL (1 - 7) resulta numa diferença entre os valores de picos negativos e positivos. Como resultado, uma vez que os componentes de banda baixa podem ser suprimidos, operações de reprodução /registo e estabilidade de dados podem ser levadas a cabo.

Além disso, uma simulação foi também processada para examinar a propagação de um erro de desmodulação causado por um deslocamento de bit num grupo de bits de canal gerados dos mesmos dados aleatórios tal como o caso acima descrito. Um resultado da examinação indica que o pior erro de propagação no sistema 17PP é 3 bytes. No entanto, o resultado constatou também que a frequência da geração actual do erro é praticamente 0, um valor que não indica muita deterioração em comparação com o sistema convencional (RLL (1 - 7). As taxas de erro de bytes de 1.014 bytes para a Tabela 1, 1.167 bytes para a Tabela 2 e 1.174 bytes para a Tabela 3 foram verificados. É de notar que, para as tabelas de conversão fornecidas pela presente invenção, os valores numéricos dos resultados de taxa de erro inclui bits de controlo DSV, para o sistema convencional RLL (1 - 7), o valor numérico não inclui bits de controlo DSV. Isto é, as medições não precisam necessariamente de serem referidas para serem levadas a cabo sobas mesmas condições. A diferença na condição de medição poderá afectar os valores numéricos e é então necessária ter o efeito da diferença nos valores a ter em consideração na comparação. 71 cTabela 7>

Respostas de Erro Variáveis cTabela 2> cTabela 3> cTabela 1> 17PP-32 17PP-52 +2bit-DC 0 pior caso 3 bytes 3 bytes 2 bytes (bits dc) Incluído Incluído Excluído Erro de byte (0) 0.028 0.096 0.080 Erro de byte (D 0.777 0.0635 0.826 Erro de byte (2) 0.195 0.268 0.094 Erro de byte (3) 0.000 0.001 Média

Taxa de erro de byte 1.167 bytes 1.174 bytes 1.014 bytes

Tal como descrito acima, na presente forma de realização, as tabelas de conversão com um processamento mínimo d de 1, um processamento máximo k de 7 e uma taxa de conversão m / n de 2/3 inclui códigos de substituição para limitar o número de aparições consecutivas de comprimento de processamento mínimo, dado azo aos seguintes efeitos: (1) O desempenho de registo e reprodução numa elevada densidade de linha e a tolerância contra uma inclinação tangencial é melhorado. (2) É possível reduzir o número de porções de baixo nível, para aumentar a precisão do processamento de ondas tais como SGC e o PLL e, conseguentemente para melhorar a característica geral. (3) Em comparação com o sistema convencional, é possível ter uma concepção com um comprimento de memória de trajecto pequeno de código bit ou semelhante e, consequentemente, para reduzir o tamanho do circuito. 72

Além disso, o restante da divisão da contagem "1" de um elemento numa sequência de dados por 2 com um valor de 0 ou 1 deverá sempre ser igual ao restante da divisão da contagem de 111" de um elemento na sequência de palavras de código resultantes da conversão da sequência de dados por 2, providenciando os seguintes efeitos adicionais: (4) 0 número de bits redundantes para o controlo DSV pode ser reduzido. (5) Num processamento mínimo d de 1 e parâmetros de conversão (m, n) de (2, 3) o controlo DSV pode ser executado com uma palavra de código 1.5- -bit. (6) Além disso para uma redundância relativa, os processamentos mínimos e máximo d e k podem ser mantidos.

Além disso, as tabelas de conversão em especial incluem códigos de substituição para manter o limite de comprimento de processamento, dando azo aos seguintes efeitos adicionais: (7) As tabelas são compactas. (8) A propagação de um erro de modulação causado por um bit de deslocamento pode ser colocado no mesmo estado que o sistemas convencional baseado na tabela 1. É de sublinhar que, tal como um meio de apresentação de programa para apresentar um programa de computador a ser executado para levar a cabo o processo acima descrito, um CD-ROM e uma memória de estado sólido, um meio de comunicação, tal como uma rede e um satélite podem ser usados em adição a um meio de registo tal como um disco magnético. 73 [EFEITOS DA INVENÇÃO]

Tal como descrito acima, de acordo com um aparelho de modulação tal como reivindicado na reivindicação 1, um método de modulação reivindicado tal como na reivindicação 23, um meio de apresentação do programa reivindicado tal como na reivindicação 29, o processo de conversão é levado a cabo na base de uma tabela de conversão que aplica uma regra de conversão, de acordo com o qual o restante da divisão de uma contagem de "1" de um elemento numa sequência de dados por 2 com um valor de 0 ou ldeverá ser sempre igual ao restante da divisão da contagem de "1" de um elemento na sequência de palavras de código resultante da conversão da sequência de dados por 2 e códigos de conversão da tabela de conversão compreendendo: - códigos básicos; - primeiros códigos de substituição para limitar o numero de aparecimentos consecutivos do referido processamento mínimo d; e - segundos códigos de substituição para manter o referido limite de comprimento de processamento k, o código variável tem restrições d = l,m = 2 e n = 3,

Onde o código variável tem uma outra restrição k = 7, e a conversão de código básico está ausente da tabela de conversão é fornecida pela conversão do código de substituição.

Como resultado, o controlo DSV pode ser executado usando um pequeno número de bits redundantes e uma sequência de palavras de código pode ser registada e reproduzida com alguns erros numa linha de alta densidade. Além disso, o 74 crescimento da propagação de um erro de desmodulação causado por um bit de deslocamento pode ser suprimido.

LISTA DOS PRINCIPAIS NÚMEROS DE REFERÊNCIA

11 unidade que determina / insere o bit de controlo DSV 12 Unidade de modulação 12

13 unidade de codificação NRZI 31 Registo de deslocação 32 Unidade de decisão de comprimento de restrição 33 Unidade de detecção de código de limitação de aparições consecutivas de processamento mínimo 34 Unidade de detecção de código de garantia de limite de comprimento de processamento 35-1 a 35-4 Unidades de conversão 36 Multiplexador 37 Memória intermédia 111 Unidade de desmodulação

112 Unidade de remoção de bit de controlo DSV 121 Comparador 122 Unidade de decisão de comprimento de restrição 123 Unidade de detecção de código de limitação de aparecimento consecutivo de processamento mínimo 124 Unidade de detecção de código de garantia de limite de comprimento de processamento 125-1 a 125-4 Unidades de conversão inversas 126 Multiplexador 9-06-2010 75

Claims

REIVINDICAÇÕES 1. Aparelho de modulação para converter dados de entrada divididos em palavras de dados com um comprimento de palavra de dados que é igual a ou é um múltiplo de m bits em código de comprimento variável (d k; m, n) onde cada palavra de código tem um comprimento de palavra de código que é igual a ou é um múltiplo de um comprimento de palavra de código básico de n bits, onde d é um processamento mínimo e k é um limite de comprimento de processamento, o referido aparelho de modulação tem um meio de conversão para converter palavras de código de entrada em palavras de código de acordo com uma tabela de conversão em que a referida tabela de conversão aplica uma regra de conversão de acordo com o restante da divisão de uma contagem “1" de um elemento numa sequência de dados 2 com um valor de 0 ou 1 deverá sempre ser igual ao restante da divisão de uma contagem "1" de um elemento na sequência de palavras de código resultantes da conversão da referida sequência de dados por 2 e conversão das palavras de código da referida tabela de conversão que compreende: - palavras base de código para d = 1, k=7, m=2 e n= 3; - primeiras palavras de códigos de substituição para limitar o número de aparições consecutivas do referido processamento mínimo d; e - segundas palavras de código de substituição para manter o referido limite de comprimento de processamento k, caracterizado por as primeiras palavras de código de substituição têm um comprimento de palavra de código que é três vezes o comprimento base da palavra de código, 1 as segundas palavras de código de substituição têm um comprimento de palavra de código que é quatro vezes o comprimento base da palavra de código e por as palavras de código de conversão compreenderem: - uma palavra de código de terminação com um comprimento de palavra de código igual ao comprimento base da palavra de código para terminar a terminação de conversão de código resultante da conversão a qualquer posição arbitrária.
2. Aparelho de modulação de acordo com a reivindicação 1 onde as palavras de código de conversão compreendem: - uma segunda palavra de código de terminação com um segundo comprimento base da palavra de código igual a duas vezes o comprimento base da palavra de código para a conversão do código de terminação resultante da conversão em qualquer posição arbitrária.
3. Aparelho de modulação de acordo com a reivindicação 1 caracterizado por os referidos códigos básicos da referidas tabelas de conversão terem uma estrutura de comprimento variável.
4. Aparelho de modulação de acordo com a reivindicação 1 caracterizado por os referidos códigos básicos da referidas tabelas de conversão incluírem um código '*0*' em que o símbolo * é um código indeterminado que é 'O' se uma palavra de código imediatamente precedente ou seguinte for '1' e '1' se a referida palavra de código imediatamente precedente ou seguinte for '0', implica que o referido código '*0*' seja quer '000' ou '101'. 2
5. Aparelho de modulação de acordo com a reivindicação 1 caracterizado por os referidos códigos de conversão das referidas tabelas de conversão incluir códigos cada qual determinado por referência a uma sequência imediatamente seguinte de palavras de código ou uma sequência de dados imediatamente seguinte.
6. Aparelho de modulação de acordo com a reivindicação 5 caracterizado por os referidos códigos cada quais determinados por referência a uma sequência imediatamente seguinte de palavras de código ou uma sequência de dados imediatamente seguinte são os referidos primeiro ou segundos códigos de substituição.
7. Aparelho de modulação de acordo com a reivindicação 1 caracterizado por o número de pares compreendendo cada qual uma sequência de dados e uma sequência de código que compõe os referidos códigos de base para um comprimento de restrição i de 1 igual a 4 (=2Λιη = 2 Λ2) .
8. Aparelho de modulação de acordo com a reivindicação 1 caracterizado pelos comprimentos de restrição i de 2 e maior, os referidos códigos de conversão são todos os referidos primeiros e segundo códigos de substituição.
9. Aparelho de modulação de acordo com a reivindicação 1 caracterizado por os referidos códigos de conversão para um comprimento de restrição i de 2 serem códigos para manter o referido processamento mínimo d em 1.
10. Aparelho de modulação de acordo com a reivindicação 1 caracterizado por o referido aparelho ter ainda um sinal de sincronização que insere meios para inserir um sinal de sincronização incluindo um único padrão não incluído nos 3 referidos códigos de conversão da referida tabela de conversão em qualquer posição arbitrária na referida sequência de palavras de código.
11. Aparelho de modulação de acordo com a reivindicação 10 caracterizado por o referido padrão único ser um padrão que quebra o referido processamento máximo k.
12. Aparelho de modulação de acordo com a reivindicação 10 caracterizado por referido padrão único ser um padrão que mantém o referido processamento mínimo d.
13. Aparelho de modulação de acordo com a reivindicação 10 caracterizado por um padrão único no referido sinal de sincronização compreender 1 palavra de código no cabeçalho servindo como um bit de ligação com uma palavra de código resultante da conversão para os dados imediatamente precedentes, um segundo bit para manter o referido processamento mínimo d e um terceiro bit.
14. Aparelho de modulação de acordo com a reivindicação 10 caracterizado por o referido sinal de sincronização ser pelo menos 12 palavras de código em tamanho.
15. Aparelho de modulação de acordo com a reivindicação 10 caracterizado por para um sinal de sincronização de pelo menos 21 palavras de código em tamanho, o referido sinal de sincronização incluir pelo menos 2 padrões com um processamento máximo de 8.
16. Aparelho de modulação de acordo com a reivindicação 10 caracterizado por os referidos códigos da referida tabela de conversão incluir códigos de terminação sendo cada um desses para terminar o referido código resultante da conversão. 4
17. Aparelho de modulação de acordo com a reivindicação 16 caracterizado por os referidos códigos de terminação serem prescritos para os referidos códigos de base com um comprimento de restrição i, para o qual o número de pares compreenda, cada qual, uma sequência de dados e uma sequência de código que compõe os referidos códigos de base ser mais pequeno que 4 (=2Am = 2Λ2) e aplique uma regra de conversão, de acordo com o qual o restante da divisão de uma contagem "1" de um elemento numa sequência de dados por 2 com um valor de 0 ou 1 deverá ser sempre igual ao restante da divisão de uma contagem "1" de um elemento na sequência de palavras de código resultante da conversão da referida sequência de dados por 2 .
18. Aparelho de modulação de acordo com a reivindicação 16 caracterizado por de modo a identificar o referido código de terminação, 1 palavra de código no cabeçalho do referido padrão de sinal de sincronização como uma bit de ligação é fixado em "1" quando o referido código de terminação é usado e em "0" quando o referido código de terminação não é usado.
19. Aparelho de modulação de acordo com a reivindicação 10 caracterizado por o referido padrão único é ensanduichado por 3 bits no cabeçalho do referido sinal de sincronização e 3 bits no rodapé do referido sinal de sincronização e os referidos 3 bits no referido cabeçalho e 3 bits na referida rodapé são cada qual usado como uma junção compreendendo dados misturados e bits de conexão.
20. Aparelho de modulação de acordo com a reivindicação 10 caracterizado por: o primeiro de 3 bits no cabeçalho do referido sinal de sincronização tem um valor que representa as palavras de 5 código anteriores à conversão visualizadas nas unidades m-bit; o segundo dos referidos 3 bits é fixado em "1" para prescrever o referido sinal de sincronização; o primeiro de 3 bits na rodapé do referido sinal de sincronização é fixado em "0" para prescrever o referido sinal de sincronização; e o segundo seguinte dos referidos 3 bits na referida rodapé tem um valor que representa as referidas palavras de dados anteriores à conversão visualizada em unidades m-bit.
21. Aparelho de modulação de acordo com a reivindicação 1 caracterizado por o referido aparelho ter também meios de controlo DSV para controlar um DSV de dados de entrada e fornecer o referido DSV aos referidos meios de conversão.
22. Aparelho de modulação de acordo com a reivindicação 1 caracterizado por os referidos meios de conversão compreender: um primeiro meio de detecção de código para detectar os referidos primeiros códigos para limitar o número de aparecimentos consecutivos do referido processamento mínimo d; e um segundo meio de detecção de código para detectar os referidos segundos códigos de substituição para manter o processamento de limite de comprimento.
23. Método de modulação para ser adoptado num aparelho de modulação para converter dados de entrada divididos em palavras de dados com um comprimento de palavra de dados que é igual a ou é um múltiplo de m bits em palavras de código de 6 comprimento variável (d, k ; m, n) em que cada palavra de código tenha uma comprimento de palavra de código que é igual ou é um múltiplo de um comprimento base de palavra de código de n bits, onde d é um processamento mínimo e k é um limite de comprimento de processamento, o referido método de modulação inclui uma etapa de conversão para conversão de dados de entrada em palavras de código de acordo com uma tabela de conversão em que a referida tabela de conversão aplica uma regra de conversão de acordo com o restante da divisão de uma contagem "1" de um elemento numa sequência de dados 2 com um valor de 0 ou 1 deverá sempre ser igual ao restante da divisão de uma contagem "1" de um elemento na sequência de palavras de código resultantes da conversão da referida sequência de dados por 2 e conversão das palavras de código da referida tabela de conversão que compreende: palavras de código base para d=l,k=7, m=2en=3; primeira substituição de palavras de código para limitar o número consecutivo de aparições do referido processamento mínimo d; e segundas palavras de código de substituição para manter o referido processamento de limite de comprimento k, caracterizado por - as primeiras palavras de código de substituição terem um comprimento de palavra de código que é três vezes o comprimento base da palavra de código, - as segundas palavras de código de substituição terem um comprimento de palavra de código que é quatro vezes o comprimento base de palavra de código, e por as palavras de código de conversão compreenderem ainda: 7 - uma palavra de código de terminação com um comprimento de palavra de código igual ao comprimento base da palavra de código para a conversão do código de terminação resultante da conversão em qualquer posição arbitrária.
24. Programa que apresenta um meio para apresentar um programa de implementação de processamento incluindo uma etapa de conversão de conversão de dados de entrada divididos em palavras de dados em palavras de código de acordo com dados de tabela de conversão num aparelho de modulação para conversão de dados com um comprimento básico de palavra de dados que é igual a ou é um múltiplo de m bits em código de comprimento variável (d, k ; m, n) onde cada palavra de código tem um comprimento de palavra de código que é igual a ou é um múltiplo de um comprimento base de palavra de código de n bits onde d é um processamento mínimo e k é um processamento de limite de comprimento, onde a referida tabela de conversão aplica uma regra de conversão, de acordo com o qual o restante de divisão de uma contagem "1" de um elemento numa sequência de dados por 2 com um valor de 0 ou 1 deve sempre ser igual ao restante de divisão de uma contagem "1" de um elemento numa sequência de palavras de código resultantes de conversão da referida sequência de dados por 2 e códigos de conversão da referida tabela de conversão compreende: códigos de base para d = 1, k=7,m=2en=3; primeiras palavras de código de substituição para limitar o número consecutivo de aparições do referido processamento mínimo d; e segundas palavras de código de 8 substituição para manter o referido processamento de limite de comprimento k caracterizado por - as primeiras palavras de código de substituição terem um comprimento de palavra de código que é três vezes o comprimento base da palavra de código, - as segundas palavras de código de substituição terem um comprimento de palavra de código que é quatro vezes o comprimento base de palavra de código, e por as palavras de código de conversão compreenderem ainda: - uma palavra de código de terminação com um comprimento de palavra de código igual ao comprimento base da palavra de código para a conversão do código de terminação resultante da conversão em qualquer posição arbitrária.
25. Aparelho de desmodulação para converter palavras de código de comprimento variável (d, k; m, n) onde cada palavra de código tem um comprimento de palavra que é igual a ou é um múltiplo de um comprimento base de palavra de código de n bits em palavras de dados com um comprimento de palavra de dados que é igual a ou é um múltiplo de m bits onde d é um processamento mínimo e k é um processamento de limite de comprimento, o referido aparelho de desmodulação compreende meios de conversão para converter palavras de código de entrada em palavras de dados de acordo com uma tabela de conversão em que a referida tabela de conversão aplica uma regra de conversão, de acordo com o qual o restante da divisão de uma contagem "1" de um elemento numa sequência de dados por 2 com um valor de 0 ou 1 deverá ser sempre igual ao restante da divisão de uma contagem "1" de um elemento na 9 sequência de palavras de código resultantes da conversão da referida sequência de dados e códigos de conversão da referida tabela de conversão compreende: palavras de código base para d = 1, k=7,m=2en=3; primeiras palavras de código de substituição para limitar o número consecutivo de aparições do referido processamento mínimo d; e segundas palavras de código de substituição para manter o referido processamento de limite de comprimento k caracterizado por - as primeiras palavras de código de substituição terem um comprimento de palavra de código que é três vezes o comprimento base da palavra de código, - as segundas palavras de código de substituição terem um comprimento de palavra de código que é quatro vezes o comprimento base de palavra de código,
26. Aparelho de desmodulação de acordo com a reivindicação 25 caracterizado por o referido aparelho ter também meios de remoção de bit para remover bits redundantes inseridos em intervalos predeterminados no referido código.
27. Aparelho de desmodulação de acordo com a reivindicação 26 caracterizado por os referidos bits redundantes serem bits DSV ou sinais de sincronização e por as palavras de código de conversão compreenderem ainda: - uma palavra de código de terminação com um comprimento de palavra de código igual ao comprimento base da 10 palavra de código para a conversão do código de terminação resultante da conversão em qualquer posição arbitrária.
28. Método de desmodulação a ser adoptado num aparelho de desmodulação para palavras de código de comprimento variável (d, k ; m, n) em que cada palavra de código tem uma comprimento de palavra de código que é igual ou é um múltiplo de um comprimento base de palavra de código de n bits, em palavras de dados com um comprimento de palavra de dados que é igual a ou um múltiplo de m bits onde d é um processamento mínimo e k é um limite de comprimento de processamento, o referido método de modulação compreende uma etapa de conversão para conversão palavras de código de entrada de acordo com uma tabela de conversão em que a referida tabela de conversão aplica uma regra de conversão de acordo com o restante da divisão de uma contagem "1" de um elemento numa sequência de dados 2 com um valor de 0 ou 1 deverá sempre ser igual ao restante da divisão de uma contagem "1" de um elemento na sequência de palavras de código resultantes da conversão da referida sequência de dados por 2 e conversão das palavras de código da referida tabela de conversão que compreende: palavras de código base para d=l,k=7, m=2en=3; primeira substituição de palavras de código para limitar o número consecutivo de aparições do referido processamento mínimo d; e segundas palavras de código de substituição para manter o referido processamento de limite de comprimento k, caracterizado por 11 - as primeiras palavras de código de substituição terem um comprimento de palavra de código que é três vezes o comprimento base da palavra de código, - as segundas palavras de código de substituição terem um comprimento de palavra de código que é quatro vezes o comprimento base de palavra de código, e por as palavras de código de conversão compreenderem ainda: - uma palavra de código de terminação com um comprimento de palavra de código igual ao comprimento base da palavra de código para a conversão do código de terminação resultante da conversão em qualquer posição arbitrária.
29. Programa que apresenta um meio para apresentar um programa incluindo uma etapa de conversão de conversão de palavras de código de entrada em palavras de dados de acordo com uma tabela de conversão num aparelho de desmodulação para palavras de código de comprimento variável (d, k; m, n) onde cada palavra de código tem um comprimento de palavra de código que é igual a ou é um múltiplo de um comprimento base de palavra de código de n bits em palavras de dados com um comprimento de palavra de dados que é igual a ou é um múltiplo de m bits onde d é um processamento mínimo e k é um processamento de limite de comprimento, onde a referida tabela de conversão aplica uma regra de conversão, de acordo com o qual o restante de divisão de uma contagem "1" de um elemento numa sequência de dados por 2 com um valor de 0 ou 1 deve sempre ser igual ao restante de divisão de uma contagem "1" de um elemento numa sequência de palavras de código resultantes de conversão da referida sequência de dados por 2 e códigos de conversão da referida tabela de conversão compreende: 12 palavras de código base para d = 1, k=7,m=2en=3; primeiras palavras de código de substituição para limitar o número consecutivo de aparições do referido processamento mínimo d; e segundas palavras de código de substituição para manter o referido processamento de limite de comprimento k caracterizado por - as primeiras palavras de código de substituição terem um comprimento de palavra de código que é três vezes o comprimento base da palavra de código, - as segundas palavras de código de substituição term um comprimento de palavra de código que é quatro vezes o comprimento base de palavra de código, e por as palavras de código de conversão compreenderem ainda: - uma palavra de código de terminação com um comprimento de palavra de código igual ao comprimento base da palavra de código para a conversão do código de terminação resultante da conversão em qualquer posição arbitrária. 09-06-2010 13