KR980012601A - 전력제어소자 - Google Patents

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겐 우에우치
히데유키 이마나카
히로푸미 쯔나노
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쯔지 하루오
샤프 가부시끼가이샤
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Abstract

간단한 구성으로써 회로에 조합될 때 회로의 신뢰성을 향상시키는 전력제어소자를 제공한다. 전력제어소자를 구성하는 반도체부품의 반도체칩의 상부에는 산화막을 통해 캐소트 및 게이트가 형성된다. 캐소드는 패드부, 용단(溶斷)부 및 콘택트부로 구성된다 패드부와 콘택트부는 용단부만에 의해 서로 접속된다. 반도체칩의 하부에 애노드가 형성된다. 용단부를 통해 용단 전류가 흐르면, 그때 발생되는 열에 의해 용단부가 용단되어, 캐소드 및 애노드를 통해 흐르는 전류가 차단된다.

Description

전력제어소자
본 발명의 사이리스터, 트리악(TRIAC) 등의 중, 대 전류용 전력제어소자에 관한 것이다.
사이리스터,트리악 등의 전력제어소자는 전기급탕기의 스위치로서 사용된다. 예컨대, 사이리스터는 애노드, 캐소드 및 게이트의 3단자를 가진 반도체소자이다. 이 반도체소자는 게이트를 통해 흐르는 전류에 의해 캐소드 및 애노드 간의 전류의 흐름을 허용 또는 금지하는 스위칭 소자로서 동작한다.
도 14A 전형적인 전력제어소자(1)를 나타낸 정면도이고, 도 14B는 그의 측면도이다. 반도체부품(3)은 그의 중앙에서 금속제의 베이스(2)에 고정되며 단자(4a, 4b)에 접속된다. 반도체부품(3)은 납땜에 의해 베이스(2)에 결합된 하부면과 와이어(5)를 통해 단자들(4a, 4b)에 접속된 상부면을 가진다. 이들은 합성수지제의 패키지에 의해 피복되어 전력제어소자(1)를 형성한다.
도 15 및 16은 종래기술의 제 1 실시예를 나타낸다. 도 15는 전려제어소자 (1)를 사용하는 회로(11)의 회로도이다. 도 16A는 전력제어소자(1)를 구성하는 반도체부품(3)의 평떤도이고 도 16B는 도 16A의 F-F선의 단면도이다. 도 16은 특히 반도체부품(3)의 전극구조를 나타낸다. 상기 구조를 갖는 반도체부품(3)이 전력제어소자(7)를 구성한다. 이 전력제어소자(1)를 이용하는 회로(11)가 도 l5에 구성된다. 상기 회로(11)는 사이리스터, 트리악 등의 전력제어소자를 다수종류 조합시킨 SSR(솔리드 스테이트 릴레이)(12)을 포함한다. 회로(11)에서는 SSR(12)에 의해 부하(13)에서 발생하는 열을 제어할 수 있다.
전력제어소자(1)를 포함하는 회로에는, 어떤 경우에 돌입 전류, 전격직인 서지 등에 의해 급격하게 큰 전류가 흐르게 될 수 있다. 이러한 전류를 일반적으로 서지 전류라 칭한다. 서지전류가 흐르면 전력제어소자(1) 내부의 반도체부품(3)에서 순방향 2차 강하 등에 의해 pn 접합이 파괴될 수 있다. 이 서지 전류에 대해, 전력제어소자(1)는 반도체부품(3)의 전극, 반도체부품(3) 및 단자들(4a, 4b)을 접속하는 와이어(5)를 ,서지전류에 대해 충분하게 결딜 수 있는 것을 사용함으로써 의해 통상의 정격 전류의 약 10-40배의 서지 전류에도 견딜 수 있도록 보증한다.
도 15에 도시된 바와같이 회로(11)는 SSR(12)의 외부소자로서 퓨즈(14)를 포함한다. 퓨즈(14)는 소정 전류치 이상의 용단전류가 흐를 때 회로를 용단되도록 선택된다. 소정 전류치는 SSR(12)을 구성하는 전력제어소자(1)의 서지전류저항치보다 크고 전력제어소자(1)의 반도체부품(3)이 파괴되는 전류치보다 작다. 회로(11)에 서지전류저항치 이상의 전류가 흐르면, 반도체부품(3)이 파괴된 후에도, 퓨즈(14)가 용단되어, 회로(11)를 통해 흐르는 전류를 차단한다. 따라서, 부하(13)에서 과잉의 열이 발생되지 않아서 안전성이 보장된다.
다음, 전력제어소자(1)를 구성하는 반도체부품(3)의 전극구조에 대해 설명한다. 도 16A 및 16B에 도시된 바와같이, 반도체칩(22)의 상부면은 전극이 반도체칩(22)과 접촉하도록 콘택트창이 형성된 산화막(23)을 마스킹함에 의해 마스킹된다. 각 콘택트창은 알루미늄으로 매립되어 캐소드(24)와 게이트(27)를 형성한다. 캐소드(24)와 게이트(25)는 콘택트창을 매립하는 그들의 각 부분들에서 반도체칩(22)과 접촉한다. 반도체칩(22)은 하부면은 납땜가능한 금속(예컨대, Ti-Ni 합금 등)으로 형성된 애노드(26)에 의해 피복된다. 상기한 구성의 반도체부품(3)에서, 캐소드(24)와 게이트(25)는 그들 각각의 하부면에서 반도체칩(22)과 접촉하며 그들의 상부면은 와이어 본딩된다.
도 16에 도시된 바와같이 반도체부품(3)을 포함하는 전력제어소자(1)에는, 최대정격 및 신뢰성을 고려하여 충분한 두께 및 폭을 갖는 캐소드(24)가 제공된다. 이로써 캐소드(24)에 의해 야기되어 배선 저항으로 작용하는 전압 강하 또는 서지 전류에 의한 용단 및 일렉트로마이그레이션에 의한 용단을 방지할 수 있다. 특히, 캐소드(24)가 반도체칩(22)에 접촉하는 접촉면적이 가능한한 최대로 되도록 형성된다. 또한, 와이어(5)는 서지 전류를 견디도록 충분히 큰 단면적을 가진다.
종래기술의 제 2 실시예(도시안됨)에 따르면, 퓨즈를 설치하는 대신에, 반도체 부품과 외부 단자를 접속하는 와이어 자체를 용단부로 이용한다. 더 구체적으로, 소정 전류 이상의 용단 전류가 흐르면, 와이어가 용단되도록 와이어 사이즈가 조정된다. 따라서, 용단 전류가 흐를 때, 전력제어소자의 반도체 부품이 파괴되기 전에 와이어가 용단되어 반도체 부품에는 전류가 흐르지 않도록 할 수 있다.
그러나, 전력제어소자를 회로의 스위칭 소자로서 사용할 때 상기 제 1의 종래기술에서와 같이 퓨즈를 외부소자로서 이용하게 되면, 회로 규모가 커지고 비용이 증가된다.
한편, 와이어를 용단하는 제 2 종래기술에서는 다음은 (1)-(5)의 문제가 발생된다.
(1) 원하는 용단 전류치의 설정에는, 각 반도체 부품의 특성에 따라 여러 가지 사이즈의 와이어들에서 적당한 것을 선택해야 하므로 상당한 노력과 비용이 치러져야 한다.
(2) 얇고 긴 와이어는 그 내부에서 발생되는 상당한 전압 강하를 받게된다. 따라서, 상기 회로에 이용되는 전력제어소자를 형성하도록 그러한 얇고 긴 와이어를 사용함은 비경제적이다.
(3) 와이어 본딩 중에 가해지는 압력차로 인해 와이어가 변형되어 소정 용단 전류치가 변화하면 전력제어소자의 신뢰성이 저하된다.
(4) 와이어 용단시에 발생되는 열이 와이어를 통해 반도체 부품으로 순간적으로 전도됨으로써, 때로 반도체 부품이 팽창하여 파열되며 따라서 반도체 부품이 정상적인 동작을 제공할 수 없게 된다.
(5) 대전류 소자에 사용되는 큰 전극 및 대면적의 와이어를 가진 반도체칩에 있어서는, 원하는 용단 전류치로 와이어 사이즈를 조정하기가 어렵게 된다.
본 발명의 목적은 간단한 구성으로써 회로에 조합될 때 회로의 신뢰성을 향상시키는 전력제어소자를 제공하는 것이다.
본 발명은 외부 소스에서의 제어신호에 따라 반도체칩에 형성된 2개의 전극들 사이로 흐르는 전류를 제어하는 전력제어소자에 있어서, 소정 레벨의 전류보다 큰 전류가 흐르게 되면 용단되는 용단부가 상기 전극들중 적어도 하나에 배치되는 전력제어소자를 제공한다
본 발명에 따르면, 2개의 전극들 중 적어도 하나에 용단부가 형성된다. 용단부를 통해 소정 레벨 이상의 전류가 흐르면, 그 내부에서 발생되는 열에 의해 용단부가 용단되어, 2개의 전극들 사이로 흐르는 전류가 차단된다. 이러한 구조의 전력제어소자는, 전력제어소자의 외부소자로서 퓨즈가 접속되는 상기한 제 1의 종래기술에 비해 비용을 절감할 수 있고, 전력제어소자를 포함한 회로 규모를 축소시킬 수 있다.
또한, 본 발명은 용단될 용단부를 포함하는 전극에서, 전류가 흐르는 방향에 대해 수직한 용단부의 단면적이 상기 전극의 용단부가 아닌 어떤 다른 부분의 단면 적보다 작은 것을 특징으로 한다.
본 발명에 따르면, 예컨대 증착된 금속을 에칭함에 의해 용단부가 전극중에 가장 얇은 피스로 형성된다. 그용단부에, 소정의 전류보다 큰 전류가 흐르면 용단부가 용단되며, 2개의 전극들 사이로 흐르는 전류가 차단된다. 용단부를 포함한 전극은 전부 동일 재료로 형성될 수 있다. 따라서 전력제어소자를 제조하는 비용을 절감할 수 있다.
본 발명은 상기 용단부가 열가소성의 전기절연물질에 의해 피복되는 것을 특징으로 한다
본 발명에 따르면, 전극의 용단부가 열가소성의 전기절연물질, 예컨대 수지로 피복된다. 그 용단부에 소정 전류보다 큰 용단 전류가 흐르면 용단부가 용단되고, 용단부를 포함하는 전극이 여러 부분들로 분할되며 2개의 전극들 사이로 흐르는 전류가 차단된다. 동시에, 용단부를 피복하고 있는 수지가 용해되어, 분할된 전극들 사이의 공간으로 유입된다. 이에 의해 2개의 전극들 사이로 흐르는 전류의 차단을 보다 완벽하게 하여, 회로의 신뢰성을 향상시킬 수 있다.
또한, 본 발명에서는 용단부를 포함하는 상기 전극이 상기 반도체칩상의 전기절연층을 통해 형성되며 일단이 외부단자에 접속된 와이어의 타단에 접속되는 패드부 ; 상기 반도체칩과 접촉하는 콘택트부 ; 및 상기 콘택트부와 패트부를 접속하는 상기 용단부로 구성되는 것을 특징으로 한다.
본 발명에 따르면, 용단부를 갖는 전극은 패드부와 콘택트부가 용단부만에 의해 접속되는 구조를 갖는다. 그용단부에 소정 전류보다 큰 전류가 흐르면 용단부가 용단되어, 콘택트부와 패드부가 분리되며, 2개의 전극들 사이로 흐르는 전류가 차단된다.
또한, 본 발명은 상기 용단부가 상기 전기절연층의 견부상에 형성되는 것을 특징으로 한다.
본 발명에 의하면, 비교적 두꺼운 절연층이 반도체칩 상부의 소정 위치에 형성되고, 반도체칩 상부와 절연층 상부에는, 예컨대 금속을 증착함에 의해 전극이 형성된다. 절연층의 견부를 피복하는 금속층의 비교적 얇은 부분이 용단부로 된다. 그 용단부에 소정 전류보다 큰 전류가 흐르면 용단부가 용단되어 콘택트부와 패드부가 분리되며, 2개의 전극들 사이로 흐르는 전류가 차단된다. 이에 의해 플래너형 등의 비교적 평면적인 구조의 반도체 부품이 형성될 때, 용단부를 형성하기 위한 공정을 생략할 수 있다.
본 발명은 상기 반도체칩에 상기 견부를 따라 연장되는 홈이 제공되는 것을 특징으로 한다.
본 발명에 따르면, 견부를 따라 홈이 제공된 반도체칩에, 예컨대 금속을 증착함에 의해 전극이 형성되고, 견부를 피복하는 금속막의 얇은 부분이 용단부로 된다. 그 용단부에 소정 전류보다 큰 전류가 흐르면 용단부가 용단되어 콘택트부와 패드부가 분리되며, 2개의 전극들 사이로 흐르는 전류가 차단된다. 이에 의해 모트(Moat)형, 메사(Mesa)형 등의 홈을 갖는 반도체 부품이 형성될 때, 용단부를 형성하기 위한 공정을 생략할 수 있다.
본 발명은 용단부를 포함하는 상기 전극은 일단이 외부단자에 접속된 와이어의 타단에 접속되는 패드부 ; 상기 반도체칩과 접촉하는 콘택트부 ; 및 상기 콘택트부와 패트부를 접속하는 상기 용단부로 구성되며, 상기 콘택트부, 전기절연층 및 패드부가 반도체칩상에 순차 적층되며, 상기 용단부를 형성하는 관통구멍이 상기 전기 절연층내에 형성되는 것을 특징으로 한다.
본 발명에 따르면, 콘택트부와 패드부 사이에 개재되어 형성된 절연층에, 관통 구멍이 설치되며, 그 관통 구멍에 용단부가 형성된다. 그 용단부에 소정 전류보다 큰 전류가 흐르면 용단부가 용단되어, 콘택트부와 패드부가 분리되며, 2개의 전극들 사이로 흐르는 전류가 차단된다. 이에 의해, 전극 면적이 제한된 반도체 부품에서도, 패드부, 용단부 및 콘택트부를 확보할 수 있다.
본 발명은 상기 용단부가 서로 근접하게 집중되는 다른 부품들로 구성되는 것을 특징으로 한다.
본 발명에 의하면, 통일 반도체부품내에 단일 용단부가 형성되는 경우에 비해, 각 용단부의 형상이 얇고 길게 되어, 용단이 용이하게 될 수 있다. 다수의 용단부중 하나가 용단되면, 그를 통해 흐르는 전류가 나머지 다른 용단부들로 분배되어 흐르게 되어, 나머지 각 용단부로 흐르는 전류가 증가하게 됨으로써, 용단이 용이하게 될 수 있다 즉, 용단부들중 임의의 하나의 용단부의 용단시에, 나머지 용단부를 통하는 전류가 누적되는 방식으로 증가되어, 연쇄적으로 용단부를 용단할 수 있다. 또한, 단일의 용단부를 갖는 반도체칩의 경우에 비해 다수의 용단부를 갖는 반도체칩의 경우는, 각 용단부에 대해 더욱 용단되기 쉬운 폭 및 형상들을 각각 선택할 수 있다.
본 발명은 상기 용단부가 서로 근접하게 집중된 다른 부품들로 구성됨을 특징으로 한다
또한, 본 발명은 상기 다수의 용단부들이 서로 근접하게 집중되어 있는 것을 특징으로 한다.
돈 발명에 따르면, 예컨대, 근접한 굴곡 라인으로 연장되는 용단부 또는 서로 근접하게 집중되는 용단부들이 그 용단부들의 다른 부품들에서 확산된 열을 재사용할 수 있게 한다. 더 구체적으로, 용단부에 의해 발생된 열은 축적되는 경향이 있고, 따라서 용단이 발생될 때 요구되는 용단을 트리거하기 위한 발열량이 감소되어 용단이 용이하게 된다. 또한, 용단부의 방열광과 함께 용단부의 저항치도 감소될 수 있으므로, 정상 동작시에 용단부에서의 소비 전력을 감소시킬 수 있다.
본 발명의 다른 목적, 특징 및 장점은 도면들을 참조한 다음의 상세한 설명으로부터 더욱 명확해질 것이다.
제1A도는 본 발명에 따른 전력제어소자를 구성하는 반도체 부품의 제 1 실시예를 나타낸 평면도이고
제1B도는 제1A도의 A-A선의 단면도
제2A도는 용단되기 전의 제1의 용단부의 부분 확대도이고
제2B도는 용단된 후의 용단부를 나타낸 부분 확대도
제3도는 제1도의 반도체부품의 등가 회로도
제4도는 제1도의 반도체부품을 포함한 전력제어소자를 이용하는 회로의 회로도
제5도는 본 발명의 전력제어소자를 구성하는 반도체부품의 제 2 실시예의 평면도
제6A도는 본 발명의 전력제어소자를 구성하는 반도체부품의 제 3 실시예의 평면도이고
제6B도는 제6A도의 B-B선의 단면도
제7도는 본 발명의 제4실시예의 전력제어소자의 용단부를 나타낸 분둔 확대도
제8A는 본 발명의 제5실시예의 용단전의 용단부를 나다낸 부분확대도이고
제8B도는 용단후의 부분 확대도
제9A도는 본 발명의 반도체부품의 제 6 실시예의 평면도이고
제9B도는 제9A도의 C-C선의 단면도이며
제9C도는 그의 부분 확대도
제10A도는 분 발명의 반도체부품의 제 7 실시예의 평면도이고
제lOB도는 제10A도의 D-D전의 단면도이며
제lOC도는 그의 부분 확대도
제11A도는 본 발명의 반도체부품의 제 8 실시예의 평면도이고
제l1B도는 제11A도의 E-E전의 단면도
제12도는 본 발명의 반도체부품의 제 9 실시예의 평면도
제13도는 본 발명의 반도체부품의 제 10 실시예의 평면도
제14A도는 종래의 전력제어소자의 정면도이고
제14B도는 그의 측면도
제l5도는 종래기술의 제 1 실시예의 전력제어소자를 이용한 회로의 회로도
제16A도는 종래기술의 제 1 실시예의 반도체부품을 나타낸 평면도이고
제16B도는 제16A도의 F-F선의 단면도이다
도면들을 참조하여 본 발명의 바람직한 실시 예들에 대해 설명한다.
도 1 내지 4는 본 발명의 제 1 실시예를 나타내며 ; 도 1A는 전력제어소자 (30)를 구성하는 반도체부품(31)을 나타낸 평면도이고, 도 1B는 도 1A의 A-A선의 단면도이다. 도 2-4는 후술된다. 상기 제어소자(30)는 도 14의 반도체부품(3) 대신에 반도체부품(31)을 포함한다.
도 1에 도시된 바와같이, 반도체부품(31)을 구성하는 반도체칩(41)상에는 pl층(51), n1층(52), p2층(53), n2층(54)의 각층이 적층되어 형성된다 pl, p2층(51, 53)에 작은 개수의 정공들이 내포되도록 P형 불순물이 확산된다. n1, n2층(52, 54)에 작은 개수의 자유전자들이 내포되도록 N형 불순물이 확산된다. 반도체칩(41)의 상부는 마스킹 산화막(42)으로 피복된다. 산화막(42)에는 캐소트(45)를 n2층(54)에 접촉시키기 위한 캐소드창, 게이트(46)를 p2층(53)에 접촉시키기 위한 게이트창이 형성된다. 정방형으로 된 반도체칩(41)의 상부면의 한쪽 코너(도 1A에서는 좌측 하부 코너)에는, 반도체칩보다 작은 사이즈의 정방형 게이트창이 배치되며, 반도체칩(41)의 상부 면의 게이트창을 제외한 대략 L자형 부분에, 캐소드창이 배치된다. 캐소드창은 그의 내부에, 그보다 작은 L자형 패드 베이스(44)를 남기도록 형성된다. 남겨진 L자형 패트 베이스(44)는 산화막(42)의 일부이고 캐소드창에 의해 둘러싸여 산화막의 나머지 부분으로부터 고립된다. 상기 패드 베이스(44)는 캐소드전극(45)의 와이어본딩된 캐드부(44)의 베이스로서 작용한다.
캐소드창이 알루미늄으로 매립되어 캐소트(45)를 형성하고 게이트창이 알루미늄으로 매립되어 게이트(46)를 형성한다. 도 1B에 도시된 바와같이 캐소드(45) 하의 n2층(54)이 반도체칩(41)의 최상부에 배치되는 한편, 도면들에 도시되지 않았지만, 게이트(46)하의 p2층(53)도 반도체칩(41)의 최상부에 배치된다. 즉, 캐소드(45)창을 매립하는 캐소드(45)가 그의 하부 또는 반도체칩(41)의 최상부에서 n2층과 접촉하며 게이트창을 매립하는 게이트(46)는 그의 하부 또는 반도체칩(41)의 최상부에서 p2층과 접촉한다. 캐소드(45)에는 와이어를 접속하기 위한 패드부(43), 및 용단(溶斷) 전류에 의해 용단될 용단부(47)가 형성되며, 패드부(43) 및 용단부(47) 이외의 캐소드(45)의 부분이 콘택트부(4a)를 형성한다. 패드부(43)는 패드 베이스(44) 상부에 배치되며 패드홈(49)에 의해 둘러싸인다. 콘택트부(48)와 패드부(43)는 용단부(47)에 의해서만 접속된다. 패드홈(49)은 일정 홈폭(dl)을 가진다. 용단부(47)는 L자형 패드부(43)의 에지부 중앙 윗쪽에 배치된다. 반도체칩(41)의 하부는 남땜가능한 금속(예컨대, Ti-Ni 합금등)으로 된 애노드(50)에 의해 피복된다.
반도체칩(41)의 상부면 전면은 마스킹하는 산화막은, 예컨대 에칭에 의해 부분 제거되어 캐소드창과 게이트창이 형성되며 산화막의 나머지 부분이 산화막(42)을 형성한다. 캐소드(45) 및 게이트(46)를 형성하도록, 산화막(42)이 놓여있는 반도체칩(41)의 상부에 알루미늄 등의 금속이 증착된 다음, 에칭에 의해 증착된 금속이 부된적으로 제거된다.
용단부(47)에서는, 패드닥(43)에서 콘택트부(48)로 향하는 방향 또는 콘택트부(48)에서 패드부(43)로 향하는 방향이 전류가 흐르는 방향이다. 용단부(47)의 전류방향의 길이는 홈폭(dl)과 동일하므로, 용단부(47)의 전류방향에 수직한 단면적과 홈폭(dl)에 의해 용단전류치가 결정될 수 있다. 흠폭(dl)은 캐소트(47) 및 게이트(46)에 대해 사용된 재질 및 형상 또는 전력제어소자의 패키징 타입에 따라 변화한다.
용단부(47)의 용단전류는 방열의 효과애 의해, 예컨대 통상의 알루미뉴라인 (공기중, 실온)의 용단전류의 2-3배로 된다. 따라서, 용단부(47)의 단면적을 통상의 알루미늄라인의 단면적의 1/2-l/3으로 하며, 그 단면적에 따라, 홈폭(dl)이 설정된다.
알루미늄에서는 전류밀도가 1 ×105- 5 ×105A/cm2의 범위에서 일렉트로 마이그레이션이 발생된다. 즉 용단부(47)를 통해 흐르는 전류의 밀도가 1 ×105A/cm2이하로 되면 일렉트로 마이그레이션이 발생하지 않는다. 따라서 일렉트로 마이그레이션의 발생을 방지하기 위해 전류밀도가 1 ×105A/cm2이하로 되도록 용단부(47)의 단면적 홈폭(dl)이 결정된다.
도 2A는 도 1의 반도체부품(31)에서 용단되기 전의 용단부(47)의 부분 확대도이고, 도 2B는 용단후의 부분확대도이다. 용단부(47)로 용단전류가 흐르면, 용단부(47)는 발열하며, 그 열에 의해 용단부(47)가 액화된다. 액화된 부분은 표면장력에 의해 패드부(43) 및 콘택트부(48)를 향해 대향하게 인장되어 절단된 다음, 용단부(47a)로 된다. 용단부(47a)는 양측에서 구형 피스들로 서로 분리되어, 전류를 공급할 수 없다. 그 결과로 열이 확산되어 양측의 구형 용단부들(47a)이 냉각되어 응고된다 이러한 방식으로 용단이 완료된다.
도 3은 도 1의 반도체부품(31)의 등가회로를 나타낸 도면이다. 상기한 전력 제어소자는 캐소드(45), 게이트(46) 및 애노드(50)의 3개의 전극을 포함하며, 그중 캐소드(45)에 용단부(47)가 제공된다. 게이트(46)를 통해 흐르는 전류에 의해, 캐소드(45) 및 애노드(5O)간에 흐르는 전류가 도통 또는 차단된다. 용단부(47)에 용단 전류가 흐르변 용단부(47)가 용단되어, 캐소드(45)와 애노드(50)를 통해 흐르는 전류가 차단된다.
도 4는 전력제어소자(30)를 사용한 회로(61)를 나타낸 도면이다. 그 회로 (61)는 상기한 구성의 여러 타입의 전력제어소자를 조합하여 형성된 SSR(Solid State Relay)(62)에 의해 부하(63)에서 발생된 열을 제어할 수 있다.
스위치(7)를 온하면 직류전원(65)에서의 전압이 SSR(62)에 인가되며, SSR(62)은 부하(63)로 흐르는 교류전류를 도통 또는 차단시킨다. 이러한 교류전류의 제어에 의해,부하(63)에서 발생되는 열이 제어된다.
도 4에 도시된 회로(61)는 SSR(62)을 구성하는 전력제어소자(30)의 캐소드(45)에 캐소드(45)가 제공되므로 퓨즈를 필요로 하지 않는다. 도 15에 도시된 종래의 회로(11)에 비해, 회로(61)는 비용을 절감할 수 있고 회로규모를 축소할 수 있다.
도 5는 본 발명의 제 2 실시예의 전력제어소자를 구성하는 반도체부품(31b)을 나타낸다. 반도체부품(31b)은 도 1의 반도체칩(41)의 상부면에 형성된 금속화패턴을 변경한 것이다. 정방형 반도체칩(41) 상부면에 반도체칩(41)보다 작은 3각형의 게이트(46b)가 배치되며, 반도체칩(41)의 게이트(46b) 이외의 영역에 5각형 캐소드(45b)가 배치된다. 캐소드(45b)의 3각형 패드부(43b)는 캐소드(45b)의 내부에 배치된다. 이에 대응하여 적당한 산화막(42b), 패드 베이스(44b), 용단부(47b), 콘택트부(48b) 및 패드홈(49b)이 형성된다.
도 6은 본 발명의 제 3 실시예를 나타내며, 도 6A는 전력제어소자를 구성하는 반도체부품(31c)을 나타낸 평면도이고, 도 6B는 도 6A의 B-B선의 단면도이다. 반도체부품(31c)은 도 1의 캐소드(45)의 패드부(43)와 용단부(47)의 배치를 변경한 것이다. 도 1의 배치에서는 패드 베이스(44) 및 패드부(43)가 캐소드창의 내부에 배치되는 반면에, 도 6에서는 패드 베이스(44c)가 반도체칩(41)의 정방형 영역의 상부면 코너(도 6A에서늘 우측상부코너)에 배치된다. 용단부(47c)는 L자형 캐소드(47c)의 중앙 외측(도 6A에서는 캐소드(45c)의 우측상부)에 배치된다. 이에 대응하여 적당한 산화막(42c), 패드부(43c), 콘택트부(48c) 및 패드홈(49c)이 형성된다.
도 6의 용단부(47c)는 도 1의 용단부(47)에 비해 길이가 길며, 따라서 발열하기 쉽고 용단이 빠르게 된다.
도 7은 본 발명의 제 4 실시예의 전력제어소자의 용단부(47d)의 용단전의 부분 확대도이다. 용단부(47d)는 도 1의 용단부(47)의 패드부(43)에서 콘택트부(48)로 향한 방향을 따라 양측의 전극에 노치(70)를 형성한 것이다. 도 7에 도시된 구성에 의하면, 도 1의 용단부(47)에 비해, 용단부(47d)가 패드부(43)에서 콘택트부(48)로 향한 방향의 길이가 더 길다. 따라서, 용단부(47a)의 발열이 쉽고 용단이 용이하다.
도 8은 본 발명의 제5실시예를 나타내며, 도 8A는 전력제어소자의 용단부(47)의 용단전의 부분확대도이고, 도 8B는 용단후의 부분확대도이다. 용단부(47)는 열가소성 수지재료로 형성된 수지층들(71) 사이에 놓인다. 용단부(47)에 용단전류가 흐르게 되면 용단부(47)가 발열하여 용단되며, 용단부(47) 주위의 수지층(71)도 용단된다. 용단된 수지층(71)이 분리된 용단부들 사이의 갭에 매립되어 고형화됨으로써 수지층(71e)으로 된다.
도 8에 도시된 구성에 의하면, 도 2에서의 용단 양태에 비해, 용단부가 용단될 때 용단부로 흐르는 전류의 차단이 더욱 완전하게 된다.
도 9는 본 발명의 제 6 실시예를 나타내며, 도 9A는 전력제어소자를 구성하는 반도체부품(31f)을 나타낸 평면도이고, 도 9B는 도 9A의 C-C선의 단면도이며, 도 9C는 부분 확대도이다 반도체부품(31f)은 도 1의 패드 베이스(44)의 두께를 두껍게하여 캐소드(45)가 L자형 패드 베이스(44)의 단부 전체를 피복하도록 변경된 것이다.
패드부(43f)에 대한 베이스로서 패드 베이스(44f)를 형성하는 절연막의 두께(L3)는 전극을 형성하는 금속막의 두께(L2)의 1/3이상으로 된다. 패드 베이스(44f)의 측면은 반도체칩(41)의 상부면에 대해 수직이다. 패드 베이스(44f)의 견부(81)를 피복하는 금속막의 막두께(Ll)는 다른 부분보다 얇으며, 용단부(47f)를 형성한다. 이에 대응하여, 적당한 산화막(42f), 캐소드(45f), 콘택트부(48f) 및 패드홈(49f)이 형성된다.
도 9의 전력제어소자에 사용된 반도체부품(37f)은 비교적 평면 구조를 갖는 반도체 부품을 제조할 때 용단부를 형성하는 특별한 공정을 필요로 하지 않는다. 따라서, 산화막 패시베이션 및 두께가 얇은 캐소드를 포함하는 플래너 타입 반도체 부품을 가진 비교적 고내압 및 저전류용의 전력제어소자에 적용될 수 있다.
도 10은 본 발명의 제 7 실시예를 나타내며, 도10A는 전력제어소자를 구성하는 반도체부품(31g)을 나타낸 평면도이고, 도 lOB는 도 10A의 D-D선의 단면도이며, 도 lOC는 부분 확대도이다. 반도체부품(31g)에서는 도 1의 산화막이 패드베이스(44g)만을 형성한다. 반도체칩(41g)의 상부에는 패시베이션홈(73)과 베이스홈 (74)이 형성된다. 베이스홈(74)은 반도체칩(41g)의 상부의 용단부(47g)에 의해 피복된 패드 베이스(44g)의 견부(83)를 따라 형성된다. 패시베이션홈(73)에는 고내압화를 위해 패시베이션그라스(72)가 매립된다 용단부(47g)는 베이스홈(74)에 인접한 패드 베이스(44g)의 견부(83)를 피복하도록 형성된다. 베이스홈(74)을 형성하기 위해, 용단부(47g)의 막두께(L4)는 도 9의 용단부(47f)의 막두께(Ll)보다 작게되어 있으며, 따라서 용단이 용이하다. 이에 대응하여, 적당한 패드부(43g), 캐소드 (45g), 콘택트부(48g) 및 패드홈(49g)이 형성된다.
도 10의 전력제어소자를 구성하는 반도체부품(31g)에서는, 용단부(47g)를 형성하기 위한 베이스홈(74)이, 패시베이션홈(73)을 형성하는 공정에서 동시에 형성될 수 있다 따라서, 반도체칩(41g)상에 많은 흠을 포함하는 반도체 부품을 형성할 때, 용단부를 형성하기 위한 특별한 공정을 필요로 하지 않는다. 그러므로, 이 실시예는 모트 또는 메사형 반도체 부품 등의 비교적 고내압 및 대 전류용의 전력제어소자에 적당하다. 또한, 이 실시예는 납땜 전극 등의 두거운 막두께의 전극을 분리하기 위해, 리프트 오프법에 의해 형성되는 전력제어소자에도 적용될 수 있다.
도 11은 본 발명의 제 8 실시예를 나타내며, 도 l1A는 전력제어소자를 구성하는 반도체칩(31h)을 나타낸 평면도이고, 도 11B는 도11A의 E-E선의 단면도이다. 반도체칩(31h)에서, 캐소드(45h)는 상하층으로 구성되며 상부층은 패드부(43h)로 되고 하부층은 콘택트부(48h)로 된다 그 상하층 사이에는, 전기절연물질로 된 절연층(75)이 개재된다. 절연층(75)에 형성된 관통구멍(82)에 의해 형성된 캐소드(45h)의 용단부(47h)만으로 상하층을 접속시킨다. 이에 대응하여 도 1의 각 부분이 변경되며 적당한 산화막(42h) 및 게이트(46h)가 형성된다.
도 11의 전력제어소자를 구성하는 반도체부품(31h)은 전극의 면적이 제한되더라도 콘택트부, 용단부 및 패드부를 확보할 수 있게 된다. 따라서, 반도체부품(31h)은 캐소드가 다수의 작은 부분들을 포함하며 게이트가 다수의 부분들을 포함하고, 캐소드와 게이트의 각 격분이 교대로 배열되는 게이트 턴오프 사이리시트(GTO) 등의 비교적 작은 전극들로 된 전력제어소자에 적용될 수 있다.
도 12는 본 발명의 제 9 실시예를 나타낸 평면도이고, 반도체부품(31i)은 도1의 반도체부품(31)에 대해, 용단부를 다수 형성하여, 각각 독립적인 용단부(47i)로 동작하도록 한 것이다. 각 용단부(47i)는 도 1의 단일 용단부(47)에 비해 얇고 길게 형성된다. 각 용단부(47i)는 도 2와 동일한 메카니즘에 의해 용단되며, 따라서 얇고 길게 되어 용단이 용이해진다. 또한, 용단부들(47i)중 하나가 용단되면, 나머지 용단부(47i)를 통해 흐르는 전류가 증가하여, 용단이 연쇄적으로 진행된다.
도 13은 본 발명의 제 10실시예를 나타낸 평면도이고, 반도체부품(31j)은 도 1의 반도체부품(31)에 대해, 용단부(47j)를 근접한 굴곡 라인으로 연장되게 한 것이다. 용단부(47j)는 서로 근접하게 집중되는 다른 부품들로 구성됨으로써, 일부품에서 확산된 열이 다른 부품들로 전달되며, 따라서 다른 부품들 사이의 확산열을 재이용할 수 있게된다. 또한, 소형의 굴곡 형태를 취함으로써 공간이 제한되더라도 얇고 긴 용단부(47j)가 실현될 수 있다. 또한, 이 실시예에서는 서로 근접하게 집중되는 다수의 개별적인 용단부들에 의해 실현될 수 있다.
본 발명의 정신 또는 필수적 특징을 벗어나지 않고 다른 특수 형태로 실시될 수 있을 것이다. 따라서, 상기한 실시예들은 예시적인 것들로서 그 실시 예들로 본 발명이 제한되지 않으며, 본 발명의 범위는 상기한 설명으로가 아니라 첨부된 특허 청구의 범위에 기재되어 있으며 상기 특허청구의 범위와 동등 의미 및 범위내에 있는 모든 변경은 본 발명의 범위내에 속하는 것이다.

Claims (10)

  1. 외부소스에서의 제어신호에 따라 반도체칩에 형성된 2개의 전극들 사이로 흐르는 전류를 제어하기 위한 전력제어소자로서, 소정 레벨의 전류보다 큰 전류가 흐르게 되면 용단되는 용단부가 상기 전극들중 적어도 하나에 배치되는 전력제어소자
  2. 제 1항에 있어서, 용단될 용단부를 포함하는 전극에서, 전류가 흐르는 방향에 대해 수직한 용단부의 단면적이 상기 전극의 용단부가 아닌 어떤 다른 부분의 단면적보다 작은 전력제어소자.
  3. 제 1항 또는 2항에 있어서, 상기 용단부는 열가소성의 전기절연물질에 의해 피복되는 전력제어소자.
  4. 제 1항 또는 2항에 있어서, 용단부를 포함하는 상기 전극은 상기 반도체칩상의 전기절연층을 통해 형성되며 : 일단이 외부단자에 접속된 와이어의 타단에 접속되는 패드부 ; 상기 반도체칩과 접촉되는 콘택트부 ; 및 상기 콘택트부와 패드부를 접속하는 상기 용단부로 구성되는 전력제어소자.
  5. 제 4항에 있어서, 상기 용단부는 상기 전기절연층의 견부상에 형성되는 전력제어소자.
  6. 제 5항에 있어서, 상기 반도체칩에는 상기 견부를 따라 연장되는 홈이 제공되는 전력제어소자.
  7. 제 1항 또는 2항에 있어서, 용단부를 포함하는 상기 전극은, 일단이 외부단자에 접속된 와이어의 타단에 접속되는 패드부 ; 상기 반도체칩과 접촉하는 콘택트부 ; 및 상기 콘택트부와 패드부를 접속하는 상기 용단부로 구성되며, 상기 콘택트부, 전기절연층 및 패드부가 반도체칩상에 순차 적층되며, 상기 용단부를 형성하는 관통추멍이 상기 전기절연층내에 형성되는 전력제어소자.
  8. 제 1항 또는 2항에 있어서, 상기 용단부는 서로 근접하게 집중되는 다른 부품들로 구성되는 전력제어소자.
  9. 제 1항 또는 2항에 있어서, 상기 용단부가 다수개 형성되는 전력제어소자.
  10. 제 9항에 있어서, 상기 다수의 용단부들이 서로 근접하게 집중되어 있는 전력제어소자.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임
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