KR980012296A - 반도체 소자 실장 보드, 그 보드용 제조 방법, 반도체 장치 및 그 장치용 제조 방법 - Google Patents

반도체 소자 실장 보드, 그 보드용 제조 방법, 반도체 장치 및 그 장치용 제조 방법 Download PDF

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다카아키 히가시다
고이치 구마가이
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모리시타 요이찌
마쓰시타 덴키 산교 가부시키가이샤
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Abstract

금속 배선이 베이스 부재(102)의 반도체 소자 실장 표면(104) 및 회로 보드 실장 표면(105)간에 선형적으로 연장되도록 구성된 금속 배선으로 형성된 전도부재(103)가 베이스 부재와 집적적으로 몰드된다. 상기 목적을 위해, 베이스 부재를 형성하는 수지 재료가 몰드로 주입되고 거기에서 전도 부재가 사전에 선형적으로 배열된다.

Description

반도체 소자 실장 보드, 그 보드용 제조 방법, 반도체 장치 및 그 장치용 제조 방법
본 발명은 플립(flip)-칩 실장 방법에 의해 실장된 반도체 소자를 갖는 반도체 소자 실장 보드, 그 반도체 소자 실장 보드용 제조 방법, 반도체 소자 실장 보드를 사용하는 반도체 장치, 그 반도체 장치용 제조 방법에 관한 것이다. 휴대 전화, 개인 컴퓨터, 페이저 유니트 등에 의해 나타나듯이 간편하고 고성능으로 되는 현재의 빠르게 진보 변화하는 전자 응용기기에 따라, 각 전자 회로에서 사용된 반도체의 총수가 증가된다. 반면에, 전자 회로가 1㎓와 같이 높은 주파수 대역을 사용하게 되어, 집적 회로자체의 처리 속도뿐만 아니라, 전자 회로의 배선 길이가 매우 문제로 된다. IC는 패키지 IC로부터 노출된(bare) IC로 결과적으로 변화되고 배선 결합 방법이 아닌 플립-칩 실장 방법에 의해 실장된다. 플립-칩 실장 방법의 일반적인 형태로서의 칩 크기 패키지(chip size package)(이하에서는 "CSP"으로 불리우는)에서, 반도체 소자가 플립-칩 실장 방법에 의해 특정한 보드상에서 한 번 실장되고, 봉인된 후 결국 인쇄 회로 보드상에 실장된다.
상기 언급된 CSP 실장 방법에서 절차의 흐름 및 CSP의 구조가 도면을 참조로 설명된다. 도 21은 CSP의 구조를 도시한다. 반도체 소자(23)를 플립-칩 실장 방법에 의해 실장되도록 하는 캐리어로서 불리워지는 반도체 소자 실장보드(2)가 종래의 기술에 따른 복수의 세라믹 보드를 층으로 만들므로서 제조된다. 보드(2)에서, 반도체 소자(23)가 전극(2c)을 형성시킨 반도체 소자 실장 표면(2a)측에서 배열되는 반면에, 인쇄 보드는 결합 랜드(18)를 형성하는 회로 보드 실장 표면(2b)측에서 배치된다. 층간 전도부(5)는 전극(2c)을 결합 랜드(18)로써 전기적으로 연결하기 위해 반도체 소자 실장 보드(2)의 층간에 구비된다. 돌출 전극(24)은 반도체 소자(23)의 알루미늄 패드(23a)상에 형성되고, 그것은 보드(2)의 반도체 소자 실장 표면(2a)에서 전도 페이스트(25)에 의해 전극(2c)과 전기적으로 연결된다. 반도체(23)는 상기 방법에서 인쇄 보드에 전기적으로 연결된다. 반도체 소자(23) 및 반도체 소자 실장 보드(2)간의 연결부가 봉인제(26)에 의해 봉인된다. 도 21에서, 반도체 소자(23)의 배선으로 구비된 표면이 보드(2)에 직면하고, 그러므로 실장 방법이 플립-(인버트된)칩 실장으로서 나타내진다. 반도체 소자 실장 보드(2)가 층들의 전극들간의 배선을 통해 배선 밀도를 개선시키기 위해 도면에서 표시된 바와 같은 다층 구조에서 종종 형성되고, 그것은 반도체 소자 실장 보드(2)에 총 배선 길이를 불행스럽게 증가한다.
보드(2)의 회로 보드 실장 표면(2b)에서 랜드(18)이 경유(via) 호올보다 큰 직경으로 형성되어, 경유 호올의 위치 시프트를 보상한다. 결합 랜드(18)가 도 21에서 평평하지만, 접합물 등의 금속 볼 또는 긴 핀이 어떤 경우에 랜드에 부가되고, 각기 볼 그리드 어레이(ball grid array; BGA) 및 핀 그리드 어레이(pin grid array; PGA)로 불리워진다. 도 22는 종래의 CSP 실장의 처리 흐름을 도시한다. 단계 1(도 22에서 "SI"으로 약칭함)에서, 범프(bump)인 돌출 전극(24)는 레벨된다. 단계 3에서, 요구된 전도 페이스트(25)량이 돌출 전극(24)상으로 전달된다. 그 후, 반도체 소자(23)가 단계 4에서 인버트되고, 전도 페이스트(25)를 갖는 돌출 전극(24)이 단계 5에서 반도체 소자 실장 보드(2)상에서 형성된 전극(2c)에 실장된다. 그후, 반도체 소자(23)가 시프트하지 못하거나 실장 보드(2)로부터 분리하지 않기 위해, 전도 페이스트(25)가 단계 6에서 세트된다. 봉인제(26)가 단계 7에서 반도체 소자(23) 및 실장 보드(2)간에 주입된다. 봉인제(26)가 단계 8에서 세트될 때, CSP가 완성된다.
오늘날 전자 응용기기가 상설된 실장 기술을 통해 간편하고, 경량이며 얇게 만들어진다. 종래의 반도체 소자 실장 보드(2)가 다음과 같이 단점을 갖는다. 에칭이 보드(2)의 반도체 소자 실장 표면(2a) 및 회로 보드 실장 표면(2b)에 정교한 배선 패턴을 형성하기 위해 선호되는 반면에, 특정의 유독한 에칭 용액이 보드(2)의 에칭용으로 필요로 되는데, 왜냐하면 종래의 실장 보드(2)가 이미 언급했듯이 세라믹으로 만들어진다. 그와 같이, 프린팅이 보드 표면상에서 배선 패턴을 형성하기위해 지금까지 사용되고, 환언해서, 배선 패턴이 ICs의 피치를 결합시키기 위해 정교하게 되기 어렵다. 더구나, 경유 호올보다 큰 결합 랜드(18)가 보드(2)의 회로 보드 실장 표면(2b)상에서 형성되어야하기 때문에, 그것은 ICs의 상기 정교한 피치를 만족시키기가 어렵다. 실장 보드(2)가 복수의 층으로 구성되고 배선이 상기 언급된 불완전하고 정교하지 않은 배선 패턴을 완전하게 하기위해 층들간에 구비되는 동안, 층들간의 전도 저항이 불량하게 증가된다. 관통 호올이 층간 전도부(5)를 형성하기위해 또한 필요로 한다. 그러므로, 층들간에 구비된 배선을 갖는 다층구조에서 종래의 반도체 소자 실장 보드(2)는 고원가이고 긴 소요 시간을 요구하고, 불량한 실장 신뢰도를 인쇄 보드상에 있게 한다.
본 발명은 상설된 단점을 해결하기 위해 고안되고, 그 목적은 반도체 소자 실장 보드, 그 보드용 제조 방법, 그 보드를 사용하는 반도체 장치 및 그 반도체 장치용 제조 방법을 구비하며, 그것은 값싸게 제조되며, 낮은 층간 전도 저항을 보이며, 멀티-핀 ICs에 끼워지고, 인쇄 보드상에 실장시킬 때 신뢰도 및 생산성을 개선시키고 제조 소요 시간을 단축시킨다. 본 발명의 제1태양에 따른 상기 및 다른 태양을 수행할 때, 반도체 소자 실장 보드는, 반도체 소자가 실장되고 플립 칩 실장 방법에 의해 전기적으로 연결되는 반도체 소자 실장 표면과 그 반도체 소자 실장 표면에 대향하고 회로 보드에 실장된 회로 보드 실장 표면을 포함하고, 하나의 층에서 전기적으로 절연되는 수지 재료로 형성되는 베이스 부재와 반도체 소자를 회로 보드와 전기적으로 연결하기 위해 반도체 소자 실장 표면 및 회로 보드 실장 표면에 거의 직교하고 베이스 부재의 내부를 선형적으로 침투하도록 연장되어 있는 전도 부재를 구비한다.
본 발명은 제2태양에 따라, 제1태양중에 따른 반도체 소자 실장 보드에서, 전도 부재가 금속 배선으로 형성된다. 본 발명의 제3태양에 따라, 제1 또는 2태양에 따른 반도체 소자 실장 보드에서, 전도 부재가 Cu, Au, Al, Ag, Pd 및 Pt으로 구성하는 그룹으로부터 선택된 어떤 하나의 금속 또는 그 금속들중 하나로 주로 구성된 합금으로 형성된다. 본 발명의 제4태양에 따라, 제1 내지 3태양중 어느 한항에 따른 반도체 소자 실장 보드에서, 수지 재료는 250℃ 이상의 열저항 및 15ppm 이하의 열팽창 계수를 갖는 액정 폴리머이다. 본 발명의 제5태양에 따라, 제1 내지 4태양중 어느 한 태양에 따른 반도체 소자 실장 보드에서, 전도 부재가 회로 보드 실장 표면과 같은 평면상에 위치되고 외부 전극 단자로서 작동하는 단부 표면을 갖는다. 본 발명의 제6태양에 따라, 제1 내지 4태양중 어느 한 태양에 따른 반도체 소자 실장 보드에서, 전도 부재가 회로 보드 실장 표면으로부터 돌출하는 돌출부를 갖는다. 본 발명의 제7태양에 따라, 제6태양에 따른 반도체 소자 실장 보드에서, 돌출부가 테이퍼된다. 본 발명의 제8태양에 따라, 반도체 소자 실장 보드를 제조하는 방법이 구비되고, 반도체 소자가 실장되고 폴리 칩 실장 방법에 의해 전기적으로 연결되는 반도체 소자 실장 표면과 그 반도체 소자 실장 표면에 대향하고 회로 보드에 실장된 회로 보드 실장 표면을 포함하고, 하나의 층에서 전기적으로 절연되는 수지 재료로 형성되는 베이스 부재와, 반도체 소자를 회로 보드와 전기적으로 연결하기 위해 반도체 소자 실장 표면 및 회로 보드 실장 표면에 거의 직교하고 베이스 부재의 내부를 선형적으로 침투하도록 연장되어 있는 전도 부재를 구비하는 반도체 소자 실장 보드에서, 상기 방법은, 전도 부재를 몰드에서 배열하는 단계와 그후, 베이스 부재를 몰드로 형성하는 수지 재료를 주입하는 단계를 구비하여, 전도 부재 및 수지 재료가 집적적으로 몰드된다.
본 발명의 제9태양에 따라, 제8태양에 따른 제조 방법에서, 상기 주입후, 베이스 부재의 반도체 소자 실장 표면 및 회로 보드 실장 표면상에서 전도 부재와 전기적으로 연결되도록 배선을 형성하는 단계를 더 구비한다. 본 발명의 제10태양에 따라, 제9태양에 따른 제조 방법에서, 주입후 및 배선 형성전에 베이스 부재의 외부 표면을 머시닝하는 단계를 더 구비한다. 본 발명의 제11태양에 따라, 제8 내지 10태양중 어느 한 태양에 따른 제조방법에서, 상기 주입후, 몰드로의 수지 재료를 전도 부재의 축 방향에 직교하는 방향으로 배열된 전도 부재로써 주입함으로써 몰드된 베이스 부재블록을 절단하는 단계와 그럼으로써 그 베이스 부재를 얻는 단계를 더 구비한다. 본 발명의 제12태양에 따라, 제8 내지 11태양중 어느 한 태양에 따른 제조 방법에서, 전도 부재 및 수지 재료간의 거친 접촉 표면을 전도 부재가 주입용 몰드에서 세트되기전에 그들간의 접착력을 증가시키도록 하는 단계를 더 구비한다. 본 발명의 제13태양에 따라, 제12태양에 따른 제조 방법에서, 표면을 거칠게 하는 대신에 접착 증가 작용제를 접촉 표면에 인가하는 단계를 더 구비한다. 본 발명의 제14태양에 따라, 제8 내지 13태양중 어느 한 태양에 따른 제조 방법에서, 상기 주입에서, 수지 재료가 각 전도 부재에 대해 서로 대칭으로 형성된 적어도 2개의 주입 개구를 통해 전도 부재의 축 방향으로 흐르게 되도록 주입된다. 본 발명의 제15태양에 따라, 제14태양에 따른 제조 방법에서, 몰드는 전도 부재의 축의 한 단부를 유지하고 전도 부재의 축 방향으로 연장하는 주입 개구를 갖는 제1유지판과 전도 부재의 나머지 단부를 유지하고 축 방향으로 이동할 수 있게 된 제2유지판과 그 제2유지판을 상기 주입된 수지 재료에 기인해서 전도 부재의 압축/연장에 응답해서 축 방향으로 이동하게 하는 압력 조절 메카니즘을 가질 때, 상기 주입에서 상기 제2유지판은 상기 주입된 재료에 기인해서 전도 부재의 압축/연장에 응답해서 축 방향으로 이동된다.
본 발명의 제16태양에 따라, 제8 내지 13태양중 어느 한 태양에 따른 제조 방법에서 수지 재료는 몰드에 의해 지지된 전도 부재의 축의 한 단부의 근처에서 형성된 복수의 주입 개구를 통해 전도 부재의 축의 한 단부의 근처에 주입된 후 전도 부재의 축 방향으로 흐른다. 본 발명의 제17태양에 따라, 반도체 소자 실장 보드를 제조하는 방법에서, 반도체 소자 실장 보드는, 반도체 소자가 실장되고 플립 칩 실장 방법에 의해 전기적으로 연결되는 반도체 소자 실장 표면과 그 반도체 소자 실장 표면에 대향하고 회로 보드에 실장된 회로 보드 실장 표면을 포함하고, 하나의 층에서 전기적으로 절연되는 수지 재료로 형성되는 베이스 부재와, 반도체 소자를 회로 보드와 전기적으로 연결하기위해 반도체 소자 실장 표면 및 회로 보드 실장 표면에 거의 직교하고 베이스 부재의 내부를 선형적으로 침투하도록 연장되어 있는 전도 부재를 구비하는 반도체 소자실장 보드에서, 상기 방법은, 관통 호올이 베이스 부재를 몰드시키기 위한 반도체 소자 실장 표면 및 회로 보드 실장 표면을 침투하기 위해 형성되도록 수지 재료를 몰드로 주입하는 단계와 관통 호올에서 전도 부재를 삽입하는 단계를 구비한다. 본 발명의 제18태양에 따라, 제17태양에 따른 제조 방법에서 전도 부재를 호올로 삽입한 후, 배선을 반도체 소자 실장 표면, 베이스 부재의 회로 보드 실장 표면 및 관통 호올들중 하나의 내벽 표면에 대해 형성하는 단계를 더 구비한다.
본 발명의 제19태양에 따라, 제17 또는 18태양에 따른 제조 방법에서 상기 주입후, 베이스 부재를 형성하기 위해 관통 호올의 연장 방향에 직교하는 방향으로 관통 구멍으로써 구비된 몰드된 베이스 부재 블록을 절연하는 단계를 더 구비한다. 본 발명의 제20태양에 따라, 제18 또는 17태양에 따른 제조 방법에서, 상기 주입후, 회로 보드 실장 표면으로부터 돌출하는 돌출부를 전도부에서 형성하는 단계와 회로 보드에 연결되기위해 랜드를 형성하기위해 플래스틱 처리를 돌출부상에서 수행하는 단계를 더 구비한다. 본 발명의 제21태양에 따라, 제20태양에 따른 제조 방법에서, 돌출부를 형성할 때, 상기 방법은 베이스 부재의 두게가 전도 부재의 길이와 같도록 베이스 부재를 전도 부재로써 레벨링하는 단계와 그후, 베이스 부재만을 두께 방향으로 제거하는 단계를 구비한다. 본 발명의 제22태양에 따라, 제21태양에 따른 제조 방법에서, 베이스 부재의 제거가 습식 에칭, 건식 에칭, 샌드블래스팅(sandblasting) 및 머시닝중 어느 것에 의해 도통된다. 본 발명의 제23태양에 따라, 제9 또는 18태양에 따른 제조 방법에서, 상기 배선이 도체를 베이스 부재상에서 도금한 후 배선을 에칭에 의해 형성함으로써 또는 배선되는필요 부분만을 도금함으로써 얻어진다. 본 발명의 제24태양에 따라, 제9 또는 18태양에 따른 제조 방법에서, 상기 배선이 전도 페이스트를 베이스 부재상에서 프린트하고 열처리함으로써 얻어진다. 본 발명의 제25태양에 따라, 반도체 장치는 제1태양에 따른 반도체 소자 실장 보드의 반도체 소자 실장 표면에 실장되고, 전기적으로 연결되고, 봉인된 반도체 소자를 갖는다. 본 발명의 제26태양에 따라, 제25태양에 따른 제조방법에서, 반도체 소자가 반도체 소자 실장 보드의 두께 방향에 거의 평행한 반도체 소자 실장 보드의 측 표면을 따라 봉인제의 단부 표면을 형성함으로써 봉인된다. 본 발명의 제27태양에 따라, 반도체 장치를 제조하는 방법이 구비되고, 상기 방법은, 복수의 반도체 소자를 제1태양에 따른 반도체 소자 실장 보드의 반도체 소자 실장 표면에 실장하고 전기적으로 연결하는 단계와 복수의 실장된 반도체 소자를 봉인 수지에 의해 동시에 봉인하는 단계와 반도체 소자간의 반도체 소자 실장 보드 및 봉인 수지를 절단하는 단계를 구비한다.
제1도는 본 발명의 일실시예에서 반도체 소자 실장 보드의 구조를 도시하는 단면도.
제2도는 반도체 소자 실장 보드의 전도 부재 및 제1도의 회로 보드간의 전기적으로 연결된 부분에서 구성예의 단면도.
제3도는 반도체 소자 실장 보드의 전도 부재 및 제1도의 회로 보드간의 전기적으로 연결된 부분에서 구성의 다른 예의 단면도.
제4도는 반도체 소자 실장 보드의 전도 부재 및 제1도의 회로 보드간의 전기적으로 연결된 부분에서 구성의 또 다른 예의 단면도.
제5도는 본 발명의 다른 실시예에서 반도체 소자 실장 보드의 구조를 도시한 단면도.
제6a도, 제6b도, 및 제6c도는 제5도의 반도체 소자 실장 보드에서 결합 랜드(land)를 형성하는 방법을 설명하는 도시도.
제7도는 제1도의 반도체 소자 실장 보드용 제조 방법 예의 흐름도.
제8도는 제1도의 반도체 소자 실장 보드용 제조 방법의 다른 예의 흐름도.
제9도는 제1도의 반도체 소자 실장 보드용 제조 방법의 예를 설명하는 반도체 소자 실장 보드의 투시도.
제10도는 제1도의 반도체 소자 실장 보드용 제조 방법의 다른 예를 설명하는 반도체 소자 실장 보드의 투시도.
제11도는 접착 증가 작용제가 제1도의 반도체 소자 실장 보드의 전도부재 및 베이스 부재간에 구비될 때의 단면도.
제12도는 배선을 갖는 제1도 및 제5도의 반도체 소자 실장 보드를 구비하기 위해 형성된 전도막을 갖는 반도체 소자 실장 보드의 단면도.
제13도는 배선을 갖는 제1도 및 제5도의 반도체 소자 실장 보드를 구비하는 것을 설명하는 도시도.
제14도는 제1도의 반도체 소자 실장 보드를 제조할 때 사용된 몰드의 제1유지판의 평면도.
제15도는 제1도의 반도체 소자 실장 보드를 제조할 때 사용된 몰드에서 수지 재료를 어떻게 흐르게 하는지를 도시하는 도시도.
제16도는 제1도의 반도체 소자 실장 보드를 제조할 때 사용된 몰드의 압력 조절 메카니즘 및 제2유지판의 도시도.
제17도는 제1도의 반도체 소자 실장 보드를 제조할 때 사용된 따른 몰드의 단면도.
제18도는 본 발명의 일실시예에 따른 반도체 장치의 구조를 도시하는 단면도.
제19도는 제18도로부터 다른 반도체 장치의 단면도.
제20도는 각 제18도 및 제19도의 반도체 장치를 제조하는 방법의 흐름도.
제21도는 종래의 반도체 장치의 구조의 단면도.
제22도는 반도체 장치용 종래의 제조 방법의 흐름도.
제23도는 반도체 소자 실장 보드를 제조하는 종래 방법의 흐름도.
본 발명의 설명을 하기 전에, 동일한 부품은 첨부 도면을 통해 같은 참조 번호로 지정되는 것으로 인지된다. 본 발명의 일실시예의 반도체 소자 실장 보드, 그 반도체 소자 실장 보드용 제조 방법, 반도체 소자 실장 보드를 사용하는 반도체 장치, 그 반도체 장치용 제조 방법은 같은 부품 또는 기능적으로 동등한 부품이 같은 참조번호에 의해 지정되는 도면을 참조해서 설명된다. 우선, 반도체 소자가 소자 실장 보드가 설명된다. 도 1에 도시된 반도체 소자 실장 보드(101)가 캐리어로서 일반적으로 불리워지고 도 21을 참고로 설명된 반도체 소자 실장 보드(2)에 대응한다. 대충 말해서, 보드(101)는 베이스 부재(102) 및 전도 부재(103)을 구비한다. 보드(101)에서, 반도체 소자는 실장되고 플립(flip) 칩 실장 방법에 의해 반도체 소자 실장 표면(104)에서 전기적으로 연결되고, 회로 보드는 실장되고 실장 표면(104)에 대향한 베이스 부재(102)의 회로 보드 실장 표면(105)에서 전기적으로 연결된다. 각 전도 부재(103)가 베이스 부재(102)의 실장 표면(104 및 105)에 직교하고 동시에 베이스 부재(102)를 선형적으로 관통시키기 위해 연장한다. 전도 부재(103)는 베이스 부재(102)에서 서로 터치되도록 유지되지 않는다. 전도 부재(103)는 실장 표면(104 및 105)간의 전기 신호를 송신하는 층간 전도부이고, 호올을 경유해 또는 호올을 통해 종래의 것에 대응한다. Cu, Au, Al, Pd 및 Pt로부터 선택된 것의 금속 배선 또는 상기 금속중 적어도 하나를 포함하는 합금 배선이 전도 부재(103)용으로 사용가능한다. 늑히, Au의 전도 부재(103)가 그 유용성, 산화 등이 없는 안정 품질, 품질 변화 및 좁은 피치와 멀티 핀 ICs에서 사용하는 저 저항 때문에 선호된다.
전도 부재(103)는 예를 들어 0.1~0,15mm의 금속 배선으로 형성되고 예를 들어 베이스 부재(102)의 실장 표면 (104및 105)의 주면 에찌부를 다라 예를 들어 0.3mm피치로써 배열된다. 실시예에서, 베이스부재(102)가 하나의 층에서 수지 재료로 형성된다. 수지 재료는 실장 표면(104및 105)에 도금을 하면서 양호한 유동성, 250℃이상의 열 저항 및 15ppm이하의 열팽창 계수와 같은 특정한 늑성을 가져야 한다. 열경화성 및 열가소성 수지중 어느 것이 수지 재료로써 사용할 수 있지만 열경화성 수지가 부착의 관점으로부터 전도 부재(103)가지의 저 점도와 전도 부재(103)간의 주입의 편리성 때문에 양호하다. 그러나, 액정 폴리머 등의 열가소성 수지가 양호하게 사용할 수 있다. 나중에 상세하게 설명하겠지만, 상기 구조에서 반도체 조자 실장 보드(101)가 몰드에서 전도 부재(103)를 위치시키고, 베이스 부재(102)를 몰드로 되게하는 수지 재료를 주입함으로써 얻어진다. 종래의 반도체 소자 실장 보드(2)에 대조적으로, 메이스 부재 (102)및 전도 부재(103)는 본 발명의 반도체 소자 실장 보드(101)에서 하나의 부분으로 형성될수 있고, 그러므로 보드(101)가 단순한 공정에서 저 원가로 얻어질 수 있다. 제조 소요시간이 단축되고 생산성이 개선된다. 반도체 소자 실장 보드(101)는 전도 페이스트(paste)가 종래 기술의 충간 전도부(5)에서 충전될때 발생되는 충전 실패 , 또는 1000회 이상의 열쇼크 시험을 -55내지 125℃에서 행한 후 조차도 오기능을 수반하지 않는다. 반도체 소자 실장 보드(101)는 차단 등에 개선된 신뢰성을 도시한다. 또한, 실장 보드(101)의 전도 부재(103)가 실장 표면(104및 105)간의 베이스 부재(102)에 선형적으로 연장하고, 저 고유 저향량이 전도 부재(103)에 사용되면 전도 저항이 1mΩ이하로 되도록 감소된다. 전도 부재(103)용 금속 배선의 사용이 차단하기에 어렵게 하고 고장에 신뢰성을 개선할 수 있다.
전도 부재(103)의 배열 간격이 종래의 실장 보드(2)의 충간 전도부(5)의 그것과 비교하듯이 실시예의 실장 보드(101)에서 감소될 수 있다. 그것에 대한 이유는 하기에서 논의 된다. 랜드(18)가 도 2에서 점선으로 표시했듯이 종래의 실장 보드(2)의 실장 펴면(2b)에서 형성된다. 랜드(18)가 종래의 보드(2)에서 형성된 충간존도부(5)보다 큰 직경으로 되도록 요구되고, 환연에서 충간 존도부(5)의 간격이 랜드(18)의 직경에 따르며 그러므로 요구된 것보다 크게 세트된다. 반면에 금속 배선의 전도 부재(103)가 실시예의 실장보드(101)를 형성할 때 서전에 배열되고, 그러므로 종래 기술에서 피할 수 없는 필요성인 베이스부재를 뚫는 것을 없애고 전도 부재를 뜰ㅎ어진 호올에 묻는다. 동시에, 실시예의 실장 보드(101)에서, 배선이 나중에 설명되는 실장 표면(105)의 에칭에 의해 얻어지고, 그러므로 실장 표면(105)에서 랜드를 형성하는 필요성을 제거한다. 따라서 전도 부재(103)의 간격이 핸드의 직경에 따르지 않는다. 상기 결과에서 조도 부재(103)의 간격이 감소될 수 있고, 실장 보드(101)가 좁은피치의 멀티 핀ICs에 끼워진다. 도 3에서 도시되었듯이, 전도 부재(103)가 회로 부드(201)를 향해 실시예의 실장보드(101)의 실장 표면(105) 위에 돌출되어 돌출부(106)를 구성한다. 돌출부(106)는 외부 전극 단자로서 가능하다. 돌출부(106)덕분에, 전도 부재(103)를 회로 부드(201)상의 랜드(202)에 전기적으로 연결하는데 사용된 접합물인 결합 재료(220)가 젖어있고 돌출부(106)상에 분포하고 돌출부(106)를 경유해 보드(101)측에 흡인된다. 돌출부(106)를 구비함으로써 결합 재룔(220)는 둘출부(106) 및 회로 보드 (201)상의 랜드(202)간의 메니스커스 (menicus)를 발생시키기 위한 용해 상태로 된다. 그러므로 전도 부재(103)가 예를 들어 보드(101)에서 무드 0.3mm거리로 배열될 때 조차도 , 브릿지 등의 실패가 회로 보드(201)의 인접한 랜드(202)간의 발생되지 않게 한다. 따라서, 실장 보드(101)는 멸티 핀 반도체 소자에 인가할 수 있다.
상기 돌출부(106)는 예를 들어 도 4에서 회로보드(201)를 향해 원뿔형으로 테이퍼된다. 원쁠형이 돌출부(106)및 랜드(202)간의 접축 영역을 감소시키다. 결과적으로 돌출부(106)및 랜드(202)간의 마찰력이 감소되어 표면 장력이 용해된 접합물(220)로부터 돌출부(106)로 인가되고, 돌출부(106)로 하여금 랜드(202)상에서 쉽게 미끄러질 수 있게 한다. 돌출부(106)의 전단부(106a)가 자체 정렬 효과 덕분에 랜드(202)의 중앙부에 위치한다. 모두 0.5㎜로 이격된 랜드(202)로의 실장보드의 위치 시프트는 반도체 소자가 ±0.1㎜의 실장 위치 정확도를 갖는 회로 보드(201)에 실장된다. 상기 돌출부(106)가 도 5에 표시했듯이 반원형 단면형으로 형성되어 회로 보드(201)상의 배선에 전기적으로 연결되도록 결합 랜드(120)로서 작동한다. 결합 랜드(120)는 도 6a-6c의 흐름 절차에서 얻어진다. 돌출부(106)가 상설했듯이 처음에 형성된다. 도6b에서, 돌출부(106)가 돌출부(106)를 요구된 형태로 형성하기위해 설계된 몰드(121)에서 배열된다. 즉, 몰드(121)의 상부 몰드 유니트가 실장 표면(105)에 대향한 표면과 접촉할 수 있는 평평한 표면을 갖고 몰드(121)의 하부 몰드 유니트가 그 표면상에 반구 오목부를 갖는다. 압력이 몰드(121)에 의해 상하로부터 인가되어, 돌출부(106)를 몰드의 오목부 형태로 변화시킨다. 그러므로, 결합 랜드(120)가 몰드된다. 결합 랜드(120)는 전도 부재(103)보다 직경이 크고, 전도 부재(103)가 실장 보드(101)로부터 쇼크 등으로 인해 분리되지 않게 된다. 실장 보드(101)를 회로 보드(201)에 실장시킬 때 사용된 접합물의 형태가 실장 보드(101)에서 형성된 결합 랜드(120)의 형태에 따라 변화되는 것을 실험에서 보여준다. 결합 랜드(120)가 요구된 형태로 처리되면 충분한 결합 강도가 실장 보드(101) 및 회로 보드(201)간에 고정될 수 있다.
요구된 형태의 다수의 결합 랜드(120)가 과정중에 한 번에 얻어지기 때문에, 제조 소요 시간이 단축될 수 있다. 전도 부재(103)의 반구 전단이 실장 표면(105)에 알맞게 변하고, 그러므로 열팽창차로 인한 응력의 집중을 제거하고, 신뢰성을 향상시킨다. 돌출부(106)가 상설된 예에서 실장 표면(105)에 대해 회로 보드측으로 전도 부재(103)를 돌출시킴으로써 형성된다. 대신에, 돌출부(106)는 실장 표면(105)측에서 베이스 부재(102)를 제거함을로써 얻어질 수 있어 하기에서 묘사되는 전도 부재(103)를 돌출시킨다. 특히, 도 2에 도시했듯이, 실장 보드(101)가 몰드되어 보드(101)의 반도체 소자 실장 표면(105)이 전도 부재(103)의 단부 표면으로써 평평하고, 그후 베이스 부재(102)가 건식 에칭, 샌드블래스팅(sandblasting), 버핑(buffing)에 의해 또는 강한 알카리 용액 등의 사용으로써 소정 두께로 되도록 제거된다. 상기 제거 방법이 베이스 부재(102)에서 사용된 수지 재료에 대해 다르다. 예를 들어, 에폭시 수지가 베이스 부재(102)에 대해 사용되고, 반응 이온 에칭(reactive ion etching; RIE)이 선택된다. 베이스 부재(102)만이 30mTorr에서의 50sccm의 대기 개스 및 300W 출력으로서 Cl2를 사용해서 건식 에칭된다. 상기 방법에서 베이스 부재(102)만을 제거하는 것이 가능하기 때문에, 베이스 부재(102)만을 제거하는 것이 가능하기 때문에, 베이스 부재(102)가 형성되고 소정 크기로 절단된 후 돌출부(106)는 실장보드(101)에 형성될 수 있다. 실장 보드(101)가 그대로 요구된 결합 강도를 갖지 않을 지라도, 요구된 강도가 실장 보드(101)에서 상기와 같이 결합 랜드를 형성하는 과정에 의해 얻어질 수 있다.
상기 반도체 소자 실장 보드(101)용 제조 방법이 현재 설명된다. 도 7의 단계(101)에서, 전도 부재(103)가 몰드에서 배열되어 실장 표면(104 및 105)간의 전도부를 형성한다. 상기 과정이 세라믹 청색 테이프를 펀칭함으로써 호올을 형성하는 즉 종래의 반도체 소자 실장 보드(2)의 제조에 관련된 도 23의 단계 14에 대응한다. 실시예에서, 65개의 그리드형 전도 부재(103)가 한 번에 형성된다. 단계(102)에서, 수지 재료가 몰드로 주입되어 베이스 부재(102)를 형성한다. 그 때에, 수지 재료가 전도 재료(103)간에 충전된다. 반도체 소자 실장 보드(101)가 상기 방법으로 몰드되어, 단계 103에서 배선이 실장 보드(101)의 실장 표면(104 및 105)상에 형성된다. 도 7 및 23간의 비교에서 명백하듯이, 실시예에서 실장 보드(101)의 제조 과정이 상당히 단순화될 수 있어, 실장 보드(101)가 저 원가로 제조될 수가 있다. 단계 104는 도 8에 표시했듯이 단계 102 및 103간에 양호하게 추가되어 몰드된 반도체 소자 실장 보드를 머시인(machine)시킨다. 단계 104에서 머시닝은 예를 들어 실장 보드를 소정 크기로 절단한다. 특히, 도 9에서 이중 쇄선으로 표시되고 단계 101 및 102를 통해 형성된 베이스 부재 블록(107)이 절단선(108)을 따라 절단되어 실장 보드(101)의 형태가 사용하는 몰드에 어떠한 제한없이 결정될 수 있다. 실시예에 따라, 베이스 부재 블록(107)이 17×12㎜ 몰드로 형성되고, 블록이 단계 104에서 15×6㎜ 사각형으로 머시인되고, 배선이 단계 103에서 실장 표면(104 및 105)상에 구비된다.
대안적으로, 도 10에 도시했듯이, 베이스 부재 블록(107)이 형성될 때, 베이스 부재 블록(107)이 절단선(108)을 따라 층으로 절단될 수 있다. 상기 경우에, 전도 부재(103)는 절단 실장 보드(101)의 실장 표면(104 및 105)상에 노출된다. 배선 또는 금속을 쪼개는 톱에 의한 절단이 상기 절단 방법에 대해 고려되나, 그라인딩은 절단 표면에서의 정확도 및 생산성의 견지에서 양호할 수 있다. 실시예에서, 베이스 부재 블록(107)이 인공 다이어몬드의 연마한 알갱이로된 알갱이로된 칼날을 8000rpm로 회전시킴으로써 절단된다. 베이스 부재 블록(107)이 소정 두께로 절단된 후, 배선이 전에 언급했듯이 실장 보드(101)의 실장 표면(104 및 105)중 필요한 부분에서 형성된다. 복수의 반도체 소자 실장 보드(101)가 상기 설명 및 도 10에서 베이스 부재 블록(107)로부터 절단되지만, 말할 필요도 없이, 실장 보드(101)의 한 시트가 베이스 부재 블록(107)으로부터 얻어진다. 상설했듯이, 복수의 반도체 소자 실장 보드(101)가 종래 기술과 비교해 간단한 방법으로 생산된 베이스 부재 블록(107)에 절단 과정을 추가함으로써 간단히 하나의 베이스 부재 블록(107)으로부터 계속해서 제조될 수 있고, 실시예의 제조 방법은 제조함으로써 간단히 하나의 베이스 부재 블록(107)으로부터 계속해서 제조될 수 있고, 실시예의 제조 방법은 제조 소요 시간 및 저 원가를 단축시킨다. 현재, 베이스 부재(102)를 구성하는 수지 재료에 전도 부재(103)의 개선된 단단한 접촉 및 접착 특성을 갖는 반도체 소자 실장 보드(101)가 하기에서 설명된다.
많은 경우에, 반도체 소자의 회로 형성 표면상에 형성된 회로가 실리콘 또는 알루미늄 증기 증착된 막이고, 즉 웨이퍼 및 이온 등에 상당히 약하다. 그러므로, 반도체 소자가 실장할 때 일반적으로 봉인된다. 상기 경우에, 전도 부재(103)가 실장 보드(101)에서 수지 재료에 불량하게 접착되면, 웨이퍼는 신뢰성 시험, 특히 압력 쿠커(cooker) 시험(PCT)에서 그들 및 보드 실패간의 인터페이스로부터 들어간다. 결합층은 전도 부재(103)를 수지재료와 충분하게 단단히 접촉하도록 하기위해 결과적으로 필요로 된다. 실시예에서, 접착 증가 작용제(109)가 도 11에서처럼 수지 재료에 대해 전도 부재(103)의 접촉 표면(103a)에 인가된다. 접착 증가 작용제(109)의 존재는 접촉 표면(103a) 및 베이스 부재(102)의 단단히 접촉하고 접착하는 특성을 개선시켜서 접촉 표면(103a)에 웨이퍼 및 이온을 들어가게하는 것이 방지된다. 사용된 접착 증가 작용제(109)가 실시예에서 반도체 봉인 수지이다. 접착 증가 작용제(109)가 전도 부재(103)에 인가된 후, 반도체 소자 실장 보드(101)가 신뢰성 시험을 거치게 되고, 그 결과가 표 1에 도시된다.
[표 1]
표 1에서 명백하듯이, 접착 증가제(109)가 전도 부재(103)에 인가되기 때문에 차단이 발생하지 않는다. 실장 보드(101)가 신뢰성을 개선시킨다. 접착 증가 작용제(109)가 상기 언급된 반도체 봉인 수지로 제한되지 않으며, 어떤 재료가 전도 부재(103) 및 베이스 부재(102)간의 접착 및 단단한 접촉 특성을 개선되기만 하면 사용될 수 있다. 전도 부재(103) 및 베이스 부재(102)간의 단단한 접촉 및 접착 특성을 개선시키기 위해, 베이스 부재(102)에 대해 전도 부재(103)의 접촉 표면이 접착 증가 작용제(109)를 인가하는 대신에 거칠게 되도록 처리된다. 다음에, 단계 103, 환언해서, 실장 보드(101)에서 배선을 어떻게 형성하는지가 설명된다. 도 12는 실장 보드(101)의 반도체 소자 실장 표면(104)의 단면도이다. 도 12에 도시했듯이, 전도막(122)이 실장 표면(104)상에 형성된다. 실장 보드(101)의 베이스 부재(102)용 수지 재료로서 Sumitomo Chemical Company, Limited에 의해 생산된 LCP Sumika Super E6510P가 사용되고 전도막(122)이 산/알카리 처리를 통해 실장 표현(104)에 도금된다. 도금의 결과로서, 미세한 오목부(123)가 도 12에 도시했듯이 실장 보드(101)의 베이스 부재(102)의 실장 표면(104)에서 형성된다. 접착이 오목부(123)에 증착된 도체의 앵커(anchor) 효과 덕분에 전도막(122) 및 베이스 부재(102)간에 이루어진다. 더구나, 금속 결합이 전도막(122) 및 전도 부재(103)간의 인터페이스(124)에서 발생되어, 전도막(122) 및 전도 부재(103)을 강하게 결합한다.
배선이 상기 전도막(122)를 에칭함으로써 형성된다. 다른 방법에서, 전도막(122)이 배선되는 부분에만 도금된다. 도 13의 예에서, 배선이 전도 페이스트의 프린팅에 의해 얻어진다. 도 13의 참조 번호가 125는 마스크; 126은 고무 롤러; 및 127은 전도 페이스트이다. 실시예에서 전도 페이스트(127)는 에폭시 수지에서 구리 입자를 분산시킴으로써 얻어지고, 전도 페이스트(127)의 수지 재료로서 Nihon Sekiyu Kagaku Kabushiki Kaisha에 의해 생산된 LCP Zaida G330가 사용된다. 배선이 도 13에 도시했듯이 프린팅에 의해 실장 표면(104 및 105)상에서 형성한 후, 전도 페이스트(127)의 수지 재료의 알맞은 점도가 배선 피치에 따라 다르지만, 점도가 요구된 값으로 되도록 조절되면, 스며나옴 또는 쇼트회로 등의 결점이 피해질 수 있다. 상기 방법에서 얻어진 배선이 무결점으로 된다. 비-도금 등급의 수지 재료조차도 배선에서 접착 강도를 나타낼 수 있다. 실시예에서 사용된 전도 페이스트(127)가 에폭시 수지에서 분산된 구리입자를 갖는 동안, 예를들어, Shinku Yakin Kabushiki Kaisha에 의해 생산된 개별적인 분산의 극히 미세한 입자를 사용하는 소결된 페이스트가 사용되고, 그 경우에 동일한 효과가 이루어질 수 있다. 전도 페이스트(127)을 사용하는 상기 배선 방법에 따라, 도금될 수 없는 전도막(122)을 갖는 베이스 부재(102)에서 조차 도체를 형성하는 것이 가능하다. 그러므로, 요구된 특성을 갖는 수지 재료가 전도막(122)이 수지 재료로 도금될 수 있는지에 관계없이 베이스 부재(102)에 대해 선택할 수 있다. 상기 방법은넓고 다양한 반도체 소자를 실장 보드상에 실장하도록 할 수 있다. 상기 반도체 실장 보드(101)를 몰딩하는 몰드가 설명된다.
도 14는 몰드의 하나의 벽 표면을 구성하고 전도 부재(103)의 하나의 축 단부를 유지하는 제1유지판(110)의 평면도이다. 도 14에서, 전도 부재(103)는 도면 시트에 직교하는 방향으로 연장되어 있다. 복수의 주입 개구는 수지 재료(112)를 몰드로 주입하기 위해 제1유지판(110)을 통해 직교 방향으로 침투하면서 형성되어 베이스 부재(102)를 형성한다. 주입 개구(111)가 도 14에서 명백하듯이 모든 하나의 전도 부재(103)에 대해 서로 대칭으로 배열된다. 주입 개구(111)가 전도 부재(103)에 상기 위치에서 형성되기 때문에, 수지 재료(112)가 전도 부재(103)의 측 표면을 따라 흐를 때, 전도 부재(103)는 축 방향에 직교 방향으로 수지 재료(112)로부터 인가된 힘에 의해 덜 영향 받는다. 그러므로, 전도 부재(103)가 배치에서 위치 정확도를 유지하는 동안 베이스 부재(102)에 묻힐 수 있다. 수지 재료(112)가 단일 주입 개구를 통해 몰드로 주입되는 경우에 비교해, 전도 부재(103)의 위치 시프트가 10% 이하로 되도록 제한 될 수 있다. 따라서, 실장 보드(101)가 수율을 개선시킬 수 있다. 도 15는 전도 부재(103)의 주변에서 축 방향으로 흐르는 수지 재료(112)의 작동을 도시한다. 수지 재료(112)가 화살표(113)에 의해 표시된 방향으로 동작한다. 수지 재료(112)가 몰드를 주입 개구(111)를 통해 들어가고, 점도에 따른 힘에 의해 위치적으로 시프트되도록 전도 부재(103)를 유도하고 수지 재료(112)의 속도를 들어가게 한 후 넓은 직경으로 된다. 그러나, 도 15에서 명백하게 도시했듯이, 전도 부재가 수지 재료(112)의 기본형 흐름에 기인한 연장응력으로부터 자유롭기 때문에 유체 압력이 주변으로부터 전도 부재(103)에 일정하게 가해지고, 따라서, 전도 부재(103)는 수지 재료(112)가 몰드로 들어갈 때 조차도 위치적으로 시프트되지 못하게 할 수 있다.
도 16은 수지 재료(112)에 수반하는 전도 부재(103)의 위치 시프트를 더 효과적으로 제한하는 메카니즘을 예시한다.
도 16에서, 전도 부재(103)의 다른 단부가 몰드의 하나의 벽 표면을 구성하고 전도 부재(103)의 축 방향으로 이동할 수 있는 제2유지판(114)에 의해 유지된다. 압력 조절 메카니즘(115)이 제2유지판(114)으로 세트되고, 그것은 다음과 같이 동작한다. 압력 조절 메카니즘(115)은 전도 부재(103)에 장력을 가하고 그것의 각 단부 모두가 수지 재료(112)를 몰드에 주입했을 때 전도 부재(103)를 구부리거나 위치적으로 시프트하지 못하게 하기위해 제1 및 2유지판(110, 114)에 의해 유지된다. 특히, 압력 조절 메카니즘(115)은 수지 재료(112)의 주입 압력 및 압력 조절 메카니즘(115)의 압력간의 차에 따라 전도 부재(103)의 축 방향으로 제2유지판(114)를 이동시킨다. 확실하게, 스프링, 리프(leaf) 스프링 등의 탄성 부재가 압력 조절 메카니즘(115)에 대해 사용될 수 있거나, 압축 유체, 특히, 대기는 조절하기 쉬운 편리성에 부가해서 경제적인 관점에서 양호하다. 상기와 같은 압력 조절 메카니즘(115)의 존재에서, 주입 개구(111)로부터 몰드로 흐르는 수지 재료(112)가 제2유지판(114)에 압력을 인가할 때, 제2유지판(114)이 이동함으로써 장력을 전도 부재(103)에 부가한다. 전도 부재(103)는 상기 장력 덕분에 덜 구부러진다. 제2유지판(114)이 이동할 수 있기 때문에 수지 재료(112)를 몰드로 들어가게할 때 전도 부재(103)에 동작하는 장력이 조절될 수 있어, 수지 재료(112)의 주입 압력을 증가시킬 수 있다.
전도 부재(103)용 압력 메카니즘이 제2유지판(114)에 끼워지면, 전도 부재(103)가 몰드로 순차적으로 보내지고 압력 조절 메카니즘(115)이 도면의 우측 방향으로 일단씩 이동될 때, 전도 부재가 각기 소정의 길이에 순차적으로 몰드될 수 있고, 즉, 후프(hoop) 몰딩에서 처럼 연속해서 몰드될 수 있다. 다른 몰드의 구조는 도 17을 참고로 설명한다. 도 14 및 16을 참고로 설명된 몰드와 비교해서, 도 17의 몰드는 다른 위치에서 수지 재료(112)용 주입 개구를 갖는다. 즉, 도 17의 몰드에서 주입 개구(118)가 전도 부재(103)의 한 단부를 유지하는 제3유지판(116)의 근처에서 형성되고 수지 재료(112)로 하여금 전도 부재(103) 및 제3유지판(116)간의 유지부를 향해 흐르도록하는 각도를 제3유지판(116)의 중심부에 대해 기울어진다. 제3유지판(116)간의 유지부를 향해 흐르도록하는 각도를 제3유지판(116)의 중심부에 대해 기울어진다. 제3유지판(116)의 평면으로부터 알 수 있듯이, 적어도 2개의 주입 개구(118)가 서로 대향해서 배열된다. 주입 개구(118)의 상기 언급된 각도, 위치 및 개구 직경이 전도 부재(103)에 가해진 힘을 감소시키기 위해 동작하고 수지 재료(112)의 용해점도 및 고체화 속도에 따른다. 상기와 같이 배열된 주입 개구 덕분에, 수지 재료(112)가 도 17의 화살표(119)로 표시된 방향으로 몰드의 공간(117)으로 흐른다. 전도 부재(103)는 전도 부재(103)의 축 방향에 거의 직교하는 방향으로부터 주입된 수지 재료(112)로 위치적으로 시프트하지 못하게 될 수 있다. 그것은 예를 들어 캔틸레버의 구부림량으로부터 증명된다. 캔틸레버의 고정 단부로부터 위치 x에서의 편향량 y이 다음과 같이 표현되고, 일정하게 분배된 부하 p가 캔틸레버에 인가된다고 가정하면 :
y = px4/8EI
이고, 여기서 E는 영의 모듈(Young's moduls)이고 I는 전도 부재(103)영역의 제2모우멘트이다. 일정하게 분배된 부하 p는 유체에 대해 드랙(drag)D의 형태로 인가된다. D는 :
D = CDρV2S/2
이고 여기서 CD는 객체의 드랙 계수이며 객체 형태에 따른 크기없는 수이고, ρ는 유체 밀도이고, V는 유체 속도이고, S는 유체 흐름에 수직인 표면에 대한 전도 부재(103)의 돌출 영역이다. 상기 유체는 즉 수지 재료(112)이므로 1의 밀도를 갖도록 평가된다. 전도 부재(103)의 평향량 y는 :
y = CDρV2Sx4/16EI
에 의해 얻어진다.
전도 부재(103)의 편향량이 제3유지판(116)의 근처에서 전도 부재(103)의 유지부에 유체로 하여금 유체인 수지 재료(112)를 지향하게 함으로써 가능한한 감소될 수 있다. 같은 효과가 수지 재료(112)로써 충전된 공간(117)에서 전도 부재(103)의 길이를 감소시킴으로써 수행될 수 있다. 앞선 설명이 캔틸레버에 관련되지만, 같은 원리는 양단부에 고정된 빔에 대해서도 적용되는데, 왜냐하면 분모 8은 384로 변한다. 주입 개구(118)가 도 17에서 구비되고 하나의 주입 개구가 형성될 때, 전도 부재의 각 위치 시프트량이 표 2에서 표시된다.
[표 2]
(스캔 작업)
표 2에서 명백하듯이, 시프팅량이 도 17에서 양호하게 감소된다. 전도 부재(103)가 도 7 및 8을 언급하면서 설명되는 반도체 소자 실장 보드(101)용 제조 방법에 따라 사전에 설치되고, 도 14-17를 참고로 설명되는 실장보드(101)의 베이스 부재(102)를 형성하는 몰드내에 있다. 이하에서 설명하듯이, 실장 보드는 전도 부재(103)용 삽입 호올을 형성한 후 전도 부재(103)를 삽입함으로써 제조될 수 있다. 특히, 소정 크기의 칼럼이 요구된 크기의 공간을 갖는 몰드에서 세워지게되거나 소정 크기의 칼럼을 갖는 몰드가 준비된다. 그후, 수지 재료(112)가 실장 보드용으로 요구된 조건에 따라 공간에 주입된다. 상기 세트된 수지 재료(12)만이 그후 몰드로부터 끄집어내어진다. 호올을 갖는 베이스 부재가 상기 방법으로 얻어진다. 호올과 같은 크기의 전도 부재가 베이스 부재의 호올로 삽입되거나, 전도 페이스트가 호올에서 충전된다. 전도 부재 또는 전도 페이스트는 반도체 소자 실장 표면으로부터 실장 보드의 회로 보드 실장 표면으로 전기 신호를 송신하는 경로로 된다.
모든 하나의 호올이 전도부를 얻기위해 실장 보드를 구성하는 각 층에 대해 종래에 처리되지만, 상기 설명된 제조 방법이 복수의 호올의 동시 형성을 가능하게 하여, 처리 원가를 낮게 제한한다. 더구나, 호올을 형성하는 칼럼이 몰드로 고정되기 때문에, 종래의 펀칭 방법에서 가져오는 위치 시프트는 제거되어, 전도부가 정확하게 한정될 수 있다. 호올의 내벽을 포함하는 베이스 부재의 전체 표면이 한 번 도금되어 도체를 형성한다. 필요 부분을 제외한 불필요한 부분의 도체가 에칭 등의 방법에 의해 제거됨으로써, 배선이 얻어진다. 인쇄 회로 보드를 제조하는데 종래에 사용된 도금 시설은 상기 방법에서 사용하게 되고, 그럼으로써 시설에 아무런 투자를 하지 않는다. 실장 보드(101)를 사용할 때, 상설된 실장 보드(101)의 실장 표면(104)에 반도체 소자를 실장하고 전기적으로 연결함으로써 얻어진 반도체 장치가 도 18-20을 참고로 묘사된다. 도 20의 단계 111에서, 돌출 전극(134)은 반도체 소자(131)의 회로 형성 표면(132)에서 전극부(133)상에 형성된다. 각 돌출 전극(134)이 단계 112에서 레벨되고, 전도 페이스트(135)는 단계 113에서 돌출 전극(134)으로 전달된다. 전도 페이스트(135)의 전달후, 반도체 소자(131)의 회로 형성 표면(132)이 단계 114에서 실장 보드(101)의 실장 표면(104)을 직면시키게 된다. 도 18에 도시했듯이, 실장 보드(101)의 실장 표면(104)이 이전에 설명했듯이 배선(128) 및 랜드(129)로써 구부된다.
단계 115에서, 실장 보드(101)의 랜드(129)가 전도 페이스트(135)를 경유해 반도체 소자(131)의 돌출 전극(134)에 전기적으로 연결된다. 단계 116에서, 전도 페이스트(135)가 단단해진다. 반도체 소자(131)는 실장 보드(101)의 실장 표면(104)에 실장된다. 반도체 소자(131)는 단계 117에서 봉인제(436)에 의해 실장 표면(104)에서 봉인된다. 봉인제(436)는 단계 118에서 세트된다. 복수의 반도체 소자(131)가 실장 보드(101)상에서 실장되면, 단계 119에서, 반도체 소자는 절단되고 실장 보드(101)의 두께 방향으로 서로 분리된다. 반도체 소자(130)는 실장 보드(101)의 실장 표면(105)상의 랜드(136)를 전도 결합 재료(220)를 경유해 회로 보드(201)의 랜드(202)와 연결함으로써 도면에 표시했듯이 회로 보드(201)에 실장된다. 그렇게 구성된 반도체 장치(130)는 이전에 설명했듯이 짧은 소요 시간으로써 값싸게 제조된 실장 보드(101)를 사용한다. 그러므로, 반도체 장치는 짧은 소요 시간으로써 저 제조원가로 얻어질 수 있다. 반도체 소자(131) 및 회로 보드(201)의 열팽창 계수의 부정합이 실장보드(201)에 의해 흡수되기 때문에, 반도체 장치가 반도체 소자를 회로 보드에 직접적으로 실장할 때와 비교해 회로 보드의 결합 신뢰성을 개선시킨다. 단일 몸체의 반도체 소자를 판단하면 공지된 양호한 다이(known gooddie ; KGD)를 판단하는 것이 어려울지라도, 그 판단은 반도체 소자의 전극 피치를 실장 보드(101)를 경유해 확대함으로써 쉽게 실행된다. 또한, 실장 보드(101)가 저 원가로 제조될 수 있기 때문에, 결함있는 반도체 소자(131)로 인한 손실이 반도체 장치에서 제한될 수 있다. 실장 보드(101)는 KGD용 소켓으로서 사용된다. 본 실시예에 따라, 반도체 소자(131)가 돌출 전극(134) 및 전도 페이스트(135)를 경유해 실장 보드(101)에 전기적으로 연결된다. 그러나, 반도체 소자(131)는 Au 및 Au 또는 Au 및 Sn의 금속 결합을 경유해 실장 보드(101)와 전기적으로 연결된다. 도 19에서 도시했듯이, 봉인제(436)가 양호하게 주입되어 봉인제(436)의 단부 표면(436a)는 실장 보드(101)의 측 표면(137)의 연장 라인을 따라 형성된다. 봉인제(436)가 상기 방법으로 주입될 때, 표면(436b 및 131a) 모두가 도 19에서 평평할지라도 봉인제(436)의 상부 표면(436b)이 이중 쇄선(138)에 의해 표시했듯이 반도체 소자(131)의 상부 표면(131a)으로써도 평평할 필요가 없다.
반도체 소자(131)의 회로 형성 표면(132)을 보호하는 봉인제(436)가 종래의 구조와 비교해 도 19의 반도체 장치(140)에서 두께를 증가하게 되고, 반도체 장치(140)가 물이 들어오는 것에 더 저항적이다. 따라서, 신뢰성 시험에서 결점이 있다고 종래에 검출된 장치 조차도 신뢰성 시험을 통과하기위해 물에 대한 신뢰성을 개선시킬 수 있다. 종래의 기술 및 실시에는 PCT에서 비교되고, 그 결과는 표 3에서 도시된다.
[표 3]
(스캔 작업)
충분히 상설했듯이, 본 발명의 제1태양에서의 반도체 소자 실장 보드 및 본 발명의 제18 및 17태양에서의 반도체 소자 실장 보드용 제조방법에 따라, 수지 재료의 단일층으로 구성된 베이스 부재 및 전도 부재는 수지 재료의 베이스 부재를 선형적으로 침투시키면서 연장한다. 그 구조는 전도 부재를 사전에 배열시킨 몰드로 수지재료를 주입함으로써 간단히 수행된다. 전도 부재가 베이스 부재를 선형적으로 연장하기 때문에, 전도 저항이 종래 기술에서 보다 낮을 수 있고, 회로 보드에 대한 실장 신뢰도가 개선될 수 있다. 전도 부재가 사전에 베이스 부재에서 세트되기 때문에, 회로 보드 실장 표면상에서 종래에 요구된 랜드가 제거될 수 있고, 전도 부재의 배열 피치로 하여금 종래 기술과 비교해 좁게 되도록 할 수 있고, 그것은 멀티-핀 ICs에 알맞다.
본 발명의 제25태양에서의 반도체 장치 및 본 발명의 제27태양에서의 반도체 장치용 제조 방법에 따라, 상설된 소자 실장 보드가 사용되어, 제조 과정이 단순화될 수 있고 원가 및 소요 시간을 감소시키고 선된 생산성을 갖는다. 본 발명은 멀티-핀 ICs를 충족시키고 회로 보드상에서 실장 신뢰성을 개선한다. 명세서, 청구범위, 도면 및 요약서를 포함하는 1996.7.9일에 출원된 일본 특허 출원 제8-179031의 전체 개시는 본원에 전적으로 참고로 결부된다. 본 발명이 첨부 도면을 참고로 양호한 실시예와 연관되어 충분히 설명되지만, 다양한 변화 및 변경이 상기 기술에 숙련된 자에게는 명백하다. 그런 변화 및 변경이 첨부된 청구항에 의해 정의했듯이 본 발명의 범위내에서 벗어나지 않고 포함되도록 이해된다.

Claims (27)

  1. 반도체 소자 실장 보드에 있어서, 반도체 소자가 실장되고 플립 칩 실장 방법에 의해 전기적으로 연결되는 반도체 소자 실장 표면(104)과 그 반도체 소자 실장 표면에 대향하고 회로 보드에 실장된 회로 보드 실장 표면(105)을 포함하고, 하나의 층에서 전기적으로 절연되는 수지 재료(112)로 형성되는 베이스 부재(102)와, 반도체 소자를 회로 보드와 전기적으로 연결하기위해 반도체 소자 실장 표면 및 회로 보드 실장 표면에 거의 직교하고 베이스 부재의 내부를 선형적으로 침투하도록 연장되어 있는 전도 부재(103)를 구비하는 것을 특징으로 하는 반도체 소자 실장보드.
  2. 제1항에 있어서, 전도 부재가 금속 배선으로 형성되는 것을 특징으로 하는 반도체 소자 실장보드.
  3. 제1항 또는 제2항에 있어서, 전도 부재가 Cu, Au, Al, Ag, Pd 및 Pt으로 구성하는 그룹으로부터 선택된 어떤 하나의 금속 또는 그 금속들중 하나로 주로 구성된 합금으로 형성되는 것을 특징으로 하는 반도체 소자 실장보드.
  4. 제1항 내지 제3항중 어느 한항에 있어서, 수지 재료는 250℃ 이상의 열저항 및 15ppm 이하의 열 팽창 계수를 갖는 액정 폴리머인 것을 특징으로 하는 반도체 소자 실장보드.
  5. 제1항 내지 제4항중 어느 한항에 있어서, 전도부재가 회로 보드 실장 표면과 같은 평면상에 위치되고 외부 전극 단자로서 작동하는 단부 표면을 갖는 것을 특징으로 하는 반도체 소자 실장보드.
  6. 제1항 내지 제4항중 어느 한항에 있어서, 전도부재가 회로 보드 실장 표면으로부터 돌출하는 돌출부(106)를 갖는 것을 특징으로 하는 반도체 소자 실장보드.
  7. 제6항에 있어서, 돌출부가 테이퍼되는 것을 특징으로 하는 반도체 소자 실장보드.
  8. 반도체 소자 실장 보드(101)를 제조하는 방법에서, 반도체 소자가 실장되고 플립 칩 실장 방법에 의해 전기적으로 연결되는 반도체 소자 실장 표면(104)과 그 반도체 소자 실장 표면에 대향하고 회로 보드에 실장된 회로 보드 실장 표면(105)을 포함하고, 하나의 층에서 전기적으로 절연되는 수지 재료(112)로 형성되는 베이스 부재(102)와, 반도체 소자를 회로 보드와 전기적으로 연결하기 위해 반도체 소자 실장 표면 및 회로 보드 실장 표면에 거의 직교하고 베이스 부재의 내부를 선형적으로 침투하도록 연장되어 있는 전도 부재(103)를 구비하는 반도체 소자 실장 보드에 있어서, 상기 방법은, 전도 부재를 몰드에서 배열하는 단계와, 그후, 베이스 부재를 몰드로 형성하는 수지 재료를 주입하는 단계를 구비하여, 전도 부재 및 수지 재료가 집적적으로 몰드되는 것을 특징으로 하는 반도체 소자 실장 보드의 제조방법.
  9. 제8항에 있어서, 상기 주입후, 베이스 부재의 반도체 소자 실장 표면 및 회로 보드 실장 표면상에서 전도부재와 전기적으로 연결되도록 배선을 형성하는 단계를 구비하는 것을 특징으로 하는 제조방법.
  10. 제9항에 있어서, 주입후 및 배선 형성전에 베이스 부재의 외부 표면을 머시닝하는 단계를 더 구비하는 것을 특징으로 하는 제조방법.
  11. 제8항 내지 제10항중 어느 한항에 있어서, 상기 주입후, 몰드로의 수지 재료를 전도 부재의 축 방향에 직교하는 방향으로 배열된 전도 부재로써 주입함으로써 몰드된 베이스 부재 블록(107)을 절단하는 단계와, 그럼으로써 그 베이스 부재를 얻는 단계를 더 구비하는 것을 특징으로 하는 제조방법.
  12. 제8항 내지 제11항중 어느 한 항에 있어서, 전도부재 및 수지 재료간의 거친 접촉 표면(103a)을 전도 부재가 주입용 몰드에서 세트되기전에 그들간의 접착력을 증가시키도록 하는 단계를 더 구비하는 것을 특징으로 하는 제조방법.
  13. 제12항에 있어서, 표면을 거칠게 하는 대신에 접착 증가 직용제를 접촉 표면에 인가하는 단계를 더 구비하는 것을 특징으로 하는 제조방법.
  14. 제8항 내지 제13항중 어느 한 항에 있어서, 상기 주입에서, 수지재료가 각 전도부재에 대해 서로 대칭으로 형성된 적어도 2개의 주입 개구(111)를 통해 전도 부재의 축 방향으로 흐르게 되도록 주입되는 것을 특징으로 하는 제조방법.
  15. 제14항에 있어서, 몰드는, 전도 부재의 축의 한 단부를 유지하고 전도부재의 축 방향으로 연장하는 주입개구를 갖는 제1유지판(110)과, 전도 부재의 나머지 단부를 유지하고 축 방향으로 이동할 수 있게된 제2유지판(114), 그 제2유지판을 상기 주입된 수지 재료에 기인해서 전도 부재의 압축/연장에 응답해서 축 방향으로 이동하게 하는 압력 조절 메카니즘(115)을 가질때, 상기 주입에서, 상기 제2유지판은 상기 주입된 재료에 기인해서 전도 부재의 압축/연장에 응답해서 축 방향으로 이동되는 것을 특징으로 하는 제조방법.
  16. 제8항 내지 제13항중 어느 한 항에 있어서, 수지 재료는 몰드에 의해 지지된 전도 부재의 축의 한 단부의 근처에서 형성된 복수의 주입 개구(118)를 통해 전도부재의 축의 한 단부의 근처에 주입된 후 전도 부재의 축 방향으로 흐르는 것을 특징으로 하는 제조방법.
  17. 반도체 소자 실장 보드(101)를 제조하는 방법에서, 반도체 소자 실장 보드는, 반도체 소자가 실장되고 플립 칩 실장 방법에 의해 전기적으로 연결되는 반도체 소자 실장 표면(104)과 그 반도체 소자 실장 표면에 대향하고 회로 보드에 실장된 회로 보드 실장 표면(105)을 포함하고, 하나의 층에서 전기적으로 절연되는 수지 재료로 형성되는 베이스 부재(102)와, 반도체 소자를 회로 보드와 전기적으로 연결하기 위해 반도체 소자 실장 표면 및 회로 보드 실장 표면에 거의 직교하고 베이스 부재의 내부를 선형적으로 침투하도록 연장되어 있는 전도 부재(103)를 구비하는 반도체 소자 실장 보드에 있어서, 상기 방법은, 관통 호울이 베이스 부재를 몰드시키기위해 반도체 소자 실장 표면 및 회로 보드 실장 표면을 침투하기위해 형성되도록 수지 재료를 몰드로 주입하는 단계와, 관통 호올에서 전도 부재를 삽입하는 단계를 구비하는 것을 특징으로 하는 반도체 소자 실장 보드의 제조방법.
  18. 제17항에 있어서, 전도 부재를 관통 호올로 삽입한 후, 배선을 반도체 소자 실장 표면, 베이스 부재의 회로 보드 실장 표면, 및 관통 호울들중 하나의 내벽표면에 대해 형성하는 단계를 더 구비하는 것을 특징으로 하는 제조방법.
  19. 제17항 또는 18항에 있어서, 상기 주입후, 베이스 부재를 형성하기 위해 관통 호올의 연장 방향에 직교하는 방향으로 관통 구멍으로써 구비된 몰드된 베이스 부재 블록을 절단하는 단계를 더 구비하는 것을 특징으로 하는 제조방법.
  20. 제8항 또는 17항에 있어서, 상기 주입후, 회로 보드 실장 표면으로부터 돌출하는 돌출부(106)를 전도부에서 형성하는 단계와, 회로 보드에 연결되기 위해 랜드를 형성하기위해 플래스틱 처리를 돌출부상에서 수행하는 단계를 더 구비하는 것을 특징으로 하는 제조방법.
  21. 제20항에 있어서, 돌출부를 형성할 때, 상기 방법은, 베이스 부재의 두께가 전도 부재의 길이와 같도록 베이스 부재를 전도 부재로써 레벨링하는 단계와, 그후, 베이스 부재만을 두께 방향으로 제거하는 단계를 구비하는 것을 특징으로 하는 제조방법.
  22. 제21항에 있어서, 베이스 부재의 제거가 습식 에칭, 건식 에칭, 샌드블래스팅(sandblasting), 및 머시닝중 어느 것에 의해 도통되는 것을 특징으로 하는 제조방법.
  23. 제9항 또는 18항에 있어서, 상기 배선이 도체를 베이스 부재상에서 도금한 후 배선을 에칭에 의해 형성함으로써 또는 배선되는 필요 부분만을 도금함으로써 얻어지는 것을 특징으로 하는 제조방법.
  24. 제9항 또는 18항에 있어서, 상기 배선이 전도 페이스트를 베이스 부재상에서 프린트하고 열처리함으로써 얻어지는 것을 특징으로 하는 제조방법.
  25. 반도체 장치에 있어서, 반도체 장치는 제1항에 따른 반도체 소자 실장 보드의 반도체 소자 실장 표면에 실장되고, 전기적으로 연결되고, 봉인된 반도체 소자를 갖는 것을 특징으로 하는 반도체 장치.
  26. 제25항에 있어서, 반도체 소자가 반도체 소자 실장 보드의 두께 방향에 거의 평행한 반도체 소자 실장 보드의 측 표면(137)을 따라 봉인제의 단부 표면을 형성함으로써 봉인되는 것을 특징으로 하는 반도체 장치.
  27. 반도체 장치를 제조하는 방법에 있어서, 상기 방법은, 복수의 반도체 소자를 제1항에 따른 반도체 소자 실장 보드의 반도체 소자 실장 표면에 실장하고 전기적으로 연결하는 단계와, 복수의 실장된 반도체 소자를 봉인 수지에 의해 동시에 봉인하는 단계와, 반도체 소자간의 반도체 소자 실장 보드 및 봉인 수지를 절단하는 단계를 구비하는 것을 특징으로 하는 반도체 장치용 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020028017A (ko) * 2000-10-06 2002-04-15 박종섭 고밀도 패키지

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6303878B1 (en) * 1997-07-24 2001-10-16 Denso Corporation Mounting structure of electronic component on substrate board
US6854985B1 (en) 1998-12-16 2005-02-15 Paricon Technologies Corporation Elastomeric interconnection device and methods for making same
US6802720B2 (en) * 1999-12-16 2004-10-12 Paricon Technologies Corporation Pin-array, separable, compliant electrical contact member
US6670558B2 (en) * 1999-12-29 2003-12-30 Intel Corporation Inline and “Y” input-output bus topology
JP3427086B2 (ja) * 2000-02-23 2003-07-14 Ｎｅｃエレクトロニクス株式会社 Ｉｃソケット
US6590283B1 (en) * 2000-02-28 2003-07-08 Agere Systems Inc. Method for hermetic leadless device interconnect using a submount
JP4023076B2 (ja) * 2000-07-27 2007-12-19 富士通株式会社 表裏導通基板及びその製造方法
KR100668939B1 (ko) * 2000-08-21 2007-01-12 앰코 테크놀로지 코리아 주식회사 보드 레벨 반도체 장치 및 그 제조 방법
JP4744689B2 (ja) * 2000-12-11 2011-08-10 パナソニック株式会社 粘性流体転写装置及び電子部品実装装置
US6951980B2 (en) 2001-09-29 2005-10-04 Texas Instruments Incorporated Package for an electrical device
US7249954B2 (en) 2002-02-26 2007-07-31 Paricon Technologies Corporation Separable electrical interconnect with anisotropic conductive elastomer for translating footprint
JP4253475B2 (ja) * 2002-07-04 2009-04-15 パイオニア株式会社 発光素子駆動用半導体装置
DE10343255B4 (de) * 2003-09-17 2006-10-12 Infineon Technologies Ag Verfahren zum Herstellen elektrischer Verbindungen zwischen einem Halbleiterchip in einem BGA-Gehäuse und einer Leiterplatte
US7759949B2 (en) 2004-05-21 2010-07-20 Microprobe, Inc. Probes with self-cleaning blunt skates for contacting conductive pads
US9097740B2 (en) * 2004-05-21 2015-08-04 Formfactor, Inc. Layered probes with core
USRE43503E1 (en) 2006-06-29 2012-07-10 Microprobe, Inc. Probe skates for electrical testing of convex pad topologies
US9476911B2 (en) 2004-05-21 2016-10-25 Microprobe, Inc. Probes with high current carrying capability and laser machining methods
US8988091B2 (en) 2004-05-21 2015-03-24 Microprobe, Inc. Multiple contact probes
US7615476B2 (en) 2005-06-30 2009-11-10 Intel Corporation Electromigration-resistant and compliant wire interconnects, nano-sized solder compositions, systems made thereof, and methods of assembling soldered packages
US7649367B2 (en) 2005-12-07 2010-01-19 Microprobe, Inc. Low profile probe having improved mechanical scrub and reduced contact inductance
US7312617B2 (en) 2006-03-20 2007-12-25 Microprobe, Inc. Space transformers employing wire bonds for interconnections with fine pitch contacts
US7452217B2 (en) * 2006-06-22 2008-11-18 Sankyo Kasei Co., Ltd. Connecting member for surface mounting circuit
US7520761B2 (en) * 2006-07-17 2009-04-21 Paricon Technologies Separable electrical interconnect with anisotropic conductive elastomer and adaptor with channel for engaging a frame
US8907689B2 (en) 2006-10-11 2014-12-09 Microprobe, Inc. Probe retention arrangement
US7514948B2 (en) 2007-04-10 2009-04-07 Microprobe, Inc. Vertical probe array arranged to provide space transformation
US7498198B2 (en) * 2007-04-30 2009-03-03 International Business Machines Corporation Structure and method for stress reduction in flip chip microelectronic packages using underfill materials with spatially varying properties
US8723546B2 (en) * 2007-10-19 2014-05-13 Microprobe, Inc. Vertical guided layered probe
JP2009212104A (ja) * 2008-02-29 2009-09-17 Toshiba Corp プリント回路板の製造方法、プリント回路板およびそのプリント回路板を備えた電子機器
US8230593B2 (en) * 2008-05-29 2012-07-31 Microprobe, Inc. Probe bonding method having improved control of bonding material
JP5511155B2 (ja) * 2008-06-25 2014-06-04 パナソニック株式会社 インターポーザ基板とその製造方法
EP2192825A1 (en) * 2008-11-26 2010-06-02 Osram Gesellschaft mit Beschränkter Haftung An injection tool for encapsulating electronic circuits with light sources, and related encapsulation process
US20120286416A1 (en) * 2011-05-11 2012-11-15 Tessera Research Llc Semiconductor chip package assembly and method for making same
US9241405B2 (en) * 2012-03-06 2016-01-19 Texas Instruments Incorporated Interposer with extruded feed-through vias
JP6383138B2 (ja) * 2013-02-25 2018-08-29 セイコーインスツル株式会社 電子デバイス
KR101478759B1 (ko) * 2013-04-30 2015-01-05 주식회사 세미콘라이트 기판 프레임 제조 방법 및 이를 포함하는 반도체 소자 제조 방법
CN103996627A (zh) * 2013-12-05 2014-08-20 申宇慈 制造含有图形阵列通孔的基板的方法和金属线集成体
CN104183545B (zh) * 2014-07-14 2017-05-17 申宇慈 制造导线框架体的方法和导线框架体
KR20160095487A (ko) * 2015-02-03 2016-08-11 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US9947634B1 (en) * 2017-06-13 2018-04-17 Northrop Grumman Systems Corporation Robust mezzanine BGA connector
CN113285330A (zh) * 2021-04-02 2021-08-20 昆仑伟思微电子(珠海)有限公司 一种同轴转接板的制作方法
EP4099807A1 (en) * 2021-06-01 2022-12-07 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier interconnection and manufacturing method

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1387587A (en) * 1971-07-22 1975-03-19 Plessey Co Ltd Electrical interconnectors and connector assemblies
US4202007A (en) * 1978-06-23 1980-05-06 International Business Machines Corporation Multi-layer dielectric planar structure having an internal conductor pattern characterized with opposite terminations disposed at a common edge surface of the layers
US4616406A (en) * 1984-09-27 1986-10-14 Advanced Micro Devices, Inc. Process of making a semiconductor device having parallel leads directly connected perpendicular to integrated circuit layers therein
JPS61237458A (ja) * 1985-04-15 1986-10-22 Hitachi Ltd 樹脂封止型半導体装置
US4778950A (en) * 1985-07-22 1988-10-18 Digital Equipment Corporation Anisotropic elastomeric interconnecting system
JPS62136865A (ja) * 1985-12-11 1987-06-19 Hitachi Ltd モジユ−ル実装構造
US4926241A (en) * 1988-02-19 1990-05-15 Microelectronics And Computer Technology Corporation Flip substrate for chip mount
US5036431A (en) * 1988-03-03 1991-07-30 Ibiden Co., Ltd. Package for surface mounted components
JPH0211375A (ja) 1988-06-30 1990-01-16 Canon Inc 記録装置
US4916523A (en) * 1988-09-19 1990-04-10 Advanced Micro Devices, Inc. Electrical connections via unidirectional conductive elastomer for pin carrier outside lead bond
CA2071549C (en) * 1989-12-11 2001-02-06 William L. Welch Foundation and method for preparing same
JP2536676B2 (ja) * 1990-07-30 1996-09-18 日本電気株式会社 マイクロピン集合体及びその製造方法
JPH04240759A (ja) 1991-01-24 1992-08-28 Nec Corp ピン構造体及びその製造方法
US5258648A (en) * 1991-06-27 1993-11-02 Motorola, Inc. Composite flip chip semiconductor device with an interposer having test contacts formed along its periphery
JPH05251121A (ja) * 1991-12-18 1993-09-28 Xerox Corp 多層配線組立体
US5338208A (en) * 1992-02-04 1994-08-16 International Business Machines Corporation High density electronic connector and method of assembly
US5483421A (en) * 1992-03-09 1996-01-09 International Business Machines Corporation IC chip attachment
US5259110A (en) * 1992-04-03 1993-11-09 International Business Machines Corporation Method for forming a multilayer microelectronic wiring module
KR100335591B1 (ko) 1992-09-10 2002-08-24 텍사스 인스트루먼츠 인코포레이티드 집적회로디바이스의액티브회로영역상의와이어본딩방법및집적회로디바이스
US5535101A (en) * 1992-11-03 1996-07-09 Motorola, Inc. Leadless integrated circuit package
US5334804A (en) 1992-11-17 1994-08-02 Fujitsu Limited Wire interconnect structures for connecting an integrated circuit to a substrate
EP0603928A1 (en) 1992-12-21 1994-06-29 Delco Electronics Corporation Hybrid circuit
JP2518508B2 (ja) * 1993-04-14 1996-07-24 日本電気株式会社 半導体装置
US5810607A (en) * 1995-09-13 1998-09-22 International Business Machines Corporation Interconnector with contact pads having enhanced durability
JP3087152B2 (ja) * 1993-09-08 2000-09-11 富士通株式会社 樹脂フィルム多層回路基板の製造方法
US5455456A (en) * 1993-09-15 1995-10-03 Lsi Logic Corporation Integrated circuit package lid
US5637176A (en) * 1994-06-16 1997-06-10 Fry's Metals, Inc. Methods for producing ordered Z-axis adhesive materials, materials so produced, and devices, incorporating such materials
US5541567A (en) * 1994-10-17 1996-07-30 International Business Machines Corporation Coaxial vias in an electronic substrate
US5477933A (en) * 1994-10-24 1995-12-26 At&T Corp. Electronic device interconnection techniques
JPH08167630A (ja) 1994-12-15 1996-06-25 Hitachi Ltd チップ接続構造
JP3132337B2 (ja) * 1995-03-24 2001-02-05 新神戸電機株式会社 液晶ディスプレイ装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020028017A (ko) * 2000-10-06 2002-04-15 박종섭 고밀도 패키지

Also Published As

Publication number Publication date
US7036221B2 (en) 2006-05-02
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