JPH1027825A - 半導体素子実装用基板、半導体素子実装用基板の製造方法、半導体装置、及び半導体装置の製造方法 - Google Patents
半導体素子実装用基板、半導体素子実装用基板の製造方法、半導体装置、及び半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 製造コストが安価であり、製造リードタイム
が短い、半導体素子実装用基板及びその製造方法を提供
する。 【解決手段】 金属線にてなる導電部材１０３が基材１
０２の半導体素子取付面１０４と回路基板取付面１０５
との間に直線状に延在する構造を有し、上記導電部材が
直線状に予め配置された金型内に、上記基材を形成する
樹脂材を注入することで、上記基材と上記導電部材とを
一体的に成形する。
が短い、半導体素子実装用基板及びその製造方法を提供
する。 【解決手段】 金属線にてなる導電部材１０３が基材１
０２の半導体素子取付面１０４と回路基板取付面１０５
との間に直線状に延在する構造を有し、上記導電部材が
直線状に予め配置された金型内に、上記基材を形成する
樹脂材を注入することで、上記基材と上記導電部材とを
一体的に成形する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子がフリ
ップチップ方法にて取り付けられる半導体素子実装用基
板、該半導体素子実装用基板の製造方法、上記半導体素
子実装用基板を使用した半導体装置、及び該半導体装置
の製造方法に関する。
ップチップ方法にて取り付けられる半導体素子実装用基
板、該半導体素子実装用基板の製造方法、上記半導体素
子実装用基板を使用した半導体装置、及び該半導体装置
の製造方法に関する。
【０００２】
【従来の技術】近年、電子機器は携帯電話、パーソナル
コンピュータ、ページャーなどに代表されるように、小
型かつ高機能化が急激に進んで来ている。それに伴い、
電子回路に使用される半導体の数は急激に増加してい
る。一方、電子回路で使用される周波数帯域も高周波数
化が進行しており、１ＧＨｚ帯域まで使用されるに至っ
ている。このような高周波帯域ではＩＣ（集積回路）自
身の処理速度に加え、電子回路の配線長が問題となる。
このため、ＩＣの実装形態として、パッケージＩＣから
ベアＩＣへ、ワイヤボンディング方式からフリップチッ
プ実装方式へと移行しつつある。フリップチップ実装方
式の中で、代表的な形態としてチップサイズパッケージ
（以下、「ＣＳＰ」と略す）と呼ばれる形態がある。こ
の方式は半導体素子を一度専用の基板の上にフリップチ
ップ方式にて実装し、封止した後にプリント配線板上へ
実装するものである。
コンピュータ、ページャーなどに代表されるように、小
型かつ高機能化が急激に進んで来ている。それに伴い、
電子回路に使用される半導体の数は急激に増加してい
る。一方、電子回路で使用される周波数帯域も高周波数
化が進行しており、１ＧＨｚ帯域まで使用されるに至っ
ている。このような高周波帯域ではＩＣ（集積回路）自
身の処理速度に加え、電子回路の配線長が問題となる。
このため、ＩＣの実装形態として、パッケージＩＣから
ベアＩＣへ、ワイヤボンディング方式からフリップチッ
プ実装方式へと移行しつつある。フリップチップ実装方
式の中で、代表的な形態としてチップサイズパッケージ
（以下、「ＣＳＰ」と略す）と呼ばれる形態がある。こ
の方式は半導体素子を一度専用の基板の上にフリップチ
ップ方式にて実装し、封止した後にプリント配線板上へ
実装するものである。
【０００３】以下に図面を参照しながら上述したＣＳＰ
実装方式のプロセスフローとＣＳＰの構造について説明
する。図２１はＣＳＰの構造を示す。キャリアと呼ば
れ、半導体素子２３をフリップチップ方法にて取り付け
るための半導体素子実装用基板２は、従来、セラミック
製の複数の基板を層状に重ねて製造される。このような
半導体素子実装用基板２において電極２ｃが形成された
半導体素子取付面２ａ側には半導体素子２３が配置さ
れ、接合ランド部１８が形成される回路基板取付面２ｂ
側にはプリント基板が配置される。電極２ｃと接合ラン
ド部１８とを電気的に接続するため、半導体素子実装用
基板２の各層の間には層間導通部５が形成されている。
半導体素子２３において、アルミパッド２３ａには突起
型の突起電極２４が形成され、該突起電極２４と半導体
素子実装用基板２の半導体素子取付面２ａに形成された
電極２ｃとは、導電性ペースト２５によって電気的に接
続される。よって、半導体素子２３とプリント基板とは
電気的に接続される。尚、半導体素子２３と半導体素子
実装用基板２との接続部分は、封止剤２６にて封止され
る。尚、この場合、半導体素子２３において配線が施さ
れた面は半導体素子実装用基板２側に向いているために
フリップ（反転）チップ実装と呼ばれる。又、半導体素
子実装用基板２は、各層間において各層に形成した電極
間で配線を行うことで配線密度を向上させるために、図
示するように多層基板の形態をとることが多い。しかし
層間でも配線を行うことは、結果的に半導体素子実装用
基板２中の配線長が長くなることにもなる。半導体素子
実装用基板２の回路基板取付面２ｂのランド１８は、ビ
アホールの径よりも大きな形状を有しており、ビアの位
置ズレを補えるような構造となっている。又、図２１に
は、接合ランド１８は平坦な形状のものを示している
が、ボールグリッドアレイ（ＢＧＡ）と呼ばれる半田な
どの金属ボールを付与したものや、ピングリッドアレイ
（ＰＧＡ）と呼ばれる挿入部品のような長いピンを付与
した形態のものも存在する。
実装方式のプロセスフローとＣＳＰの構造について説明
する。図２１はＣＳＰの構造を示す。キャリアと呼ば
れ、半導体素子２３をフリップチップ方法にて取り付け
るための半導体素子実装用基板２は、従来、セラミック
製の複数の基板を層状に重ねて製造される。このような
半導体素子実装用基板２において電極２ｃが形成された
半導体素子取付面２ａ側には半導体素子２３が配置さ
れ、接合ランド部１８が形成される回路基板取付面２ｂ
側にはプリント基板が配置される。電極２ｃと接合ラン
ド部１８とを電気的に接続するため、半導体素子実装用
基板２の各層の間には層間導通部５が形成されている。
半導体素子２３において、アルミパッド２３ａには突起
型の突起電極２４が形成され、該突起電極２４と半導体
素子実装用基板２の半導体素子取付面２ａに形成された
電極２ｃとは、導電性ペースト２５によって電気的に接
続される。よって、半導体素子２３とプリント基板とは
電気的に接続される。尚、半導体素子２３と半導体素子
実装用基板２との接続部分は、封止剤２６にて封止され
る。尚、この場合、半導体素子２３において配線が施さ
れた面は半導体素子実装用基板２側に向いているために
フリップ（反転）チップ実装と呼ばれる。又、半導体素
子実装用基板２は、各層間において各層に形成した電極
間で配線を行うことで配線密度を向上させるために、図
示するように多層基板の形態をとることが多い。しかし
層間でも配線を行うことは、結果的に半導体素子実装用
基板２中の配線長が長くなることにもなる。半導体素子
実装用基板２の回路基板取付面２ｂのランド１８は、ビ
アホールの径よりも大きな形状を有しており、ビアの位
置ズレを補えるような構造となっている。又、図２１に
は、接合ランド１８は平坦な形状のものを示している
が、ボールグリッドアレイ（ＢＧＡ）と呼ばれる半田な
どの金属ボールを付与したものや、ピングリッドアレイ
（ＰＧＡ）と呼ばれる挿入部品のような長いピンを付与
した形態のものも存在する。
【０００４】図２２は、上述の従来のＣＳＰのプロセス
フローを示す。まず、ステップ（図内では「Ｓ」にて示
す）１にて、半導体素子２３のアクティブ面上に形成さ
れるアルミパッド２３ａ上にバンプと呼ばれる突起電極
２４を形成する。次にステップ２にて、この突起電極２
４の高さを揃えるレベリングが行われる。ステップ３で
は、突起電極２４上に導電性ペースト２５を所望の量だ
け転写する。次に、ステップ４にて、半導体素子２３を
反転させ、ステップ５にて導電性ペースト２５が転写さ
れた突起電極２４を半導体素子実装用基板２上に形成し
た電極２ｃへ実装する。この後、半導体素子２３が半導
体素子実装用基板２に対して配置位置がズレたり外れた
りしないように、ステップ６にて一度導電性ペースト２
５を硬化させる。ステップ７にて半導体素子２３と半導
体素子実装用基板２との間に封止剤２６を注入し、ステ
ップ８にて封止剤２６を硬化させてＣＳＰを得る。この
ような半導体素子の実装技術をもって、電子機器の小型
軽量化、薄型化を図っている。
フローを示す。まず、ステップ（図内では「Ｓ」にて示
す）１にて、半導体素子２３のアクティブ面上に形成さ
れるアルミパッド２３ａ上にバンプと呼ばれる突起電極
２４を形成する。次にステップ２にて、この突起電極２
４の高さを揃えるレベリングが行われる。ステップ３で
は、突起電極２４上に導電性ペースト２５を所望の量だ
け転写する。次に、ステップ４にて、半導体素子２３を
反転させ、ステップ５にて導電性ペースト２５が転写さ
れた突起電極２４を半導体素子実装用基板２上に形成し
た電極２ｃへ実装する。この後、半導体素子２３が半導
体素子実装用基板２に対して配置位置がズレたり外れた
りしないように、ステップ６にて一度導電性ペースト２
５を硬化させる。ステップ７にて半導体素子２３と半導
体素子実装用基板２との間に封止剤２６を注入し、ステ
ップ８にて封止剤２６を硬化させてＣＳＰを得る。この
ような半導体素子の実装技術をもって、電子機器の小型
軽量化、薄型化を図っている。
【０００５】
【発明が解決しようとする課題】しかしながら従来の半
導体素子実装用基板２は以下のような問題点を有する。
即ち、半導体素子実装用基板２の半導体素子取付面２ａ
及び回路基板取付面２ｂに微細な配線パターンを形成す
るにはエッチング方法によるのが好ましいが、従来の半
導体素子実装用基板２は上述のようにセラミック製であ
ることから、エッチングを利用してその表面に配線を形
成する場合には毒性のある特殊なエッチング液を使用し
なければならない。よって、従来の半導体素子実装用基
板２の表面における配線パターンの形成は、印刷方法に
よっており、微細な配線パターンを形成することができ
ず、ＩＣのファインピッチに対応することが困難であ
る。又、上述のように、半導体素子実装用基板２の回路
基板取付面２ｂにビアホールよりも大きな形状の接合ラ
ンド１８を形成する必要があることも、上記ファインピ
ッチへの対応を困難にしている。さらに又、上述のよう
に微細な配線パターンが形成できない点を補うため、上
述のように半導体素子実装用基板２を複数の層から形成
し各層間で配線を行っている。よって、層間導通抵抗が
高くなるという問題点がある。又、上述のように層間に
導通部を形成するために貫通孔をあける必要がある。こ
のように、複数層、層間の配線等の構造を有することか
ら、従来の半導体素子実装用基板２は製造コストが高
く、製造リードタイムが長いという問題点を生じる。さ
らに、プリント基板上への実装上の信頼性に問題がある
という問題点があった。本発明はこのような問題点を解
決するためになされたもので、製造コストが安価であ
り、層間導通抵抗が低く、多ピンＩＣに対応が可能であ
り、プリント基板上への実装上の信頼性を向上させ、製
造リードタイムを短くし、生産性を向上させることが可
能な半導体素子実装用基板、当該半導体素子実装用基板
の製造方法、上記半導体素子実装用基板を使用した半導
体装置、及び該半導体装置の製造方法を提供することを
目的とする。
導体素子実装用基板２は以下のような問題点を有する。
即ち、半導体素子実装用基板２の半導体素子取付面２ａ
及び回路基板取付面２ｂに微細な配線パターンを形成す
るにはエッチング方法によるのが好ましいが、従来の半
導体素子実装用基板２は上述のようにセラミック製であ
ることから、エッチングを利用してその表面に配線を形
成する場合には毒性のある特殊なエッチング液を使用し
なければならない。よって、従来の半導体素子実装用基
板２の表面における配線パターンの形成は、印刷方法に
よっており、微細な配線パターンを形成することができ
ず、ＩＣのファインピッチに対応することが困難であ
る。又、上述のように、半導体素子実装用基板２の回路
基板取付面２ｂにビアホールよりも大きな形状の接合ラ
ンド１８を形成する必要があることも、上記ファインピ
ッチへの対応を困難にしている。さらに又、上述のよう
に微細な配線パターンが形成できない点を補うため、上
述のように半導体素子実装用基板２を複数の層から形成
し各層間で配線を行っている。よって、層間導通抵抗が
高くなるという問題点がある。又、上述のように層間に
導通部を形成するために貫通孔をあける必要がある。こ
のように、複数層、層間の配線等の構造を有することか
ら、従来の半導体素子実装用基板２は製造コストが高
く、製造リードタイムが長いという問題点を生じる。さ
らに、プリント基板上への実装上の信頼性に問題がある
という問題点があった。本発明はこのような問題点を解
決するためになされたもので、製造コストが安価であ
り、層間導通抵抗が低く、多ピンＩＣに対応が可能であ
り、プリント基板上への実装上の信頼性を向上させ、製
造リードタイムを短くし、生産性を向上させることが可
能な半導体素子実装用基板、当該半導体素子実装用基板
の製造方法、上記半導体素子実装用基板を使用した半導
体装置、及び該半導体装置の製造方法を提供することを
目的とする。
【０００６】
【課題を解決するための手段】本発明の第１態様である
半導体素子実装用基板は、フリップチップ実装方法にて
半導体素子が取り付けられ電気的に接続される半導体素
子取付面と、上記半導体素子取付面に対向し回路基板に
取り付けられる回路基板取付面とを有し、電気的に絶縁
性を有する樹脂材により単層にて形成される基材と、上
記半導体素子取付面及び上記回路基板取付面にほぼ直交
し上記基材内を直線状に貫通して延在し、上記半導体素
子と上記回路基板とを電気的に接続する導電部材と、を
備えたことを特徴とする。
半導体素子実装用基板は、フリップチップ実装方法にて
半導体素子が取り付けられ電気的に接続される半導体素
子取付面と、上記半導体素子取付面に対向し回路基板に
取り付けられる回路基板取付面とを有し、電気的に絶縁
性を有する樹脂材により単層にて形成される基材と、上
記半導体素子取付面及び上記回路基板取付面にほぼ直交
し上記基材内を直線状に貫通して延在し、上記半導体素
子と上記回路基板とを電気的に接続する導電部材と、を
備えたことを特徴とする。
【０００７】又、本発明の第２態様である半導体素子実
装用基板の製造方法は、フリップチップ実装方法にて半
導体素子が取り付けられ電気的に接続される半導体素子
取付面と、上記半導体素子取付面に対向し回路基板に取
り付けられる回路基板取付面とを有し、電気的に絶縁性
を有する樹脂材により単層にて形成される基材と、上記
半導体素子取付面及び上記回路基板取付面にほぼ直交し
上記基材内を直線状に貫通して延在し、上記半導体素子
と上記回路基板とを電気的に接続する導電部材と、を備
えた半導体素子実装用基板の製造方法において、上記導
電部材を金型内に配列した後、上記基材を形成する上記
樹脂材を上記金型内に注入して、上記導電部材と上記樹
脂材とを一体的に成形することを備えたことを特徴とす
る。
装用基板の製造方法は、フリップチップ実装方法にて半
導体素子が取り付けられ電気的に接続される半導体素子
取付面と、上記半導体素子取付面に対向し回路基板に取
り付けられる回路基板取付面とを有し、電気的に絶縁性
を有する樹脂材により単層にて形成される基材と、上記
半導体素子取付面及び上記回路基板取付面にほぼ直交し
上記基材内を直線状に貫通して延在し、上記半導体素子
と上記回路基板とを電気的に接続する導電部材と、を備
えた半導体素子実装用基板の製造方法において、上記導
電部材を金型内に配列した後、上記基材を形成する上記
樹脂材を上記金型内に注入して、上記導電部材と上記樹
脂材とを一体的に成形することを備えたことを特徴とす
る。
【０００８】又、本発明の第３態様である半導体素子実
装用基板の製造方法は、フリップチップ実装方法にて半
導体素子が取り付けられ電気的に接続される半導体素子
取付面と、上記半導体素子取付面に対向し回路基板に取
り付けられる回路基板取付面とを有し、電気的に絶縁性
を有する樹脂材により単層にて形成される基材と、上記
半導体素子取付面及び上記回路基板取付面にほぼ直交し
上記基材内を直線状に貫通して延在し、上記半導体素子
と上記回路基板とを電気的に接続する導電部材と、を備
えた半導体素子実装用基板の製造方法において、上記半
導体素子取付面と上記回路基板取付面とを貫通する貫通
孔を形成するように上記樹脂材を金型に注入して上記基
材を成形した後、上記貫通孔に上記導電部材を設けるこ
とを備えたことを特徴とする。
装用基板の製造方法は、フリップチップ実装方法にて半
導体素子が取り付けられ電気的に接続される半導体素子
取付面と、上記半導体素子取付面に対向し回路基板に取
り付けられる回路基板取付面とを有し、電気的に絶縁性
を有する樹脂材により単層にて形成される基材と、上記
半導体素子取付面及び上記回路基板取付面にほぼ直交し
上記基材内を直線状に貫通して延在し、上記半導体素子
と上記回路基板とを電気的に接続する導電部材と、を備
えた半導体素子実装用基板の製造方法において、上記半
導体素子取付面と上記回路基板取付面とを貫通する貫通
孔を形成するように上記樹脂材を金型に注入して上記基
材を成形した後、上記貫通孔に上記導電部材を設けるこ
とを備えたことを特徴とする。
【０００９】又、本発明の第４態様である半導体装置
は、請求項１に記載の半導体素子実装用基板の半導体素
子取付面に半導体素子を取り付けて電気的に接続して封
止したことを特徴とする。
は、請求項１に記載の半導体素子実装用基板の半導体素
子取付面に半導体素子を取り付けて電気的に接続して封
止したことを特徴とする。
【００１０】又、本発明の第５態様である半導体装置の
製造方法は、請求項１に記載の半導体素子実装用基板の
半導体素子取付面に複数の半導体素子を取り付けて電気
的に接続する工程と、取り付けられた複数の半導体素子
を封止用樹脂にて同時に封止する工程と、上記半導体素
子実装用基板と上記封止用樹脂とを上記半導体素子間で
切断する工程と、を備えたことを特徴とする。
製造方法は、請求項１に記載の半導体素子実装用基板の
半導体素子取付面に複数の半導体素子を取り付けて電気
的に接続する工程と、取り付けられた複数の半導体素子
を封止用樹脂にて同時に封止する工程と、上記半導体素
子実装用基板と上記封止用樹脂とを上記半導体素子間で
切断する工程と、を備えたことを特徴とする。
【００１１】
【発明の実施の形態】本発明の一実施形態である半導体
素子実装用基板、該半導体素子実装用基板の製造方法、
上記半導体素子実装用基板を使用した半導体装置、及び
該半導体装置の製造方法について図を参照して説明す
る。尚、各図において、同一もしくは機能上同一である
構成部分については同じ符号を付している。まず、上記
半導体素子実装用基板について以下に説明する。図１に
示される半導体素子実装用基板１０１は、一般的にキャ
リアと呼ばれ、図２１を参照して上述した半導体素子実
装用基板２に相当するものであり、大別して、基材１０
２と導電部材１０３とを備える。半導体素子実装用基板
１０１の半導体素子取付面１０４にはフリップチップ方
法にて半導体素子の取り付け及び電気的接続がなされ、
半導体素子取付面１０４に対向する基材１０４の回路基
板取付面１０５には回路基板の取り付け及び電気的接続
がなされる。
素子実装用基板、該半導体素子実装用基板の製造方法、
上記半導体素子実装用基板を使用した半導体装置、及び
該半導体装置の製造方法について図を参照して説明す
る。尚、各図において、同一もしくは機能上同一である
構成部分については同じ符号を付している。まず、上記
半導体素子実装用基板について以下に説明する。図１に
示される半導体素子実装用基板１０１は、一般的にキャ
リアと呼ばれ、図２１を参照して上述した半導体素子実
装用基板２に相当するものであり、大別して、基材１０
２と導電部材１０３とを備える。半導体素子実装用基板
１０１の半導体素子取付面１０４にはフリップチップ方
法にて半導体素子の取り付け及び電気的接続がなされ、
半導体素子取付面１０４に対向する基材１０４の回路基
板取付面１０５には回路基板の取り付け及び電気的接続
がなされる。
【００１２】導電部材１０３は、基材１０２の半導体素
子取付面１０４及び回路基板取付面１０５にほぼ直交し
て、かつ基材１０２内で互いに接触することなく基材１
０２内を直線状に貫通して延在する。このような導電部
材１０３は、半導体素子取付面１０４と回路基板取付面
１０５との間の電気信号の伝達を行う層間導通部材であ
り、従来のビアホール又はスルーホールに相当するもの
である。導電部材１０３としては、Ｃｕ，Ａｕ，Ａｌ，
Ａｇ，Ｐｄ，Ｐｔの内の１種からなる金属線、又はこれ
らのうち少なくとも１種を含む合金線を使用することが
でき、特にＡｕからなる導電部材１０３は、狭ピッチ、
かつ多ピンのＩＣに対応する際に容易に入手でき、酸化
などの変質がなく安定した品質を維持でき、かつ低抵抗
である点から好ましい。このような導電部材１０３は、
例えば０．１〜０．１５ｍｍの直径の金属線であって、
例えば、基材１０２の半導体素子取付面１０４及び回路
基板取付面１０５の周縁部分に沿って例えば０．３ｍｍ
ピッチにて配列される。
子取付面１０４及び回路基板取付面１０５にほぼ直交し
て、かつ基材１０２内で互いに接触することなく基材１
０２内を直線状に貫通して延在する。このような導電部
材１０３は、半導体素子取付面１０４と回路基板取付面
１０５との間の電気信号の伝達を行う層間導通部材であ
り、従来のビアホール又はスルーホールに相当するもの
である。導電部材１０３としては、Ｃｕ，Ａｕ，Ａｌ，
Ａｇ，Ｐｄ，Ｐｔの内の１種からなる金属線、又はこれ
らのうち少なくとも１種を含む合金線を使用することが
でき、特にＡｕからなる導電部材１０３は、狭ピッチ、
かつ多ピンのＩＣに対応する際に容易に入手でき、酸化
などの変質がなく安定した品質を維持でき、かつ低抵抗
である点から好ましい。このような導電部材１０３は、
例えば０．１〜０．１５ｍｍの直径の金属線であって、
例えば、基材１０２の半導体素子取付面１０４及び回路
基板取付面１０５の周縁部分に沿って例えば０．３ｍｍ
ピッチにて配列される。
【００１３】本実施形態では、基材１０２は樹脂材にて
単層に成形される。上記樹脂材としては、特に、流動性
がよいこと、半導体素子取付面１０４及び回路基板取付
面１０５にメッキが可能であること、２５０℃以上の耐
熱性を有すること、熱膨張率が１５ｐｐｍ以下であるこ
と、の特性を有するものである。又、上記樹脂材として
は熱硬化性、熱可塑性のいずれの樹脂材をも使用するこ
とができるが、導電部材１０３との密着性、及び各導電
部材１０３間への流入性を考慮すると、熱硬化性の樹脂
が低粘度であることから好ましい。しかしながら、液晶
ポリマーなどの熱可塑性樹脂も使用することができる。
単層に成形される。上記樹脂材としては、特に、流動性
がよいこと、半導体素子取付面１０４及び回路基板取付
面１０５にメッキが可能であること、２５０℃以上の耐
熱性を有すること、熱膨張率が１５ｐｐｍ以下であるこ
と、の特性を有するものである。又、上記樹脂材として
は熱硬化性、熱可塑性のいずれの樹脂材をも使用するこ
とができるが、導電部材１０３との密着性、及び各導電
部材１０３間への流入性を考慮すると、熱硬化性の樹脂
が低粘度であることから好ましい。しかしながら、液晶
ポリマーなどの熱可塑性樹脂も使用することができる。
【００１４】詳細後述するが、このような構造を有する
半導体素子実装用基板１０１は、予め導電部材１０３が
金型内に配列され、該金型に上記基材１０２となる上記
樹脂材を注入することで成形される。よって、半導体素
子実装用基板１０１においては、従来の半導体素子実装
用基板２と比べると、基材１０２と導電部材１０３とを
一体成形ができることから、従来の半導体素子実装用基
板に比べ製造工程が簡略化され、低コストのプロセスに
て製造でき、かつ製造リードタイムを短くすることがで
き、生産性を向上させることができる。又、従来のよう
に層間導通部５に導電性ペーストを充填する際に発生す
る充填不良が発生せず、−５５℃〜１２５℃の熱衝撃試
験を１０００サイクル以上行っても動作不良となること
はない。よって、半導体素子実装用基板１０１は、断線
などに対する信頼性が向上する。さらに、導電部材１０
３は半導体素子取付面１０４と回路基板取付面１０５と
の間の基材１０２内を直線状に延在することから、導通
抵抗を低くすることができ、又、体積固有抵抗率の低い
金属線を導電部材１０３として使用することにより、導
通抵抗は、１ｍΩ以下となり、低く抑えることができ
る。又、導電部材１０３として金属線を使用することか
ら、断線が生じにくく断線破壊に対する信頼性を向上さ
せることができる。
半導体素子実装用基板１０１は、予め導電部材１０３が
金型内に配列され、該金型に上記基材１０２となる上記
樹脂材を注入することで成形される。よって、半導体素
子実装用基板１０１においては、従来の半導体素子実装
用基板２と比べると、基材１０２と導電部材１０３とを
一体成形ができることから、従来の半導体素子実装用基
板に比べ製造工程が簡略化され、低コストのプロセスに
て製造でき、かつ製造リードタイムを短くすることがで
き、生産性を向上させることができる。又、従来のよう
に層間導通部５に導電性ペーストを充填する際に発生す
る充填不良が発生せず、−５５℃〜１２５℃の熱衝撃試
験を１０００サイクル以上行っても動作不良となること
はない。よって、半導体素子実装用基板１０１は、断線
などに対する信頼性が向上する。さらに、導電部材１０
３は半導体素子取付面１０４と回路基板取付面１０５と
の間の基材１０２内を直線状に延在することから、導通
抵抗を低くすることができ、又、体積固有抵抗率の低い
金属線を導電部材１０３として使用することにより、導
通抵抗は、１ｍΩ以下となり、低く抑えることができ
る。又、導電部材１０３として金属線を使用することか
ら、断線が生じにくく断線破壊に対する信頼性を向上さ
せることができる。
【００１５】又、本実施形態の半導体素子実装用基板１
０１では、導電部材１０３の配置間隔を従来の半導体素
子実装用基板２における層間導通部５の配置間隔よりも
小さくすることができる。この理由を以下に説明する。
従来の半導体素子実装用基板２の回路基板取付面２ｂに
は、図２において点線で示すように、ランド１８が形成
されていた。このランド１８は、従来の半導体素子実装
用基板２に形成される層間導通部５の直径よりも大きい
ものが必要である。よって、層間導通部５の配置間隔
は、ランド１８の径によって支配され、必要以上に広く
取らねばならなかった。一方、本実施形態の半導体素子
実装用基板１０１では、予め金属線にてなる導電部材１
０３を設けておくことから、従来の半導体素子実装用基
板２のように基材に孔をあけ該孔に導通部材を埋め込む
必要がないこと、後述するように半導体素子実装用基板
１０１では回路基板取付面１０５にエッチングにて配線
を施すことから、回路基板取付面１０５にランドを形成
する必要がない。よって、従来の半導体素子実装用基板
２のように導電部材１０３の配置間隔がランドの径によ
って支配されるというようなことはなくなる。したがっ
て、導電部材１０３の配置間隔を小さくすることが可能
となり、狭ピッチ多ピンのＩＣに対応することが可能と
なる。
０１では、導電部材１０３の配置間隔を従来の半導体素
子実装用基板２における層間導通部５の配置間隔よりも
小さくすることができる。この理由を以下に説明する。
従来の半導体素子実装用基板２の回路基板取付面２ｂに
は、図２において点線で示すように、ランド１８が形成
されていた。このランド１８は、従来の半導体素子実装
用基板２に形成される層間導通部５の直径よりも大きい
ものが必要である。よって、層間導通部５の配置間隔
は、ランド１８の径によって支配され、必要以上に広く
取らねばならなかった。一方、本実施形態の半導体素子
実装用基板１０１では、予め金属線にてなる導電部材１
０３を設けておくことから、従来の半導体素子実装用基
板２のように基材に孔をあけ該孔に導通部材を埋め込む
必要がないこと、後述するように半導体素子実装用基板
１０１では回路基板取付面１０５にエッチングにて配線
を施すことから、回路基板取付面１０５にランドを形成
する必要がない。よって、従来の半導体素子実装用基板
２のように導電部材１０３の配置間隔がランドの径によ
って支配されるというようなことはなくなる。したがっ
て、導電部材１０３の配置間隔を小さくすることが可能
となり、狭ピッチ多ピンのＩＣに対応することが可能と
なる。
【００１６】又、本実施形態の半導体素子実装用基板１
０１において、図３に示すように、回路基板取付面１０
５を越えて回路基板２０１側へ導電部材１０３を突出さ
せて突出部１０６を形成してもよい。尚、突出部１０６
は、外部電極端子としての機能を果たす。このように突
出部１０６を設けることで、導電部材１０３と回路基板
２０１に形成されたランド２０２との電気的接続に用い
る接合材料２２０、即ち一般的には半田が突出部１０６
に濡れ広がり、突出部１０６を伝って半導体素子実装用
基板１０１側に吸い上げられる。このように、突出部１
０６を設けることで、接合材料２２０は、溶融状態にお
いて突出部１０６と回路基板２０１上のランド２０２と
の間でメニスカスを形成する。よって、半導体素子実装
用基板１０１における導電部材１０３の配置間隔を例え
ば０．３ｍｍとしても、回路基板２０１において隣接す
るランド２０２間にて、例えばブリッジ等の不具合が発
生することを防ぐことができ、多ピンの半導体素子に対
応することができる。
０１において、図３に示すように、回路基板取付面１０
５を越えて回路基板２０１側へ導電部材１０３を突出さ
せて突出部１０６を形成してもよい。尚、突出部１０６
は、外部電極端子としての機能を果たす。このように突
出部１０６を設けることで、導電部材１０３と回路基板
２０１に形成されたランド２０２との電気的接続に用い
る接合材料２２０、即ち一般的には半田が突出部１０６
に濡れ広がり、突出部１０６を伝って半導体素子実装用
基板１０１側に吸い上げられる。このように、突出部１
０６を設けることで、接合材料２２０は、溶融状態にお
いて突出部１０６と回路基板２０１上のランド２０２と
の間でメニスカスを形成する。よって、半導体素子実装
用基板１０１における導電部材１０３の配置間隔を例え
ば０．３ｍｍとしても、回路基板２０１において隣接す
るランド２０２間にて、例えばブリッジ等の不具合が発
生することを防ぐことができ、多ピンの半導体素子に対
応することができる。
【００１７】又、上述した突出部１０６を図４に示すよ
うに、回路基板２０１に向かい先細りとした尖端形状と
することもできる。尚、該尖端形状としては例えば円錐
形状である。このように突出部１０６を尖端形状とする
ことで、突出部１０６とランド２０２との接触面積が小
さくなり、ランド２０２と突出部１０６との摩擦力が小
さくなるため、突出部１０６が溶融した半田２２０から
表面張力を受けることで、突出部１０６がランド２０２
上を容易に摺動することができる。よって、セルフアラ
インメント効果により、突出部１０６の先端部１０６ａ
がランド２０２の中央部に配置される。従って、配置間
隔が０．５ｍｍであるランド２０２に対して、半導体素
子の回路基板２０１への実装の位置精度が±０．１ｍｍ
である場合でも、位置ズレを防ぐことができた。
うに、回路基板２０１に向かい先細りとした尖端形状と
することもできる。尚、該尖端形状としては例えば円錐
形状である。このように突出部１０６を尖端形状とする
ことで、突出部１０６とランド２０２との接触面積が小
さくなり、ランド２０２と突出部１０６との摩擦力が小
さくなるため、突出部１０６が溶融した半田２２０から
表面張力を受けることで、突出部１０６がランド２０２
上を容易に摺動することができる。よって、セルフアラ
インメント効果により、突出部１０６の先端部１０６ａ
がランド２０２の中央部に配置される。従って、配置間
隔が０．５ｍｍであるランド２０２に対して、半導体素
子の回路基板２０１への実装の位置精度が±０．１ｍｍ
である場合でも、位置ズレを防ぐことができた。
【００１８】又、上述の突出部１０６を図５に示すよう
に半円形状であって、回路基板２０１上の配線と電気的
に接合される接合ランド部１２０として形成することも
できる。このような接合ランド部１２０は、図６の
（ａ）〜（ｃ）にて示すプロセスにて作成される。ま
ず、上述したように突出部１０６を形成する。次に、図
６の（ｂ）に示すように、突出部１０６を所望の形状と
するように設計された金型１２１にセットし、上下より
圧力を加えて突出部１０６を金型の形状に変形させて、
接合ランド部１２０を成形する。このような接合ランド
部１２０は、導電部材１０３の径よりも大きくなる。よ
って、導電部材１０３が半導体素子実装用基板１０１か
ら衝撃などの力により脱落することを防止することがで
きる。又、回路基板２０１へ半導体素子実装用基板１０
１を実装する際に使用される半田の形状は、半導体素子
実装用基板１０１に形成される接合ランド部１２０の形
状に左右されることが経験的に知られているため、接合
ランド部１２０を所望の形状に加工することで半導体素
子実装用基板１０１と回路基板２０１との十分な接合強
度を確保することができる。又、所望形状の接合ランド
部１２０を同時に多数にて加工することができるため、
製造リードタイムを短くすることができる。尚、上述の
ような導電部材１０３の先端を半円形状とすることで、
回路基板取付面１０５に対して導電部材１０３の先端が
なだらかに変化することから、熱膨張差などによる応力
集中が生じないため信頼性を向上させることができる。
に半円形状であって、回路基板２０１上の配線と電気的
に接合される接合ランド部１２０として形成することも
できる。このような接合ランド部１２０は、図６の
（ａ）〜（ｃ）にて示すプロセスにて作成される。ま
ず、上述したように突出部１０６を形成する。次に、図
６の（ｂ）に示すように、突出部１０６を所望の形状と
するように設計された金型１２１にセットし、上下より
圧力を加えて突出部１０６を金型の形状に変形させて、
接合ランド部１２０を成形する。このような接合ランド
部１２０は、導電部材１０３の径よりも大きくなる。よ
って、導電部材１０３が半導体素子実装用基板１０１か
ら衝撃などの力により脱落することを防止することがで
きる。又、回路基板２０１へ半導体素子実装用基板１０
１を実装する際に使用される半田の形状は、半導体素子
実装用基板１０１に形成される接合ランド部１２０の形
状に左右されることが経験的に知られているため、接合
ランド部１２０を所望の形状に加工することで半導体素
子実装用基板１０１と回路基板２０１との十分な接合強
度を確保することができる。又、所望形状の接合ランド
部１２０を同時に多数にて加工することができるため、
製造リードタイムを短くすることができる。尚、上述の
ような導電部材１０３の先端を半円形状とすることで、
回路基板取付面１０５に対して導電部材１０３の先端が
なだらかに変化することから、熱膨張差などによる応力
集中が生じないため信頼性を向上させることができる。
【００１９】尚、突出部１０６は、上述したように、回
路基板取付面１０５を越えて回路基板２０１側へ導電部
材１０３を突出させて形成してもよいし、以下に説明す
るように、回路基板取付面１０５側の基材１０２を除去
して導電部材１０３を突出させてもよい。即ち、図２に
示すように、半導体素子実装用基板１０１の回路基板取
付面１０５と導電部材１０３の端面とが同一面となるよ
うに半導体素子実装用基板１０１を成形した後、基材１
０２を所定の厚みにまで除去する。この除去方法とし
て、強アルカリ液を使用する方法、ドライエッチを行う
方法、サンドブラスト、バフ研磨を行う方法などがあ
る。これらの除去方法の選択は、基材１０２に使用され
る樹脂材によって異なる。例えば、基材１０２にエポキ
シ樹脂を用いた場合には、ＲＩＥ（反応性イオンエッチ
ング）法を用い、雰囲気気体としてＣｌ2を５０ｓｃｃ
ｍ、３０ｍＴｏｒｒ、出力３００Ｗの条件にてドライエ
ッチを行なうことで基材１０２のみをエッチングするこ
とができる。これにより、基材１０２のみが除去される
ことになり、基材１０２を成形後に所定寸法に切断し、
半導体素子実装用基板１０１に突出部１０６を形成する
ことが可能となった。従って、形成された半導体素子実
装用基板１０１のままでは所望の接合強度が得られない
場合であっても、半導体素子実装用基板１０１における
上記接合ランド部の形状を加工することで所望の接合強
度を得ることができる。
路基板取付面１０５を越えて回路基板２０１側へ導電部
材１０３を突出させて形成してもよいし、以下に説明す
るように、回路基板取付面１０５側の基材１０２を除去
して導電部材１０３を突出させてもよい。即ち、図２に
示すように、半導体素子実装用基板１０１の回路基板取
付面１０５と導電部材１０３の端面とが同一面となるよ
うに半導体素子実装用基板１０１を成形した後、基材１
０２を所定の厚みにまで除去する。この除去方法とし
て、強アルカリ液を使用する方法、ドライエッチを行う
方法、サンドブラスト、バフ研磨を行う方法などがあ
る。これらの除去方法の選択は、基材１０２に使用され
る樹脂材によって異なる。例えば、基材１０２にエポキ
シ樹脂を用いた場合には、ＲＩＥ（反応性イオンエッチ
ング）法を用い、雰囲気気体としてＣｌ2を５０ｓｃｃ
ｍ、３０ｍＴｏｒｒ、出力３００Ｗの条件にてドライエ
ッチを行なうことで基材１０２のみをエッチングするこ
とができる。これにより、基材１０２のみが除去される
ことになり、基材１０２を成形後に所定寸法に切断し、
半導体素子実装用基板１０１に突出部１０６を形成する
ことが可能となった。従って、形成された半導体素子実
装用基板１０１のままでは所望の接合強度が得られない
場合であっても、半導体素子実装用基板１０１における
上記接合ランド部の形状を加工することで所望の接合強
度を得ることができる。
【００２０】次に、上述したような半導体素子実装用基
板１０１の製造方法を説明する。図７に示すステップ１
０１において、導電部材１０３を金型内にセットする。
尚、この工程は、半導体素子取付面１０４と回路基板取
付面１０５との導通部の形成を行うためのものであり、
図２３に示す従来の半導体素子実装用基板２の製造プロ
セスのステップ１４における、セラミックグリーンシー
トへのパンチングによる穴加工に対応するものである。
本実施形態においては、一度に導電部材１０３をグリッ
ド状に６５個形成した。次に、ステップ１０２にて、基
材１０２を形成するように上記金型内に上述した樹脂材
を各導電部材１０３間にも充填されるように注入して、
半導体素子実装用基板１０１を成形する。この後、ステ
ップ１０３にて、半導体素子実装用基板１０１の半導体
素子取付面１０４及び回路基板取付面１０５上に配線を
施す。図２３に示す製造工程と図７に示す製造工程とを
比べても明らかなように、本実施形態における半導体素
子実装用基板１０１の製造工程は非常に簡略化すること
ができる。よって、半導体素子実装用基板１０１を低コ
ストにて製造することができる。
板１０１の製造方法を説明する。図７に示すステップ１
０１において、導電部材１０３を金型内にセットする。
尚、この工程は、半導体素子取付面１０４と回路基板取
付面１０５との導通部の形成を行うためのものであり、
図２３に示す従来の半導体素子実装用基板２の製造プロ
セスのステップ１４における、セラミックグリーンシー
トへのパンチングによる穴加工に対応するものである。
本実施形態においては、一度に導電部材１０３をグリッ
ド状に６５個形成した。次に、ステップ１０２にて、基
材１０２を形成するように上記金型内に上述した樹脂材
を各導電部材１０３間にも充填されるように注入して、
半導体素子実装用基板１０１を成形する。この後、ステ
ップ１０３にて、半導体素子実装用基板１０１の半導体
素子取付面１０４及び回路基板取付面１０５上に配線を
施す。図２３に示す製造工程と図７に示す製造工程とを
比べても明らかなように、本実施形態における半導体素
子実装用基板１０１の製造工程は非常に簡略化すること
ができる。よって、半導体素子実装用基板１０１を低コ
ストにて製造することができる。
【００２１】又、図８に示すように、上記ステップ１０
２とステップ１０３との間に、ステップ１０４として、
成形した半導体素子実装用基板に対して機械加工を施す
工程を追加するのが好ましい。尚、ステップ１０４にお
ける上記機械加工として、例えば、上記半導体素子実装
用基板を所望の大きさに切断する加工がある。即ち、図
９に示すように、ステップ１０１及びステップ１０２を
経て成形された、２点鎖線にて示す半導体素子実装用基
板の基材塊１０７を、切断線１０８にて切断すること
で、成形の際に使用する金型の制約なしに半導体素子実
装用基板１０１の形状を決定することができる。本実施
形態においては、１７×１２ｍｍの金型にて基材塊１０
７を成形した後、ステップ１０４にて１５×６ｍｍの矩
形に機械加工した後、ステップ１０３にて半導体素子取
付面１０４及び回路基板取付面１０５上に配線を施し
た。
２とステップ１０３との間に、ステップ１０４として、
成形した半導体素子実装用基板に対して機械加工を施す
工程を追加するのが好ましい。尚、ステップ１０４にお
ける上記機械加工として、例えば、上記半導体素子実装
用基板を所望の大きさに切断する加工がある。即ち、図
９に示すように、ステップ１０１及びステップ１０２を
経て成形された、２点鎖線にて示す半導体素子実装用基
板の基材塊１０７を、切断線１０８にて切断すること
で、成形の際に使用する金型の制約なしに半導体素子実
装用基板１０１の形状を決定することができる。本実施
形態においては、１７×１２ｍｍの金型にて基材塊１０
７を成形した後、ステップ１０４にて１５×６ｍｍの矩
形に機械加工した後、ステップ１０３にて半導体素子取
付面１０４及び回路基板取付面１０５上に配線を施し
た。
【００２２】さらに又、図１０に示すように基材塊１０
７を成形した場合、切断線１０８にて層状をなすように
切断することもできる。この場合、切断後の半導体素子
実装用基板１０１における半導体素子取付面１０４及び
回路基板取付面１０５には、導電部材１０３が露出する
ことになる。このような切断方法としては、ワイヤカッ
ト、メタルソーによる切断などが挙げられるが、切断面
の精度、生産性を考慮した場合、研削切断が望ましい。
本実施形態では、人造ダイヤモンドの砥粒を付着させた
ブレードを８０００ｒｐｍで回転させて切断した。所定
の厚みに基材塊１０７を切断した後、上述のように、半
導体素子実装用基板１０１の半導体素子取付面１０４及
び回路基板取付面１０５の必要部分に配線を施す。尚、
上述の説明及び図１０では、基材塊１０７から複数の半
導体素子実装用基板１０１を切り出す場合を示すが、も
ちろん、一枚の半導体素子実装用基板１０１を切り出し
てもよい。このように、従来に比べ製造工程が簡略化さ
れて製造される基材塊１０７に対して、単に切断動作を
加えるだけで、一つの基材塊１０７から連続的に複数枚
の半導体素子実装用基板１０１を製作することができる
ことから、本実施形態における半導体素子実装用基板の
製造方法は、製造リードタイムを短く、かつ低コストを
実現するができる。
７を成形した場合、切断線１０８にて層状をなすように
切断することもできる。この場合、切断後の半導体素子
実装用基板１０１における半導体素子取付面１０４及び
回路基板取付面１０５には、導電部材１０３が露出する
ことになる。このような切断方法としては、ワイヤカッ
ト、メタルソーによる切断などが挙げられるが、切断面
の精度、生産性を考慮した場合、研削切断が望ましい。
本実施形態では、人造ダイヤモンドの砥粒を付着させた
ブレードを８０００ｒｐｍで回転させて切断した。所定
の厚みに基材塊１０７を切断した後、上述のように、半
導体素子実装用基板１０１の半導体素子取付面１０４及
び回路基板取付面１０５の必要部分に配線を施す。尚、
上述の説明及び図１０では、基材塊１０７から複数の半
導体素子実装用基板１０１を切り出す場合を示すが、も
ちろん、一枚の半導体素子実装用基板１０１を切り出し
てもよい。このように、従来に比べ製造工程が簡略化さ
れて製造される基材塊１０７に対して、単に切断動作を
加えるだけで、一つの基材塊１０７から連続的に複数枚
の半導体素子実装用基板１０１を製作することができる
ことから、本実施形態における半導体素子実装用基板の
製造方法は、製造リードタイムを短く、かつ低コストを
実現するができる。
【００２３】次に、導電部材１０３と基材１０２を形成
する上記樹脂材との密着性、接着性をより良くした半導
体素子実装用基板１０１について説明する。半導体素子
における回路形成面に形成されている回路は、シリコン
あるいはアルミ蒸着膜で作成されることが多く、水分や
イオンなどに対して極めて弱い性質を持つ。このため、
半導体素子を実装する場合、該半導体素子を封止するの
が一般的である。しかしながら、半導体素子実装用基板
１０１における導電部材１０３と上記樹脂材との密着性
又は接着性が悪い場合には、その界面から水分が侵入
し、信頼性試験、特にＰＣＴ（プレッシャー・クッカー
・テスト）試験に耐えられない場合がある。このため、
導電部材１０３と上記樹脂材とを十分に密着、接着させ
るための接合層が必要となる。そこで本実施形態では、
図１１に示すように、導電部材１０３において上記樹脂
材との接触面１０３ａに密着力増加剤１０９を塗布し
た。このように密着力増加剤１０９を塗布することで接
触面１０３ａと基材１０２との密着性、接着性が向上
し、接触面１０３ａへの水分やイオンの侵入を防ぐこと
ができる。尚、密着力増加剤１０９として、本実施形態
では半導体封止用の樹脂を用いた。導電部材１０３に密
着力増加剤１０９を塗布した半導体素子実装用基板１０
１の信頼性試験の結果を表１に示す。
する上記樹脂材との密着性、接着性をより良くした半導
体素子実装用基板１０１について説明する。半導体素子
における回路形成面に形成されている回路は、シリコン
あるいはアルミ蒸着膜で作成されることが多く、水分や
イオンなどに対して極めて弱い性質を持つ。このため、
半導体素子を実装する場合、該半導体素子を封止するの
が一般的である。しかしながら、半導体素子実装用基板
１０１における導電部材１０３と上記樹脂材との密着性
又は接着性が悪い場合には、その界面から水分が侵入
し、信頼性試験、特にＰＣＴ（プレッシャー・クッカー
・テスト）試験に耐えられない場合がある。このため、
導電部材１０３と上記樹脂材とを十分に密着、接着させ
るための接合層が必要となる。そこで本実施形態では、
図１１に示すように、導電部材１０３において上記樹脂
材との接触面１０３ａに密着力増加剤１０９を塗布し
た。このように密着力増加剤１０９を塗布することで接
触面１０３ａと基材１０２との密着性、接着性が向上
し、接触面１０３ａへの水分やイオンの侵入を防ぐこと
ができる。尚、密着力増加剤１０９として、本実施形態
では半導体封止用の樹脂を用いた。導電部材１０３に密
着力増加剤１０９を塗布した半導体素子実装用基板１０
１の信頼性試験の結果を表１に示す。
【００２４】
【表１】
【００２５】表１から明らかなように、導電部材１０３
に密着力増加剤１０９を塗布することで断線が生じず、
信頼性が向上する。尚、密着力増加剤１０９は、上述の
半導体封止用の樹脂材に限られず、導電部材１０３と基
材１０２との接着性、密着性が向上するものであればよ
い。又、導電部材１０３と基材１０２との接着性、密着
性を向上させるため、密着力増加剤１０９の塗布に代え
て、導電部材１０３における基材１０２との接触面に粗
面化処理を施してもよい。
に密着力増加剤１０９を塗布することで断線が生じず、
信頼性が向上する。尚、密着力増加剤１０９は、上述の
半導体封止用の樹脂材に限られず、導電部材１０３と基
材１０２との接着性、密着性が向上するものであればよ
い。又、導電部材１０３と基材１０２との接着性、密着
性を向上させるため、密着力増加剤１０９の塗布に代え
て、導電部材１０３における基材１０２との接触面に粗
面化処理を施してもよい。
【００２６】次に、上述のステップ１０３に示す、半導
体素子実装用基板１０１への配線の形成方法について説
明する。図１２には、半導体素子実装用基板１０１の半
導体素子取付面１０４部分の断面の模式図を示す。図１
２に示すように、半導体素子取付面１０４上に導体膜１
２２を形成する。尚、半導体素子実装用基板１０１の基
材１０２として使用される樹脂材には、本実施形態では
住友化学工業（株）社製ＬＣＰスミカスーパーＥ６５１
０Ｐを用い、半導体素子取付面１０４に酸及びアルカリ
処理にて上記導体膜１２２をメッキ処理した。該メッキ
処理により、半導体素子実装用基板１０１の基材１０２
における半導体素子取付面１０４には、図１２に示すよ
うに、微小な凹部１２３が形成される。この凹部１２３
に析出した導体のアンカー効果により導体膜１２２と基
材１０２との密着力を確保することができた。また、導
体膜１２２と導電部材１０３との界面１２４では金属結
合が形成され、強固な接合を得ることができた。このよ
うな導体膜１２２をエッチングすることで配線が行われ
る。又は、配線部分にのみ導体膜１２２をメッキしても
よい。
体素子実装用基板１０１への配線の形成方法について説
明する。図１２には、半導体素子実装用基板１０１の半
導体素子取付面１０４部分の断面の模式図を示す。図１
２に示すように、半導体素子取付面１０４上に導体膜１
２２を形成する。尚、半導体素子実装用基板１０１の基
材１０２として使用される樹脂材には、本実施形態では
住友化学工業（株）社製ＬＣＰスミカスーパーＥ６５１
０Ｐを用い、半導体素子取付面１０４に酸及びアルカリ
処理にて上記導体膜１２２をメッキ処理した。該メッキ
処理により、半導体素子実装用基板１０１の基材１０２
における半導体素子取付面１０４には、図１２に示すよ
うに、微小な凹部１２３が形成される。この凹部１２３
に析出した導体のアンカー効果により導体膜１２２と基
材１０２との密着力を確保することができた。また、導
体膜１２２と導電部材１０３との界面１２４では金属結
合が形成され、強固な接合を得ることができた。このよ
うな導体膜１２２をエッチングすることで配線が行われ
る。又は、配線部分にのみ導体膜１２２をメッキしても
よい。
【００２７】又、図１３には、導電性ペーストの印刷法
により配線を施す場合が示されている。図１３において
は１２５はマスク、１２６はスキージ、１２７は導電性
ペーストで、本実施形態においてはエポキシ系の樹脂に
銅粉を分散させた導電性ペーストを用いた。尚、導電性
ペースト１２７の樹脂材として、本実施形態では日本石
油化学（株）社製ＬＣＰザイダーＧ３３０を用いた。図
１３に示すような印刷法により、半導体素子取付面１０
４及び回路基板取付面１０５上に配線を形成した後、加
熱して導電性ペースト１２７の樹脂材を硬化させること
で配線工程を終了させた。導電性ペースト１２７の樹脂
材の適正な粘度は配線ピッチによってその範囲が異なる
が、所望の粘度に調節することで、にじみやショートな
どの不良を無くすことができた。この方法により形成さ
れた配線に不良は見られなかった。又、非メッキグレー
ドの樹脂材に対しても配線の密着強度を得ることができ
た。尚、本実施形態においては、エポキシ系の樹脂材に
銅粉を分散させた導電性ペースト１２７を用いたが、例
えば真空冶金（株）社製独立分散超微粒子を用いた焼結
型のペーストを用いても同様の結果を得ることができ
る。このような導電性ペースト１２７を使用した配線方
法では、上述した導体膜１２２のメッキが不可能な基材
１０２に対しても導体を形成することができ、上記メッ
キの可能性を考慮することなく、所望の特性を有する樹
脂材を基材１０２の材料として選択することが可能とな
り、幅広い半導体素子を実装することが可能となる。
により配線を施す場合が示されている。図１３において
は１２５はマスク、１２６はスキージ、１２７は導電性
ペーストで、本実施形態においてはエポキシ系の樹脂に
銅粉を分散させた導電性ペーストを用いた。尚、導電性
ペースト１２７の樹脂材として、本実施形態では日本石
油化学（株）社製ＬＣＰザイダーＧ３３０を用いた。図
１３に示すような印刷法により、半導体素子取付面１０
４及び回路基板取付面１０５上に配線を形成した後、加
熱して導電性ペースト１２７の樹脂材を硬化させること
で配線工程を終了させた。導電性ペースト１２７の樹脂
材の適正な粘度は配線ピッチによってその範囲が異なる
が、所望の粘度に調節することで、にじみやショートな
どの不良を無くすことができた。この方法により形成さ
れた配線に不良は見られなかった。又、非メッキグレー
ドの樹脂材に対しても配線の密着強度を得ることができ
た。尚、本実施形態においては、エポキシ系の樹脂材に
銅粉を分散させた導電性ペースト１２７を用いたが、例
えば真空冶金（株）社製独立分散超微粒子を用いた焼結
型のペーストを用いても同様の結果を得ることができ
る。このような導電性ペースト１２７を使用した配線方
法では、上述した導体膜１２２のメッキが不可能な基材
１０２に対しても導体を形成することができ、上記メッ
キの可能性を考慮することなく、所望の特性を有する樹
脂材を基材１０２の材料として選択することが可能とな
り、幅広い半導体素子を実装することが可能となる。
【００２８】次に、上述の半導体素子実装用基板１０１
を成形するための金型について説明する。図１４は、金
型の一壁面を構成する板材であって、導電部材１０３の
軸方向の一端を保持した第１保持板１１０の平面図であ
る。尚、図１４において、導電部材１０３は紙面に対し
て直交方向に延在するものであり、基材１０２を形成す
る樹脂材１１２を当該金型内に注入するための注入口１
１１が、該第１保持板１１０を上記直交方向に貫通して
設けられている。注入口１１１は、図示するように、一
つの導電部材１０３を中心として該導電部材１０３に対
して対象となる位置に複数配置される。各導電部材１０
３に対して上述のように注入口１１１を配置することに
より、導電部材１０３の側面に沿って樹脂材１１２が流
入することから、樹脂材１１２の注入により導電部材１
０３がその軸方向に対して直交する方向に力を受けるこ
とは少ない。よって、導電部材１０３は取り付けられた
位置の精度を保ったまま、基材１０２内に埋設すること
ができる。従って、単一の注入口から上記樹脂材１１２
を金型内に流入させた場合に比べて、導電部材１０３の
位置ずれを１０％以下に抑えることができた。よって、
半導体素子実装用基板１０１の製造歩留まりを向上させ
ることができる。
を成形するための金型について説明する。図１４は、金
型の一壁面を構成する板材であって、導電部材１０３の
軸方向の一端を保持した第１保持板１１０の平面図であ
る。尚、図１４において、導電部材１０３は紙面に対し
て直交方向に延在するものであり、基材１０２を形成す
る樹脂材１１２を当該金型内に注入するための注入口１
１１が、該第１保持板１１０を上記直交方向に貫通して
設けられている。注入口１１１は、図示するように、一
つの導電部材１０３を中心として該導電部材１０３に対
して対象となる位置に複数配置される。各導電部材１０
３に対して上述のように注入口１１１を配置することに
より、導電部材１０３の側面に沿って樹脂材１１２が流
入することから、樹脂材１１２の注入により導電部材１
０３がその軸方向に対して直交する方向に力を受けるこ
とは少ない。よって、導電部材１０３は取り付けられた
位置の精度を保ったまま、基材１０２内に埋設すること
ができる。従って、単一の注入口から上記樹脂材１１２
を金型内に流入させた場合に比べて、導電部材１０３の
位置ずれを１０％以下に抑えることができた。よって、
半導体素子実装用基板１０１の製造歩留まりを向上させ
ることができる。
【００２９】図１５は、導電部材１０３の周囲をその軸
方向に流れる上記樹脂材１１２の挙動を示したもので、
樹脂材１１２は、矢印１１３にて示す方向に流れる。樹
脂材１１２は、注入口１１１から金型内に入った後、径
を拡げながら流れる。このため、樹脂材１１２の粘性と
流入速度に依存する力によって導電部材１０３はかかり
位置ズレを起こそうとする。しかし、図１５より明らか
なように、導電部材１０３は、樹脂材１１２のファウン
テンフローによる伸長応力の影響を受けないため、その
周囲から均等で静水圧的な力が与えられる。よって、樹
脂材１１２の流入による導電部材１０３の位置ズレをを
抑えることができる。
方向に流れる上記樹脂材１１２の挙動を示したもので、
樹脂材１１２は、矢印１１３にて示す方向に流れる。樹
脂材１１２は、注入口１１１から金型内に入った後、径
を拡げながら流れる。このため、樹脂材１１２の粘性と
流入速度に依存する力によって導電部材１０３はかかり
位置ズレを起こそうとする。しかし、図１５より明らか
なように、導電部材１０３は、樹脂材１１２のファウン
テンフローによる伸長応力の影響を受けないため、その
周囲から均等で静水圧的な力が与えられる。よって、樹
脂材１１２の流入による導電部材１０３の位置ズレをを
抑えることができる。
【００３０】図１６には、樹脂材１１２の注入による導
電部材１０３の位置ずれを、より効果的に押さえる機構
を示している。図１６において、導電部材１０３の軸方
向に可動であり当該金型の一壁面を構成する第２保持板
１１４に、導電部材１０３の他端は保持される。第２保
持板１１４には以下に説明する作用を行う圧力調整機構
１１５が取り付けられる。圧力調整機構１１５は、上記
第１保持板１１０と第２保持板１１４とによって両端が
保持された導電部材１０３が樹脂材１１２の注入による
撓みや上記位置ずれを生じないように、導電部材１０３
に引張力を与えるものである。具体的には、圧力調整機
構１１５は、樹脂材１１２の注入力と圧力調整機構１１
５の圧力との圧力差に応じて導電部材１０３の軸方向に
沿って第２保持板１１４を移動させるものである。尚、
圧力調整機構１１５の具体的な構造として、スプリング
や、板バネ等の弾性部材が使用できる他、圧縮性流体、
特に空気が経済的面や調整面で好ましい。このような圧
力調整機構１１５を設けることで、注入口１１１から金
型内に流入した樹脂材１１２が第２保持板１１４に圧力
を加えたとき、第２保持板１１４は移動するため、導電
部材１０３に張力を加えることになる。よって、上記張
力により導電部材１０３の撓みを小さくすることができ
る。又、第２保持板１１４は可動であることから樹脂材
１１２の注入により導電部材１０３に作用する引張力を
調整できることから、樹脂材１１２の射出圧力を上昇さ
せることも可能となる。又、第２保持板１１４に導電部
材１０３に対する加圧機構をとりつけ、導電部材１０３
を順次金型内へ送り込むとともに圧力調整機構１１５を
段階的に図内の右方向へ移動させることで、順次所定の
長さだけ成形することが可能となるため、フープ成形の
如く連続的に成形することが可能である。
電部材１０３の位置ずれを、より効果的に押さえる機構
を示している。図１６において、導電部材１０３の軸方
向に可動であり当該金型の一壁面を構成する第２保持板
１１４に、導電部材１０３の他端は保持される。第２保
持板１１４には以下に説明する作用を行う圧力調整機構
１１５が取り付けられる。圧力調整機構１１５は、上記
第１保持板１１０と第２保持板１１４とによって両端が
保持された導電部材１０３が樹脂材１１２の注入による
撓みや上記位置ずれを生じないように、導電部材１０３
に引張力を与えるものである。具体的には、圧力調整機
構１１５は、樹脂材１１２の注入力と圧力調整機構１１
５の圧力との圧力差に応じて導電部材１０３の軸方向に
沿って第２保持板１１４を移動させるものである。尚、
圧力調整機構１１５の具体的な構造として、スプリング
や、板バネ等の弾性部材が使用できる他、圧縮性流体、
特に空気が経済的面や調整面で好ましい。このような圧
力調整機構１１５を設けることで、注入口１１１から金
型内に流入した樹脂材１１２が第２保持板１１４に圧力
を加えたとき、第２保持板１１４は移動するため、導電
部材１０３に張力を加えることになる。よって、上記張
力により導電部材１０３の撓みを小さくすることができ
る。又、第２保持板１１４は可動であることから樹脂材
１１２の注入により導電部材１０３に作用する引張力を
調整できることから、樹脂材１１２の射出圧力を上昇さ
せることも可能となる。又、第２保持板１１４に導電部
材１０３に対する加圧機構をとりつけ、導電部材１０３
を順次金型内へ送り込むとともに圧力調整機構１１５を
段階的に図内の右方向へ移動させることで、順次所定の
長さだけ成形することが可能となるため、フープ成形の
如く連続的に成形することが可能である。
【００３１】他の金型の構造について図１７を参照し説
明する。図１７に示す金型では、図１４及び図１６を参
照して説明した金型の場合に比べ樹脂材１１２の注入口
の配置場所が異なる。即ち、図１７に示す金型では、樹
脂材１１２の注入口１１８は、導電部材１０３の一端を
保持する第３保持板１１６の近傍に設けられ、樹脂材１
１２が導電部材１０３と第３保持板１１６との保持部分
に向かい、かつ第３保持板１１６の中心部に向けて流れ
るような角度にて設けられる。又、注入口１１８は、第
３保持板１１６を平面的に見たとき、対向する少なくと
も２箇所に配置される。尚、注入口１１８の上記角度、
配置位置及び開口径は、導電部材１０３に加わる力を減
少させる作用を負うもので、樹脂材１１２の溶融粘度と
固化速度に依存するものである。
明する。図１７に示す金型では、図１４及び図１６を参
照して説明した金型の場合に比べ樹脂材１１２の注入口
の配置場所が異なる。即ち、図１７に示す金型では、樹
脂材１１２の注入口１１８は、導電部材１０３の一端を
保持する第３保持板１１６の近傍に設けられ、樹脂材１
１２が導電部材１０３と第３保持板１１６との保持部分
に向かい、かつ第３保持板１１６の中心部に向けて流れ
るような角度にて設けられる。又、注入口１１８は、第
３保持板１１６を平面的に見たとき、対向する少なくと
も２箇所に配置される。尚、注入口１１８の上記角度、
配置位置及び開口径は、導電部材１０３に加わる力を減
少させる作用を負うもので、樹脂材１１２の溶融粘度と
固化速度に依存するものである。
【００３２】上述のように注入口１１８を設けること
で、図１７に矢印１１９にて示すような流れに沿って樹
脂材１１２が金型内の空間１１７へ流入する。よって、
導電部材１０３の軸方向に対してほぼ直交する方向から
注入される樹脂材１１２に対して、導電部材１０３の位
置ずれを抑えることができる。このことは、例えば片持
ちはりのたわみ量を考えれば、以下のように考えられ
る。片持ちはりの固定端からの位置ｘにおけるたわみ量
ｙは等分布荷重ｐがはりに与えられているとして、 ｙ＝ｐｘ4／８ＥＩ と表すことができる。ここで、Ｅは導電部材１０３のヤ
ング率、Ｉは導電部材１０３の断面二次モーメントであ
る。この等分布荷重ｐは流体に対しては抗力なる力にて
与えられ、この抗力をＤで表せば、 Ｄ＝ＣDρＶ2Ｓ／２ となる。ここで、ＣDは物体の抗力係数と呼ばれる数値
であり、その形状に依存する無次元数である。ρは流体
の密度、Ｖは流体の速度、Ｓは導電部材１０３の流体の
流れに垂直な面への投影面積である。流体は樹脂材１１
２であるからその密度は１と見積ることができる。した
がって導電部材１０３のたわみ量ｙは ｙ＝ＣDρＶ2Ｓｘ4／１６ＥＩ となる。したがって流体である樹脂材１１２を可能な限
り第３保持板１１６の近傍の導電部材１０３の保持部分
に向けて流入させることで、導電部材１０３の撓みを小
さくすることができる。尚、樹脂材１１２が充填される
空間１１７における導電部材１０３の長さを短くするこ
とでも同様の効果を得ることができる。上述の説明で
は、片持ちはりの例を取り上げたが、両端固定はりの場
合でも、分母の８が３８４となるだけであり原理として
は同様のことである。又、図１７に示すように注入口１
１８を設けた場合と、注入口を１箇所に設けた場合とに
おける、導電部材の位置ずれの量を表２に示す。
で、図１７に矢印１１９にて示すような流れに沿って樹
脂材１１２が金型内の空間１１７へ流入する。よって、
導電部材１０３の軸方向に対してほぼ直交する方向から
注入される樹脂材１１２に対して、導電部材１０３の位
置ずれを抑えることができる。このことは、例えば片持
ちはりのたわみ量を考えれば、以下のように考えられ
る。片持ちはりの固定端からの位置ｘにおけるたわみ量
ｙは等分布荷重ｐがはりに与えられているとして、 ｙ＝ｐｘ4／８ＥＩ と表すことができる。ここで、Ｅは導電部材１０３のヤ
ング率、Ｉは導電部材１０３の断面二次モーメントであ
る。この等分布荷重ｐは流体に対しては抗力なる力にて
与えられ、この抗力をＤで表せば、 Ｄ＝ＣDρＶ2Ｓ／２ となる。ここで、ＣDは物体の抗力係数と呼ばれる数値
であり、その形状に依存する無次元数である。ρは流体
の密度、Ｖは流体の速度、Ｓは導電部材１０３の流体の
流れに垂直な面への投影面積である。流体は樹脂材１１
２であるからその密度は１と見積ることができる。した
がって導電部材１０３のたわみ量ｙは ｙ＝ＣDρＶ2Ｓｘ4／１６ＥＩ となる。したがって流体である樹脂材１１２を可能な限
り第３保持板１１６の近傍の導電部材１０３の保持部分
に向けて流入させることで、導電部材１０３の撓みを小
さくすることができる。尚、樹脂材１１２が充填される
空間１１７における導電部材１０３の長さを短くするこ
とでも同様の効果を得ることができる。上述の説明で
は、片持ちはりの例を取り上げたが、両端固定はりの場
合でも、分母の８が３８４となるだけであり原理として
は同様のことである。又、図１７に示すように注入口１
１８を設けた場合と、注入口を１箇所に設けた場合とに
おける、導電部材の位置ずれの量を表２に示す。
【００３３】
【表２】
【００３４】表２から明らかなように、図１７に示す場
合の方がずれ量が少なく良好であることが分かる。
合の方がずれ量が少なく良好であることが分かる。
【００３５】尚、図７及び図８を参照して説明した半導
体素子実装用基板１０１の製造方法、並びに図１４〜図
１７を参照して説明した半導体素子実装用基板１０１の
基材１０２を成形するための金型においては、いずれも
導電部材１０３を予めセットする場合を示しているが、
以下に説明するように、まず導電部材１０３を挿入する
穴を形成した後、該穴に導電部材１０３を挿入して半導
体素子実装用基板を製造することもできる。即ち、所望
の大きさの空間を持つ金型内に所定の寸法の柱を立設す
るか、又は所定の寸法の柱を有する金型を用意し、半導
体素子実装用基板に要求される成形条件によって、上記
空間内に樹脂材１１２を注入する。しかる後に固化した
樹脂材１１２のみを金型内から取り出す。このようにし
て穴があいた基材が形成されることになる。この後、上
記基材に形成された上記穴に対して該穴と同寸法の導電
部材を挿入するか、又は導電性のペーストを充填する。
上記導電部材又は導電性ペーストが半導体素子実装用基
板の半導体素子取付面側から回路基板取付面側へ電気信
号を伝える経路となる。従来は半導体素子実装用基板を
構成する１つの層状板について１穴づつ加工して導通部
を形成していたが、上述した製造方法を用いることで、
複数の上記穴を一度に形成することが可能となり、穴加
工コストを低く抑えることができる。又、穴を形成する
ための上記柱は金型に固定されているため、従来のパン
チング工法にて生じる位置ズレがなく、精度良く導通部
を形成すことができる。
体素子実装用基板１０１の製造方法、並びに図１４〜図
１７を参照して説明した半導体素子実装用基板１０１の
基材１０２を成形するための金型においては、いずれも
導電部材１０３を予めセットする場合を示しているが、
以下に説明するように、まず導電部材１０３を挿入する
穴を形成した後、該穴に導電部材１０３を挿入して半導
体素子実装用基板を製造することもできる。即ち、所望
の大きさの空間を持つ金型内に所定の寸法の柱を立設す
るか、又は所定の寸法の柱を有する金型を用意し、半導
体素子実装用基板に要求される成形条件によって、上記
空間内に樹脂材１１２を注入する。しかる後に固化した
樹脂材１１２のみを金型内から取り出す。このようにし
て穴があいた基材が形成されることになる。この後、上
記基材に形成された上記穴に対して該穴と同寸法の導電
部材を挿入するか、又は導電性のペーストを充填する。
上記導電部材又は導電性ペーストが半導体素子実装用基
板の半導体素子取付面側から回路基板取付面側へ電気信
号を伝える経路となる。従来は半導体素子実装用基板を
構成する１つの層状板について１穴づつ加工して導通部
を形成していたが、上述した製造方法を用いることで、
複数の上記穴を一度に形成することが可能となり、穴加
工コストを低く抑えることができる。又、穴を形成する
ための上記柱は金型に固定されているため、従来のパン
チング工法にて生じる位置ズレがなく、精度良く導通部
を形成すことができる。
【００３６】又、上述の穴を形成した基材に対して、上
記穴の内壁を含む上記基材の全ての表面に一度導体をメ
ッキする。この後、必要な部分の導体を残しその他の導
体をエッチングなどの方法にて除去することで配線をす
ることができる。このような方法においては、従来のプ
リント配線板に使用していたメッキ設備が使用できるた
め、設備投資の必要がなくなる。
記穴の内壁を含む上記基材の全ての表面に一度導体をメ
ッキする。この後、必要な部分の導体を残しその他の導
体をエッチングなどの方法にて除去することで配線をす
ることができる。このような方法においては、従来のプ
リント配線板に使用していたメッキ設備が使用できるた
め、設備投資の必要がなくなる。
【００３７】次に、上述した半導体素子実装用基板１０
１を使用して該半導体素子実装用基板１０１の半導体素
子取付面１０４に半導体素子を取り付け、電気的に接続
して形成される、半導体装置１３０について図１８〜図
２０を参照して説明する。まず、半導体素子１３１につ
いて、図２０のステップ１１１にて、半導体素子１３１
の回路形成面１３２に形成された電極部１３３上に突起
電極１３４が形成される。ステップ１１２にて、それぞ
れの突起電極１３４についてレベリングが行われ、ステ
ップ１１３にてそれぞれの突起電極１３４に導電性ペー
スト１３５が転写される。導電性ペースト１３５が転写
後、ステップ１１４にて、半導体素子１３１の回路形成
面１３２を半導体素子実装用基板１０１の半導体素子取
付面１０４に対向させる。一方、図１８に示すように、
半導体素子実装用基板１０１の半導体素子取付面１０４
には、上述したように配線１２８及びランド１２９が形
成されている。よって、ステップ１１５にて、半導体素
子実装用基板１０１のランド１２９と、半導体素子１３
１の突起電極１３４とが導電性ペースト１３５を介して
電気的に接続される。ステップ１１６では、導電性ペー
スト１３５が硬化される。このようにして半導体素子実
装用基板１０１の半導体素子取付面１０４側に半導体素
子１３１が実装される。そして、ステップ１１７にて、
半導体素子１３１は半導体素子取付面１０４に封止剤１
３６にて封止され、ステップ１１８にて封止剤１３６が
硬化される。そして半導体素子実装用基板１０１上に複
数の半導体素子１３１が実装された場合には、ステップ
１１９にて、各半導体素子１３１間にて半導体素子実装
用基板１０１の厚み方向に切断される。このようにして
半導体装置１３０が形成される。尚、半導体装置１３０
は、半導体素子実装用基板１０１の回路基板取付面１０
５に形成されているランド１３６と回路基板２０１に形
成されているランド２０２とを導電性の接合材料２２０
にて接続することで、図示するように回路基板２０１に
取り付けられる。
１を使用して該半導体素子実装用基板１０１の半導体素
子取付面１０４に半導体素子を取り付け、電気的に接続
して形成される、半導体装置１３０について図１８〜図
２０を参照して説明する。まず、半導体素子１３１につ
いて、図２０のステップ１１１にて、半導体素子１３１
の回路形成面１３２に形成された電極部１３３上に突起
電極１３４が形成される。ステップ１１２にて、それぞ
れの突起電極１３４についてレベリングが行われ、ステ
ップ１１３にてそれぞれの突起電極１３４に導電性ペー
スト１３５が転写される。導電性ペースト１３５が転写
後、ステップ１１４にて、半導体素子１３１の回路形成
面１３２を半導体素子実装用基板１０１の半導体素子取
付面１０４に対向させる。一方、図１８に示すように、
半導体素子実装用基板１０１の半導体素子取付面１０４
には、上述したように配線１２８及びランド１２９が形
成されている。よって、ステップ１１５にて、半導体素
子実装用基板１０１のランド１２９と、半導体素子１３
１の突起電極１３４とが導電性ペースト１３５を介して
電気的に接続される。ステップ１１６では、導電性ペー
スト１３５が硬化される。このようにして半導体素子実
装用基板１０１の半導体素子取付面１０４側に半導体素
子１３１が実装される。そして、ステップ１１７にて、
半導体素子１３１は半導体素子取付面１０４に封止剤１
３６にて封止され、ステップ１１８にて封止剤１３６が
硬化される。そして半導体素子実装用基板１０１上に複
数の半導体素子１３１が実装された場合には、ステップ
１１９にて、各半導体素子１３１間にて半導体素子実装
用基板１０１の厚み方向に切断される。このようにして
半導体装置１３０が形成される。尚、半導体装置１３０
は、半導体素子実装用基板１０１の回路基板取付面１０
５に形成されているランド１３６と回路基板２０１に形
成されているランド２０２とを導電性の接合材料２２０
にて接続することで、図示するように回路基板２０１に
取り付けられる。
【００３８】このように構成された半導体装置１３０で
は、上述したように製造コストが安価であり製造リード
タイムが短い半導体素子実装用基板１０１を使用するこ
とから、製造コストが安価であり製造リードタイムが短
い半導体装置を提供することができる。又、半導体素子
１３１と回路基板２０１との熱膨張率の不整合を半導体
素子実装用基板１０１が吸収するため、回路基板に直接
半導体素子を実装する場合に比べ、回路基板との接合信
頼性が向上する。又、ＫＧＤ（ノウングットダイ）と呼
ばれる半導体素子の良否判別においても、半導体素子単
体ではその実施は困難であるが、半導体素子実装用基板
１０１を介在させ、半導体素子の電極ピッチを拡大する
ことで容易に実施することができる。さらに、上述のよ
うに半導体素子実装用基板１０１が低コストで製造でき
るため、半導体素子１３１が不良である場合にもロスコ
ストを低く抑えることができる。又、半導体素子実装用
基板１０１をＫＧＤに使用するソケットとしても使用す
ることも可能である。尚、本実施形態では、半導体素子
１３１を突起電極１３４及び導電性ペースト１３５を介
在させて半導体素子実装用基板１０１に電気的に接続し
たが、半導体素子１３１と半導体素子実装用基板１０１
とをＡｕとＡｕ、ＡｕとＳｎの金属的な接合により電気
的に接続させてもかまわない。
は、上述したように製造コストが安価であり製造リード
タイムが短い半導体素子実装用基板１０１を使用するこ
とから、製造コストが安価であり製造リードタイムが短
い半導体装置を提供することができる。又、半導体素子
１３１と回路基板２０１との熱膨張率の不整合を半導体
素子実装用基板１０１が吸収するため、回路基板に直接
半導体素子を実装する場合に比べ、回路基板との接合信
頼性が向上する。又、ＫＧＤ（ノウングットダイ）と呼
ばれる半導体素子の良否判別においても、半導体素子単
体ではその実施は困難であるが、半導体素子実装用基板
１０１を介在させ、半導体素子の電極ピッチを拡大する
ことで容易に実施することができる。さらに、上述のよ
うに半導体素子実装用基板１０１が低コストで製造でき
るため、半導体素子１３１が不良である場合にもロスコ
ストを低く抑えることができる。又、半導体素子実装用
基板１０１をＫＧＤに使用するソケットとしても使用す
ることも可能である。尚、本実施形態では、半導体素子
１３１を突起電極１３４及び導電性ペースト１３５を介
在させて半導体素子実装用基板１０１に電気的に接続し
たが、半導体素子１３１と半導体素子実装用基板１０１
とをＡｕとＡｕ、ＡｕとＳｎの金属的な接合により電気
的に接続させてもかまわない。
【００３９】又、図１９に示すように、半導体素子実装
用基板１０１の側面１３７の延長線に沿って封止剤１３
６の端面１３６ａが形成されるように封止剤１３６を注
入するのが好ましい。尚、このように封止剤１３６を注
入する場合、図１９では封止剤１３６の上面１３６ｂ
は、半導体素子１３１の上面１３１ａと同一レベルとし
ているが、２点鎖線１３８にて示すように同一レベルと
しなくてもよい。このように構成された半導体装置１４
０では、半導体素子１３１の回路形成面１３２を保護す
る封止剤１３６の厚みが従来の半導体装置の構造に比べ
て厚くなっているため、水分の侵入に対する抵抗力が強
い。よって、従来では信頼性試験で不良となっていたも
のでも信頼性試験を合格させることができ、水分に対す
る信頼性を向上させることができる。尚、表３に従来の
形態と本実施形態とのＰＣＴ試験結果の比較を示す。
用基板１０１の側面１３７の延長線に沿って封止剤１３
６の端面１３６ａが形成されるように封止剤１３６を注
入するのが好ましい。尚、このように封止剤１３６を注
入する場合、図１９では封止剤１３６の上面１３６ｂ
は、半導体素子１３１の上面１３１ａと同一レベルとし
ているが、２点鎖線１３８にて示すように同一レベルと
しなくてもよい。このように構成された半導体装置１４
０では、半導体素子１３１の回路形成面１３２を保護す
る封止剤１３６の厚みが従来の半導体装置の構造に比べ
て厚くなっているため、水分の侵入に対する抵抗力が強
い。よって、従来では信頼性試験で不良となっていたも
のでも信頼性試験を合格させることができ、水分に対す
る信頼性を向上させることができる。尚、表３に従来の
形態と本実施形態とのＰＣＴ試験結果の比較を示す。
【００４０】
【表３】
【００４１】
【発明の効果】以上詳述したように本発明の第１態様の
半導体素子実装用基板並びに第２及び第３態様の半導体
素子実装用基板の製造方法によれば、基材は樹脂材にて
単層からなり、導電部材は樹脂材にてなる基材内を直線
状に貫通して延在する構造であり、かかる構造は、予め
導電部材を配列した金型内に上記樹脂材を注入すること
でなされることから、従来に比べ製造工程が簡略化で
き、従って低コストであって、製造リードタイムが短
く、その結果、生産性を向上させることができる。又、
上述のように上記導電部材は上記基材内を直線状に延在
することから、従来に比べて導通抵抗を低くすることが
でき、又、回路基板への実装上の信頼性を向上すること
ができる。又、上述のように上記導電部材は予め上記基
材内に設けられることから、回路基板取付面に従来のよ
うなランドを形成する必要がなくなり、導電部材の配置
間隔を従来より狭くすることができる。よって、多ピン
ＩＣに対応が可能となる。
半導体素子実装用基板並びに第２及び第３態様の半導体
素子実装用基板の製造方法によれば、基材は樹脂材にて
単層からなり、導電部材は樹脂材にてなる基材内を直線
状に貫通して延在する構造であり、かかる構造は、予め
導電部材を配列した金型内に上記樹脂材を注入すること
でなされることから、従来に比べ製造工程が簡略化で
き、従って低コストであって、製造リードタイムが短
く、その結果、生産性を向上させることができる。又、
上述のように上記導電部材は上記基材内を直線状に延在
することから、従来に比べて導通抵抗を低くすることが
でき、又、回路基板への実装上の信頼性を向上すること
ができる。又、上述のように上記導電部材は予め上記基
材内に設けられることから、回路基板取付面に従来のよ
うなランドを形成する必要がなくなり、導電部材の配置
間隔を従来より狭くすることができる。よって、多ピン
ＩＣに対応が可能となる。
【００４２】又、本発明の第４態様の半導体装置、及び
第５態様の半導体装置の製造方法によれば、上述した半
導体素子実装用基板を使用することから、従来に比べ製
造工程が簡略化でき、従って低コストであって、製造リ
ードタイムが短く、その結果、生産性を向上させること
ができる。又、多ピンのＩＣにも対応可能であり、回路
基板への実装上の信頼性を向上することができる。
第５態様の半導体装置の製造方法によれば、上述した半
導体素子実装用基板を使用することから、従来に比べ製
造工程が簡略化でき、従って低コストであって、製造リ
ードタイムが短く、その結果、生産性を向上させること
ができる。又、多ピンのＩＣにも対応可能であり、回路
基板への実装上の信頼性を向上することができる。
【図１】 本発明の一実施形態の半導体素子実装用基板
の構造を示す断面図である。
の構造を示す断面図である。
【図２】 図１に示す半導体素子実装用基板の導電部材
と回路基板との電気的接続部分における一構成例を示す
断面図である。
と回路基板との電気的接続部分における一構成例を示す
断面図である。
【図３】 図１に示す半導体素子実装用基板の導電部材
と回路基板との電気的接続部分における他の構成例を示
す断面図である。
と回路基板との電気的接続部分における他の構成例を示
す断面図である。
【図４】 図１に示す半導体素子実装用基板の導電部材
と回路基板との電気的接続部分におけるさらに他の構成
例を示す断面図である。
と回路基板との電気的接続部分におけるさらに他の構成
例を示す断面図である。
【図５】 本発明の他の実施形態の半導体素子実装用基
板の構造を示す断面図である。
板の構造を示す断面図である。
【図６】 （ａ）ないし（ｃ）は、図５に示す半導体素
子実装用基板に形成される接合ランド部の形成方法を説
明するための図である。
子実装用基板に形成される接合ランド部の形成方法を説
明するための図である。
【図７】 図１に示す半導体素子実装用基板の製造方法
の一例を示すフローチャートである。
の一例を示すフローチャートである。
【図８】 図１に示す半導体素子実装用基板の製造方法
の他の例を示すフローチャートである。
の他の例を示すフローチャートである。
【図９】 図１に示す半導体素子実装用基板の製造方法
の一例を説明するための、半導体素子実装用基板の斜視
図である。
の一例を説明するための、半導体素子実装用基板の斜視
図である。
【図１０】 図１に示す半導体素子実装用基板の製造方
法の他の例を説明するための、基材塊の斜視図である。
法の他の例を説明するための、基材塊の斜視図である。
【図１１】 図１に示す半導体素子実装用基板の導電部
材と基材との間に密着力増加剤を設けた場合を示す断面
図である。
材と基材との間に密着力増加剤を設けた場合を示す断面
図である。
【図１２】 図１及び図５に示す半導体素子実装用基板
に配線を施す際に、導体膜を形成した場合を示す半導体
素子実装用基板の断面図である。
に配線を施す際に、導体膜を形成した場合を示す半導体
素子実装用基板の断面図である。
【図１３】 図１及び図５に示す半導体素子実装用基板
に配線を施す方法を説明するための図である。
に配線を施す方法を説明するための図である。
【図１４】 図１に示す半導体素子実装用基板を製造す
る際に使用する金型の第１保持板を示す平面図である。
る際に使用する金型の第１保持板を示す平面図である。
【図１５】 図１に示す半導体素子実装用基板を製造す
る際に使用する金型内において樹脂材の流れ方を示す図
である。
る際に使用する金型内において樹脂材の流れ方を示す図
である。
【図１６】 図１に示す半導体素子実装用基板を製造す
る際に使用する金型の第２保持板及び圧力調整機構を示
す図である。
る際に使用する金型の第２保持板及び圧力調整機構を示
す図である。
【図１７】 図１に示す半導体素子実装用基板を製造す
る際に使用する金型の他の例を示す断面図である。
る際に使用する金型の他の例を示す断面図である。
【図１８】 本発明の他の実施形態である半導体装置の
構造を示す断面図である。
構造を示す断面図である。
【図１９】 図１８に示す半導体装置の他の例を示す断
面図である。
面図である。
【図２０】 図１８及び図１９に示す半導体装置の製造
方法を示すフローチャートである。
方法を示すフローチャートである。
【図２１】 従来の半導体装置の構造を示す断面図であ
る。
る。
【図２２】 従来の半導体装置の製造方法を示すフロー
チャートである。
チャートである。
【図２３】 従来の半導体素子実装用基板の製造方法を
示すフローチャートである。
示すフローチャートである。
１０１…半導体素子実装用基板、１０２…基材、１０３
…導電部材、１０４…半導体素子取付面、１０５…回路
基板取付面、１０６…突出部、１０７…基材塊、１０９
…密着力増加剤、１１０…第１保持板、１１１…注入
口、１１２…樹脂材、１１４…第２保持板、１１５…圧
力調整機構、１１６…第３保持板、１１８…注入口、２
０１…回路基板。
…導電部材、１０４…半導体素子取付面、１０５…回路
基板取付面、１０６…突出部、１０７…基材塊、１０９
…密着力増加剤、１１０…第１保持板、１１１…注入
口、１１２…樹脂材、１１４…第２保持板、１１５…圧
力調整機構、１１６…第３保持板、１１８…注入口、２
０１…回路基板。
Claims (27)
- 【請求項１】 フリップチップ実装方法にて半導体素子
が取り付けられ電気的に接続される半導体素子取付面
（１０４）と、上記半導体素子取付面に対向し回路基板
に取り付けられる回路基板取付面（１０５）とを有し、
電気的に絶縁性を有する樹脂材（１１２）により単層に
て形成される基材（１０２）と、 上記半導体素子取付面及び上記回路基板取付面にほぼ直
交し上記基材内を直線状に貫通して延在し、上記半導体
素子と上記回路基板とを電気的に接続する導電部材（１
０３）と、を備えたことを特徴とする半導体素子実装用
基板。 - 【請求項２】 上記導電部材は金属線にてなる、請求項
１記載の半導体素子実装用基板。 - 【請求項３】 上記導電部材は、Ｃｕ，Ａｕ，Ａｌ，Ａ
ｇ，Ｐｄ，Ｐｔの内の１種、又はこれらの内の１種を主
成分とする合金からなる、請求項１又は２記載の半導体
素子実装用基板。 - 【請求項４】 上記樹脂材は、２５０℃以上の耐熱性を
有し、かつ１５ｐｐｍ以下の熱膨張率を有する液晶ポリ
マー材である、請求項１ないし３のいずれかに記載の半
導体素子実装用基板。 - 【請求項５】 上記導電部材は上記回路基板取付面と同
一面上に位置し外部電極端子となる端面を有する、請求
項１ないし４のいずれかに記載の半導体素子実装用基
板。 - 【請求項６】 上記導電部材は上記回路基板取付面より
突出する突出部（１０６）を有する、請求項１ないし４
のいずれかに記載の半導体素子実装用基板。 - 【請求項７】 上記突出部は尖端形状にてなる、請求項
６記載の半導体素子実装用基板。 - 【請求項８】 フリップチップ実装方法にて半導体素子
が取り付けられ電気的に接続される半導体素子取付面
（１０４）と、上記半導体素子取付面に対向し回路基板
に取り付けられる回路基板取付面（１０５）とを有し、
電気的に絶縁性を有する樹脂材（１１２）により単層に
て形成される基材（１０２）と、 上記半導体素子取付面及び上記回路基板取付面にほぼ直
交し上記基材内を直線状に貫通して延在し、上記半導体
素子と上記回路基板とを電気的に接続する導電部材（１
０３）と、を備えた半導体素子実装用基板（１０１）の
製造方法において、 上記導電部材を金型内に配列した後、上記基材を形成す
る上記樹脂材を上記金型内に注入して、上記導電部材と
上記樹脂材とを一体的に成形することを備えたことを特
徴とする半導体素子実装用基板の製造方法。 - 【請求項９】 上記成形後、上記基材の上記半導体素子
取付面及び上記回路基板取付面に上記導電部材と電気的
に接続される配線を形成する、請求項８記載の半導体素
子実装用基板の製造方法。 - 【請求項１０】 上記基材の外面は、上記成形後上記配
線が形成される前に機械加工がなされる、請求項９記載
の半導体素子実装用基板の製造方法。 - 【請求項１１】 上記基材は、上記導電部材が配列され
た金型内に上記樹脂材が注入されて成形された基材塊
（１０７）を、上記導電部材の軸方向に対して直交方向
に沿って切断して形成される、請求項８ないし１０のい
ずれかに記載の半導体素子実装用基板の製造方法。 - 【請求項１２】 上記導電部材と上記樹脂材との接触面
（１０３ａ）は、上記導電部材を金型内に配列する前
に、上記導電部材と上記樹脂材との密着力を増すために
粗面化処理を行う、請求項８ないし１１のいずれかに記
載の半導体素子実装用基板の製造方法。 - 【請求項１３】 上記粗面化処理に代えて上記接触面に
は密着力増加剤（１０９）を塗布する、請求項１２記載
の半導体素子実装用基板の製造方法。 - 【請求項１４】 上記樹脂材は、一つの導電部材につい
て該導電部材を中心として対象に配置された少なくとも
２つの注入口（１１１）から上記導電部材の軸方向に沿
って流れるように注入される、請求項８ないし１３のい
ずれかに記載の半導体素子実装用基板の製造方法。 - 【請求項１５】 上記金型は、上記導電部材の軸方向の
一端を保持しかつ上記導電部材の軸方向に沿って延在す
る上記注入口を備えた第１保持板（１１０）と、上記導
電部材の他端を保持し上記軸方向に可動である第２保持
板（１１４）と、注入された樹脂材による上記導電部材
の軸方向への伸縮に応じて上記第２保持板を上記軸方向
に移動可能とし上記導電部材にたわみが発生するのを抑
制する圧力調整機構（１１５）と、を備えた、請求項１
４記載の半導体素子実装用基板の製造方法。 - 【請求項１６】 上記樹脂材は、上記金型に保持された
上記導電部材の軸方向の一端の近傍に設けられた複数の
注入口（１１８）から上記一端近傍に向かって注入され
た後、上記導電部材の軸方向に沿って流れる、請求項８
ないし１３のいずれかに記載の半導体素子実装用基板の
製造方法。 - 【請求項１７】 フリップチップ実装方法にて半導体素
子が取り付けられ電気的に接続される半導体素子取付面
（１０４）と、上記半導体素子取付面に対向し回路基板
に取り付けられる回路基板取付面（１０５）とを有し、
電気的に絶縁性を有する樹脂材（１１２）により単層に
て形成される基材（１０２）と、 上記半導体素子取付面及び上記回路基板取付面にほぼ直
交し上記基材内を直線状に貫通して延在し、上記半導体
素子と上記回路基板とを電気的に接続する導電部材（１
０３）と、を備えた半導体素子実装用基板（１０１）の
製造方法において、 上記半導体素子取付面と上記回路基板取付面とを貫通す
る貫通孔を形成するように上記樹脂材を金型に注入して
上記基材を成形した後、上記貫通孔に上記導電部材を設
けることを備えたことを特徴とする半導体素子実装用基
板の製造方法。 - 【請求項１８】 上記導電部材を設けた後、上記基材の
上記半導体素子取付面、上記回路基板取付面、及び上記
貫通孔の内壁面に配線を形成する、請求項１７記載の半
導体素子実装用基板の製造方法。 - 【請求項１９】 上記基材は、上記貫通孔を有して成形
された基材塊を上記貫通孔の延在方向に対して直交方向
に沿って切断して形成される、請求項１７又は１８記載
の半導体素子実装用基板の製造方法。 - 【請求項２０】 上記導電部材が上記回路基板取付面よ
り突出した突出部（１０６）を形成した後、上記回路基
板と接合するランド部を形成するため上記突出部分の塑
性加工を行う、請求項８又は１７記載の半導体素子実装
用基板の製造方法。 - 【請求項２１】 上記突出部分の形成は、上記基材と厚
みと上記導電部材の長さとを同一とした後、厚み方向に
上記基材のみを除去することでなされる、請求項２０記
載の半導体素子実装用基板の製造方法。 - 【請求項２２】 上記基材の除去は、ウェットエッチン
グ、ドライエッチング、サンドブラスト、機械加工のい
ずれかにより行う、請求項２１記載の半導体素子実装用
基板の製造方法。 - 【請求項２３】 上記配線の形成は、上記基材上に導体
をメッキした後、エッチングにより配線を施す、又は配
線が必要な部分にのみメッキを行うことでなされる、請
求項９又は１８記載の半導体素子実装用基板の製造方
法。 - 【請求項２４】 上記配線の形成は、上記基材上に導電
性のペーストを印刷し加熱することでなされる、請求項
９又は１８記載の半導体素子実装用基板の製造方法。 - 【請求項２５】 請求項１に記載の半導体素子実装用基
板の半導体素子取付面に半導体素子を取り付けて電気的
に接続して封止したことを特徴とする半導体装置。 - 【請求項２６】 上記半導体素子の封止は、上記半導体
素子実装用基板の厚み方向にほぼ平行な上記半導体素子
実装用基板の側面（１３７）に沿って封止剤の端面を形
成してなされる、請求項２５記載の半導体装置。 - 【請求項２７】 請求項１に記載の半導体素子実装用基
板の半導体素子取付面に複数の半導体素子を取り付けて
電気的に接続する工程と、 取り付けられた複数の半導体素子を封止用樹脂にて同時
に封止する工程と、 上記半導体素子実装用基板と上記封止用樹脂とを上記半
導体素子間で切断する工程と、を備えたことを特徴とす
る半導体装置の製造方法。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17903196A JP3420435B2 (ja) | 1996-07-09 | 1996-07-09 | 基板の製造方法、半導体装置及び半導体装置の製造方法 |
| US08/890,009 US6265673B1 (en) | 1996-07-09 | 1997-07-08 | Semiconductor element-mounting board and semiconductor device |
| KR1019970031540A KR100284781B1 (ko) | 1996-07-09 | 1997-07-08 | 반도체 소자 실장 보드, 그 보드의 제조 방법, 반도체 장치 및 그 장치의 제조방법 |
| SG1997002417A SG70600A1 (en) | 1996-07-09 | 1997-07-09 | Semiconductor element-mounting board manufacturing method for the board semiconductor device and manufacturing method for the device |
| CNB971174210A CN1160779C (zh) | 1996-07-09 | 1997-07-09 | 半导体元件安装板及其制造方法、半导体器件及其制造方法 |
| KR1020000046551A KR100327766B1 (ko) | 1996-07-09 | 2000-08-11 | 반도체 소자 실장 보드, 그 보드의 제조 방법, 반도체장치 및 그 장치의 제조 방법 |
| US09/878,419 US20010042639A1 (en) | 1996-07-09 | 2001-06-12 | Semiconductor element-mounting board and semiconductor device |
| US10/781,759 US7036221B2 (en) | 1996-07-09 | 2004-02-20 | Method of manufacturing a semiconductor element-mounting board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17903196A JP3420435B2 (ja) | 1996-07-09 | 1996-07-09 | 基板の製造方法、半導体装置及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1027825A true JPH1027825A (ja) | 1998-01-27 |
| JP3420435B2 JP3420435B2 (ja) | 2003-06-23 |
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ID=16058909
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17903196A Expired - Fee Related JP3420435B2 (ja) | 1996-07-09 | 1996-07-09 | 基板の製造方法、半導体装置及び半導体装置の製造方法 |
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| Country | Link |
|---|---|
| US (3) | US6265673B1 (ja) |
| JP (1) | JP3420435B2 (ja) |
| KR (2) | KR100284781B1 (ja) |
| CN (1) | CN1160779C (ja) |
| SG (1) | SG70600A1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1176641A2 (en) * | 2000-07-27 | 2002-01-30 | Fujitsu Limited | Front-and-back electrically conductive substrate and method for manufacturing same |
| KR100668939B1 (ko) * | 2000-08-21 | 2007-01-12 | 앰코 테크놀로지 코리아 주식회사 | 보드 레벨 반도체 장치 및 그 제조 방법 |
| JP2008545257A (ja) * | 2005-06-30 | 2008-12-11 | インテル・コーポレーション | エレクトロマイグレーション耐性を有し柔軟性のあるワイヤ相互接続、ナノサイズのはんだ組成、それらを形成するシステム、およびはんだ付けされたパッケージの組み立て方法 |
| JP2014165341A (ja) * | 2013-02-25 | 2014-09-08 | Seiko Instruments Inc | 電子デバイス |
| KR20220019747A (ko) * | 2015-02-03 | 2022-02-17 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조방법 |
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