KR100284781B1 - 반도체 소자 실장 보드, 그 보드의 제조 방법, 반도체 장치 및 그 장치의 제조방법 - Google Patents

반도체 소자 실장 보드, 그 보드의 제조 방법, 반도체 장치 및 그 장치의 제조방법 Download PDF

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고이치 구마가이
다카히로 마쓰오
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모리시타 요이찌
마쯔시다 덴기 산교 가부시키가이샤
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Abstract

금속배선으로 형성된 전도 부재(103)가, 베이스 부재(102)에 일체적으로 몰드된, 반도체 소자 실장면(104)과 베이스 부재(102)이 회로 보드 실장면 사이에 직선으로 연장되어 있다. 이를 위해서, 베이스 부재를 형성하는 수지 재료가 몰드 내로 주입되고, 전도 부재는 직선으로 미리 배치된다.
[색인어]
반도체 소자, 실장, 금속 배선, 반도체 장치

Description

반도체 소자 실장 보드, 그 보드의 제조 방법, 반도체 장치 및 그 장치의 제조방법
본 발명은 플립-칩(flip-chip) 실장 방법으로 반도체 소자가 실장되는 반도체 소자 실장 보드와, 그 반도체 소자 실장 보드의 제조 방법과, 반도체 소자 실장 보드를 사용하는 반도체 장치와 그리고 그 반도체 장치를 제조 방법에 관한 것이다.
휴대 전화, 개인 컴퓨터, 호출기 등으로 대표되는 전자 응용장치들이 콤팩트하고 고성능으로 빠르게 변해 가는 현재의 진행 추세에 따라, 각 전자 회로에서 사용되는 반도체의 총 수가 증가한다. 한편, 전자 회로가 1GHz 와 같은 높은 주파수 대역을 사용하게 되어, 집적회로 자체의 처리 속도뿐만 아니라, 전자회로의 배선길이가 상당한 문제가 된다. IC는 패키지 IC로부터 베어(bare) IC로 변화되고 있고 배선 접합방법이 아닌 플립-칩 실장 방법으로 실장되고 있다. 전형적인 플립-칩 실장 방법의 형태로서의 칩 크기 패키지(chip size package)(이하, “CSP”라 함)에서, 반도체 소자는 플립-칩 실장 방법에 의해 특별한 보드 상에서 한 번 실장되고, 밀봉된 후 마지막으로 인쇄회로 보드 상에 실장된다.
상기 언급한 CSP실장 방법에서 절차의 흐름 및 CSP의 구조를 도면을 참고하여 설명한다.
제21도는 CSP의 구조를 보여준다. 플립-칩 실장방법으로 반도체 소자(23)가 실장되는 캐리어(carrier)라고 하는 반도체 소자 실장보드(2)는, 종래의 기술에 따른 다수의 세라믹 보드를 적층함으로써 제조된다. 보드(2)에서, 반도체 소자(23)는 전극(2c)이 형성되는 반도체 소자 실장면(2a) 측에서 배열되는 반면에, 인쇄 보드는 접합랜드(bonding lands)(18)가 형성되는 회로 보드 실장면(2b) 측에 배치된다. 전극(2c)을 접합랜드(18)와 전기적으로 연결하기 위해 층간 전도부(interlayer conduction part)(5)가 반도체 소자 실장 보드(2)의 층들 사이에 제공된다. 돌출 전극(24)이 반도체 소자(23)의 알루미늄 패드(23a) 상에 형성되고, 이 돌출 전극은 전도성 페이스트(25)를 통해 보드(2)의 반도체 소자 실장면(2a)에 있는 전극(2c)들과 통해 전기적으로 연결된다. 반도체(23)는 상기 방법으로 인쇄 보드에 전기적으로 연결된다. 반도체 소자(23)와 반도체 소자 실장 보드(2) 간의 연결부는 밀봉재(sealant)(26)에 의해 밀봉된다.
제21도에서, 반도체 소자(23)의 배선이 제공된 표면은 보드(2)에 직면하기 때문에, 이러한 실장 방법을 플립-(반전)칩 실장이라고 한다. 반도체 소자 실장 보드 (2)는 층들의 전극 사이의 배선 전체에 걸친 배선 밀도를 개선하기 위해 도면에 도시한 바와 같은 다층 구조로 종종 형성되므로, 불행히도 반도체 소자 실장 보드(2)의 전체 배선 길이를 증가시킨다.
보드(2)의 회로 보드 실장 표면(2b)에 있는 랜드(land)(18)는 매개 구멍(viahole)보다 큰 직경으로 형성되어, 매개 구멍의 위치적인 변동을 보상한다. 접합랜드(18)가 제21도에서는 평평하지만, 땜납 등의 금속 볼(ball) 또는 긴 핀이 경우에 따라서는 랜드에 부가되는데, 이것을 각각 볼 그리드 어레이(BGA: ball grid array)와 핀 그리드 어레이(PGA: pin grid array)로 부른다.
제22도는 종래의 CSP 실장의 처리 흐름을 나타낸다. 단계 1(제22도에서 “SI”으로 약칭함)에서, 돌출 전극(24), 즉 범프(bump)들이 반도체소자(23)의 활성 표면의 알루미늄 패드(23a) 위에 형성된다. 단계 2에서, 돌출 전극(24)은 평탄화된다. 단계 3에서, 필요한 양의 전도성 페이스트(25)가 돌출 전극(24) 위에 전사(transfer)된다. 그 다음, 단계 4에서 반도체 소자(23)를 뒤집고, 단계 5에서 전도 페이스트(25)를 갖는 돌출 전극(24)이 반도체 소자 실장 보드(2) 상에서 형성된 전극(2c)에 실장된다. 그 후, 반도체 소자(23)가 실장 보드(2)에서부터 변동하거나 또는 분리되지 않게 하기 위해, 전도 페이스트(25)를 단계 6에서 응고시킨다. 단계 7에서 밀봉재(26)가 반도체 소자(23)와 실장 보드(2) 사이에 주입된다. 단계 8에서 밀봉재(26)가 응고하면 , CSP가 완성된다.
오늘날 전자 응용기기들은 상기한 실장 기술을 통해 콤팩트하고 경량이며 또한 얇게 만들어진다.
종래의 반도체 소자 실장 보드(2)는 다음과 같은 단점을 갖는다. 보드(2)의 반도체 소자 실장 표면(2a)과 회로 보드 실장 표면(2b)에 정교한 배선 패턴을 형성하기 위해 에칭이 바람직하지만, 종래의 실장 보드(2)를 앞서 언급한 세라믹으로 만들기 때문에 특별한 유독 에칭용액이 보드(2)의 에칭을 위해 필요하다. 그래서, 지금까지 보드의 표면에 배선 패턴을 형성하는데 프린팅이 사용되었다. 즉 다시 말하면, IC들의 피치를 정합시키기 위해 배선 패턴을 정교하게 만들기가 어렵다. 더구나, 매개 구멍 보다 큰 접합랜드(18)가 보드(2)의 회로 보드 실장면(2b) 상에 형성되어야 하기 때문에, 상기 미세 피치의 IC들을 충족시키기가 어렵다. 실장 보드(2)가 복수의 층으로 구성되고 배선이 상기 층들 사이에 제공되어서 상기한 불완전하고 정교하지 않은 배선 패턴을 형성하게 되면, 층들 간의 전도 저항도 증가된다. 관통 구멍(through holes)이 층간 전도부(5)를 형성하기 위해 필요하게 된다. 그러므로, 층들 간에 제공된 배선을 갖는 다층 구조의 종래 반도체 소자 실장 보드(2)는 고비용이고 또한 긴 조달 기간을 필요로 하고, 인쇄 보드의 실장 신뢰성이 불량하게 된다.
본 발명은 상기한 단점을 해결하기 위해 고안되었으며, 저렴하게 제조되고, 낮은 층간 전도 저항을 나타내며, 다중-핀 IC들에 적합하고, 인쇄 보드 상의 실장 신뢰도와 생산성이 개선되고 또한 제조 소요 시간을 단축시키는, 반도체 소자 실장 보드, 그 보드의 제조 방법, 그 보드를 사용하는 반도체 장치 및 그 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
이러한 특징과 그 외의 특징들을 달성하는 데 있어서, 본 발명의 제1 특징에 따른 반도체 소자 실장 보드는,
반도체 소자가 실장되고 플립 칩 실장 방법에 의해 전기적으로 연결되는 반도체 소자 실장면과, 상기 반도체 소자 실장면 반대편에 위치하고 또한 회로 보드에 실장되는 회로 보드 실장면을 포함하고, 하나의 충에서 전기적 절연되는 수지재료로 형성되는 베이스 부재와,
반도체 소자 실장면과 회로 보드 실장면에 거의 직교하고 또한 베이스 부재의 내부를 직선으로 관통하도록 연장하여 반도체 소자를 회로 보드와 전기적으로 연결시키는 전도 부재를 포함한다.
본 발명의 제2 특징에 의하면, 상기 제1 특징에 따른 반도체 소자 실장 보드는 전도성 부재가 금속 배선으로 형성된다.
본 발명의 제3 특징에 의하면, 상기 제1 또는 제2 특징에 따른 반도체 소자 실장 보드는 Cu, Au, Al, Ag, Pd 및 Pt로 구성된 그룹으로부터 선택된 어떤 하나의 금속 또는 상기 금속들 중 하나를 주로 하여 구성된 합금으로 형성된다.
본 발명의 제4 특징에 의하면, 상기 제1 내지 제3 특징 중 하나에 따른 반도체 소자 실장 보드는 수지 재료가 250℃ 이상의 내열성과 15ppm 이하의 열 팽창 계수를 갖는 액정 폴리머이다.
본 발명의 제5 특징에 의하면, 상기 제1 내지 제4 특징 중 하나에 따른 반도체 소자 실장 보드는 전도 부재가 회로 보드 실장면과 같은 평면 상에 위치하고 또한 외부 전극 단자로서 기능하는 단부 표면을 갖는다.
본 발명의 제6 특징에 의하면, 상기 제1 내지 제5 특징 중 하나에 따른 반도체 소자 실장 보드는 전도 부재가 회로 보드 실장면에서 부터 돌출하는 돌출부를 갖는다.
본 발명의 제7 특징에 의하면, 상기 제6 특징에 따른 반도체 소자 실장 보드는 돌출부가 테이퍼링(tapering: 끝이 갈수록 가늘어지는) 되어 있다.
본 발명의 제8 특징에 의하면, 반도체 소자 실장 보드를 제조하는 방법이 제공되는데, 상기 반도체 소자 실장 보드는, 반도체 소자가 실장되고 플립 칩 실장 방법에 의해 전기적으로 연결되는 반도체 소자 실장면과 상기 반도체 소자 실장면 반대편에 위치하고 회로 보드에 실장되는 회로 보드 실장면을 포함하고, 또한 하나의 층에 전기적 절연 수재 재료로 형성되는 베이스 부재와,
반도체 소자 실장면과 회로 보드 실장면에 거의 직교하고 베이스 부재의 내부를 직선적으로 관통하도록 연장하여 반도체 소자를 회로 보드와 전기적으로 연결시키는 전도 부재를 포함한다.
상기 반도체 소자 실장 보드를 제조하는 방법은,
전도 부재를 몰드(mold)에 배열하는 단계와,
그 후, 전도 부재와 수지 재료가 일체적으로 몰딩되도록, 베이스 부재를 형성하는 수지 재료를 몰드에 주입하는 단계를 포함한다.
본 발명의 제9 특징에 의하면, 상기 제8 특징에 따른 제조방법에서, 상기 주입 후, 베이스 부재의 반도체 소자 실장면과 회로 보드 실장면 상에 전도 부재와 전기적으로 연결되는 배선을 형성하는 단계를 더 포함한다.
본 발명의 제10 특징에 의하면, 상기 제9 특징에 따른 제조방법에서, 상기 주입 후 및 상기 배선 형성 전에 베이스 부재의 외부면을 기계가공(machining)하는 단계를 더 포함한다.
본 발명의 제11 특징에 의하면, 상기 제8 내지 제10특징 중 하나에 따른 제조방법에서, 상기 주입 후에, 그 안에 전도 부재가 배열되어 있는 몰드 내에 수지 재료를 주입하여 몰딩된 베이스 부재 블록을 전도 부재들의 축 방향에 직교하는 방향으로 절단하여 베이스 부재를 얻는 단계를 더 포함한다.
본 발명의 제12 특징에 의하면, 제8 내지 제11 특징 중 하나에 따른 제조방법에서, 전도 부재가 주입을 위해 몰드 내에 고정되기 전에 전도 부재와 수지 재료 사이의 접착력을 강화시키기 위하여 전도 부재와 수지 재료 사이의 접촉면들을 조면화(粗面化: rough) 처리하는 단계를 더 포함한다.
본 발명의 제13 특징에 의하면, 상기 제12 특징에 따른 제조방법에서, 표면을 조면화 하는 대신에 접착력 강화제를 접촉 표면에 도포하는 단계를 더 포함한다.
본 발명의 제14 특징에 의하면, 상기 제8 내지 제13 특징 중 하나에 따른 제조방법에서, 상기 주입 시에, 전도 부재 각각에 대해 서로 대칭으로 형성된 적어도 두 개의 주입 개구부(opening)를 통해 수지 재료가 전도 부재들의 축 방향으로 흐른다.
본 발명의 제15 특징에 의하면, 몰드는, 전도 부재들의 축방향의 단부를 유지하고 또한 전도 부재들의 축 방향으로 연장되는 주입 개구부를 갖는 제1 유지판과, 전도 부재들의 나머지 다른 단부들을 유지하고 축 방향으로 이동할 수 있도록 만들어진 제2 유지판과, 주입된 수지 재료로 인한 전도 부재들의 압축/팽창에 따라서 제2 유지판이 축 방향으로 이동할 수 있도록 하는 압력 조절 메카니즘을 가치며, 주입 시에, 상기 제2 유지판은 주입된 재료에 인한 전도 부재들의 압축/팽창에 따라서 축 방향으로 이동하여, 전도 부재들의 휨을 제한한다.
본 발명의 제16 특징에 의하면, 상기 제8 내지 제13 특징 중 하나에 따른 제조방법에서, 주입 시에, 수지 재료는 몰드에 의해 지지된 전도 부재들의 축방향 단부의 근처에서 항성된 다수의 주입 개구부를 통해 전도 부재들의 상기 축방향 단부의 근처에 주입된 후에, 전도 부재의 축 방향으로 흐른다.
본 발명의 제17 특징에 의한 반도체 소자 실장 보드를 제조하는 방법에서, 상기 반도체 소자 실장 보드는,
반도체 소자가 실장되어 플립 칩 실장 방법에 의해 전기적으로 연결되는 반도체 소자 실장면과 상기 반도체 소자 실장면 반대편에 위치하고 회로 보드에 실장되는 회로 보드 실장면을 포함하고, 하나의 층에서 전기적 절연 수지 재료로 형성되는 베이스 부재와,
반도체 소자 실장면과 회로 보드 실장에 거의 직교하고 또한 베이스 부재의 내부를 직선적으로 관통하여 연장된 반도체 소자를 회로 보드와 전기적으로 연결시키는 전도 부재를 포함한다.
상기 반도체 소자 실장 보드의 제조 방법은,
베이스 부재를 몰딩시키기 위해 반도체 소자 실장면과 회로 보드 실장면을 관통하는 관통 구멍이 형성되도록 수지 재료를 몰드 내에 주입하는 단계와,
관통 구멍에 전도 부재를 삽입하는 단계를 포함한다.
본 발명의 제18 특징에 의하면, 제17 특징에 따른 제조방법에서, 전도 부재를 관통 구멍에 삽입한 후에, 반도체 소자 실장면과, 베이스 부재의 회로 보드 실장면과, 관통 구멍들 중 하나의 내벽면에 대하여 배선을 형성하는 단계를 더 포함한다.
본 발명의 제19 특징에 의하면, 제17 또는 제18 특징에 따른 제조방법에서, 상기 주입 후에, 베이스 부재를 형성하기 위해, 관통 구멍이 제공되고 몰딩된 베이스 부재 블록을 관통 구멍들의 연장 방향에 직교하는 방향으로 절단하는 단계를 더 포함한다.
본 발명의 제20 특징에 의하면, 제8 또는 제17 특징에 따른 제조방법에서,
상기 주입 후에, 회로 보드 실장면에서부터 돌출하는 돌출부를 전도 부재에 형성하는 단계와,
회로 보드에 연결되는 랜드를 형성하기 위해 돌출부에 성형처리(plastictreatment)를 수행하는 단계를 더 포함한다.
본 발명의 제21 특징에 의하면, 돌출부를 형성할 때 제20 특징에 따른 제조방법은,
베이스 부재의 두께가 전도 부재의 길이와 같도록 베이스 부재와 전도 부재를 평탄화(leveling)시키는 단계와,
그 후, 베이스 부재만을 두께 방향으로 제거하는 단계를 포함한다.
본 발명의 제22 특징에 의하면, 제21 특징에 따른 방법에서, 베이스 부재의 제거는 습식 에칭, 건식 에칭, 샌드블래스팅(sandblasting) 및 기계가공 중 어느 것에 의해 시행된다.
본 발명의 제23 특징에 의하면, 제9 또는 제18 특징에 따른 제조방법에서, 도체를 베이스 부재 상에 도금한 후 에칭에 의해 배선을 형성하거나 또는 배선을 형성할 필요가 있는 부분에만 도금을 하여 배선을 형성하여, 배선을 구현한다.
본 발명의 제24 특징에 의하면, 제9 또는 제18특징에 따른 제조방법에서, 전도 페이스트를 베이스 부재 상에서 프린트하고 열처리함으로써 배선을 형성한다.
본 발명의 제25 특징에 의하면, 제1 특징에 따른 반도체 소자 실장 보드의 반도체 소자 실장면에 실장되어, 전기적으로 연결되고 또한 밀봉된 반도체 소자를 갖는 반도체 장치가 제공된다.
본 발명의 제26 특징에 의하면, 제25특징에 따른 반도체 장치에서, 반도체 소자는 반도체 소자 실장 보드의 두께 방향에 거의 평행한 반도체 소자 실장 보드의 측면을 따라 밀봉재로 된 단부면을 형성함으로써 밀봉된다.
본 발명의 제27 특징에 의한 반도체 장치의 제조 방법은, 다수의 반도체 소자를 상기 제1 특징에 따른 반도체 소자 실장 보드의 반도체 소자 실장면에 실장하여 전기적으로 연결하는 단계와,
실장된 다수의 반도체 소자를 밀봉 수지로써 동시에 밀봉하는 단계와,
반도체 소자 사이에서 반도체 소자 실장 보드와 밀봉 수지를 절단하는 단계를 포함한다.
제1도는 본 발명 실시예의 반도체 소자 실장 보드의 구조를 도시하는 단면도.
제2도는 제1도의 반도체 소자 실장 보드의 전도 부재와 회로 보드 사이의 전기적으로 연결된 부분에서의 한 구성에 대한 일례의 단면도.
제3도는 제1도의 반도체 소자 실장 보드의 전도 부재와 회로 보드 사이의 전기적으로 연결된 부분에서의 다른 구성에 대한 일례의 단면도.
제4도는 제1도의 반도체 소자 실장 보드의 전도 부재와 회로 보드 사이의 전기적으로 연결된 부분에서의 또 다른 구성에 대한 일례의 단면도.
제5도는 본 발명의 다른 실시예에서의 반도체 소자 실장 보드의 구조를 도시하는 단면도.
제6(a)도, 제6(b)도, 및 제6(c)도는 제5도의 반도체 소자 실장 보드에서 접합 랜드(bonding land)를 형성하는 방법을 설명하는 도면.
제7도는 제1도의 반도체 소자 실장 보드 제조 방법의 일례의 흐름도.
제8도는 제1도의 반도체 소자 실장 보드 제조 방법의 다른 일례의 흐름도.
제9도는 제1도의 반도체 소자 실장 보드 제조 방법의 일례를 설명하는, 반도체 소자 실장 보드의 투시도.
제10도는 제1도의 반도체 소자 실장 보드 제조 방법의 다른 일례를 설명하는, 반도체 소자 실장 보드의 투시도.
제11도는 접착 향상제가 제1도의 반도체 소자 실장 보드의 전도부재와 베이스 부재 사이에 제공되었을 경우의 단면도.
제12도는 제1도 및 제5도의 반도체 소자 실장 보드에 배선을 제공하도록 형성된 전도막을 갖는 반도체 소자 실장 보드의 단면도.
제13도는 제1도 및 제5도의 반도체 소자 실장 보드에 배선을 제공하는 것을 설명하는 도면.
제14도는 제1도의 반도체 소자 실장 보드를 제조할 때 사용되는 몰드의 제1 유지판의 평면도.
제15도는 제1도의 반도체 소자 실장 보드를 제조할 때 사용되는 몰드에서 수지 재료가 흐르는 방법을 도시하는 도면.
제16도는 제1도의 반도체 소자 실장 보드를 제조할 때 사용되는 몰드의 압력조절 메카니즘과 제2 유지판의 도면.
제17도는 제1도의 반도체 소자 실장 보드를 제조할 때 사용되는 다른 몰드의 단면도.
제18도는 본 발명 실시예에 따른 반도체 장치의 구조를 도시하는 단면도.
제19도는 제18도과는 다른 반도체 장치의 단면도.
제20도는 제18도 및 제19도 반도체 장치 각각을 제조하는 방법의 흐름도.
제21도는 종래의 반도체 장치 구조의 단면도.
제22도는 종래의 반도체 장치 제조 방법의 흐름도.
제23도는 반도체 소자 실장 보드를 제조하는 종래 방법의 흐름도.
다음의 본 발명의 설명에서, 동일한 부품은 첨부 도면을 통해 같은 참조 번호로 표시하고 있다.
본 발명 실시예의 반도체 소자 실장 보드와, 상기 반도체 소자 실장 보드를 제조하는 방법과, 반도체 소자 실장 보드를 사용하는 반도체 장치와, 그리고 상기 반도체 장치를 제조하는 방법은 같은 부품 또는 기능적으로 동등한 부품들을 같은 참조 번호로 표시하는 도면을 참조해서 설명된다.
우선, 반도체 소자 실장 보드를 설명한다.
제1도에 도시된 반도체 소자 실장 보드(101)는 일반적으로 캐리어(carrier)라고 하며 또한 제21도를 참고로 설명한 반도체 소자 실장 보드(2)에 해당한다. 개략적으로 말하자면, 보드(101)는 베이스 부재(102)와 전도 부재(103)를 포함한다. 플립(flip) 칩 실장 방법으로 보드(101)에 반도체 소자가 실장되어, 반도체 소자 실장면(104)에서 전기적으로 연결되고, 또한 회로 보드도 실장되어 실장면(104) 반대편의 베이스 부재(102)의 회로 보드 실장면(105)에 전기적으로 연결된다.
각 전도 부재(103)가 베이스 부재(102)의 실장면(104 및 105)에 직교하고 동시에 베이스 부재(102)를 직선으로 관통하도록 연장된다. 전도 부재(103)는 베이스 부재(102)에서 서로 접촉하지 않도록 유지된다. 전도 부재(103)는 실장면(104 및 105) 간에 전기 신호를 송신하며, 통상적인 매개 구멍(via hole) 또는 관통 구멍(through hole)에 대응하는 층간 전도부이다. Cu, Au, Al, Ag, Pd 및 Pt 로부터 선택된 하나, 또는 상기 금속들 중 적어도 하나를 포함하는 것으로 만든 금속 배선을 전도 부재(103)로 사용할 수 있다. 특히, 유용성, 산화 또는 유사한 품질 변화가 없는 안정성 및 좁은 피치와 다중-핀 IC들에서 사용하기 위한 낮은 저항 때문에 Au의 전도 부재(103)를 사용하는 것이 바람직하다.
전도 부재(103)는 예를 들어 0.1-0.15mm의 금속 배선으로 형성되고 또한 예를 들어 베이스 부재(102)의 실장면(104 및 105)의 주변 가장자리 부를 따라 0.3mm 피치(pitch)로 배열된다.
실시예에서, 베이스 부재(102)가 하나의 층에 수지 재료로 형성된다. 수지재료는 실장면(104 및 105)에 도금이 이루어지도록, 훌륭한 유동성, 250℃ 이상의 내열성과 15ppm 이하의 열팽창 계수와 같은 소정의 특성을 가져야한다. 열경화성 및 열가소성 수지 중 어느 것이나 수지 재료로서 사용할 수 있지만, 전도 부재(103)에 대한 접착과 그리고 전도 부재(103)들 사이에 주입 편리성의 관점에서 보면, 열경화성 수지가 낮은 점성 때문에 바람직하다. 그러나, 액정 폴리머 등의 열가소성 수지 또한 사용할 수 있다.
다음에 상세하게 설명하지만, 상기 구조의 반도체 소자 실장 보드(101)는 몰드에 전도 부재(103)를 위치시키고, 그리고 베이스 부재(102)가 되는 수지 재료를 몰드에 주입함으로써 얻어진다. 종래의 반도체 소자 실장 보드(2)와는 대조적으로, 베이스 부재(102)와 전도 부재(103)는 본 발명의 반도체 소자 실장 보드(101)에서 하나의 부분으로 형성될 수 있어서, 낮은 원가의 단순한 공정으로 보드(101)를 얻을 수 있다. 제조 소요시간이 단축되고 생산성이 개선된다. 상기 반도체 소자 실장 보드(101)는 종래의 기술에서 전도 페이스트(conductive paste)를 층간 전도부(5)에서 충전할 때 발생하는 충전 실패가 일어나지 않고, 또는 1000회 이상의 열 충격 시험을 -55 내지 125℃에서 행한 후에도 고장을 일으키지 않는다. 반도체 소자 실장 보드(101)는 단선(disconnection) 등에 대해 개선된 신뢰성을 나타낸다. 또한, 실장 보드(101)의 전도 부재(103)는 베이스 부재(102)에서 실장면(104 및 105) 사이를 직선적으로 연장하므로, 만일 낮은 고유 체적저항(intrinsic volume resistivity)의 금속 배선이 전도 부재(103)로 사용된다면 전도 저항이 1mΩ 이하로 되도록 감소된다. 전도 부재(103)로 금속 배선을 사용하면, 단선의 발생을 어렵게 하여, 고장에 대한 신뢰성을 개선할 수 있다.
본 실시예의 실장 보드(101)에서 전도 부재(103)의 배열 간격은 종래의 실장 보드(2)의 층간 전도부(5)의 배열 간격에 비해 감소될 수 있다. 이 이유에 대해 아래에서 논의한다.
제2도에서 점선으로 표시했듯이 랜드(18)가 종래의 실장 보드(2)의 실장면(2b)에 형성된다. 랜드(18)가 종래의 보드(2)에서 형성된 층간 전도부(5)보다 그 직경이 클 필요가 있는데, 즉 다시 말하면, 층간 전도부(5)의 간격이 랜드(18)의 직경에 의존하기 때문에 요구되는 것 보다 크게 설정된다. 반면에, 본 실시예의 실장 보드(101)를 형성하는 경우에는, 금속 배선의 전도 부재(103)가 미리 배열되기 때문에, 종래 기술에서 피할 수 없는 사항인, 베이스 부재에 천공 형성(boring)을 하고, 천공(bored holes)에 전도성 부재를 매립하는 것을 피할 수 있다. 동시에, 본 실시예의 실장 보드(101)에서는, 나중에 설명하는 실장면(105)의 에칭에 의해 배선이 얻어지므로, 실장면(105)에 랜드를 형성할 필요가 없어진다. 따라서 전도부재(103)의 간격이 랜드의 직경에 의존하지 않는다. 이러한 결과로, 전도 부재(103)의 간격을 감소할 수 있어서, 실장 보드(101)가 좁은 피치의 다중-핀 IC에 맞게 될 수 있다.
제3도에서 도시했듯이, 전도 부재(103)는 본 실시예의 실장 보드(101)의 실장면(105)을 지나서 회로 보드(102)를 향해 돌출되어 돌출부(106)를 구성할 수 있다. 돌출부(106)는 외부 전극 단자로서 기능한다. 돌출부(106) 덕분에, 전도 부재(103)를 회로 보드(201) 상의 랜드(202)에 전기적으로 연결하는데 사용된 땜납인 접합재료(220)가 돌출부(106) 상에서 젖어 확산되어 돌출부(106)를 경유해 보드(101)측에 흡인된다. 돌출부(106)를 포함함으로써, 용융 상태의 접합재(220)가 돌출부(106)와 회로 보드(201) 상의 랜드(202) 간에 메니스커스(meniscus)를 생성하도록 한다. 그러므로, 전도 부재(103)가 예를 들어 보드(101)에서 모두 0.3mm 거리로 배열되더라도, 브릿지(bridge)와 같은 고장이 회로 보드(201)의 인접한 랜드(202)간에 발생되지 않는다. 따라서, 실장 보드(101)는 멀티-핀 반도체 소자에 적용할 수 있다.
상기 돌출부(106)는 예를 들어 제4도에서 도시된 바와 같이, 회로 보드(201)를 향해 원뿔형으로 테이퍼링(tapering)될 수 있다. 원뿔형은 돌출부(106)와 랜드(202) 간의 접촉 영역을 감소시킨다. 결과적으로, 돌출부(106)와 랜드(202) 간의 마찰력이 감소되어, 표면 장력이 용해 접합재(molten solder)(220)에서부터 돌출부(106)로 인가되고, 돌출부(106)가 랜드(202) 상에서 쉽게 미끄러질 수 있게 한다. 그러므로 돌출부(106)의 전단부(106a)는 자기 정렬 효과(self alignment effect) 덕분에 랜드(202)의 중앙부에 위치된다. 반도체 소자가 ±0.1mm의 실장 위치 정확도로 회로 보드(201)에 실장될 때, 0.5mm 간격으로 떨어져 있는 랜드(202)에 대한 실장보드의 위치 변동을 방지할 수 있다.
상기 돌출부(106)는 제5도에 표시했듯이 반원 단면형(semicircular sectional shape)으로 형성되어 회로 보드(201) 상의 배선에 전기적으로 연결되는 접합 랜드(120)로서 동작할 수 있다. 접합 랜드(120)는 제6(a)-6(c)도의 공정 흐름도에 따라 얻어진다.
상기에서 설명했듯이 돌출부(106)가 처음에 형성된다. 제6(b)도에서, 돌출부(106)는, 돌출부(106)를 필요한 형태로 형성하기 위해 설계된 몰드(121)에서 배열된다. 즉, 몰드(121)의 상부 몰드 유니트는 실장면(105)에 대향찬 표면과 접촉할 수 있는 평평한 표면을 가지며, 몰드(121)의 하부 몰드 유니트는 표면에 반구형의 오목부를 갖는다. 압력이 몰드(121)에 의해 상하로부터 인가되어, 돌출부(106)가 몰드의 오목부 형태로 변화된다. 따라서, 접합 랜드(120)가 몰딩된다.
접합 랜드(120)는 전도 부재(103) 보다 큰 직경을 가져서, 충격 등으로 인해 전도 부재(103)가 실장 보드(101)에서부터 분리되지 않는다. 실장 보드(101)를 회로 보드(201)에 실장시킬 때 사용되는 땜납의 형태는 실장 보드(101)에서 형성된 접합 랜드(120)의 형태에 따라 변한다는 것을 실험에서 보여준다. 접합 랜드(120)가 요망하는 형태로 처리된다면 충분한 접합 강도가 실장 보드(101)와 회로 보드(201) 사이에 확보될 수 있다. 공정에서 요망하는 형태의 많은 접합 랜드(120)가 한 번에 얻어지기 때문에, 제조 소요 시간을 단축할 수 있다. 전도 부재(103)의 반구형 전단부는 실장면(105)에 알맞게 변화하기 때문에, 열팽창 차이 등으로 인한 응력(stress)의 집중을 제거하여, 신뢰성을 향상시킨다.
상기에서 설명한 예에서, 돌출부(106)는 실장면(105)에 대해 회로 보드 측으로 전도 부재(103)를 돌출시킴으로써 형성된다. 대신에, 하기에서 설명하는 바와 같이, 돌출부(106)는 실장면(105)측에서 베이스 부재(102)를 제거하여 전도 부재(103)를 돌출시킴으로써 얻을 수가 있다.
특히, 제2도에 도시했듯이, 보드(101)의 반도체 소자 실장면(105)이 전도 부재(103)의 단부면과 평평하게 되도록 실장 보드(101)를 몰딩하고, 그 후 건식 에칭, 샌드블래스팅(sandblasting), 버핑(buffing)으로 또는 강 알카리 용액 등을 사용하여 베이스 부재(102)를 소정 두께가 되도록 제거한다. 상기 제거 방법은 베이스 부재(102)로 사용된 수지 재료에 따라 다르다. 예를 들어, 에폭시 수지가 베이스 부재(102)로 사용되면, 반응성 이온 에칭(RIE: reactive ion etching)이 선택된다. 30mTorr 와 300W 출력에서 50sccm의 대기 가스(atmospheric gas)로서 Cl2를 사용해서 베이스 부재(102)만을 건식 에칭(dry-etching)한다.
상기 방법에서 베이스 부재(102)만을 제거할 수 있기 때문에, 베이스 부재(102)가 형성되어 소정 크기로 절단된 후에 돌출부(106)를 실장 보드(101)에 형성할 수 있다. 실장 보드(101)가 요망하는 접합 강도를 갖지 않을 지라도, 상기와 같이 실장 보드(101)에 접합 랜드를 형성하는 공정에 의해 필요한 강도를 얻을 수 있다.
상기 반도체 소자 실장 보드(101)의 제조 방법을 설명한다.
제7도의 단계(101)에서, 전도 부재(103)가 몰드에 배열되어 실장면(104 및 105)들 사이에 전도부를 형성한다. 상기 과정은 세라믹 녹색 테이프(ceramic green tape; 세라믹 성형 테이프)를 펀칭함으로써 구멍을 형성하는, 종래의 반도체 소자 실장 보드(2)의 제조에 관련되는 제23도의 단계 14에 해당한다.
실시예에서, 65개의 그리드형(grid-like) 전도 부재(103)가 한 번에 형성된다. 단계 102에서, 수지 재료를 몰드로 주입하여 베이스 부재(102)를 형성한다. 그때에, 수지 재료가 전도 재료(103)들 사이에 충전된다. 반도체 소자 실장 보드(101)를 이러한 방법으로 물딩한 후에, 단계 103에서, 배선이 실장 보드(101)의 실장면(104 및 ID5) 상에 형성된다.
제7도와 제23도의 비교로 명백히 알 수 있듯이, 실시예의 실장 보드(101)의 제조 과정을 상당히 단순화시킬 수 있어서, 실장 보드(101)를 낮은 원가로 제조할 수 있다.
제8도에 도시하였듯이, 몰딩한 반도체 소자 실장 보드를 기계가공하기 위해 단계 102와 103 사이에 단계 104를 추가하는 것이 바람직하다. 예컨대, 단계 104에서 기계가공은 실장 보드를 소정 크기로 절단하는 것이다. 보다 상세히 말하면, 제9도에서 이중 쇄선으로 표시되고 단계 101과 102를 통해 형성된 베이스 부재 블록(107)이 절단선(108)을 따라 절단되므로, 실장 보드(101)의 형상을 사용하는 몰드에 제한되지 않고 결정할 수 있다. 상기 실시예에 따라, 17×12mm 몰드로 베이스 부재 블록(107)을 형성한 후에, 단계 104에서 블록을 15×6mm 직사각형으로 기계 가공하고, 단계 103에서 실장면(104 및 105) 상에 배선이 형성된다.
이와 달리, 제10도에 도시된 바와 같이, 베이스 부재 블록(107)을 형성하면, 절단선(108)을 따라 베이스 부재 블록(107)을 여러 개의 층들로 절단할 수 있다. 이 경우에, 전도 부재(103)는 절단한 실장 보드(101)의 실장면(104 및 105) 상에 노출된다. 와이어(wire) 또는 금속 세절톱(metal slitting saw)에 의한 절단을 상기 절단 방법으로 생각할 수 있으나, 절단면의 정확도 및 생산성의 견지에서 보면 그라인딩(grinding)이 바람직하다. 본 실시예에서, 베이스 부재 블록(107)은 인조다이아몬드의 연마분 입자(abrasive grains)로 된 칼날을 8000 rpm로 회전시켜 절단한다. 베이스 부재 블록(107)을 소정 두께로 절단한 후, 상기에서 설명했듯이, 실장 보드(101)의 실장면(104 및 105)들 중 필요한 부분에 배선을 형성한다. 상기의 설명과 제10도에서, 다수의 반도체 소자 실장 보드(101)를 베이스 부재 블록(107)으로부터 절단하지만, 말할 필요도 없이, 실장 보드(101)의 한 시트(sheet)를 베이스 부재 블록(107)으로부터 얻을 수도 있다.
상기에서 설명했듯이, 종래 기술에 비해 간단한 방법으로 생산된 베이스 부재 블록(107)에 절단공정을 추가함으로써 하나의 베이스 부재 블록(107)으로부터 다수의 반도체 소자 실장 보드(101)들을 연속해 제조할 수 있기 때문에, 본 실시예의 제조 방법은 제조 소요 시간을 단축하고 원가를 낮춘다.
지금부터, 베이스 부재(102)를 구성하는 수지 재료에 대해 개선된 밀착성과 접착성을 가지는 전도 부재(103)를 갖는 반도체 소자 실장 보드(101)에 대해 아래에서 설명한다.
대부분의 경우에 있어서, 반도체 소자의 회로 형성면 상에 형성된 회로는 실리콘 또는 알루미늄 증착막(aluminum vapor-deposited film)이다. 즉, 수분과 이온등에 상당히 약한 증착막이다. 그러므로, 반도체 소자를 실장할 때 일반적으로 밀봉한다. 상기 경우에, 전도 부재(103)가 실장 보드(101)의 수지 재료에 불량하게 접착되면, 실장 보드와 수지 사이에 수분이 침투하여, 보드는 신뢰성 시험, 특히, 압력 쿠커 시험(PCT: pressure cooker test)에서 실패하게 된다. 그러므로, 접합층은 전도 부재(103)를 수지 재료와 충분하게 밀착시킬 필요가 있다.
본 실시예에서는, 제11도에 도시된 것처럼 접착력 강화제(adhesion-increasing agent)(109)가 수지 재료에 대한 전도 부재(103)의 접촉면(103a)에 도포된다. 접착력 강화제(109)의 존재는 접촉면(103a)과 베이스 부재(102)의 밀착성과 접착성을 개선시켜서 접촉면(103a)에 수분과 이온들이 침투하는 것을 방지한다. 본 실시예에서 사용된 접착력 강화제(109)는 반도체 밀봉 수지(sealant resin)이다.
접착력 강화제(109)를 전도 부재(103)에 도포한 후, 반도체 소자 실장 보드(101)를 신뢰성 시험한 결과가 표 1에 도시되어 있다.
Figure kpo00001
표 1에서 명백하듯이, 접착력 강화제(109)가 전도 부재(103)에 도포되기 때문에 단선이 발생하지 않는다. 그러므로 실장 보드(101)의 신뢰성이 개선된다.
접착력 강화제(109)는 상기 언급한 반도체 밀봉 수지로 제한되지 않으며, 전도 부재(103)와 베이스 부재(102) 간의 접착성과 밀착성을 개선할 수 있는 한은 어떠한 재료도 사용할 수 있다.
전도 부재(103)와 베이스 부재(102) 간의 단단한 밀착성과 접착성을 개선하기 위하여, 베이스 부재(102)에 대한 전도 부재(103)의 접촉면에 접착력 강화제(109)를 도포하는 대신에 조면화(rough) 처리를 할 수도 있다.
다음 단계 103에서, 실장 보드(101)에서 배선을 형성하는 방법을 설명한다.
제12도는 실장 보드(101)의 반도체 소자 실장면(104)의 단면도이다. 제12도에 도시했듯이, 전도막(122)이 실장면(104) 상에 형성된다. 실장 보드(101)의 베이스 부재(102)용 수지 재료로서 스미토모 화학주식회사(Sumitomo Chemical Company, Limited)에서 생산한 LCP Sumika Super E6510P를 사용하고 전도막(122)은 산/알카리 처리를 통해 실장면(104)에 도금된다. 도금의 결과, 미세한 오목부(123)가 제12도에 도시했듯이 실장 보드(101)의 베이스 부재(102)의 실장면(104)에서 형성된다. 오목부(123)에 증착된 전도체의 앵커 효과(anchor effect) 때문에 전도막(122)과 베이스 부재(102) 간에 접착이 확고히 이루어진다. 더구나, 금속결합이 전도막(122)과 전도 부재(103) 간의 계면(124)에서 발생되어, 전도막(122)과 전도 부재(103)를 강하게 결합한다.
배선은 상기 전도막(122)을 에칭함으로써 형성된다. 다른 방법으로는, 배선이 이루어져야 할 부분에만 전도막(122)이 도금된다.
제13도의 예에서, 배선이 전도성 페이스트(conductive paste)의 프린팅으로 얻어진다. 제13도에서 참조 번호 125는 마스크, 126은 고무 룰러, 127은 전도성 페이스트를 나타낸다. 본 실시예에서 전도성 페이스트(127)는 에폭시 수지에 구리 입자를 분산시킴으로써 구해지고, 전도성 페이스트(127)의 수지 재료로서 니혼 세키유 카가쿠 주식회사(Nihon Sekiyu Kagaku Kabushiki Kaisha)에서 생산한 LCP XYDAR G330이 사용된다. 제13도에 도시했듯이, 프린팅으로 실장면(104 및 105)에 배선을 형성한 후, 전도 페이스트(127)의 수지 재료를 열처리하고 응고하여, 배선 공정을 종료한다. 전도성 페이스트(127)의 수지 재료의 알맞은 점도는 배선 피치에 따라다를지라도, 요망하는 값이 되도록 점도를 조절한다면, 누설 또는 단락회로(shortcircuits) 등의 결점을 피할 수 있다. 상기 방법으로 얻은 배선은 결점이 없어진다. 비-도금 등급(non-plating grade)의 수지 재료도 배선에서 접착 강도를 나타낼 수 있다. 본 실시예에서 사용한 전도성 페이스트(127)는 에폭시 수지에서 분산된 구리입자를 갖는 반면에, 예를 들어, 신쿠 야킨 주식회사(Shinku Yakin Kabushiki Kaisha)가 생산한 극히 미세한 개별적인 분산 입자를 사용하는 소결 페이스트(sintered paste)를 사용할 수 있는데, 이 경우에도 동일한 효과가 이루어질 수 있다.
전도성 페이스트(127)를 사용하는 상기 배선 방법에 따라, 베이스 부재(102)에 도금할 수 없는 전도막(122)으로도 전도체를 형성할 수 있다. 따라서, 전도막(122)을 수지 재료에 도금할 수 있는지 없는지에 상관없이, 필요한 특성을 갖는 수지 재료를 베이스 부재(102)로 선택할 수 있다. 상기 방법은 폭 넓은 종류의 다양한 반도체 소자를 실장 보드 상에 실장할 수 있도록 해준다.
상기 반도체 실장 보드(101)를 몰딩하는 몰드를 설명한다.
제14도는 몰드의 한 벽면을 구성하고 전도 부재(103)들의 한 축방향 단부를 유지하는 제1 유지판(110)의 평면도이다. 제14도에서, 전도 부재(103)는 도면의 지면에 직교하는 방향으로 연장된다. 수지 재료(112)를 몰드 내로 주입하여 베이스 부재(102)를 형성하기 위해, 다수의 주입 개구부들은 상기 직교방향으로 제1 유지판(110)을 관통하도록 형성된다. 제14도에서 명확히 알 수 있듯이, 주입 개구부(111)는 모든 전도 부재(103)들 각각에 대해 서로 대칭으로 배열된다.
주입 개구부(111)가 상기 위치에서 전도 부재(103)에 형성되기 때문에, 수지 재료(112)가 전도 부재(103)의 측면을 따라 흐를 때, 전도 부재(103)는 축방향에서 직교 방향으로 수지 재료(112)로부터 인가되는 힘에 의한 영향을 덜 받는다. 그러므로, 배치할 경우에 위치 정확도를 유지하면서 전도 부재(103)를 베이스 부재(102)에 매립할 수 있다. 수지 재료(112)를 단일 주입 개구부를 통해 몰드로 주입하는 경우와 비교하면, 전도 부재(103)의 위치 변동이 10% 이하가 되도록 제한할 수 있다. 따라서, 실장 보드(101)의 수율을 개선시킬 수 있다.
제15도는 전도 부재(103)의 주변에서 축 방향으로 흐르는 수지 재료(112)의 움직임을 보여준다. 수지 재료(112)는 화살표(113)로 표시한 방향으로 움직인다. 수지 재료(112)가 주입 개구부(111)를 통해 몰드 내로 주입된 후에는 그 직경이 어져서, 수지 재료(112)의 점도와 주입속도에 따른 힘에 의해 전도 부재(103)들의 위치가 변하게 된다. 그러나, 제15도에서 명백하게 도시되어 있듯이, 수지 재료(112)의 분수형 흐름(fountain flow)으로 인해 신장 응력(extension stress)이 전도 부재에 없기 때문에, 유체압이 주변으로부터 전도 부재(103)로 균일하게 가해지게 되어, 수지 재료(112)가 몰드 내로 주입될 때에도 전도 부재(103)의 위치가 변동되지 않도록 할 수 있다.
제16도는 수지 재료(112)의 주입에 뒤이어 일어나는 전도 부재(103)의 위치 변동을 더 효과적으로 제한하는 메카니즘을 나타낸다.
제16도에서, 전도 부재(103)들의 다른 단부들은 몰드의 한 벽면을 구성하고 또한 전도 부재(103)의 축 방향으로 이동할 수 있는 제2 유지판(114)에 의해 유지된다. 압력 조절 메카니즘(115)이 제2 유지판(114)에 고정되고, 다음과 같이 동작한다. 제1 및 제2 유지판(110, 114)에 의해 각각의 단부 모두가 지지되는 전도 부재(103)들에 압력 조절 메카니즘(115)에 의한 장력이 가해져서, 수지 재료(112)가 몰드 내에 주입될 때에 전도 부재(103)들이 위치적으로 변동하지 않게 된다. 보다 상세히 설명하면, 압력 조절 메카니즘(115)은 수지 재료(112)의 주입 압력과 압력 조절 메카리즘(115)의 압력 사이의 압력차에 따라 전도 부재(103)의 축 방향으로 제2 유지판(114)을 이동시킨다. 구체적으로, 스프링, 리프스프링(leaf spring) 등의 탄성 부재를 압력 조절 메카니즘(115)에 사용할 수 있지만, 압축 유체 특히, 공기가 경제적인 관점에서뿐만 아니라 조절의 용이성 때문에 바람직하다.
상기와 같은 압력 조절 메카니즘(115)이 존재하는 경우에, 주입 개구부(111)에서부터 몰드로 흐르는 수지 재료(112)가 제2 유지판(114)에 압력을 인가하면, 제2 유지판(114)이 이동하여 장력을 전도 부재(103)에 부가한다. 전도 부재(103)는 상기 장력 덕분에 덜 구부러진다, 제2 유지판(114)은 이동할 수 있기 때문에, 수지 재료(112)를 몰드로 주입할 때 전도 부재(103)에 작용하는 장력을 조절할 수 있어서, 수지 재료(112)의 주입 압력을 증가시킬 수 있다.
전도 부재(103)용 가압 메카리즘을 제2 유지판(114)에 맞춘다면, 전도 부재(103)가 몰드로 순차적으로 이송되고 압력 조절 메카니즘(115)이 도면의 우측 방향으로 한 단계씩 이동할 때, 전도 부재는 각각 소정의 길이로 순차적으로 몰딩될 수 있다. 즉, 후프 몰딩(hoop molding)에서처럼 연속해서 몰딩될 수 있다.
다른 몰드의 구조를 제17도를 참고하여 설명한다.
제14도와 제16도를 참고로 설명한 몰드와 비교하면, 제17도의 몰드는 다른 위치에서 수지 재료(112)용 주입 개구부를 갖는다. 즉, 제17도의 몰드에서 주입 개구부(118)가 전도 부재(103)의 한 단부를 유지하는 제3 유지판(116)의 근처에서 형성되고, 또한 수지 재료(112)가 전도 부재(103)와 제3 유지판(116) 간의 유지부들을 향해 흐르도록 하는 각도로 제3 유지판(116)의 중심부에 대해 기울어진다. 제3 유지판(116)의 평면으로부터 알 수 있듯이, 적어도 2개의 주입 개구부(118)가 서로 대향해서 배열된다. 상기에서 언급한, 주입 개구부(118)의 각도, 위치 및 개구부 직경은 전도 부재(103)에 가해진 힘을 감소시키도록 작용하고, 수지 재료(112)의 용해 점도(melt viscosity)와 고형화 속도(solidification speed)에 따라 다르다.
상기와 같이 배열된 주입 개구부(118)들 덕분에, 수지 재료(112)는 제17도의 화살표(119)로 표시된 방향으로 몰드 내의 공간(117)으로 흐른다. 전도 부재(103)의 축방향에 거의 직교하는 방향에서부터 주입된 수지 재료(112)로 전도 부재(103)가 위치적으로 변동하지 못하게 할 수 있다. 이는 예를 들어 캔틸레버의 만곡량(abend of a cantilever)으로 증명된다.
캔틸레버의 고정 단부에서부터 위치 x에서의 편향량(deflection amount) y는 다음과 같이 표현되고, 균일하게 분산된 부하 p가 캔틸레러에 인가된다고 가정하면,
y = px4/8EI
이고, 여기서 E는 영률(Young′modulus)이고 I는 전도 부재(103)영역의 제2 모멘트이다 균일하게 분산된 부하 p는 유체에 대해 항력(drag) D의 형태로 인가된다. D는
D = CDp V2S/2
이고, 여기서 CD는 객체의 항력 계수(drag coefficient)이며 객체 형태에 따른 무차원의 수이고, p는 유체 밀도이고, V는 유체 속도이고, S는 유체 흐름에 수직인 표면에 대한 전도 부재(103)의 돌출 면적이다.
상기 유체는 즉 수지 재료(112)이므로 1의 밀도를 가지는 것으로 추정한다. 전도 부재(103)의 편향량 y는
y = CDp V2Sx4/16EI
으로 구해진다.
전도 부재(103)의 괸향량은 제3 유지판(116)의 근처에 있는 전도 부재(103)의 유지부로, 유체인 수지 재료(112)를 가능한 많이 지향하게 함으로써 감소될 수 있다.
수지 재료(112)로 충전된 공간(117)에서 전도 부재(103)의 길이를 감소시킴으로써 같은 효과가 달성될 수 있다. 비록 앞서 행한 설명이 캔틸레버에 관련되어 있지만, 양단부가 고정된 빔(beam)에 대해서도 동일한 원리가 적용되는데, 왜냐하면 단순히 분모 8이 384로 변하기 때문이다.
주입 개구부(118)가 제17도에서와 같이 제공되고 또한 하나의 주입 개구부가 형성될 때, 전도 부재의 각 위치적 변동량이 표 2에서 나타나 있다.
Figure kpo00002
표 2에서 명백히 알 수 있듯이, 제17도에서 변동량은 양호하게 감소된다.
제7도와 제8도를 참조하여 설명한 반도체 소자 실장 보드(101)의 제조방법에 따라 전도 부재(103)들은, 제14도-제17도를 참조하여 설명한 실장 보드(101)의 베이스 부재(102)를 형성하는 몰드 내에 미리 설치된다. 이하에서 설명하듯이, 실장 보드는 전도 부재(103)용 삽입 구멍을 형성한 후 전도 부재(103)를 삽입함으로써 제조할 수 있다.
특히, 소정 크기의 원주(column)들이 필요한 크기의 공간을 갖는 몰드에 세워지게 되거나, 또는 소정 크기의 원주를 갖는 몰드가 준비된다. 그후, 수지 재료(112)가 실장 보드에 필요한 조건에 따라 공간에 주입된다. 그 후, 응고한 수지 재료(112)만을 몰드로부터 끄집어낸다. 구멍들을 갖는 베이스 부재가 상기 방법으로 얻어진다. 계속해서, 구멍과 같은 크기의 전도 부재가 베이스 부재의 구멍에 삽입되거나 또는 전도성 페이스트가 구멍에 충전된다. 전도 부재 또는 전도성 페이스트는 반도체 소자 실장 표면에서부터 실장 보드의 회로 보드 실장면으로 전기 신호를 송신하는 경로로 된다.
전도부를 얻기 위하여 실장 보드를 구성하는 각 층에 대해 하나의 구멍마다 통상적으로 처리되지만, 상기 설명한 제조 방법은 복수의 구멍을 동시 형성할 수 있게 하여, 공정 원가가 낮아진다.
더구나, 구멍을 형성하는 원주가 몰드에 고정되기 때문에, 종래의 펀칭 방법에서 발생하는 위치 변동이 제거되어, 전도부를 정확하게 정할 수 있다.
구멍들의 내벽을 포함하는 베이스 부재의 전체 표면이 한 번에 도금되어 도체를 형성한다. 필요 부분을 제외한 불필요한 부분의 도체들을 에칭 등의 방법으로 제거함으로써, 배선을 얻을 수 있다.
인쇄 회로 보드를 제조하는데 종래에 사용된 도금 시설이 상기 방법에서 사용되므로, 시설에 대해 아무런 투자를 하지 않는다.
실장 보드(101)를 사용하여, 상기한 실장 보드(101)의 실장면(104)에 반도체 소자의 실장/전기적 연결을 수행함으로써 얻어진 반도체 장치를 제18도-제20도를 참고하여 설명한다.
제20도의 단계 111에서, 반도체 소자(131)의 회로 형성면(132)에 있는 전극부(133) 상에 돌출 전극(134)이 형성된다. 각 돌출 전극(134)들은 단계 112에서 평탄화(leveling)되고, 전도성 페이스트(135)가 단계 113에서 돌출 전극(134)으로 전사된다. 전도성 페이스트(135)의 전사 후에, 단계 114에서 반도체 소자(131)의 회로 형성면(132)이 실장 보드(101)의 실장면(104)과 직면하게 한다.
제18도에 도시했듯이, 실장 보드(101)의 실장면(104)에는 앞서 설명했듯이 배선(128)과 랜드(129)들이 제공된다.
단계 115에서, 실장 보드(101)의 랜드(129)는 전도성 페이스트(135)를 통해 반도체 소자(131)의 돌출 전극(134)에 전기적으로 연결된다. 단계 116에서, 전도성 페이스트(135)가 경화된다. 반도체 소자(131)는 실장 보드(101)의 실장면(104)에 실장된다. 단계 117에서 반도체 소자(131)는 밀봉재(436)에 의해 실장면(104)에서 밀봉된다. 밀봉재(436)는 단계 118에서 응고한다. 만일 다수의 반도체 소자(131)가 실장 보드(101) 상에서 실장된다면, 단계 119에서 실장 보드(101)의 두께 방향으로 반도체 소자를 절단하여 서로 분리한다. 반도체 장치(130)는 이러한 방식으로 완료된다. 반도체 장치(130)는 전도성 접합재료(220)를 통해 실장 보드(101)의 실장면(105) 상의 랜드(136)를 회로 보드(201)의 랜드(202)와 연결함으로써, 도면에 도시한 것처럼 회로 보드(201)에 실장된다.
이렇게 구성한 반도체 장치(130)는 앞서 설명했듯이 짧은 소요 시간으로써 값싸게 제조된 실장 보드(101)를 사용한다. 그러므로, 반도체 장치는 짧은 소요 시간으로써 낮은 원가로 만들 수 있다.
반도체 소자(131)와 회로 보드(201)의 열팽창 계수의 부정합(mismatching)이 실장 보드(201)에 의해 흡수되기 때문에, 반도체 소자를 회로 보드에 직접 실장할 때에 비해, 회로 보드에 대한 반도체 장치의 결합 신뢰성이 개선된다.
만일 단일 몸체의 반도체 소자로 판단된다면 공지된 훌륭한 다이(KGD: known gooddie)를 판단하는 것이 어려울지라도, 그 판단은 반도체 소자의 전극 피치를 실장 보드(101)를 통해 확대함으로써 쉽게 실행된다. 이외에도, 실장 보드(101)를 저가로 제조할 수 있기 때문에, 결함이 있는 반도체 소자(131)로 인한 손실은 반도체 장치에서 제한될 수 있다. 실장 보드(101)는 KGD용 소켓으로서 사용된다.
본 실시예에 따라, 반도체 소자(131)가 돌출 전극(134)과 전도성 페이스트(135)를 통해 실장 보드(101)에 전기적으로 연결된다. 그러나, 반도체 소자(131)는 Au와 Au 또는 Au와 Sn의 금속 접합을 통해 실장 보드(101)와 전기적으로 연결될 수도 있다.
제19도에서 도시되어 있듯이, 밀봉재(436)의 단부면(436a)이 실장 보드(101)의 측면(137)의 연장선을 따라 형성되도록 밀봉재(436)를 주입하는 것이 바람직하다. 이러한 방식으로 밀봉재(436)를 주입할 때, 표면(436b 및 131a) 모두가 제19도에서 평평할지라도 밀봉재(436)의 상부면(436b)은 이중 쇄선(138)으로 표시한 바와 같이 반도체 소자(131)의 상부면(131a)과 평평할 필요가 없다.
반도체 소자(131)의 회로 형성면(132)을 보호하는 밀봉재(436)는, 종래의 구조에 비해, 제19도의 반도체 장치(140)에서는 두께가 증가되어, 반도체 장치(140)는 물의 침투에 대해 좀 더 저항력이 있다. 따라서, 신뢰성 시험에서 결함이 있는 것으로 통상적으로 검출되는 장치조차도 방수성이 개선되어 신뢰성 시험을 통과할 수 있게 된다. 종래의 기술과 실시예들을 PCT에서 비교한 결과가 표 3에서 도시되어 있다.
Figure kpo00003
상기에서 충분히 설명하였듯이, 본 발명의 제1 특징에서의 반도체 소자 실장 보드 및 본 발명의 제18 및 17 특징에서의 반도체 소자 실장 보드의 제조방법에 따라, 베이스 부재는 수지 재료로 된 단일층으로 구성되고, 전도 부재는 수지 재료로 된 베이스 부재를 직선적으로 관통하면서 연장된다. 상기 구조는, 전도 부재가 사전에 배열되어 있는 몰드에 수지 재료를 주입함으로써 간단히 실행되므로, 선행 기술보다 공정이 더 간단하게 될 수 있어서, 제조 원가와 제조 소요시간을 감소시켜 생산성을 증가시킨다.
전도 부재가 베이스 부재 내에서 직선적으로 연장되기 때문에, 전도 저항이 종래 기술에서 보다 낮아 질 수 있고, 회로 보드에 대한 실장 신뢰도가 개선될 수 있다.
전도 부재가 사전에 베이스 부재에 미리 설치되기 때문에, 종래에 회로 보드 실장면 상에서 요구되는 랜드를 제거할 수 있어서, 전도 부재의 배열 피치를 종래 기술과 비교해 좁게 되도록 할 수 있는데, 이는 다중-핀 ICs에 적합하다.
본 발명의 제25 특징에 따른 반도체 장치와 본 발명의 제27 특징에 따른 반도체 장치 제조 방법에 따라, 상기에서 설명한 반도체 소자 실장 보드를 사용하여, 제조 과정을 단순화할 수 있고 또한 원가 및 소요 시간을 감소시키고 개선된 생산성을 갖는다. 본 발명은 다중-핀 ICs에 적합하고 또한 회로 보드 상에서 실장 신뢰성을 개선한다.
명세서, 청구범위, 도면, 및 요약서를 포함한, 1996, 7, 9에 출원된 일본 특허 출원 제8-179031의 전체 내용은 본원에 전적으로 참고로 사용된다.
본 발명이 첨부 도면을 참고로 하여 바람직한 실시예와 관련해 충분히 설명하였지만, 상기 기술분야의 당업자라면 다양한 변형과 수정을 할 수 있다는 것은 명백하다. 그러한 변형과 수정은 첨부된 청구항에 의해 규정된 본 발명의 범위를 벗어나지 않는다면 청구의 범위 내에 포함되는 것으로 간주된다.

Claims (17)

  1. 반도체 소자가 실장되고 플립 칩 실장 방법에 의해 전기적으로 연결되는 반도체 소자 실장면(104)과, 상기 반도체 소자 실장면 반대편에 위치하고 회로 보드에 실장되는 회로 보드 실장면(105)을 포함하고, 하나의 층에서 전기적 절연 수지 재료(112)로 형성되는 베이스 부재(102)와, 반도체 소자 실장면과 회로 보드 실장면에 거의 직교하고 또한 베이스 부재의 내부를 직선적으로 관통하도록 연장하여 상기 반도체 소자를 상기 회로 보드와 전기적으로 연결시키며, 금속 배선으로 형성되는 전도 부재(103)를 포함하는 반도체 소자 실장 보드(101)를 제조하는 방법에 있어서, 상기 전도 부재를 몰드 내에 배열하는 단계와, 그 후, 전도 부재와 수지 재료가 일체적으로 몰딩되도록, 베이스 부재를 구성하는 수지 재료를 몰드 내에 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 실장 보드의 제조 방법.
  2. 제1항에 있어서, 상기 주입 단계 후에, 베이스 부재의 반도체 소자 실장면과 회로 보드 실장면에, 전도 부재와 전기적으로 연결되는 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 실장 보드의 제조 방법.
  3. 제2항에 있어서, 상기 주입 단계 후와 상기 배선형성 단계 전에 베이스 부재의 외부면을 기계 가공하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 실장 보드의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 주입 단계 후에, 베이스 부재를 얻기 위하여, 전도 부재가 배열되어 있는 몰드 내에 수지 재료를 주입하여 몰딩된 베이스 부재 블록(107)을 전도 부재들의 축방향에 직교하는 방향으로 절단하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 실장 보드의 제조 방법.
  5. 제1항 내지 제3항 중 어느 한항에 있어서, 전도 부재들을 주입용 몰드에 고정하기 전에, 접착력이 증가되도록 전도 부재와 수지 재료 사이의 접촉면(103a)을 조면화 처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 실장 보드의 제조 방법.
  6. 제5항에 있어서, 표면을 조면화 처리하는 대신에 접착력 강화제를 접촉면에 도포하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 실장 보드의 제조 방법.
  7. 제1항 내지 제3항 및 제6항 중 어느 한 항에 있어서, 상기 주입 단계에서는, 각각의 전도 부재들에 대해 서로 대칭적으로 형성된 적어도 두 개의 주입 개구부(111)를 통해 전도 부재들의 축 방향으로 흐르도록 수지 재료를 주입하는 것을 특징으로 하는 반도체 소자 실장 보드의 제조 방법.
  8. 제7항에 있어서, 상기 몰드는, 전도 부재들의 축방향의 단부를 유지하고 또한 전도 부재들의 축 방향으로 연장되는 주입 개구부를 갖는 제1 유지판(110)과, 전도 부재들의 다른 단부를 유지하고 또한 축방향으로 이동할 수 있도록 만들어진 제2 유지판(114)과, 주입된 수지 재료들로 인한 전도 부재들의 압축/팽창에 따라 축방향으로 상기 제2 유지판을 이동할 수 있도록 하는 압력 조절 메카니즘(115)을 가지고, 상기 주입 단계에서, 상기 제2 유지판은 주입된 수지 재료로 인한 전도 부재들의 압축/팽창에 따라 축 방향으로 이동하여, 상기 전도 부재들의 휘어짐을 제한하는 것을 특징으로 하는 반도체 소자 실장 보드의 제조 방법.
  9. 제1항 내지 제3항 및 제6항 중 어느 한 항에 있어서, 상기 주입 단계에서, 수지 재료는 몰드에 의해 지지되는 전도 부재들의 축방향 단부의 근처에 형성된 다수의 주입 개구부(118)를 통해 전도 부재들의 축방향 단부의 근처에 주입된 후에, 전도 부재들의 축방향으로 흐르는 것을 특징으로 하는 반도체 소자 실장 보드의 제조 방법.
  10. 반도체 소자가 실장되어 플립 칩 실장 방법에 의해 전기적으로 연결되는 반도체 소자 실장면(104)과, 상기 반도체 소자 실장면 반대편에 있고 또한 회로 보드에 실장되는 회로 보드 실장면(105)을 포함하며, 하나의 층에서 전기적 절연 수지 재료로 형성되는 베이스 부재(102)와, 반도체 소자 실장면과 회로 보드 실장면에 거의 직교하고 베이스 부재의 내부를 직선적으로 관통하여 연장된 전도 부재(103)를 포함하는 반도체 소자 실장 보드(101)를 제조하는 방법에 있어서, 베이스 부재를 몰딩하기 위해 반도체 소자 실장면과 회로 보드 실장면을 관통하는 관통 구멍이 형성되도록 몰드 내에 수지 재료를 주입하는 단계와, 관통 구멍에 전도 부재를 삽입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 실장 보드의 제조 방법.
  11. 제10항에 있어서, 전도 부재를 관통 구멍에 삽입하는 단계 후에, 반도체 소자 실장면과, 베이스 부재의 회로 보드 실장면과, 관통 구멍들 중 하나의 내벽면에 대하여 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 실장 보드의 제조 방법.
  12. 제10항 또는 제11항에 있어서, 상기 주입 단계 후에, 베이스 부재를 형성하기 위해, 관통 구멍들이 제공되고 몰딩된 베이스 부재 블록을 관통 구멍들의 연장 방향에 대해 직교하는 방향으로 절단하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 실장 보드의 제조 방법.
  13. 제1항 또는 제10항에 있어서, 상기 주입 단계 후에, 회로 보드 실장면에서부터 돌출하는 돌출부(106)를 전도 부재에 형성하는 단계와, 회로 보드에 연결되는 랜드를 형성하기 위해 돌출부에 성형 처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 실장 보드의 제조 방법.
  14. 제13항에 있어서, 돌출부를 형성할 경우에 상기 방법은, 베이스 부재의 두께가 전도 부재의 길이와 같게 되도록 베이스 부재와 전도 부재를 평탄화(leveling)시키는 단계와, 그 후, 베이스 부재만을 두께 방향으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 실장 보드의 제조 방법.
  15. 제14항에 있어서, 상기 베이스 부재의 제거 단계는 습식 에칭, 건식 에칭, 샌드블래스팅(sandblasting), 및 기계 가공 중 어느 것에 의해 이루어지는 것을 특징으로 하는 반도체 소자 실장 보드의 제조 방법.
  16. 제2항 또는 제11항에 있어서, 상기 배선 형성 단계는 베이스 부재에 도체를 도금한 후 에칭에 의해 배선을 형성하거나 또는 배선이 이루어져야할 부분에만 도금을 하여 배선을 형성하는 것을 특징으로 하는 반도체 소자 실장 보드의 제조 방법.
  17. 제2항 또는 제11항에 있어서, 상기 배선 형성 단계는 전도성 페이스트를 베이스 부재에 프린트하고 열처리하여 배선을 형성하는 것을 특징으로 하는 반도체 소자 실장 보드의 제조 방법.
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Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6303878B1 (en) * 1997-07-24 2001-10-16 Denso Corporation Mounting structure of electronic component on substrate board
US6854985B1 (en) 1998-12-16 2005-02-15 Paricon Technologies Corporation Elastomeric interconnection device and methods for making same
US20020003049A1 (en) * 1999-12-29 2002-01-10 Sanjay Dabral Inline and "Y" input-output bus topology
JP3427086B2 (ja) * 2000-02-23 2003-07-14 Ｎｅｃエレクトロニクス株式会社 Ｉｃソケット
US6590283B1 (en) * 2000-02-28 2003-07-08 Agere Systems Inc. Method for hermetic leadless device interconnect using a submount
JP4023076B2 (ja) 2000-07-27 2007-12-19 富士通株式会社 表裏導通基板及びその製造方法
KR100668939B1 (ko) * 2000-08-21 2007-01-12 앰코 테크놀로지 코리아 주식회사 보드 레벨 반도체 장치 및 그 제조 방법
KR20020028017A (ko) * 2000-10-06 2002-04-15 박종섭 고밀도 패키지
JP4744689B2 (ja) * 2000-12-11 2011-08-10 パナソニック株式会社 粘性流体転写装置及び電子部品実装装置
US6951980B2 (en) * 2001-09-29 2005-10-04 Texas Instruments Incorporated Package for an electrical device
US7249954B2 (en) 2002-02-26 2007-07-31 Paricon Technologies Corporation Separable electrical interconnect with anisotropic conductive elastomer for translating footprint
JP4253475B2 (ja) * 2002-07-04 2009-04-15 パイオニア株式会社 発光素子駆動用半導体装置
WO2005013427A1 (en) * 2003-07-02 2005-02-10 Paricon Technologies Corporation Pin-array, separable, compliant electrical contact member
DE10343255B4 (de) * 2003-09-17 2006-10-12 Infineon Technologies Ag Verfahren zum Herstellen elektrischer Verbindungen zwischen einem Halbleiterchip in einem BGA-Gehäuse und einer Leiterplatte
US9097740B2 (en) * 2004-05-21 2015-08-04 Formfactor, Inc. Layered probes with core
USRE43503E1 (en) 2006-06-29 2012-07-10 Microprobe, Inc. Probe skates for electrical testing of convex pad topologies
US8988091B2 (en) 2004-05-21 2015-03-24 Microprobe, Inc. Multiple contact probes
US9476911B2 (en) 2004-05-21 2016-10-25 Microprobe, Inc. Probes with high current carrying capability and laser machining methods
US7759949B2 (en) 2004-05-21 2010-07-20 Microprobe, Inc. Probes with self-cleaning blunt skates for contacting conductive pads
US7615476B2 (en) * 2005-06-30 2009-11-10 Intel Corporation Electromigration-resistant and compliant wire interconnects, nano-sized solder compositions, systems made thereof, and methods of assembling soldered packages
US7649367B2 (en) 2005-12-07 2010-01-19 Microprobe, Inc. Low profile probe having improved mechanical scrub and reduced contact inductance
US7312617B2 (en) 2006-03-20 2007-12-25 Microprobe, Inc. Space transformers employing wire bonds for interconnections with fine pitch contacts
US7452217B2 (en) * 2006-06-22 2008-11-18 Sankyo Kasei Co., Ltd. Connecting member for surface mounting circuit
US7520761B2 (en) * 2006-07-17 2009-04-21 Paricon Technologies Separable electrical interconnect with anisotropic conductive elastomer and adaptor with channel for engaging a frame
US8907689B2 (en) * 2006-10-11 2014-12-09 Microprobe, Inc. Probe retention arrangement
US7514948B2 (en) 2007-04-10 2009-04-07 Microprobe, Inc. Vertical probe array arranged to provide space transformation
US7498198B2 (en) * 2007-04-30 2009-03-03 International Business Machines Corporation Structure and method for stress reduction in flip chip microelectronic packages using underfill materials with spatially varying properties
US8723546B2 (en) * 2007-10-19 2014-05-13 Microprobe, Inc. Vertical guided layered probe
JP2009212104A (ja) * 2008-02-29 2009-09-17 Toshiba Corp プリント回路板の製造方法、プリント回路板およびそのプリント回路板を備えた電子機器
US8230593B2 (en) * 2008-05-29 2012-07-31 Microprobe, Inc. Probe bonding method having improved control of bonding material
JP5511155B2 (ja) * 2008-06-25 2014-06-04 パナソニック株式会社 インターポーザ基板とその製造方法
EP2192825A1 (en) * 2008-11-26 2010-06-02 Osram Gesellschaft mit Beschränkter Haftung An injection tool for encapsulating electronic circuits with light sources, and related encapsulation process
US20120286416A1 (en) * 2011-05-11 2012-11-15 Tessera Research Llc Semiconductor chip package assembly and method for making same
US9241405B2 (en) * 2012-03-06 2016-01-19 Texas Instruments Incorporated Interposer with extruded feed-through vias
JP6383138B2 (ja) * 2013-02-25 2018-08-29 セイコーインスツル株式会社 電子デバイス
KR101478759B1 (ko) * 2013-04-30 2015-01-05 주식회사 세미콘라이트 기판 프레임 제조 방법 및 이를 포함하는 반도체 소자 제조 방법
CN103996627A (zh) * 2013-12-05 2014-08-20 申宇慈 制造含有图形阵列通孔的基板的方法和金属线集成体
CN104183545B (zh) * 2014-07-14 2017-05-17 申宇慈 制造导线框架体的方法和导线框架体
KR20160095487A (ko) * 2015-02-03 2016-08-11 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US9947634B1 (en) * 2017-06-13 2018-04-17 Northrop Grumman Systems Corporation Robust mezzanine BGA connector
CN113285330A (zh) * 2021-04-02 2021-08-20 昆仑伟思微电子(珠海)有限公司 一种同轴转接板的制作方法
EP4099807A1 (en) * 2021-06-01 2022-12-07 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier interconnection and manufacturing method

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62136865A (ja) * 1985-12-11 1987-06-19 Hitachi Ltd モジユ−ル実装構造
JPH06302650A (ja) * 1993-04-14 1994-10-28 Nec Corp 半導体装置

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1387587A (en) * 1971-07-22 1975-03-19 Plessey Co Ltd Electrical interconnectors and connector assemblies
US4202007A (en) * 1978-06-23 1980-05-06 International Business Machines Corporation Multi-layer dielectric planar structure having an internal conductor pattern characterized with opposite terminations disposed at a common edge surface of the layers
US4616406A (en) 1984-09-27 1986-10-14 Advanced Micro Devices, Inc. Process of making a semiconductor device having parallel leads directly connected perpendicular to integrated circuit layers therein
JPS61237458A (ja) * 1985-04-15 1986-10-22 Hitachi Ltd 樹脂封止型半導体装置
US4778950A (en) * 1985-07-22 1988-10-18 Digital Equipment Corporation Anisotropic elastomeric interconnecting system
US4926241A (en) * 1988-02-19 1990-05-15 Microelectronics And Computer Technology Corporation Flip substrate for chip mount
US5036431A (en) * 1988-03-03 1991-07-30 Ibiden Co., Ltd. Package for surface mounted components
JPH0211375A (ja) 1988-06-30 1990-01-16 Canon Inc 記録装置
US4916523A (en) 1988-09-19 1990-04-10 Advanced Micro Devices, Inc. Electrical connections via unidirectional conductive elastomer for pin carrier outside lead bond
US5165651A (en) * 1989-12-11 1992-11-24 Apt, Inc. Machine foundation and method for preparing or repairing a machine foundation
JP2536676B2 (ja) * 1990-07-30 1996-09-18 日本電気株式会社 マイクロピン集合体及びその製造方法
JPH04240759A (ja) 1991-01-24 1992-08-28 Nec Corp ピン構造体及びその製造方法
US5258648A (en) * 1991-06-27 1993-11-02 Motorola, Inc. Composite flip chip semiconductor device with an interposer having test contacts formed along its periphery
JPH05251121A (ja) * 1991-12-18 1993-09-28 Xerox Corp 多層配線組立体
US5338208A (en) * 1992-02-04 1994-08-16 International Business Machines Corporation High density electronic connector and method of assembly
US5483421A (en) * 1992-03-09 1996-01-09 International Business Machines Corporation IC chip attachment
US5259110A (en) * 1992-04-03 1993-11-09 International Business Machines Corporation Method for forming a multilayer microelectronic wiring module
KR100335591B1 (ko) 1992-09-10 2002-08-24 텍사스 인스트루먼츠 인코포레이티드 집적회로디바이스의액티브회로영역상의와이어본딩방법및집적회로디바이스
US5535101A (en) * 1992-11-03 1996-07-09 Motorola, Inc. Leadless integrated circuit package
US5334804A (en) 1992-11-17 1994-08-02 Fujitsu Limited Wire interconnect structures for connecting an integrated circuit to a substrate
EP0603928A1 (en) 1992-12-21 1994-06-29 Delco Electronics Corporation Hybrid circuit
US5810607A (en) * 1995-09-13 1998-09-22 International Business Machines Corporation Interconnector with contact pads having enhanced durability
JP3087152B2 (ja) * 1993-09-08 2000-09-11 富士通株式会社 樹脂フィルム多層回路基板の製造方法
US5455456A (en) * 1993-09-15 1995-10-03 Lsi Logic Corporation Integrated circuit package lid
US5637176A (en) * 1994-06-16 1997-06-10 Fry's Metals, Inc. Methods for producing ordered Z-axis adhesive materials, materials so produced, and devices, incorporating such materials
US5541567A (en) * 1994-10-17 1996-07-30 International Business Machines Corporation Coaxial vias in an electronic substrate
US5477933A (en) * 1994-10-24 1995-12-26 At&T Corp. Electronic device interconnection techniques
JPH08167630A (ja) 1994-12-15 1996-06-25 Hitachi Ltd チップ接続構造
JP3132337B2 (ja) * 1995-03-24 2001-02-05 新神戸電機株式会社 液晶ディスプレイ装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62136865A (ja) * 1985-12-11 1987-06-19 Hitachi Ltd モジユ−ル実装構造
JPH06302650A (ja) * 1993-04-14 1994-10-28 Nec Corp 半導体装置

Also Published As

Publication number Publication date
SG70600A1 (en) 2000-02-22
KR980012296A (ko) 1998-04-30
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CN1160779C (zh) 2004-08-04
US6265673B1 (en) 2001-07-24
KR100327766B1 (ko) 2002-03-15
US20010042639A1 (en) 2001-11-22
CN1182283A (zh) 1998-05-20
JP3420435B2 (ja) 2003-06-23
US7036221B2 (en) 2006-05-02
US20040158979A1 (en) 2004-08-19

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