KR980011438A - 비휘발성 메모리셀 및 이 비휘발성 메모리셀을 프로그래밍하는 방법 - Google Patents

비휘발성 메모리셀 및 이 비휘발성 메모리셀을 프로그래밍하는 방법 Download PDF

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Abstract

비휘발성 메모리셀 및 이 셀은 프로그래밍하는 방법이 제공된다.
이 비휘발성 메모리셀은 단일 또는 멀티레벨의 프로그래밍을 위해, 콘트롤 게이트와 프로그램/선택 게이트에는 초기에 트랜지스터부의 채널영역이 턴오프되고 이어서 채널이 턴온되도록 플로팅 게이트에서의 전하량을 변화하기 위해 콘트롤 게이트, 소오스 및 드레인에 각각 정해진 전압이 인가되고, 채널영역에서의 도전도가 기준치에 이를때 프로그래밍이 중단되도록 콘트롤 게이트와 프로그램/선택 게이트에 인가되는 전압들중 적어도 하나의 공급이 중단된다.

Description

비휘발성 메모리셀 및 이 비휘발성 메모리셀을 프로그래밍하는 방법
제1도(A)는 가장 일반적인 비휘발성 메모리셀의 회로도.
제1도(B)는 제1도(A)에 따른 비휘발성 메모리의 오토 조회 프로그래밍 원리를 설명하기 위한 그래프.
제2도(A)는 선행기술에 따른 단순적층 게이트 구조를 갖는 비휘발성 메모리의 회로도.
제2도(B)는 선행기술에 따른 채널분리형 구조를 갖는 비휘발성 메모리의 회로도.
제3도(A)는 본 발명에 따른 비휘발성 메모리셀의 회로도.
제3도(B)는 제3도(A)의 비휘발성 메모리셀을 기능적으로 나타낸 회로도.
제3도(C)는 제3도(A)의 비휘발성 메모리셀의 프로그래밍 동작에 따른 전류경로들을 보여주는 다이어그램.
제4도는 전류검출 방법을 이용하여 비휘발성 메모리셀을 프로그래밍하는 과정을 설명하는 다이어그램.
제5도(A) 내지 제5도(H)는 제4도의 각 노드들에서의 파형을 나타내는 다이어그램들.
제6도는 본 발명에 따른 단일레벨 또는 멀티레벨 프로그래밍 과정을 보여주는 플로우챠트.
제7도(A)는 제3도(A)에 나타낸 비휘발성 메모리셀의 커패시턴스 등가회로도.
제7도(B)는 프로그램하고자 하는 문턱레벨들과 그에 상응하여 인가되는 콘트롤 멀티레벨의 프로그래밍시 각 레벨의 초기 플로팅 게이트전압과 기준전류와의 관계를 보여주는 그래프.
제7도(C)는 멀티레벨의 프로그래밍시, 트랜지스터의 턴온/턴오프 시점들과, 프로그래밍 종료시점 및 드레인 전류간의 관계를 보여주는 그래프.
제8도(A)는 본 발명 전압검출 방법을 이용하여 비휘발성 메모리셀을 프로그래밍하는 과정을 설명하기 위한 다이어그램.
제8도(B)는 제8도(A)의 전압검출부의 다른 실시예를 보여주는 회로도.
제9도(A)는본 발명에 따른 비휘발성 메모리셀의 제1구조형태를 보여주는 레이아웃도.
제9도(B)는 제9도(A)의 I-I'선에 따른 단면도.
제10도(A)는 본 발명에 따른 비휘발성 메모리셀의 제2구조형태를 보여주는 레이아웃도.
제10도(B)는 제10도(A)의 Ⅱ-Ⅱ'선에 따른 단면도.
제11도(A)는 본 발명에 따른 비휘발성 메모리셀의 제3구조형태를 보여주는 레이아웃도.
제11도(B)는 제11도(A)의 Ⅲ-Ⅲ'선에 따른 단면도.
제12도(A)는 본 발명에 따른 비휘발성 메모리셀의 제4구조형태를 보여주는 레이아웃도.
제12도(B)는 제12도(A)의 Ⅳ-Ⅳ'선 단면도.
* 도면의 주요 부분에 대한 부호의 설명
30 : 기판 31 : 프로그램/선택 게이트
32 : 플로팅 게이트 33 : 콘트롤 게이트
36 : 소오스 37 : 드레인
38 : 채널영역 43 : 전류검출부
44 : 전압검출부 39-42, 45 : 전압공급원
100 : 비휘발성 메모리셀 34 : 스토리지 트랜지스터(FET)
35 : 선택 트랜지스터 47 : 유전체층
본 발명은 비휘발성 메모리셀 및 이 비휘발성 메모리셀을 프로그램하는 방법에 관한 것이다.
최근 플래쉬 이이피롬(Flash EEPROM) 및 플래쉬 메모리 카드(Flash Memory Card)와 같은 비휘발성 메모리의 응용이 확대되면서 이 비휘발성 메모리에 관한 연구개발이 요구되고 있다.
일반적으로 EEPROM, Flash EEPROM 등의 비휘발성 반도체 메모리를 데이터 저장미디어(mass storage media)로 사용하고자 할 때 가장 큰 문제점은 상기 메모리의 비트당 가격(cost-per-bit)이 너무 비싸다는 것이다.
또한, 포터블(potable)제품으로의 응열을 위해서는 저전력이 소모되는 칩(chip)이 요구된다.
비트당 가격을 낮추기 위한 방안으로 최근 멀티 비트셀(multibit-per-cell)에 관한 연구가 활발히 진행되고 있다.
종래의 비휘발성 메모리의 집적도는 메모리셀의 갯수와 일대일 대응관계에 있다.
반면에 멀티 비트셀은 메모리셀 하나에 2비트 이상의 데이터(data)를 저장함으로써 메모리셀의 사이즈를 줄이지 않고도 동일 칩 면적에 데이터의 저장집적도를 크게 높일 수 있다.
멀티 비트 셀(multibit-cell)을 구현하기 위해서는 각 메모리셀에 3개 이상의 문턱전압 레벨(thresh-old voltage level)을 프로그램해야 한다.
예를들면 셀당 2비트(two bits)의 데이터(data)를 저장하기 위해서는 22=4, 즉 4단계의 문턱 레벨로 각 셀을 프로그램(program)할 수 있어야 한다.
이때, 4단계의 문턱 레벨(threshold level)은 논리적으로 00, 01, 10, 11의 각 로직상태로 대응시킨다. 이와 같은 멀티 레벨(multi-level) 프로그램에 있어서 가장 큰 과제는 각 문턱전압레벨이 통계적인 분포를 갖는다는 점이고 그 값은 약 0.5V에 이른다. 따라서 각각의 문턱레벨을 정확하게 조절(adjust)하여 분포를 줄일수록 보다 많은 레벨을 프로그램할 수 있게 되고, 셀당 비트수도 증가시킬 수 있게 된다.
상기의 전압분포를 줄이기 위한 한 방법으로서 일반적으로 프로그램과 조회를 반복하여 프로그래밍을 수행하는 기법을 사용하고 있다.
이 기법에서는 원하는 문턱레벨로 비휘발성 메모리셀을 프로그램하기 위해 일련의 프로그램 전압펄스(a series of voltage pulses)를 셀에 인가한다.
셀이 원하는 문턱레벨에 도달했는지를 조회(verify)하기 위해 각 전압펄스들 사이에서 읽기(reading) 과정이 수행되어진다. 각 조회중에, 조회된 문턱레벨 값이 원하는 문턱레벨 값에 도달하면 프로그래밍 과정은 스톱된다.
이러한 프로그램과 조회를 반복 수행하는 방식에서는 유한한 프로그램 전압펄스 폭으로 인한 문턱레벨의 에러분포를 줄이기 어렵다. 또한 상기의 프로그램과 조회를 반복하는 앨고리듬을 회로로 구현하게 되므로 칩의 주변회로 면적이 증가된다. 또한, 상기의 반복적인 방법은 프로그램 시간이 길어지는 단점이 있다. 이와 같은 단점을 제거하기 위해서 SunDisk사의 R. Cernea는 프로그래밍과 동시에 조회하는 기법을 소개하였다.
제1도(A)는 위 특허에 기술된 비휘발성 메모리의 심볼이며, 동시에 회로도를 나타낸 것이다.
제1도(A)에 나타난 바와 같이, 그 비휘발성 메모리셀은 콘트롤 게이트(1), 플로팅 게이트(2), 소오스(3), 채널영역(4) 및 드레인(5)으로 구성된다.
프로그래밍이 일어날 만큼 충분한 전압을 콘트롤 게이트(1) 및 드레인(5)에 인가하면 드레인(5)과 소오스(3) 사이에 전류가 흐른다. 이 전류를 주어진 참조전류(Reference Current)와 비교하여 참조전류보다 같거나 작은 값에 도달하면 프로그램 완료신호(programming completion signal)를 발생시킨다. 이러한 과정은 그림 제1도 B에 잘 나타나 있다.
이 선행기술에서는 프로그래밍과 동시에 자동으로 프로그램 상태를 조회(auto verify)함으로써 프로그램과 조회를 반복하는 반복기법의 단점을 보완할 수 있다. 그러나 상기 R.Cernea의 기법에서는 프로그램 동작을 위한 프로그램 게이트를 따로 사용하지 않을 뿐만 아니라 프로그래밍 전류경로와 센싱(또는 조회) 전류경로가 완전히 분리되는 구조를 이용하지 않는다. 더우기 메모리셀의 콘트롤 게이트에 인가되는 전압으로 문턱레벨을 조절하지 않는다. 따라서 프로그래밍 동작과 센싱동작을 각각 따로 최적화시키기 어렵다. 또한 프로그래밍 전류와 모니터링 전류가 분리되어 있지 않기 때문에 셀의 문턱전압을 직접적으로 콘트롤하여 조절(adjust)하기 어렵다.
또한, 미국특허번호 5,043,940에서는 메모리 셀의 각 단자에 인가하는 전압은 고정시키고 각 레벨에 해당하는 기준전류들을 변화시키는 방법으로 멀티레벨 프로그래밍을 수행하였다.
이러한 기법에서는 그림 제1도 (B)에서 보여주듯이 검침의 기준전류(Reference Current)들은 일반적으로 셀의 문턱전압들과 명백한(explicit) 관계를 찾기 어렵고, 또한 선형(linear)적인 관계에 있지 않다.
따라서, 위의 종래 기술과 같은 전류제어방식(current control-led method)에서는 직접적이고 효과적으로 멀티레벨을 콘트롤하기 어려운 단점이 있었다. 그러한 문제점을 제거하기 위해 본 발명은 셀의 콘트롤 게이트에 인가되는 전압으로 셀의 문턱전압을 정확히 제어할 수 있는 전압제어 방식의 프로그램 방법을 제안한 바 있다(미국특허출원 08/542,651).
이 방법에 따르면, 셀의 문턱전압의 시프트는 콘트롤 게이트 전압과 시프트(shift)와 정확히 일치한다. 따라서 문턱전압을 가장 이상적으로 조절할 수 있게 되었다. 그러나, 이 방법은 프로그래밍 시작지점에서 트랜지스터의 채널이 온(즉, inversion)되어 전류가 흐르고 프로그래밍이 진행됨에 따라 드레인에서의 전류가 감소되어 정해진 기준전류에 도달할때 프로그래밍을 증가시킨다.
따라서, 프로그래밍 초기에 최대전류가 흐르고 프로그래밍의 전류가 감소하므로서 전력소모가 수반된다. 한편 EEPROM 또는 Flash EEPROM의 셀 구조는 채널영역상의 플로팅 게이트 위치에 따라 크게 두 종류로 나뉘어진다. 첫번째 것은 셀의 채널영역상의 플로팅 게이트가 완전히 덮고 있는 단순 적층 게이트(simple stacked gate)구조이고, 두번째 것은 플로팅 게이트가 소오스와 드레인 사이의 채널영역상의 일부만 덮고 있는 채널분리형(split-channel)구조이다. 위 채널영역에서 플로팅 게이트가 없는 영역은 선택 트랜지스터(select transistor)라 불리우며, 이 선택 트랜지스터와 플로팅 게이트 트랜지스터가 동일 채널영역에 직렬로 연결되어 하나의 메모리셀을 구성한다.
이와 같은, 채널분리형 셀은 또한 상기 선택트랜지스터의 형성방식에 따라 두 종류로 구분지을 수 있다. 플로팅 게이트 트랜지스터의 콘트롤 게이트전극과 선택 트랜지스터의 게이트 전극이 동일한 구조의 셀(merged-split-gate셀로 불리운다)과, 플로팅게이트 트랜지스터의 콘트롤 게이트 전극과 선택 트랜지스터의 게이트 전극이 분리된 게이트 분리형 셀(split-gate-cell로 불리운다)가 그것들이다.
상기 선택 트랜지스터는 과잉소거 문제를 방지하고 무접촉 가상접지 어레이(contactless virtual ground array)의 구성이 용이하도록 하기 위해 도입되었다. 특히 게이트 분리형 셀은 상기 목적이외에 소오스측(source side)으로부터 핫 일렉트론(hot electron)의 주입이 용이하도록 하기 위해 도입되었다.
제2도(A)는 단순 적층 게이트 구조를 갖는 종래 비휘발성 메모리셀을 나타내는 다이어그램이며, 제2도(B)는 채널분리형 구조를 갖는 종래 비휘발성 메모리셀을 나타내는 다이어그램이다. 제2도(A)와 제2도(B)는 종래 비휘발성 메모리셀의 구조와 함께 프로그래밍과 소거(erasure) 과정도 함께 보여준다. 제2도(A)에서, 참조번호6은 콘트롤 게이트, 7은 플로팅 게이트, 8은 소오스, 9는 드레인, 10은 채널영역, 11은 소거용 게이트를 지시한다.
제2도(B)에서 참조번호 13은 콘트롤 게이트, 14는 플로팅 게이트, 15는 소오스, 16은 드레인, 17은 채널영역, 18은 소거용 게이트를 지시한다.
제2도(A)와 제2도(B)에 따르면, 프로그램 동작시에는 소거 게이트(11)(18)는 불필요한 게이트이므로 제2도(A)와 제2도(B)의 종래 셀들은 프로그래밍 동작시에는 실질적으로 2중 폴리게이트 구조와 동일하게 된다.
결국 지금까지의 선행 기술들에서는 모두 프로그램 동작시 콘트롤 게이트, 소오스 또는 (AND/OR) 드레인의 전극들만으로 프로그래밍을 수행하였기 때문에 메모리 셀 내부에서 프로그램 전류경로와 조회(또는 센싱) 전류경로를 분리하기 어려웠다. 따라서, 직접적이고 효과적으로 멀티레벨을 콘트롤 하기 어려운 단점이 있었다. 상기의 채널 분리형 셀은 핫 일렉트론 인젝션 메커니즘(hot electron injection mechanlsm)을 프로그램 방식으로 사용하고 있다.
특히 상기의 합병선 게이트 분리형(merged-split-gate) 셀은 드레인측으로부터의 핫 일렉트론의 주입을 이용하고 있고, split-gate 셀은 source side hot electron injectlon을 이용한다. 또한 소거(erase)는 여타 EEPROM과 마찬가지로 FN 터널링(FN-Tunnelling)을 이용한다.
그런데 상기 채널 분리형 셀들은 핫 일렉트론 인젝션 매카니즘을 이용하므로 프로그램 동작 전류에 의한 전력소모가 Tunneling의 경우보다 크다. 또한 상기 merged-split-gate cell은 핫 캐리어 주입효율을 높이기 위해 드레인 영역에 이중의 이종 이온주입을 수행해야 하고, split-gate 셀은 핫 캐리어 주입효율을 크게 함과 동시에 초기의 읽기 전류(read current)를 적절히 맞추고 또한 산화막 열화에 의한 읽기 전류(read current)의 열화를 막을수 있도록 선택 트랜지스터와 플로팅 게이트 트랜지스터 사이의 산화막 두께를 최적화해야 하는 어려움이 있다.
또한 종래의 상기 채널 분리형 셀들은 전자의 주입(프로그램=데이터 쓰기)은 채널에 인접한 게이트 산화막을 통하여 상기의 핫 캐리어 주입을 수행하고, 전자의 소거(데이터 삭제)는 선택 게이트나 콘트롤 게이트가 아닌 제3게이트의 게이트를 통해 수행하거나 또는 채널에 인접한 게이트 산화막을 통하여 수행하거나 또는 콘트롤 게이트를 통하여 수행하였다.
또한 본 발명인이 기 출원한 비휘발성 메모리셀과 프로그램방법(미국출원번호 : 08/542,651)은 상기 전압제어 방식의 프로그램방법을 적용하기에 적절한 셀이지만 역시 프로그램 전류소모가 수반되어야 하는 단점이 남아 있다.
또한 위에서 기술한 채널분리형 셀은 소거시 게이트 절연막을 통한 터널링 방식을 이용하므로 터널링에 필요한 약 100Å 이하의 얇은 절연막은 그 신뢰성 확보가 어렵고 더구나 산화막의 두께가 얇음으로 인해 콘트롤 게이트의 커플링을 나쁘게 만든다.
즉, 커플링이 작게된다. 따라서, 저전압/고속동작의 구현에 불리하다. 더구나, 셀 싸이즈를 보다 축소시킬 경우 위 문제점들은 더욱더 심각하게 대두된다.
본 발명은 상기 문제점을 제거키 위한 것으로, 단일레벨 또는 멀티 레벨의 프로그래밍중에 동시 조회가 용이할 뿐만 아니라 프로그래밍을 위한 영역과 조회를 위한 영역이 완전히 서로 분리되는 비휘발성 메모리 및 그 비휘발성 메모리를 프로그래밍하는 방법을 제공하는 데 그 목적이 있다.
본 발명의 또다른 목적은 멀티 레벨의 프로그래밍시 각 문턱 레벨을 콘트롤 게이트에 인가되는 전압으로 조절하고, 각 문턱 레벨과 그에 상응하는 콘트롤 게이트의 인가전압은 서로 선형적인 관계에 있는 비휘발성 메모리 및 그것을 프로그래밍하는 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 단일레벨 또는 멀티 레벨의 프로그래밍중에 동시조회가 가능할 뿐만 아니라 특히 프로그래밍 초기에 셀이 OFF(turn-off)되어 있고 프로그래밍이 진행되는 동안 셀의 채널상태를 모니터링하여 셀이 ON(turn-on)된 후 정해진 채널상태에서 프로그램을 강제로 중지시키는 비휘발성 메모리 및 그 비휘발성 메모리를 프로그래밍하는 방법을 제공하는데 그 목적이 있다.
본 발명의 또다른 목적은 프로그래밍은 터널링을 이용하고 소거동작은 핫 캐리어 인젝션 또는 터널링을 이용하는 채널분리형 셀을 제공하는 데 있다.
본 발명의 또다른 목적은 프로그램 동작중의 전류소모를 최소화하면서 동시에 프로그램과 문턱전압 상태를 모니터할 수 있는 비휘발성 메모리 및 그 비휘발성 메모리를 프로그램하는 방법을 제공하는데 있다.
본 발명의 또다른 목적은 게이트 유전체막의 신뢰성 확보가 용이하고 커플링 상수를 개선시킬수 있는 채널분리형 셀을 제공하는데 그 목적이 있다.
위 목적들을 달성하기 위하여, 본 발명은 프로그래밍, 리딩 및 소거시의 셀선택 및 프로그래밍시 상기 프로그래밍을 위한 단자로서 기능을 하는 프로그램/선택 게이트; 데이터의 저장을 위해 전하들을 저장하고 프로그래밍시 프로그램/선택 게이트로 상기 전하들을 추출하는 플로팅 게이트; 프로그래밍시 플로팅 게이트에 전압을 유기시키고 플로팅 게이트로부터 상기 프로그램/선택 트랜지스터로 추출되는 전하들의 양을 제어하는 콘트롤 게이트; 상기 플로팅 게이트와 프로그램/선택 게이트, 채널영역, 소오스 및 드레인을 포함하는 트랜지스터부로 구성됨을 특징으로 하는 비휘발성 메모리셀을 제공한다.
또한, 위의 목적을 달성하기 위하여 본 발명은 콘트롤게이트; 플로팅 게이트; 프로그램/선택 게이트; 소오스; 드레인; 소오스와 드레인 사이의 채널영역으로 구성된 비휘발성 메모리셀에 있어서, 단일레벨의 프로그래밍 초기에 상기 채널영역이 턴오프되고 그 단일 프로그래밍을 위해 상기 채널영역이 턴온되도록 플로팅 게이트의 전하량을 변화시키기 위하여 콘트롤 게이트에는 제1전압을 프로그램/선택 게이트에는 제2전압을 드레인에는 제3전압을, 그리고 소오스에는 제4전압을 공급하는 스텝; 그리고 프로그래밍중에 상기 채널영역의 도전도(conductivity)를 모니터링하고 그 도전도가 설정된 기준값으로 측정될때 상기 콘트롤게이트와 프로그램/선택 게이트에 각각 인가되는 제1전압과 제2전압 중 적어도 하나의 공급을 중단하는 스텝을 구비한다.
본 발명의 설명에서 프로그래밍은 데이터를 쓰는(data write)동작을 의미하고 소거(erase)는 소거블럭내의 모든 데이터를 동일한 상태로 만드는 동작으로 정의한다.
따라서 소거는 적어도 2비트 이상의 데이터 블록에서 정의하는 용어이다. 따라서 데이터의 소거는 비휘발성 메모리셀의 문턱전압이 낮은 상태일 수도 있고 높은 상태일수도 있다. 그러므로 플로팅 게이트로의 전자의 주입이 소거로 정의될 수도 있고 플로팅 게이트 부터의 전자의 추출이 소거도 정의될 수 있다.
이하에서 설명될 본 발명의 적절한 실시예에서는 n형 채널 FET(Field Effect Transistor)에서 문턱전압값이 가장 높은 상태를 소거로 정의한다.
제3도(A)는 본 발명의 비휘발성 메모리셀의 심볼을 나타낸 것으로, 비휘발성 메모리셀은 프로그램, 리딩, 또는 소거동작시 셀선택 및 프로그램시에는 프로그래밍을 위한 하나의 단자(terminal)로서 프로그래밍을 수행하는 프로그램/선택 게이트(31); 데이터의 저장을 위해 전하들을 저장하고 프로그래밍시 프로그램/선택 게이트(31)로 그 전하들을 추출하는 플로팅 게이트(32); 커패시티브 커플링(capacitive oupling)에 의해 상기 플로팅 게이트(32)에 전압(potential)을 유기(induce) 플로팅 게이트(32)로부터 프로그램/선택 게이트(31)로 추출하는 전하들의 양을 제어하는 콘트롤 게이트(33); 그리고 상기 프로그램/선택 게이트(31), 플로팅 게이트(32), 채널영역(38), 소오스(36) 및 드레인(37)을 포함하는 트랜지스터부로 구성된다.
제3도(B)는 제3도(A)에 나타낸 비휘발성 메모리셀을 기능적으로 나타낸 회로도이다.
콘트롤 게이트(33), 플로팅 게이트(32) 및 플로팅 게이트(32) 하부에 위치된 채널영역(38b)와 드레이(37)으로 구성되는 저장 트랜지스터(34)(storage transistor)는 플로팅 게이트에 데이터를 저장하는 기능을 하고, 선택/프로그램 게이트(31)와 선택/프로그램 게이트(31) 하부에 위치된 채널영역(38a)과 소오스(36)로 구성되는 선택 트랜지스터(35)는 저장 트랜지스터(31) 하부에 위치된 채널영역(38a)과 소오스(36)로 구성되는 선택 트랜지스터(35)는 저장 트랜지스터(34)의 문턱전압 상태에 상관없이 드레인(37)과 소오스(36) 사이의 전류를 들어(ON 또는 OFF)하는 스위치의 기능을 함으로써 셀에 선택성을 부여한다. 여기서 선택 트랜지스터(38a)와 저장 트랜지스터(38b)의 사이의 영역(38c)은 선택 트랜지스터(35)의 드레인과 저장 트랜지스터(34)의 소오스의 기능을 한다고 볼수 있다. 잘 알려진대로 N형 트랜지스터에서 소오스 사이드로 부터 전자주입(electron injection) 동작시 핫 일렉트론들은 선택 트랜지스터(35)와 저장 트랜지스터(34) 사이의 채널영역(38c)에서 발생되어 플로팅 게이트(32)로 주입된다.
상기의 저장 트랜지스터(34)와 선택 트랜지스터(35)의 구조와 기능상의 특징에 더하여 본 발명 비휘발성 메모리셀의 선택 프로그램 게이트(31)와 플로팅 게이트(32) 사이는 제3도 (B)에서 볼수 있듯이 하나의 터널 다이오드를 형성하는 것을 특징으로 한다. N형 트랜지스터의 경우에 바로 이 터널 다이오드를 통하여 플로팅 게이트(32)로부터 선택/프로그램 게이트(31)로 전자를 추출함으로서 프로그래밍을 수행하고 이때 상기 프로그램/선택 게이트(31)는 프로그래밍을 위한 하나의 단장역할을 한다. 다시 말하면, N형 트랜지스터에서 플로팅 게이트(32)로부터 전자를 추출하는 프로그래밍시에 전자는 상기 플로팅 게이트(31)로 추출된다. 이와 같은 터널 다이오드가 형성된 구조적 요소와 셀 트랜지스터와 각 단자의 기능과 동작에 있어서 본 발명의 비휘발성 메모리셀은 종래의 채널분리형 비휘발성 메모리와 차별화 된다. 또한 본 발명의 비휘발성 메모리셀로 구성된 메모리 디바이스에서 프로그래밍시에 셀에 프로그램을 위한 선택성을 향상시켜주기 위해 상기 프로그램/선택 게이트(31)와 콘트롤 게이트(33)에 인가접합을 적절히 배분할 수도 있다.
제3도(C)에서 볼수 있듯이 본 발명에 따른 채널분리형 비휘발성 메모리셀의 또다른 특징은 프로그래밍시 프로그래밍 동작영역을 셀이 채널영역과 완전히 분리시킬수 있다는 점이다. 다시 말하면 프로그래밍시 프로그래밍 전류경로(program current paht)와 채널영역이 분리되어 있다는 것이다. 따라서 프로그래밍중에 프로그래밍과 독립적으로 플로팅 게이트(32)의 전하량 변화에 상응하는 채널영역(38)의 도전상태 변화를 프로그래밍과 동시에 모니터링할 수 있다. 다시 말하면 상기 모니터링은 플로팅 게이트(32), 선택/프로그램 게이트(31) 및 채널영역(38)으로 구성되는 전계효과 트랜지스터(FET)에 의해 수행된다. 이때의 모니터링은 통상의 센스 앰플리파이어(도시하지 않음)을 이용하여 셀의 드레인(37) 또는 소오스(36) 전류를 모니터링하면 된다. 따라서 본 발명에 따른 비휘발성 메모리셀은 프로그래밍시 프로그램 전류경로와 모니터링 전류경로가 완전히 분리되는 구조중의 하나이다.
다시 말하면 본 발명의 메모리셀은 프로그래밍 동작중에서 콘트롤 게이트(33), 소오스(36), 드레인(37) 및 선택/프로그램 게이트(31)로 구성되는 4단자(4-terminal) FET이다. 이는 3단자 FET인 종래 비휘발성 메모리셀 또는 기존 FET와 구분될 수 있는 점이다.
따라서 본 발명에 따른 비휘발성 메모리셀은 프로그래밍과 동시 조회(simultaneously programming and monitoring)가 용이한 구조이다. 물론 이같은 동시조회 방식을 사용하지 않고 기존의 프로그램/조회의 반복 수행방식을 사용할 수도 있다.
여기서 본 발명에 따른 비휘발성 메모리셀의 동작에 대해 설명하기로 한다. 본 발명에 따른 비휘발성 메모리셀에서 소거동작은 N형 트랜지스터의 경우에 전자를 플로팅게이트(32)로 주입하는 것이다. 따라서 소거동작은 채널(38) 또는 드레인(37) 영역으로부터의 터널링에 의해 수행될 수도 있고, 또는 소오스 사이드로부터의 핫 일렉트론 주입(hot electron injection)에 의해 수행될 수도 있다.
여기서, 소거시 핫 캐리어 주입방식을 사용할 경우, 채널영역(38) 또는 드레인(37)영역과 플로팅 게이트(32) 사이에 위치된 게이트 유전체의 두께는 터널링에 필요할 정도로 얇을 필요가 없으므로 기존의 터널링 게이트 유전체 보다 게이트 유전체의 공정 및 신뢰성 확보가 훨씬 용이하여질 뿐만 아니라 기존의 터널링 게이트 유전체에 비해 훨씬 개선된 커플링 상수를 확보할 수 있으므로 저전압, 고속동작을 할수 있다. 이러한 점들은 대부분의 종래 비휘발성 메모리셀이 갖고 있는 문제점을 제거시키기 중요한 의미가 있고, 특히 미래의 비휘발성 메모리셀 사이즈의 축소(scale-down)시 발생되는 터널링을 위한 게이트 산화막의 저전계 누설전류(low field leakage) 같은 문제와 열화(degradation) 같은 문제를 피할수 있다. 따라서 본 발명에 따른 비휘발성 메모리셀은 이러한 점에서 셀의 축소가 용이하다.
지금까지의 설명으로부터 본 발명 비휘발성 메모리셀 또한 셀의 어레이상에서 신뢰성에 관한 특별한 문제없이 프로그램과 소거 어느 경우에도 하나의 셀을 독립적으로 선택하여 프로그램 또는 소거시킬수 있는 독특한 구조임을 알수 있다. 즉 프로그램시에는 위에서 설명된 바와 같이 콘트롤 게이트(36) 및 드레인(37)으로 구성되는 트랜지스터에 의해 선택성이 부여된다. 예를 들면 N형 트랜지스터에서 프로그램은 상기 다이오드를 통한 터널링으로, 소거는 소오스 사이드 핫 일렉트론으로 수행할 수 있다. 다시 말하면 본 발명의 메모리셀은 EEPROM 또는 Flash EEPROM 어느 용도에도 적합하다. 이하에서 제3도(A) 내지 (C)에 나타낸 비휘발성 메모리셀을 이용하여 2단 레벨 또는 멀티 레벨 프로그래밍하는 방법을 설명하기로 한다. 본 발명에 따른 프로그래밍 방법으로는 전압검출방법과 전류검출방법이 있다. 먼저 전류검출방법에 대해서 설명하기로 한다.
제4도는 전류검출을 이용한 프로그래밍 방법을 설명하기 위한 다이어그램이다. 제4도의 다이어그램은 제1전압원(39), 제2전압원(40), 제3전압원(41), 제4전압원(42), 전류검출부(43) 및 제3도에 나타낸 비휘발성 메모리(100)로 구성된다.
미설명부호(symbol) Ps는 외부에서 공급되는 i번째 레벨의 프로그래밍 스타트신호를 지시하며, VST는 프로그래밍 스톱(stop)신호를 지시한다.
제1전압원(39)은 멀티 레벨 프로그래밍중 i번째 문턱레벨의 프로그래밍을 위해 비휘발성 메모리(100)의 콘트롤 게이트(33)에 전압Vc, i(i =0, 1, 2 , …, n-1)을 제공한다. 따라서, 멀티레벨 프로그래밍시 전압Vc, i는 각 문턱레벨의 프로그래밍 마다 변화되는 값을 갖는다. 제2전압원(40)은 단일레벨 또는 멀티레벨의 프로그래밍을 위해 프로그램, 선택 게이트(31)에 전압Vps를 제공한다. 이때 전압 Vps는 변화하는 값일수 있지만 프로그래밍 중지시점에서는 항상 일정한 포지티브 전압값을 갖는다. 제3전압원(41)은 2단 레벨 또는 멀티레벨의 프로그래밍중에 프로그래밍 상황을, 즉 드레인(37)에서의 전류 ID, i(t)를 모니터링하기 위해 드레인(37)에 전압 VD를 유기시키며(induce) 제4전압원(42)은 소오스(36)에 전압 VS을 공급한다. 여기서 VS는 그라운드 전압이거나 VD보다 낮은 전압이다. 여기서, 미설명부호 ID, i(t)는 드레인(37)에 흐르는 전류를 지시한다. 전류검출부(43)는 i번째 문턱레벨의 프로그래밍 중 드레인(37)에 흐르는 전류 ID, i(t)가 기준전류값 IREF(예로서, 문턱전류 Ith)에 도달할 때 프로그래밍 스톱신호 VsT를 발생시킨다. 이때의 시간 tpi는 i번째 문턱레벨의 프로그래밍이 완료된 시간을 의미한다. 여기서, 전류검출부(43)의 기준전류 IREF는 비휘발성 메모리셀의 전기적 특성에 따라 결정된다. 이 기준전류 IREF는 문턱전류 Ith로 정의될수도 있다.
드레인(37)에서의 전류 ID, i(t)를 다시 정의하면, 드레인 전류 ID, i(t)는 시간에 종속적인 전류값이다. 이 전류값ID, i(t)은 i번째 레벨의 프로그래밍중에 플로팅게이트(32)에서의 전압 VF, i(t)에 의해 결정되는 드레인(37)에서의 전류값을 의미하며 프로그래밍의 초기에는 채널의 턴오프상태(turn-off=subthreshold state)에 해당하는 매우 작은 누설전류값을 가지며, 프로그래밍이 진행되는 동안 OFF 상태를 유지하다가 채널이 턴온(turn on)된 후에는 전류값이 크게 증가한다.
그리고 그 증가된 값이 전류검출부(43)의 기준전류 IREF에 도달하는 시점에서 전류검출부(43)에서는 프로그램 스톱신호 VTS를 발생시킨다. 상술한 바와 같은 조건하에서, 드레인 전류의 검출을 이용한 단일레벨 또는 멀티 레벨의 프로그래밍 과정을 제4도와, 제5도 및 제6도를 참조하여 설명하기로 한다.
제5도(A) 내지 제5도(H)는 제4도의 각 노드들(nodes)에서의 파형을 나타낸 것이고, 제6도는 본 발명에 따른 단일레벨 또는 멀티레벨 프로그래밍 과정을 보여주는 플로우챠드이다. 프로그래밍을 수행하기 전에 해당 셀이 소거상태에 있다고 가정한다. 여기서 소거상태는 곧 최상위 레벨을 의미한다. 여기서, 제3도 (A), (B), (C) 및 제4도에 나타낸 셀들의 트랜지스터들은 P형 기판상에 n형 체널이 형성되는 구조를 갖는 N형 FET라고 가정한다. 물론 n형 기판위의 P형 채널이 형성되는 구조의 P형 FET도 가정할 수 있다. 이 경우는 인가전압들의 극성(polarity)을 반대로 정하고 해당 노드전압과 문턱전압의 부호를 반대로 정하면 위의 경우와 동일한 동작을 수행할 수 있다.
먼저, 외부로부터 단일레벨 또는 멀티 레벨 프로그래밍을 위해 제5도 (A)와 같이 외부로부터 프로그래밍 스타트신호(PS)가 제공되면, i번째 레벨의 프로그래밍을 위해 콘트롤게이트(33)에 인가되기 위한 포지티브 전압 VC, i가 셋팅된다. 포지티브 전압 Vc, i가 셋팅되면 이와 동시에 플로팅게이트(32)에서의 전하량의 변화를 조회하기 위해 전류검출부(43)가 셋 업(set up)된다.
그리고 제5도(A)의 프로그래밍 스타트신호 (PS)가 제공됨과 동시에 제1전압원(39)와 제2전압원(40)으로부터는 제5도(B)에 나타낸 포지티브 전압VPS와 제5도 (C)에 나타낸 네거티브 전압 VC, i가 콘트롤게이트(33)와 프로그램/선택 게이트(31)에 각각 공급된다.
이에 따라, 프로그램/선택 게이트(31)와 플로팅 게이트(32)사이에는 터널링 전압 Vtun, i(t)가 걸리게 되어 플로팅게이트(32)로부터 프로그램/선택 게이트(31)로는 i번째 문턱 레벨의 프로그래밍을 위해 네거티브 전하(negative charge)가 공급된다. 다시 말해서, 터널링 효과에 의해 플로팅 게이트(32)로부터 프로그램/선택 게이트(31)로 전자들이 추출되기 시작한다.
전압들 VC, i와VPS가 콘트롤 게이트(33) 및 프로그램/선택 게이트(31)에 인가된 후 또는 동시에 제3전압원(41)과 제4전압원(42)으로 부터는 드레인전압 VD와 소오스 전압 VS가 드레인(37)과 소오스(36)에 각각 공급된다. 동시에, 전류검출부(43)가 작동된다.
또한, 전압들 VC, IVPS및 VD가 콘트롤 게이트(33), 프로그램/선택 게이트(31) 및 드레인(37)에 인가되면, 플로팅 게이트(32)에는 제5도 (D)에 나타낸 바와 같이, i번째 문턱레벨의 프로그래밍을 위한 전압 VF, i(t)가 플로팅 게이트(32)에 걸리게 된다.
이때, 초기 플로팅 게이트 전압 VF, i이는 FET의 채널영역(38)이 턴-오프되도록 즉 그것이 플로팅게이트(32)에서의 문턱전압 VF TH보다 작도록 VC,i와 VPS를 인가한다.
따라서 초기에는 드레인(37)에서의 전류의 흐름이 없다. 프로그래밍이 진행됨에 따라 전자들이 플로팅게이트(32)로부터 추출되어 플로팅 게이트 전압 VF, i(t)이 증가하게 된다.
플로팅 게이트 전압이 제5도와 같이 문턱전압 VF TH에 드레인(37)에는 제5도 (E)에 나타낸 바와같이 전류 ID, i(t)가 흐르게 되고, 이 전류 ID, i(t)는 초기에는 가장 작은 값을 갖고, 프로그래밍이 진행됨에 따라 전자들이 플로팅 게이트(32)로부터 프로그램/선택 게이트(31)로 이동되어 플로팅 게이트 전압이 증가되므로 ID, i(t)도 증가하게 된다. 이와같이 i번째 문턱레벨의 프로그래밍중에 전류검출부(43)는 이 드레인전류 ID, i(t)를 모니터링(monitoring)한다.
그리고 그 값이 제5도 (E)에 나타낸 바와 같이 소정기준값 IREF(예로서, 문턱전류 Ith)에 도달하면 i번째 문턱레벨 프로그래밍이 완료된 것으로 간주하여 제5도 (F)에 나타낸 바와같이 프로그래밍 스톱 신호(VST)를 출력한다.
여기서, 전류검출부(43)는 드레인(37)에서의 전류 ID, i(t)를 모니터링하는 것으로 설명하였으나, 실질적으로 제5도 (D)에 나타낸 프로그래밍중에 플로팅게이트(32)에서의 전압 또는 전하량 변화를 모니터링하는 것으로 설명될 수도 있다.
또한 전류 ID,i(t)의 모니터링은 채널영역(38)에서의 도전도(conductivity)를 모니터링하는 것으로 설명될 수도 있다.
제4도에서 프로그래밍 스톱신호 vst는 제1전압원(39)과 제2전압원(40)에 인가되고 제1전압원(39) 및/또는(and/or) 제2전압원(40)은 이 프로그래밍 스톱신호 vst에 응답하여 제5도 (B)와 제5도 (C)에 나타낸 바와같이 네거티브 전압 VC,i과 포지티브 전압 VPS를 각각 콘트롤게이트(33)와 프로그램/선택 게이트(31)에 공급하는 것을 중단한다. 즉, t=tp,i인 지점에서 전류 ID, i(t)가 문턱전류 Ith 이상인 것으로 검출되면 i번째 문턱레벨 프로그래밍이 완료된다. 그러므로, 시간 tp, i는 i번째 문턱레벨이 프로그램된 시간을 의미한다. 여기서 제5도 (E)에 나타낸 바와 같이, 드레인 전류 ID, i(t)가 기준전류 IREF에 도달할때 플로팅 게이트 전압은 기준전류 IREF에 상응하는 기준전압 VF REF에 도달한다.
그러므로, 기준전류값 Ith는실질적으로 플로팅게이트(32)에서의 문턱전압 VF TH에 상응하는 값을 미리 설정되며, 이 플로팅게이트(32)의 문턱전압VF TH는 비휘발성 메모리의 제조시 결정되는 값이다. 즉, 제3도에서, 조회(veryfying) 기능을 위한 스토리지 전계효과 트랜지스터(34)는 플로팅게이트(32)와 소오스(36) 및 드레인(37)으로 구성되므로, 이 문턱전압 VF TH는 실질적으로 채널영역(38)의 문턱전압에 해당된다.
여기서 어떤 문턱레벨의 프로그램시에도 프로그래밍의 완료시점은 항상 플로팅 게이트 전압이 문턱전압VF TH에 도달한 때로서 동일하다는 점에 주목해야 한다. 이러한 사실은 R.Cernea의 선행기술과 차별화되는 점중의 하나이다.
제5도 (G)는 i번째 문턱레벨 프로그래밍이 1과 2인 경우에 있어서 콘트롤 게이트(33)에서의 문턱전압들VC TH, 1,VC TH, 2를 보여주는 그래프이다.
제5도 (G)는 또한 멀티레벨 프로그래밍중 레벨의 차수가 증가됨에 따라 콘트롤 게이트(33)에서의 문턱전압VC TH, i은 감소됨을 보여주며, 이것은VC, i를 감소시켜 프로그래밍하면 된다.
여기서 첫번째 레벨과 두번째 레벨의 프로그램 시간(각각tp,1, tp,2)이 서로 다른 것은 각 레벨에 해당하는 콘트롤 게이트 전압과 문턱전압 변화량이 다르게 때문이다.
한편, 제5도 (H)는 i번째 문턱레벨이 첫번째와, 두번째 문턱레벨인 경우에 있어서, 초기 플로팅 게이트(32)에서의 전하량 QF, 0(0)로부터 첫번째 문턱레벨 프로그래밍이 완료되는 QF, 1(tp. 1)과 두번째의 문턱레벨 프로그래밍이 완료되는 QF, 2(tp. 2)까지의 플로팅 게이트(32)에서의 전하변화량을 보여주는 그래프이다.
플로팅 게이트(32)에서의 전압VF. 1(t)와 VF, 2(t)가 문턱전압 VF TH에 도달할 때(t=tp, 1,t=tp, 2) 플로팅 게이트(32)에서의 전하량은 초기치 QF, o(0)로부터 각각 QF, 1(tp, 1)과 QF, 2(tp, 2)까지 감소됨을 알 수 있다. 프로그래밍이 끝나면 각각 QF, 1(tp, 1)QF, 2(tp, 2)의 값을 유지한다.
제7도(A)를 참조하여, 본 발명의 중요한 결과인 제1전압원(39)으로부터 콘트롤게이트(33)에 인가되는 전압VC. 1와 해당 레벨의 문턱전압과의 관계에 대해 설명하기로 한다. 제7도 (A)는 제3도의 비휘발성 메모리를 캐패시턴스 등가회로도로 나타낸 것이다. 제7도 (A)에서 CC는 콘트롤게이트(33)대 플로팅게이트(32)의 커패시턴스를, CpS는 프로그램 선택 게이트(31) 대 플로팅 게이트(32)의 커패시턴스를, CD는 드레인(37) 대 플로팅 게이트(32)의 커패시턴스를, CS는 소오스(36) 대 플로팅 게이트(32)의 커패시턴스를 그리고 CB는 기판과 플로팅 게이트(32) 사이의 커패시턴스를 나타낸 것이다.
이를 커패시턴스들의 합CT은 아래의 식(1)으로 나타낼 수 있다.
CT =CC+ CpS+ CD+ CS+ CB(1)
또한 위 각 커패시턴스의 커플링 계수(coupling coefficient)는 아래의 식(2)로 정의된다.
αc= CC/CT,αps= Cps/CT,αD= CD/CT,αS=CS/CT,αB= CB/CT(2)
여기서, 기판과 소오스 전압은 편의상 그라운드 전압이라고 가정한다.
또한, 제7도 (A)에서 프로그래밍중의 플로팅게이트(32)에서의 전압은 일반적으로 아래의 식(3)으로 나타낼 수 있다.
VF(t) = αcVC+ αPSVPS+ αDVD(t) + QF(t)/CT
= αC[VC-VC TH(t)]+αPVP+αDVD(t) (3)
식(3)에서, QF(t)는 플로팅게이트(32)에서의 전하량을 지시한다.
프로그래밍시 콘트롤게이트(33)에서의 문턱전압 VC TH(t)는 아래의 식(4)로 정의된다.
즉, 식(4)의 VC TH(t)는 시간 t에서의 콘트롤 게이트(33)에서 측정된 문턱전압 시프트(shift)를 지시한다. 문턱전압 시프트란 플로팅 게이트에 축적된 전하에 의해 야기되는(caused) 콘트롤 게이트에서 측정된문턱전압을 말한다. 콘트롤 게이트(33)에 측정된 문턱전압 VC TH(t)는 드레인 전류 ID(t)가 전류검출부(43)의 기준전류 IREF(예로서, 문턱전류 Ith)에 도달할때의 콘트롤 게이트(33)의 전압으로 정의된다.
문턱전류 Ith는 상술한 바와 같이 임의로(arbitrary) 정의(define)될 수 있다. (예로서, Ith= 1μA).
또한, 플로팅 게이트(32)에서의 문턱전압 VF TH는 제3도의 플로팅 게이트(32), 소오스(36) 및 드레인(37)으로 구성된 (consisting) 스토리지 FET의 주어진(inherent) 문턱전압으로서, 그것은 제3도에 나타낸 비휘발성 메모리셀의 제조시 채널이온 주입과 게이트절연막의 두께와 같은 제조공정 조건에 의해서 걸졍된다. 따라서, 플로팅 게이트(32)의 문턱전압 VF TH는 항상 일정하다(constant).
그러나, 콘트롤 게이트(33)의 문턱전압 VC TH는 플로팅 게이트(32)에서의 전하 QF의 량(amount)에 의해서 결정된다. 이미 설명된 바와 같이, 각 문턱레벨의 프로그래밍은 플로팅 게이트(32)에서의 전압 VF(t)가 플로팅게이트에서의 기준전압 VF REF(예로서, 문턱전압 VF TH)까지, 감소될때 스톱되어진다(is forced to stop).
또한, 드레인 전류 ID(t)는 드레인전압 VD이 일정한 경우 플로팅전압에 의해 결정되고 드레인 전류는 플로팅 게이트 전압과 일대일 대응관계에 있으므로 위의 프로그래밍 중 지시점은 드레인(37)의 전류 ID(t)가 문턱전류 Ith에 도달하는 시점에 해당되고 또한 프로그래밍이 완료되는 시점 tp에 해당한다.
그래서, 각 문턱레벨프로그래밍 프로그램 종료시의 플로팅 게이트(32)의 전압 VF(tp)는 아래의 식(5)와 같이 표현할 수 있다.
VF(tp) = VF TH= αC[VC－VC TH(tp)] +αPSVPS+αDVD(tp) (5)
위의 식(5)를 제1전압원(39)으로부터 콘트롤게이트(33)에 인가되는 전압 VC에 의해 재정리(Rearranging) 하면 아래의 식(6)으로 나타낼 수 있다.
여기서 V1은 아래의 식(7)로 정의한다.
여기서 각 레벨의 프로그래밍 종료시점에서 V1이 고정된 상수값이 되도록 프로그램/선택 게이트 전압
VPS와 드레인 전압 VD와 기준전압 VF REF의 세개의 파라미터를 조절하면(adjust) 콘트롤 게이트 전압 VC와 문턱전압 시프트 VC TH는 서로 선형적인 관계에 있게 된다.
V1이 고정된 상수값이 되도록 하는 가장 간단한 방법은 각각의 선택/프로그램의 게이트 전압 VPS와 드레인 전압 VD을 각 레벨의 프로그래밍에 대해 고정된 상수값으로 인가하고, 또한 기준전압 VF REF를 각 레벨의 프로그래밍에 대해 고정된 상수값이 되도록 하는 것이다.
여기서 기준전압 VF REF을상수값으로 하는 것은 기준전류 VREF을 상수값으로 하는 것과 동일하다. 또한 식(5)에서 볼 수 있듯이 프로그램/선택 게이트 전압 VPS와 드레인 전압 VD는 각 레벨의 프로그래밍의 종료시점에서 값만 같으면 된다는 것을 알수 있다.
다시 말하면 선택/프로그램 게이트 전압 VPS와 드레인 전압 VD는 프로그레밍 중에 시간에 따라 변하는 변수일 수도 있으나 다만 각 레벨의 프로그래밍 종료시점에서의 값들이 동일하기만 하면 된다는 것이다. 또한 식(5)에서 각 레벨의 콘트롤 게이트 전압 VC도 시간에 따라 변하는 값일 수도 있다. 이 경우에는 식(5)의 VC값은 각 레벨의 프로그래밍이 종료시점의 값이 된다. 위에서 설명한 바와 같이 각 레벨의 프로그래밍에 대해 V1이 일정한 값이 되도록 함으로써, i번째 문턱레벨 프로그래밍을 위해 요구되는 콘트롤게이트의 전압 vc,i은 식(6)에 의해 아래의 식(8)으로 표현할 수 있다.
VC TH, i= VC, i+ V1 (여기에서 i=0, 1, 2, 3, ..., n-1) (8)
이 식(8)로부터 프로그램하고자 하는 문턱레벨들과 그에 상응하여 인가되는 콘트롤 게이트 전압은 기울기가 1인 선형(linear), 적인 관계에 있음을 알 수 있다. 여기서 식(4)에 의해 플로팅 게이트의 전하량도 마찬가지로 콘트롤게이트 전압들과 선형적인 관계에 있음을 알 수 있다.
또한 상술한 바와같이 V1은 일정값이므로, 멀티레벨의 프로그래밍시 콘트롤 게이트(33)에 인가되는 전압의 i번째 시프트값 △VC, i는 아래의 식(9)로 바로 표현될 수 있다.
△VC, i= △Vc TH. i(9)
식(8)과 (9)로부터, 2단 레벨 또는 멀티레벨의 프로그래밍시 문턱전압의 시트프값은 콘트롤 게이트 전압의 시프트값으로 정확히 조절할 수 있다는 사실을 알수 있다.
여기서 식(7)의 상수값을 제로로 만들면 콘트롤 게이트 전압은 곧바로 문턱전압이 된다는 것도 알수 있다.
여기서 상기 결론을 비휘발성 메모리의 프로그래밍에 적용시 모니터링하는 방법은 다음의 두 가지가 있을수 있다.
첫번째로는 프로그래밍의 초기에 채널이 ON되어 최고치의 드레인 전류가 흐르고 프로그래밍이 진행되면서 플로팅 게이트로 전자가 주입되어 플로팅 게이트 전압이 감소하고 이에 따라 드레인 전류가 감소하게 되며, 상기 드레인 전류가 정해진 기준전류 값에 이를때 프로그래밍을 중지시키는 채널 ON-TO-OFF 방식이 그것이다.
두번째로는 상기 ON-TO-OFF 방식과는 반대인 OFF-TO-ON 방식이다. 이 경우에는 프로그래밍의 초기에 채널이 OFF 되도록, 즉 플로팅 게이트 전압이 플로팅 게이트 문턱전압 VF TH보다 낮도록 할 뿐만 아니라 또한 플로팅 게이트로 부터 전자가 빠져나가도록 각 전극에 전압을 인가한다. 따라서 프로그래밍이 진행됨에 따라 플로팅 게이트 전압은 증가하게 되고, 결국 플로팅 게이트 문턱전압 VF TH보다 커지면 채널은 ON 된다.
여기서 프로그래밍의 중지점은 ON 되는 순간일 수도 있으며 ON 된 후의 임의의 시점일 수도 있다. 다시 말하면 기준전류는 문턱전압일 수도 있고 문턱전류보다 큰 임의의 값일 수도 있다.
또한 2단 레벨이상의 멀티레벨 프로그래밍의 경우에 각 레벨에 상응하여 콘트롤 게이트 전압을 변화시키므로 각 레벨 프로그래밍의 초기 플로팅 게이트 전압도 달라진다. 이러한 과정은 도면 제7도 (B)에 잘 나타나 있다.
여기서, 각 레벨의 프로그래밍에 대해 VF REF(또는 IREF)은 일정값이고, VC, i는 하위레벨로 갈수록 감소한다. 또한 턴온(turn-on) 이전의 드레인 전류값은 제로이고 턴온되는 시점과 프로그램 종료시점은 트랜지스터의 특성에 따라 달라질 수 있다. 이러한 과정은 도면 제7도 (C)에 잘 나타나 있다.
본 발명은 위 OFF-TO-ON 방식과 그것을 적용하기 용이한 새로운 비휘발성 메모리 셀, 디바이스, 메모리 어레이에 관한 것이다.
여기서 ON-TO-OFF 방식에 비해 OFF-TO-ON 방식은 전류소모가 매우 적을수 있음을 알수 있다. 또한 문턱 전압에 해당하는 ON 순간을 프로그래밍 중지점으로 검출할 경우에는 센스앰프(sense amplifier)에도 매우 간단히 구현할 수 있음을 알 수 있다.
상기의 이론적 결과로부터 다시 말하면, OFF-TO-ON 방식의 프로그래밍에 있어서는 최상위 레벨인 소거상태로부터 각 문턱레벨까지의 시프트값인 △VC TH, i가 결정되면 해당레벨의 프로그래밍은 이미 알고 있는 최상위레벨 프로그램에 사용했던 VC, 0값에 원하는 문턱레벨 시프트값 △VC TH, i을 뺀 값을 콘트롤 게이트 전압으로 인가한다. 그리고, 검침회로(본 실시예에서, 전류검출부43)에 의해 프로그래밍이 자동으로 완료되기를 기다리면 된다.
여기서 만약 터널링 메카니즘을 이용하여 프로그램할 경우에는 선택/프로그램 게이트(31)에 포지티브 전압을 인가하고, 콘트롤 게이트(33)에는 네거티브 전압을 인가하고, 드레인(37)과 소오스(36) 사이에는 전류의 모니터링(센싱)을 위한 최소한의 전압에(예, 1V)을 인가하여 선택 트랜지스터(35)가 턴온되고 플로팅게이트(32)와 프로그램/선택 게이트(31) 사이에 터널링이 일어날 수 있을 정도로 충분한 전계에 걸리게 된다. 선택 트랜지스터(34)가 턴온되어야 하는 이유는 프로그래밍중에 채널이 상태(도전도), 다시 말하면 드레인 전류를 모티너링할 수 있어야 하기 때문이다. 여기서 최상위 레벨의 프로그래밍을 위한 콘트롤게이트 전압 VC, 0과 기준전류값 IREF을 결정하는 방법에 대해 설명하기로 한다.
먼저 주어진 메모리셀의 원하는 최상위 레벨값 VC TH, 0과 선택 프로그램/게이트 전압Vps, 드레인 전압VD, 소오스 전압VS및 기판 전압 VB가 결정되면 식(7)과 (8)로부터 VC. 0과 플로팅게이트에서의 기준전압VF REF의 두개의 파라미터가 남게 된다.
여기서 프로그램/선택 게이트 전압VPS, 드레인 전압VD및 소오스 전압 VS는 고정된 값이므로 VF REF은 기준전류값 IREF에 일대일로 대응한다. 다음에 메모리셀을 원하는 최상위 문턱레벨값 VC TH, o로 조절한 후 VC, o와 VPS,VD,VS및 VB를 메모리셀에 인가한 후 초기 드레인 전류값 ID, o(0)을 측정한다.
이때의 ID, o(0)값이 바로 IREF값이된다. 여기서 VC, 0는 프로그램 시간을 고려하여 결정한다.
VC, 0가 결정되면 위에서 설명한 방법으로 IREF값을 구할 수 있다. IREF값은 그 외에도 여러가지 방법으로 결정할 수 있다.
지금까지의 설명에서 식(7)로 표현되는 V1값을 각 레벨의 프로그래밍에 대해 고정된 상수값으로 두는 경우에 대하여 설명하였다. 만약 V1값이 각 레벨의 프로그래밍마다 달라지도록 식(7)의 파라미터들을 조절하면 식(8)로부터 알 수 있듯이 콘트롤 게이트 전압VC, i와 그에 상응하는 문턱전압 VC TH, i는 비선형적인(nonlinear) 관계를 갖게 된다. 따라서 콘트롤 게이트 전압의 시프트값과 그에 상응하는 문턱전압의 시프트값은 서로 다른 값이 된다. 이 경우에는 각 레벨마다 기준전류 IREF값을 적절히 조절하여 각 레벨에 해당하는 문턱전압을 원하는 값을 프로그램할 수도 있다.
다만 이 경우에는 콘트롤 게이트 전압VC, i와 그에 상응하는 문턱전압 VC TH, i는 비선형적인(nonlinerar) 관계에 있으므로 이들 사이의 관계를 실험적으로 찾아야 한다. 지금까지는 단일레벨 또는 멀티 프로그래밍 방법을 설명하였다. 이하에서, 상기 프로그래밍 방식을 이용한 소거(erasure) 방법에 관해 설명하기로 한다.
상기 설명과 마찬가지로 N형 트랜지스터를 예로 설명하겠다. 앞서 정의하였듯이 본 발명의 설명에서 소거는 전자를 플로팅 게이트로 주입하는 것을 의미한다. 따라서 소거는 핫 캐리어 주입방식 또는 터널링 방식 어느 것으로도 가능하다. 본 발명에 따르면, 소거상태(erased state)란 최상위 문턱레벨, 즉 VC TH,o인 경우를 의미한다.
즉, 주어진 소거블럭내의 모든 비휘발성 메모리셀들은 가장 높은 레벨에서 프로그램(programmed)된다.
그러므로, 소거과정은 다음의 스텝들(steps)에 의해 쉽게 얻어진다. 먼저 선택된 블록(seleted block)내의 모든 셀들을 문턱레벨들을 레벨제로(level-0), 즉 VC TH, o의 이상이 되도록 전자를 주입한다(erase). 이어, 콘트롤의 게이트의 전압이 VC, 0인 레벨제로값을 가지로 그 선택된 모든 셀들을 프로그램한다. 여기서 VC, o값은 이미 설명된 바와 같이 적절한 값으로 정해줄 수 있다.
지금까지의 실시예는 N형 트랜지스터를 예로 들었지만 P형 트랜지스터도 전압의 전극을 바꾸면 동일한 결과를 얻게 된다. 특히 이 경우에는 전자가 주입되어 플로팅 게이트 전압이 감소하는 것이 트랜지스터가 OFF 상태에서 ON 상태로 가는 방향이 된다. 따라서 P형 트랜지스터의 경우에는 초기에 채널이 OFF 되고 시간이 지남에 따라 전자가 플로팅 게이트로 주입되도록 각 게이트와 터미날에 전압을 인가해야 한다.
또한 지금까지 설명된 본 발명의 개념은 프로그래밍 메카니즘과는 무관하게 설명되었으므로 본 발명의 개념은 식(3)으로 표현되는 어떤 방식으로 프로그래밍 메카니즘에도 적용될 수 있다는 것을 알 수 있다.
지금까지는 전류검출방법에 따른 프로그래밍 과정을 설명하였다.
이하에서 전압검출방법에 따른 프로그래밍 과정을 제8도 (A)와 (B)의 다이어그램을 참조하여 설명하기로 한다. 실질적으로, 전압검출방법에 따른 프로그래밍 과정은 전류검출방법에 따른 프로그래밍과정과 거의 동일하다.
제8도 (A)는 전압검출을 이용한 본 발명의 프로그램 과정을 설명하기 위한 다이어그램으로서, 제4도의 전류검출부(43) 대신 전압검출부(44)가 사용된 것을 제외하고 제4도와 실질적으로 동일하다.
이 전압검출부(44)는 가장 간단하게 기준전압원(45)과 이 기준전압원(45)과 드레인(37)사이에 접속된 저항(46)으로 구성될 수 있다. 이 전압검출부(44)는 또한 기준전압원과, 이 기준전압원과 드레인 사이에 접속된 다이오드로 구성될 수 있다. 따라서, 전압검출부(44)는 프로그래밍중 드레인(37)의 전압을 모니터링한다. 모니터링 중 플로팅게이트(32)의 전압 VF,i이 주어진 문턱전압 VF TH에 도달될때의 드레인 전압 VD, TH이 검출되면 프로그래밍 스톱신호 VST를 출력한다.
VD, TH는 모든 레벨의 프로그래밍에 대해 일정한 값이다.
전류검출과 동일하게 이 프로그래밍 스톱신호 VST에 응답하여 제1전압원(39)과 및/또는(AND/OR) 제2전압원(40)이 콘트롤게이트 전압VC, i와 프로그램 게이트전압 VP를 더 이상 제공하지 않으면 프로그래밍 과정은 종료된다. 이외의 내용도 전류검출방법과 실질적으로 동일하므로 그 설명을 생략하기로 한다.
제9도 (A)와 (B)와 제10도(A)와 (B), 제11도 (A)와 (B), 제12도 (A)와 (B)는 제3도에 나타낸 본 발명에 따른 비휘발성 메모리의 여러 구조예들을 보여주는 레이 아웃 다이어그램들(layout diagrams) 및 단면도들(sectional view)을 나타낸 것이다. 제9도(A)는 본 발명에 따른 비휘발성 메모리의 제1구조 형태를 보여주는 레이 아웃도이고, 제9도 (B)는 제9도 (A)의 Ⅰ-Ⅰ'선에 따른 단면도이다. 제9도 (A)와 제9도(B)에 따르면, 제1구조에 따른 비휘발성 메모리는 표면내에서 소오스(36), 드레인(37) 및 이들 사이에 채널영역(38)을 갖는 제1도전형 반도체기판(30), 채널영역(38)의 표면중 소오스측에 형성되는 프로그램/선택 게이트(31), 드레인(37)측에서 프로그램/선택 게이트(31)와 격리되어 채널영역(38)의 표면상에 형성되는 플로팅게이트(32), 플로팅게이트(32)의 상측에 형성되는 콘트롤게이트(33), 프로그램/선택 게이트(31)과 플로팅게이트(32) 및 콘트롤게이트(33)들 사이에 형성되고 플로팅게이트(32)와 프로그램/선택 게이트(31) 사이에서는 터널링이 가능하도록 충분히 얇은 두께를 갖는 유전체(47)로 구성된다.
제9도(A)(B)에 따르면, 프로그램/선택 게이트(31)는 소오스(36)에 플로팅 게이트(32)는 드레인(37)에 가깝게 형성되고, 전자의 터널링을 위해 프로그램/선택 게이트(31)의 일측면은 플로팅 게이트(32)의 일측면과 인접하여 형성된다.
또한, 제9도(A)(B)에 따르면, 전자들을 플로팅 게이트(32)의 일측면과 유전체층(47)을 걸쳐 프로그램/선택 게이트(31)의 일측면으로 추축됨을 알수 있다.
또한 채널영역과 플로팅 게이트(32) 사이에는 소거시 채널영역(38)으로부터 플로팅 게이트(32)로 전자들의 터널링이 가능하도록 충분히 얇은 두께를 갖는 게이트절연막(48)이 형성된다.
제10도(A)는 제2구조형태에 따른 레이 아웃도이고, 제10도(B)는 제10도(A)의 Ⅱ-Ⅱ'선에 따른 단면도이다. 제10도(A)와 (B)에 따르면 제2구조형태는 제9도 (A)(B)에 나타낸 제1구조의 형태와 거의 유사하다. 제10도 (A)(B)는 프로그램/선택 게이트(31)가 소오스(36)측에서 플로팅 게이트(32)의 표면중 일부까지 연장하여 형성됨을 보여준다.
제10도(A) 같은 레이아웃도은 프로그래밍의 전자들이 플로팅 게이트(32)의 굽어진 모서리 부분(32a)과 유전체층(47)을 통해 프로그램/선택 게이트(31)의 굽어진 모서리 부분(31a)으로 추출되는 것을 의도하는 것이다. 이같은 모서리 부분을 이용할 때 보다 좋은 전자들의 전달특성을 얻을수 있다. 따라서, 유전체층(47)은 소오스(36)측의 굽어진 모서리 부분(47a)에서의 터널링을 위해 다른 부분보다 더 얇은 두께를 갖는다.
제11도 (A)는 제3구조형태에 따른 레이 아웃도이고, 제11도 (B)는 제11도(A)의 Ⅲ-Ⅲ'선에 따른 단면도이다. 제11도 (A) 와 (B)에 따른 제3구조형태 또한 제9도(A)(B)에 나타낸 제1구조의 형태와 거의 유사하다. 제11도 (A)(B)는 프로그램/선택 게이트(31)가 플로팅 게이트(32)와 콘트롤게이트(33)의 노출된 표면을 모두덮도록 연장하여 형성됨을 보여준다.
제11도 (A) 와 (B)에 따르면, 제3구조형태의 비휘발성 메모리셀은 표면내에 소오스(36)와 드레인(37) 및 그들 사이에 채널영역(38)을 갖는 제1도전형 반도체기판(30), 반도체 기판(30)상에 형상하는 게이트 절연층(48), 드레인(37)측에서 채널영역(38)의 일부영역상에 형성되는 플로팅게이트(32), 플로팅 게이트(32)의 상측에 드레인(37)측에서 플로팅 게이트(32) 보다 더 작은 폭을 갖고 형성하는 콘트롤 게이트(33), 소오스(36) 측에서 노출된 채널영역(38)의 표면으로부터 플로팅 게이트(32) 및 콘트롤 게이트(33)의 표면을 거쳐 드레인(37)의 표면까지 연장하여 형성되는 프로그램/선택 게이트(31), 그리고 프로그램/선택 게이트(31)와, 플로팅 게이트(32) 및 콘트롤 게이트(33)들 사이에 형성되고 드레인(37)측에서 플로팅 게이트(32)의 일측면과 프로그램/선택 게이트(31)의 일측면 사이에서 전자들의 터널링이 가능하되록 충분히 얇은 두께를 갖는 유전체층(47)으로 구성된다.
이 레이아웃은 드레인측(37)에서 프로그램/선택 게이트(31)의 측면과 플로팅 게이트(32)의 측면 사이에 있는 유전체층(47)을 통한 전자들의 터널링을 꾀한 것이다. 제12도 (A) 와 (B)는 제4구조형태에 따른 레이아웃도이고, 제12도 (B)는 제12도 (A)의 Ⅳ-Ⅳ'선에 따른 단면도를 나타낸 것이다.
제4구조형태는 제3구조형태와 거의 동일하다. 단지, 드레인(37)측에서 플로팅 게이트(32), 프로그램/선택 게이트(31) 및 유전체층(47)은 서로 대응되는 위치에서 굽어진 모서리 부분(31b)(32b)(47b)을 갖으며, 이 모서리 부분들(31b)(32b)(47b)을 통해 전자의 터널링이 이루어진다.
따라서, 유전체층(47)은 이 모서리 부분(47b)에서 터널링이 가능하도록 다른 부분보다 충분히 더 얇은 두께를 갖는다.
상술한 바와 같이 본 발명에 따르면 다음과 같은 이점들을 얻을수 있다.
첫째, 각 문턱레벨의 프로그래밍 마다 콘트롤 게이트의 전압만을 바꾸어주면 되므로 손쉽게 단일레벨 또는 멀티레벨의 프로그래밍을 수행할 수 있다.
둘째, 각 문턱전압 레벨과 그에 상응하는 각 콘트롤 게이트 전압은 서로 선형적(linear)인 관계에 있고, 문턱전압의 시프트값은 콘트롤게이트 전압의 시프트값과 일치하므로 각 레벨의 문턱전압의 시프트를 정확하게 조절(adjust)할 수 있다.
셋째, 비휘발성 메모리셀 자체에서 프로그래밍과 조회(verifying)을 동시에 수행하기 때문에 프로그램된 내용을 조회(verifying)하기 위한 회로가 별도로 요구되지 않고, 프로그래밍 속도가 빨라진다.
넷째, 셀이 턴오프(turn-off)에서 턴온(turn-on)될때 프로그램을 중지시키므로 전류소모가 매우 적다.
다섯째, 소거전에 사전 프로그래밍이 요구되지 않는다.
여섯째, 본 발명에 따르면, 멀티-레벨 프로그래밍의 정확도(accuracy), 즉, 프로그램된(programmed) 문턱전압들의 에러분포가(distribution) 단지 비휘발성 메모리의 제조공정시 고정되는 파라메타들과 인가된 바이어스 전압들에 의해 정확히 결정된다.
따라서, 본 발명에 따른 비휘발성 메모리의 각 레벨의 문턱전압 에러분포는 많은 횟수의 프로그램/삭제싸이클들에 의해 종속적이지 않다. 또한 프로그래밍중일지라도 산화막으로의 전하의 트랩(trap), 채널이동도(mobility), 그리고 비트라인 저항등과 불안정(unstable)하거나 예측불가능한(unpredictable)전기적인 요소들에 대해 종속적이지 않다(not dependent on).
일곱째, 본 발명에 따른 비휘발성 메모리의 프로그래밍 방식은 콘트롤 게이트 전압에 의한 전압제어 방식(voltage controlled merhod)이기 때문에 전류제어방식(current controlled method)방식에 비해 훨씬 더 용이하고 정확하게 멀티레벨 프로그래밍을 수행할 수 있다.
여덟째, 소오스와 드레인에는 읽기를 위한 저전압(e.g.～1V)만 걸리게 동작시킬 수 있다. 따라서 셀 사이즈 축소(shrink)에 매우 유리하다.

Claims (42)

  1. 프로그래밍, 리딩 및 소거시의 셀선택 및 프로그래밍시 프로그래밍을 위한 단자로서 기능을 하는 프로그램/선택 게이트; 데이터의 저장을 위해 전하들을 저장하고 프로그래밍시 상기 프로그램/선택 게이트로 상기 전하들을 추출하는 플로팅 게이트; 프로그래밍시 플로팅 게이트에 전압을 유기시키고 플로팅 게이트로부터 상기 프로그램/선택 트랜지스터로 추출되는 전하들의 양을 제어하는 콘트롤 게이트; 상기 플로팅게이트와 프로그램/선택 게이트, 채널영역, 소오스 및 드레인을 포함하는 트랜지스터부로 구성됨을 특징으로 하는 비휘발성 메모리셀.
  2. 제1항에 있어서, 프로그램 선택 게이트와 플로팅 게이트 사이에는 터널링 다이오드가 형성됨을 특징으로 하는 비휘발성 메모리셀.
  3. 제1항에 있어서, 콘트롤 게이트는 커패시티브 커플링에 의해 플로팅 게이트에 전압을 유기함을 특징으로 하는 비휘발성 메모리셀.
  4. 제1항에 있어서, 상기 트랜지스터부는 프로그램/선택 게이트와 플로팅 게이트 사이에 위치되고 소오스 및 드레인으로서 기능을 하는 상기 채널영역 중 제1영역, 플로팅 게이트의 하측에 위치되고 채널영역으로서 기능을 하는 상기 채널영역 중 제2영역, 상기 드레인 플로팅 게이트 및 콘트롤 게이트로 구성되고, 플로팅 게이트에 데이터를 저장시키는 기능을 하는 스토리지 트랜지스터부와; 그리고 프로그램/선택 게이트, 프로그램/선택 게이트 하측에 위치되고 채널영역으로서 기능을 하는 상기 채널영역중 제3영역, 상기 소오스 및 드레인으로서의 기능을 하는 제1영역으로 구성되고, 셀을 선택하기 위하여 드레인과 소오스 사이에 흐르는 전류를 제어하는 선택 트랜지스터로 구성됨을 특징으로 하는 비휘발성 메모리셀.
  5. 제4항에 있어서, 선택 트랜지스터는 스토리지 트랜지스터의 문턱전압에 관계없이 상기 전류를 제어함을 특징으로 하는 비휘발성 메모리셀.
  6. 제1항에 있어서, 비휘발성 메모리셀은 소거시 드레인측(side)으로부터의 터널링과 핫 캐리어 인젝션 중 어느 하나에 의해 플로팅 게이트에 전하들을 제공함을 특징으로 하는 비휘발성 메모리셀.
  7. 제1항에 있어서, 비휘발성 메모리셀은 소거시 소오스측으로부터의 핫 캐리어 인젝션과 터널링중 어느 하나에 의해 플로팅 게이트에 전하들을 제공함을 특징으로 하는 비휘발성 메모리셀.
  8. 제1항에 있어서, 비휘발성 메모리셀은 소거시 상기 채널영역으로부터의 터널링과 핫 캐리어인젝션중 어느 하나에 의해 전하들을 플로팅 게이트에 제공함을 특징으로 하는 비휘발성 메모리셀.
  9. 제1항에 있어서, 상기 콘트롤 게이트에 전압을 공급하는 제1전압원; 상기 프로그램/선택 게이트에 전압을 공급하는 제2전압원; 상기 드레인에 전압을 공급하는 제3전압원; 상기 소오스에 상기 드레인에 인가되는 전압보다 낮은 전압을 공급하는 제4전압원; 그리고 프로그래밍 중 드레인의 전류를 검출하여 검출된 드레인전류가 설정된 기준전류에 도달할때 상기 제1전압원과 제2전압원중 적어도 하나에 프로그래밍 스톱신호를 제공하여 상기 전압들이 더 이상 제공되지 않도록 하기 위한 전류검출부가 더 구비됨을 특징으로 하는 비휘발성 메모리셀.
  10. 제9항에 있어서, 제1전압원으로부터 콘트롤 게이트에 공급되는 전압은 멀티레벨의 프로그래밍의 각 문턱레벨 프로그래밍마다 상응하여 변화되는 네거티브 전압이고, 제2전압원으로부터 프로그램/선택 게이트에 공급되는 전압은 포지티브 전압이며, 제3전압원으로부터 공급되는 전압을 포지티브 전압이며, 제4 전압원으로부터 소오스에 공급되는 전압을 제3전압원으로 공급되는 전압보다 낮은 포지티브 전압임을 특징으로 하는 비휘발성 메모리셀.
  11. 제10항에 있어서, 소오스는 그라운드 전압임을 특징으로 하는 비휘발성 메모리셀.
  12. 제1항에 있어서, 상기 콘트롤 게이트에 전압을 공급하는 제1전압원; 상기 프로그램/선택 게이트에 전압을 공급하는 제2전압원; 그리고 프로그래밍 중 드레인에서의 전압을 모니터링하고 드레인 전압이 설정된 기준전압에 도달할때 프로그래밍-스톱신호를 제1전압원과 제2전압원 중 적어도 하나에 제공하여 더 이상 전압들이 제공되지 않도록 하기 위한 전압검출부가 더 구비됨을 특징으로 하는 비휘발성 메모리셀.
  13. 제12항에 있어서, 제1전압원으로부터 콘트롤 게이트에 공급되는 전압은 멀티레벨의 프로그래밍각 문턱레벨 프로그래밍마다 상응하여 변화되는 네거티브 전압이고, 제2전압원으로부터 프로그램/선택 게이트에 공급되는 전압은 고정된 포지티브 전압임을 특징으로 하는 비휘발성 메모리셀.
  14. 제12항에 있어서, 전압검출부는 설정된 기준전압을 제공하는 기준전압원과, 기준전압원의 드레인사이에 접속된 저항으로 구성됨을 특징으로 하는 비휘발성 메모리셀.
  15. 제12항에 있어서, 전압검출부는 설정된 기준전압을 제공하는 기준전압원과, 기준전압원과 드레인 사이에 접속된 다이오드로 구성됨을 특징으로 하는 비휘발성 메모리셀.
  16. 프로그래밍, 리딩 또는 소거시의 셀선택 및 프로그래밍시 프로그래밍을 위한 단자로서의 기능을 하는 프로그램/선택 게이트; 데이터의 저장을 위해 전하들을 저장하고 프로그래밍시 상기 프로그램/선택 게이트로 그 전하들을 추출하여 상기 프로그램/선택 게이트와 함께, 하나의 프로그래밍 전류경로를 형성하는 플로팅게이트; 프로그래밍시 플로팅 게이트에 전압을 유기시켜 플로팅 게이트로부터 상기 프로그램/선택 트랜지스터로 추출되는 전하들의 양을 제어하는 콘트롤 게이트; 그리고 상기 플로팅 게이트, 프로그램/선택 게이트, 채널영역, 소오스 및 드레인으로 구성되고, 프로그래밍중에 상기 프로그래밍 전류경로와는 완전히 분리된 모니터링 전류경로를 갖는 프로그래밍되는 상태를 프로그래밍과 동시에 모니터링 하는 전계효과 트랜지스터로 구성됨을 특징으로 하는 비휘발성 메모리셀.
  17. 제16항에 있어서, 프로그래밍되는 상태를 모니터링 함은 플로팅 게이트에서의 전하량의 변화에 따른 채널을 도전도를 모니터링하는 것을 포함함을 특징으로 하는 비휘발성 메모리셀.
  18. 제16항에 있어서, 프로그래밍되는 상태를 모니터링함은 소오스와 드레인 중 어느 하나의 전류를 모니터링하는 것을 포함함을 특징으로 하는 비휘발성 메모리셀.
  19. 제16항에 있어서, 프로그래밍되는 상태를 모니터링 하기 위해 센스 앰프리파이어(sense amplifier)가 더 구비됨을 특징으로 하는 비휘발성 메모리셀.
  20. 제16항에 있어서, 전계효과 트랜지스터는 프로그래밍과 동시에 모니터링을 수행하지 않고, 프로그램과 모니터링의 반복 수행방식에 따라서 프로그래밍되는 상태를 모니터링함을 특징으로 하는 비휘발성 메모리셀.
  21. 콘트롤 게이트; 플로팅게이트; 프로그램/선택 게이트; 소오스; 드레인; 소오스와 드레인 사이의 채널영역으로 구성된 비휘발성 메모리셀에 있어서, 단일레벨의 프로그래밍 초기에 상기 채널영역이 턴오프되고 그 단일 프로그래밍을 위해 상기 채널영역이 턴온되도록 플로팅 게이트의 전하량을 변화시키기 위하여 콘트롤 게이트에는 제1전압을 프로그램/선택 게이트에는 제2전압을 드레인에는 제3전압을, 그리고 소오스에는 제4전압을 공급하는 스텝; 그리고 프로그래밍중에 상기 채널영역의 도전도(conductivity)를 모니터링하고, 그 도전도가 설정된 기준값으로 측정될때 상기 콘트롤게이트와 프로그램/선택 게이트에 각각 인가되는 제1전압과 제2전압 중 적어도 하나의 공급을 중단하는 스텝을 구비함을 특징으로 하는 비휘발성 메모리셀을 프로그래밍하는 방법.
  22. 제21항에 있어서, 상기 기준값은 문턱전압값인 것을 특징으로 하는 비휘발성 메모리셀을 프로그래밍하는 방법.
  23. 제21항에 있어서, 상기 제1전압은 네거티브값이고 제2전압은 포지티브 값이며, 제3전압은 포지티브값, 제4전압은 제3전압 보다 낮은 포지티브 값임을 특징으로 하는 비휘발성 메모리셀을 프로그래밍하는 방법.
  24. 제23항에 있어서, 소오스 전압은 그라운드 전압임을 특징으로 하는 비휘발성 메모리셀을 프로그래밍하는 방법.
  25. 제21항에 있어서, 상기 채널영역의 도전도를 모니터링하는 스텝은 드레인에서의 전류를 검출하는 스텝을 포함함을 특징으로 하는 비휘발성 메모리셀을 프로그래밍하는 방법.
  26. 제21항에 있어서, 상기 채널영역의 도전도를 모니터링하는 스텝은 플로팅게이트에서의 전하반송자의 양의 변화를 모니터링하는 스텝을 포함함을 특징으로 하는 비휘발성 메모리셀을 프로그래밍하는 방법.
  27. 콘트롤 게이트; 플로팅 게이트; 프로그램/선택 게이트; 소오스; 드레인; 소오스와 드레인 사이의 채널영역으로 구성된 비휘발성 메모리셀에 있어서, 멀티레벨들의 프로그래밍시, 각 레벨의 프로그래밍 초기에 상기 채널영역이 턴오프되고나서, 그 레벨의 프로그래밍을 위해 상기 채널영역이 턴 온되도록 플로팅게이트의 전하량을 변화시키기 위하여 콘트롤 게이트에는 각 문턱레벨이 프로그래밍에 따라 변화하는 제1 전압을, 프로그램/선택 게이트에는 제2전압을 공급하는 스텝; 그리고 각 레벨의 프로그래밍중에 상기 채널영역의 도전도를 모니터링하고 그 도전도가 기준값으로 측정될때 상기 콘트롤 게이트와 프로그램/선택 게이트에 각각 인가되는 제1전압과 제2전압중 적어도 하나의 공급을 중단하는 스텝을 구비함을 특징으로 하는 비휘발성 메모리셀을 프로그래밍하는 방법.
  28. 제27항에 있어서, 상기 기준값은 각 문턱레벨의 프로그래밍에 관계없이 하나의 고정된 값임을 특징으로 하는 비휘발성 메모리셀을 프로그래밍하는 방법.
  29. 제28항에 있어서, 상기 기준값은 문턱전압값임을 특징으로 하는 비휘발성 메모리셀을 프로그래밍하는 방법.
  30. 제27항에 있어서, 상기 제1전압은 각 문턱레벨의 프로그래밍마다 상응하여 변화되는 네거티브값이고, 제2전압은 항상 고정된 포지티브값, 제3전압은 포지티브값, 제4전압은 제3전압보다 낮은 포지티브값임을 특징으로 하는 비휘발성 메모리셀을 프로그래밍하는 방법.
  31. 제30항에 있어서, 제2전압은 프로그래밍 초기에 높은 값을 갖고 프로그래밍중에 상기 고정된 포지티브값으로 감소하는 것을 특징으로 하는 비휘발성 메모리셀을 프로그래밍하는 방법.
  32. 제30항에 있어서, 소오스 전압은 그라운드 전압임을 특징으로 하는 비휘발성 메모리셀을 프로그래밍하는 방법.
  33. 제27항에 있어서, 상기 채널영역의 도전도를 모니터링 하는 스텝은 드레인에서의 전류를 검출하는 스텝을 포함함을 특징으로 하는 비휘발성 메모리셀을 프로그래밍하는 방법.
  34. 제27항에 있어서, 상기 채널영역의 도전도를 모니터링 하는 스텝은 플로팅 게이트에서 전하반송자의 양의 변화를 모니터링 하는 스텝을 포함함을 특징으로 하는 비휘발성 메모리셀을 프로그래밍하는 방법.
  35. 표면내에 소오스와 드레인 및 이들 사이에 채널영역을 갖는 반도체 기판; 상기 채널영역의 표면중 소오스측에서 형성되는 프로그램/선택 게이트; 상기 채널영역의 표면중 드레인측에 형성되고, 전자의 터널링을 위해 일측면이 상기 프로그램/선택 게이트의 일측면에 인접하여 형성되는 플로팅 게이트; 상기 플로팅 게이트 상측에 형성되는 콘트롤 게이트; 그리고 상기 프로그램/선택 게이트, 플로팅 게이트, 콘트롤게이트들 사이에 형성되고 플로팅 게이트의 상기 일측면과 프로그램선택 게이트 상기 일측면 사이에서는 터널링이 가능하도록 충분히 얇은 두께를 갖는 유전체층으로 구성됨을 특징으로 하는 비휘발성 메모리셀.
  36. 제35항에 있어서, 상기 채널영역과 플로팅 게이트와 프로그램/선택 게이트 사이에 전자의 터널링이 가능하도록 충분히 얇은 두께를 갖는 게이트 절연층이 더 구비됨을 특징으로 하는 비휘발성 메모리셀.
  37. 표면내에 소오스, 드레인 및 이들 사이에 위치한 채널영역을 갖는 반도체기판; 상기 채널영역의 표면중 드레인측에서 형성되는 플로팅 게이트; 상기 소오스측에 위치된 상기 채널영역의 표면으로부터 상기 플로팅 게이트의 일부표면까지 연장되어 형성되고, 플로팅 게이트의 굽어진 모서리 부분과 대응하여 굽어 모서리 부분을 갖는 프로그램/선택 게이트; 상기 플로팅 게이트 상측에 형성되는 콘트롤 게이트; 상기 프로그램/선택 게이트, 플로팅 게이트, 콘트롤 게이트들 사이에 형성되고 플로팅 게이트의 굽어진 모서리 부분과 프로그램/선택 게이트의 굽어진 모서리 부분 사이에서 전자의 터널링이 가능하도록 충분히 얇은 두께를 갖는 유전체층으로 구성됨을 특징으로 하는 비휘발성 메모리셀.
  38. 제37항에 있어서, 상기 채널영역과 플로팅 게이트와 프로그램/선택 게이트 사이의 전자의 터널링이 가능하도록 충분히 얇은 두께를 갖는 게이트 절연층이 더 구비됨을 특징으로 하는 비휘발성 메모리셀.
  39. 표면내에 소오스, 드레인 및 이들 사이에 위치한 채널영역을 갖는 반도체기판; 상기 채널영역의 표면중 드레인측에 형성되는 플로팅 게이트; 상기 플로팅 게이트의 상측에 형성되는 콘트롤 게이트; 상기 소오스측에 위치된 채널영역의 표면으로부터 전자의 터널링을 위해 드레인측에서 일측면이 연장되어 플로팅게이트의 일측면과 인접하도록 위치된 프로그램/선택 게이트; 그리고 상기 프로그램/선택 게이트, 플로팅 게이트, 콘트롤 게이트들 사이에 형성되고, 플로팅 게이트의 상기 일측면과 프로그램/선택 게이트 상기 일측면 사이에서는 전자의 터널링이 가능하도록 충분히 얇은 두께를 갖는 유전체층으로 구성됨을 특징으로 하는 비휘발성 메모리셀.
  40. 제39항에 있어서, 상기 채널영역은 플로팅 게이트와 프로그램/선택 게이트와의 사이에서 전자의 터널링 가능하도록 충분히 얇은 두께를 갖는 게이트 절연층이 더 구비됨을 특징으로 하는 비휘발성 메모리셀.
  41. 표면내에 소오스, 드레인 및 이들 사이에 위치된 채널영역을 갖는 반도체 기판; 상기 채널영역의 표면중 드레인측에서 형성되는 플로팅 게이트; 상기 플로팅 게이트 상측에 형성되는 콘트롤 게이트; 상기 소오스측에 위치된 채널영역의 표면으로부터 드레인의 상측 부분까지 연장되어 플로팅 게이트와 프로그램/선택 게이트의 노출된 표면은 모두 덮도록 형성되고, 드레인측으로 플로팅 게이트의 굽어진 모서리 부분에 대응하여 굽어진 모서리 부분을 갖는 프로그램/선택 게이트; 그리고 상기 프로그램/선택 게이트, 플로팅 게이트, 콘트롤 게이트를 사이에 형성되고, 플로팅 게이트의 굽어진 모서리 부분과 프로그램/선택 게이트의 굽어진 모서리 부분의 사이에서는 전자의 터널링이 가능하도록 충분히 얇은 두께를 갖는 유전체층으로 구성됨을 특징으로 하는 비휘발성 메모리셀.
  42. 제41항에 있어서, 상기 채널영역과, 플로팅 게이트와 프로그램/선택 게이트와의 사이에서 전자의 터널링이 가능하도록 충분히 얇은 두께를 갖는 게이트 절연층이 더 구비됨을 특징으로 하는 비휘발성 메모리셀.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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