KR980005323A - 반도체 소자의 스티칭(Stitching) 공정방법 - Google Patents

반도체 소자의 스티칭(Stitching) 공정방법 Download PDF

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Abstract

본 발명은 고집적 소자가 고집적화되면서 리소그라피 공정시 칩의 크기는 스테퍼의 수용크기를 넘어 두 마스크로 하나의 패턴을 칩에 형성하는 스티칭(Stitching)공정 방법에 관한것으로, 두개의 배선을 접속하는 지역의 콘택홀을 중심으로 양측에 제1 마스크와 제2 마스크의 단부를 배열함으로써 배선의 중첩 여유도를 증대시킬 수가 있다.

Description

반도체 소자의 스티칭(Stitching) 공정방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의해 좌측에 다수의 배선이 구비된 제1 마스크와 우측에 다수의 배선이 구비된 제2 마스크를 콘택 영역을 중심으로 좌우에 배치한 레이아웃도이다.

Claims (4)

  1. 두개의 마스크를 사용하여 상호 접속되는 하나의 배선을 형성하는 스티칭 공정 방법에 있어서, 웨이퍼 상부에 절연막을 증착하고, 콘택홀 마스크를 이용한 식각 공정으로 콘택홀을 형성하는 단계와, 상기 콘택홀에 금속을 매립하여 콘택 플러그를 형성하는 단계와, 배선용 도전층을 형성하고, 그 상부에 감광막을 도포하는 단계와, 제1 마스크를 이용한 노광 공정으로 상기 감광막을 노광하고, 제2 마스크를 이용한 노광공정으로 상기 감광막을 노광한 다음, 현상하여 제1 감광막 패턴과 제2 감광막 패턴을 형성하는 단계와, 상기 제1 및 제2 감광막 패턴을 마스크로 이용하여 하부의 도전층을 식각하여 상기 콘택 플러그를 중심으로 양측에 상호 접속되는1 및 제2도전층 패턴을 형성하는 단계로 이루어지는 반도체소자의 스티칭(Stitching)공정방법.
  2. 제1항에 있어서, 상기 콘택홀은 상부가 넓고 하부가 좁게 형성되는 것을 특징으로 하는 반도체소자의 스티칭(Stitching)공정방법.
  3. 제1항에 있어서, 상기 금속 플러그는 콘택홀에 전체적으로 금속층을 증착하고 에치백 공정으로 상기 콘택홀에만 금속이 남도록 하는 것을 특징으로 하는 반도체소자의 스티칭(Stitching)공정방법.
  4. 제1항에 있어서, 상기 제1 마스크를 이용하여 노광 할때 제2 마스크 지역은 노광되지 않도록 하는 것을 특징으로 하는 반도체소자의 스티칭(Stitching)공정방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960025779A 1996-06-29 1996-06-29 반도체 소자의 스티칭 공정방법 KR100372102B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7883836B2 (en) 2006-07-14 2011-02-08 Hynix Semiconductor Inc. Method for forming fine pattern with a double exposure technology

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