KR100372102B1 - 반도체 소자의 스티칭 공정방법 - Google Patents

반도체 소자의 스티칭 공정방법 Download PDF

Info

Publication number
KR100372102B1
KR100372102B1 KR1019960025779A KR19960025779A KR100372102B1 KR 100372102 B1 KR100372102 B1 KR 100372102B1 KR 1019960025779 A KR1019960025779 A KR 1019960025779A KR 19960025779 A KR19960025779 A KR 19960025779A KR 100372102 B1 KR100372102 B1 KR 100372102B1
Authority
KR
South Korea
Prior art keywords
mask
contact hole
stitching
semiconductor device
layer
Prior art date
Application number
KR1019960025779A
Other languages
English (en)
Other versions
KR980005323A (ko
Inventor
권기성
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019960025779A priority Critical patent/KR100372102B1/ko
Publication of KR980005323A publication Critical patent/KR980005323A/ko
Application granted granted Critical
Publication of KR100372102B1 publication Critical patent/KR100372102B1/ko

Links

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70475—Stitching, i.e. connecting image fields to produce a device field, the field occupied by a device such as a memory chip, processor chip, CCD, flat panel display
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Abstract

본 발명은 고집적 소자가 고집적화되면서 리소그라피 공정시 칩의 크기는 스테퍼의 수용크기를 넘어 두 마스크로 하나의 패턴을 칩에 형성하는 스티칭(stitching) 공정 방법에 관한것으로, 두개의 배선을 접속하는 지역을 콘택홀을 중심으로 양측에 제1 마스크와 제2 마스크의 단부를 배열함으로써 배선의 중첩 여유도를 증대시킬수가 있다.

Description

반도체소자의 스티칭(Stitching) 공정 방법
본 발명은 고집적 소자가 고집적화되면서 리소그라피 공정시 칩의 크기는 스테퍼의 수용크기를 넘어 두 마스크로 하나의 패턴을 칩에 형성하는 스티칭 (stitching) 공정 방법에 관한것이다.
고집적 소자가 고집적화되면서 칩의 크기는 스테퍼의 수용크기를 넘어 두 마스크로 하나의 패턴을 칩에 형성하는 스티칭(stitching) 방법이 이용된다.
DRAM의 경우 MFS(Minimum Feature Size)의 30%의 중첩 정확도를 요구한다. 스티칭 공정시, 세가지의 중첩 정확도 예를들어 업 사이즈 오버레이((Up Size Overlay), 다운 사이즈 오버레이(Down Side Overlay), 스티칭을 요구하며, 소자의 적층 구조로 인해 상반된 경우, 중첩 정확도의 조정이 힘들다. 이런 이유로 현재의 스티칭 공정을 사용 층은 단부에 폭이 넓은 패드를 가진 레이 아웃을 이용한다. (제1도 참조).
그러나, 배선의 단부에 패드를 배치하는 경우 패드의 간격을 최소 선폭 크기로 형성함으로써 배선의 간격이 넓어지는 문제가 발생된다.
또한, 배선이 일정 면적 오버랩되어야 함으로 인접된 패턴간의 쇼트가 발생되기 쉽다.
따라서,본 발명은 상기한 문제점을 해결하기 위하여 두개의 배선을 접속하는 지역을 콘택홀을 중심으로 양측에 제1 마스크와 제2 마스크의 단부를 배열함으로써 배선의 중첩 여유도를 증대시키는 반도체소자의 스티칭 공정 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명은 두개의 마스크를 사용하여 상호 접속되는 하나의 배선을 형성하는 스티칭 공정 방법에 있어서,
웨이퍼 상부에 절연막을 증착하고, 콘택홀 마스크를 이용한 식각공정으로 콘택홀을 형성하는 단계와,
상기 콘택홀에 금속을 매립하여 콘택 플러그를 형성하는 단계와,
배선용 도전층을 형성하고, 그 상부에 감광막을 도포하는 단계와,
제1 마스크를 이용한 노광 공정으로 상기 감광막을 노광하고, 제2 마스크를 이용한 노광공정으로 상기 감광막을 노광한다음, 현상하여 제1 감광막 패턴과 제2 감광막 패턴을 형성하는 단계와,
상기 제1 및 제2 감광막 패턴을 마스크로 이용하여 하부의 도전층을 식각하여 상기 콘택 플러그를 중심으로 양측에 상호 연결되는 제1 및 제2 도전층 패턴을 형성하는 단계로 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세하게 설명하기로 한다.
제1도는 종래기술에 의해 두개의 배선을 스티칭 하기 위하여 좌측에 다수의 배선이 구비된 제1 마스크(1)와 우측에 다수의 배선이 구비된 제2 마스크(2)을 오버랩 시킨 레이아웃도이다. 여기서 배선의 단부에 폭을 넓게 형성한 패드를 구비함으로 인하여 패드의 간격을 최소 패턴 크기로 형성하여도 배선의 간격이 넓어지는 문제가 발생된다.
제2도는 본 발명에 의해 좌측에 다수의 배선이 구비된 제1 마스크(21)와 우측에 다수의 배선이 구비된 제2 마스크(22)을 정상적으로 오버랩 시킨 레이아웃도로서, 상기 배선의 단부에 콘택 영역(23)이 구비되어 중첩도를 향상시킴을 도시한다.
제3도는 본 발명에 의해 좌측에 다수의 배선이 구비된 제1 마스크(21)와 우측에 다수의 배선이 구비된 제2 마스크(22)을 오버랩 시키되 어느 정도 미스 얼라인이 발생된 것을 도시한 레이아웃도로서, 상기 배선의 단부에 콘택 영역(23)에 의해 상호 배선이 접속되어 있음을 도시한다.
제4A도 내지 제4F도는 본 발명의 실시예에 의해 두개의 마스크를 스티칭하여 상호 접속되는 하나의 배선을 형성하는 공정 단계를 도시한 단면도이다.
제4A도는 웨이퍼(11) 상부에 절연막(12)을 증착하고, 콘택홀 마스크를 이용한 식각 공정으로 상기 절연막(12)을 2단계 식각하여 콘택홀(13)을 상부분이 넓게 형성한 단면도이다.
참고로, 상기 콘택홀(13)은 제1 마스크에 구비된 배선과 제2 마스크에 구비된 배선이 스티칭되는 부분에는 다 형성할 수 있다.
제4B도는 전체적으로 금속층(14)을 두껍게 증착한 단면도이다.
제4C도는 상기 금속층(14)을 에치백하여 상기 콘택홀(13)에 금속을 매립하여 콘택 플러그(14')를 형성한 단면도이다.
제4D도는 원하는 배선을 형성하기 위하여 배선용 도전층(15)을 형성하고, 그 상부에 감광막(16)을 형성한 단면도이다.
제4E도는 제1 마스크를 이용한 노광 공정으로 노광하고, 제2 마스크를 이용한 노광공정으로 노광한다음, 현상하여 제1 감광막 패턴(17)과 제2 감광막 패턴(18)을 형성한 단떤도이다.
참고로, 여기에서는 제1 마스크와 제2 마스크의 단부가 일정간격이격되어 있으나 실제로는 상호 더 근접하게 형성된다.
제4F도는 상기 제1 및 제2 감광막 패턴(17,18)을 마스크로 이용하여 하부의 도전층(15)을 식각하여 1 및 제2 도전층 패턴(15', 15'')을 형성한 단면도로서, 상기 상기 제1 및 제2 도전층 패턴(15', 15'')은 상기 콘택홀에 채워진 금속 플러그(14')에 의해 상호 접속되어 있음을 도시한다.
스티칭이 일어나는 층은 일반적으로 배선층으로 이전의 콘택 마스크에 의해 콘택홀을 형성한다음, 콘택홀에 금속층을 채워서 금속 플러그를 형성하고, 이 콘택 플러그를 좌우 또는 상하에서 제1 및 제2 마스크에 의해 형성되는 배선의 스티칭 정확도가 증대되며, 다른 하나의 마스크는 오버래에 정확도를 맞춘 경우 스티칭 여유도가 라인크기의 두배로 확대할 수 있다.
리소그라피 공정은 평균 형상 크기(MFS)의 30%의 오버레이 여유도를 가져야 하며, 이에 스티칭 여유도를 생각할 경우, 스티칭을 사용시, 최대 평균 형상 크기와 60%이상의 스티칭 여유도를 가져야 하는데 본 발명의 스티칭 여유도는 라인 크기의 100% 이상으로 할 수가 있으므로 생산성을 향상 시킬 수가 있다.
제1도는 종래기술에 의해 두개의 배선을 스티칭 하기 위하여 좌측에 다수의 배선이 구비된 제1 마스크와 우측에 다수의 배선이 구비된 제2 마스크를 오버랩 시킨 레이아웃도이다.
제2도는 본 발명에 의해 좌측에 다수의 배선이 구비된 제1 마스크와 우측에 다수의 배선이 구비된 제2 마스크를 콘택 영역을 중심으로 좌우에 배치한 레이아웃도이다.
제3도는 본 발명에 의해 좌측에 다수의 배선이 구비된 제1 마스크와 우측에 다수의 배선이 구비된 제2 마스크를 오버랩 시키기 어느 정도 미스 얼라인이 발생된 것을 도시한 레이아웃도이다.
제4A도 내지 제4F도는 본 발명의 실시예에 의해 두개의 마스크를 스티칭하여 상호 접속되는 하나의 배선을 형성하는 공정 단계를 도시한 단면도이다.
◈ 도면의 주요부분에 대한 부호의 설명
1, 21 : 제1 마스크 2, 22 : 제2 마스크
23 : 콘택 영역 11 : 반도체 기판
12 : 절연막 13 : 콘택홀
14 : 금속층 15 : 도전층
14' : 금속 플러그 16 : 감광막
17 : 제1 감광막 패턴 18 : 제2 감광막 패턴

Claims (4)

  1. 두개의 마스크를 사용하여 상호 접속되는 하나의 배선을 형성하는 스티칭 공정 방법에 있어서,
    웨이퍼 상부에 절연막을 증착하고, 콘택홀 마스크를 이용한 식각 공정으로 콘택홀을 형성하는 단계와,
    상기 콘택홀에 금속을 매립하여 콘택 플러그를 형성하는 단계와,
    배선용 도전층을 형성하고, 그 상부에 감광막을 도포하는 단계와,
    제1 마스크를 이용한 노광 공정으로 상기 감광막을 노광하고, 제2 마스크를 이용한 노광공정으로 상기 감광막을 노광한다음, 현상하여 제1 감광막 패턴과 제2 감광막 패턴을 형성하는 단계와,
    상기 제1 및 제2 감광막 패턴을 마스크로 이용하여 하부의 도전층을 식각하여 상기 콘택 플러그를 중심으로 양측에 상호 접속되는 1 및 제2 도전층 패턴을 형성하는 단계로 이루어지는 반도체소자의 스티칭(Stitching) 공정 방법.
  2. 제1항에 있어서,
    상기 콘택홀은 상부가 넓고 하부가 좁게 형성되는 것을 특징으로 하는 반도체소자의 스티칭(Stitching) 공정 방법.
  3. 제1항에 있어서,
    상기 금속 플러그는 콘택홀에 전체적으로 금속층을 증착하고 에치백 공정으로 상기 콘택홀에만 금속이 남도록 하는 것을 특징으로 하는 반도체소자의 스티칭(Stitching) 공정 방법.
  4. 제1항에 있어서,
    상기 제1 마스크를 이용하여 노광 할때 제2 마스크 지역은 노광되지 않도록 하는 것을 특징으로 하는 반도체소자의 스티칭(Stitching) 공정 방법.
KR1019960025779A 1996-06-29 1996-06-29 반도체 소자의 스티칭 공정방법 KR100372102B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960025779A KR100372102B1 (ko) 1996-06-29 1996-06-29 반도체 소자의 스티칭 공정방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960025779A KR100372102B1 (ko) 1996-06-29 1996-06-29 반도체 소자의 스티칭 공정방법

Publications (2)

Publication Number Publication Date
KR980005323A KR980005323A (ko) 1998-03-30
KR100372102B1 true KR100372102B1 (ko) 2003-04-10

Family

ID=37416542

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960025779A KR100372102B1 (ko) 1996-06-29 1996-06-29 반도체 소자의 스티칭 공정방법

Country Status (1)

Country Link
KR (1) KR100372102B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100843870B1 (ko) 2006-07-14 2008-07-03 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100843870B1 (ko) 2006-07-14 2008-07-03 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법

Also Published As

Publication number Publication date
KR980005323A (ko) 1998-03-30

Similar Documents

Publication Publication Date Title
KR20000035011A (ko) 배선과 자기 정렬되는 서브임계 콘택 형성 방법
US6071799A (en) Method of forming a contact of a semiconductor device
KR20080066773A (ko) 파인 피치 상호접속부 및 그 제조 방법
KR950011555B1 (ko) 반도체 접속장치 및 그 제조방법
EP0362867A2 (en) Method for manufacturing semiconductor devices
JPH077076A (ja) 高集積半導体素子の製造方法
JPS61114551A (ja) 半導体集積回路装置
KR100372102B1 (ko) 반도체 소자의 스티칭 공정방법
KR19980020482A (ko) 반도체 장치의 배선구조 및 방법
JP2001093974A (ja) 半導体装置およびその製造方法
US5338397A (en) Method of forming a semiconductor device
KR930007752B1 (ko) 반도체 소자의 접속장치 및 그 제조방법
JP3675338B2 (ja) 半導体装置の製造方法
KR0122516B1 (ko) 반도체 소자의 금속배선 콘택 제조방법
KR100763759B1 (ko) 반도체 소자의 전력금속선 연결 방법
JP2001298081A (ja) 半導体装置及びその製造方法
KR100307488B1 (ko) 반도체디바이스의콘택홀형성방법
KR100268425B1 (ko) 마스크 패턴 레이아웃 구조
KR100286347B1 (ko) 반도체 장치의 금속배선 형성방법
KR100733217B1 (ko) 반도체 소자의 제조 방법
KR100265991B1 (ko) 반도체 장치의 다층 배선간 연결공정
KR0124631B1 (ko) 반도체 장치의 배선방법
KR940001156B1 (ko) 반도체 소자의 접속장치
KR0158903B1 (ko) 반도체소자의 게이트전극 콘택 및 그 제조방법
JPS6148779B2 (ko)

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101224

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee